TW202002236A - 鋁相容薄膜電阻器(tfr)及製造方法 - Google Patents

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Abstract

一種用於在一積體電路(IC)結構中製造一薄膜電阻器(TFR)模組之方法可包括在一介電區域中形成一溝；在該溝中形成一TFR元件，該TFR元件包括一側向延伸的TFR區域及一TFR脊部，該TFR脊部從一側向延伸的TFR區域向上延伸；在該TFR元件上方沉積至少一金屬層；以及圖案化該至少一金屬層，並使用一金屬蝕刻來蝕刻該至少一金屬層以在該TFR元件上方界定一對金屬TFR頭部，其中該金屬蝕刻亦移除該向上延伸之TFR脊部的至少一部分。該方法亦可包括形成至少一導電TFR接觸件，該至少一導電TFR接觸件延伸通過該TFR元件並與一各別TFR頭部接觸，以從而增加該各別TFR頭部與該TFR元件之間的一導電路徑。

Description

鋁相容薄膜電阻器(TFR)及製造方法
本揭露係關於薄膜電阻器(TFR)，特別係關於與鋁互連件相容及/或具有增加的金屬至TFR連接面積之TFR模組(例如，鋁質TFR頭部)，以及用於製造此類TFR模組之方法。
半導體積體電路(integrated circuit,IC)一般包括用以連接IC之各種組件的金屬化層，稱為互連件(interconnect)或後段製程(back end of line,BEOL)元件。此等金屬層一般係由銅或鋁形成。
用於在IC上形成銅互連件的一種已知技術稱為加性圖案化(additive patterning)，有時稱為鑲嵌(damascene)製程，其指稱傳統金屬鑲嵌技術。所謂的鑲嵌製程可包括圖案化具有開口溝的介電材料，其中銅或其他金屬導體應位於開口溝中，介電材料諸如二氧化矽、或氟矽酸鹽玻璃(fluorosilicate glass,FSG)、或有機矽酸鹽玻璃(organo-silicate glass,OSG)。沉積銅擴散障壁層(一般是Ta、TaN、或兩者之雙層)，隨後是經沉積的銅晶種層，然後是例如使用電化學電鍍製程的主體銅填充(bulk Copper fill)。接著可使用化學機械平坦化(chemical-mechanical planarization,CMP)製程來移除任何過量的銅及障壁，並 因此可被稱為銅CMP製程。溝中剩餘的銅係作用為導體。然後一般將介電障壁層(例如，SiN或SiC)沉積在晶圓上方以預防銅腐蝕並改善裝置可靠度。
隨著更多特徵被封裝至個別半導體晶片中，會更需要將諸如電阻器的被動組件封裝至電路中。一些電阻器可透過離子植入及擴散來建立，諸如多晶電阻器(poly resistor)。然而，此類電阻器一般在電阻值方面具有高度變動，且亦可具有隨溫度急劇改變的電阻值。業界中已引進一種建構積體電阻器(稱為薄膜電阻器(TFR))的新方法，以改善積體電阻器效能。例如，已知的TFR一般由SiCr(矽-鉻)、SiCCr(矽-碳化矽-鉻)、TaN(氮化鉭)、NiCr(鎳-鉻)、AlNiCr(摻雜鋁之鎳-鉻)、或TiNiCr(鈦-鎳-鉻)形成。
最一般的TFR構造方法利用二或更多個額外的光罩，其增加製造程序的成本。此外，一些TFR與由特定金屬形成之互連件不相容。例如，一些TFR或TFR製造方法與銅互連件不相容，而其他TFR或TFR製造方法與鋁互連件不相容。
圖1顯示使用習知程序實施之兩個實例TFR 10A及10B裝置的截面圖，該等習知程序一般需要三個附加遮罩層。第一附加遮罩層係用以建立TFR頭部12A及12B。第二附加遮罩層係用以建立TFR 14A及14B。第三附加遮罩層係用以建立TFR通孔16A及16B。如圖所示，TFR 12B及12A係分別形成為橫越TFR頭部12A及12B的頂部及底部，但在各情況中，一般需要三個附加遮罩層。
圖2顯示包括實例TFR 30之一已知IC結構的截面圖，該實例TFR係鑑於美國專利第9,679,844號之教示而形成，其中TFR 30可針對銅後段製程(BEOL)連接使用單一附加遮罩層及鑲嵌程序來建立。可將TFR膜34(本實例中 係SiCCr膜)沉積至溝中，該等溝經圖案化至先前處理之半導體基材中。如圖所示，SiCCr膜34經建構為在導電(例如，銅)TFR頭部32與介電罩蓋區域38(例如SiO2)之間的電阻器，該導電TFR頭部具有包括介電層36(例如，SiN或SiC)的覆蓋介電區域，該介電罩蓋區域形成於SiCCr膜34上方。包括TFR 30的IC結構可針對典型的Cu(銅)互連件製程(BEOL)而經進一步處理，例如，通孔及溝的下一階層。例如，使用連接至銅TFR頭部32的典型的銅通孔40可將TFR 30與電路的其他部件連接。
本揭露的實施例提供具有鋁質TFR頭部之薄膜電阻器(TFR)模組，即鋁後段製程(BEOL)接觸件。一些實施例提供用於使用一單一附加遮罩層形成此類TFR模組之方法。
在一些實施例中，可逆影響該TFR模組之TCR(電阻溫度係數)或其他性能特性的TFR元件「脊部(ridge)」可在形成該等TFR頭部(例如，鋁質頭部)之一金屬蝕刻期間部分地或完全地減少或消除。
一些實施例亦提供導電TFR接觸件，該等接觸件增加該等TFR頭部(例如，鋁質頭部)與該TFR元件之間的表面接觸面積，從而增加該等TFR頭部之間經由該TFR元件的導電路徑，並從而改善該TFR模組的性能(例如，針對高電流應用)。
10A‧‧‧薄膜電阻器(TFR)
10B‧‧‧薄膜電阻器(TFR)
12A‧‧‧TFR頭部
12B‧‧‧TFR頭部
14A‧‧‧TFR
14B‧‧‧TFR
16A‧‧‧TFR通孔
16B‧‧‧TFR通孔
30‧‧‧TFR
32‧‧‧導電TFR頭部
34‧‧‧TFR膜(SiCCr膜)
36‧‧‧介電層
38‧‧‧介電罩蓋區域
40‧‧‧銅通孔
100‧‧‧IC結構
101‧‧‧底層結構
102‧‧‧介電層
104‧‧‧TFR溝
110‧‧‧TFR材料層(TFR膜)
112‧‧‧介電罩蓋層
114‧‧‧TFR模組
115‧‧‧TFR模組
116‧‧‧TFR元件
118‧‧‧脊部
118A‧‧‧位置
118B‧‧‧部分
119‧‧‧水平延伸的底部區域
120‧‧‧光罩
122‧‧‧遮罩開口
132‧‧‧遮罩開口
140‧‧‧導電元件
152‧‧‧裝置接觸件
160‧‧‧金屬層或堆疊
164‧‧‧鋁層
170A‧‧‧鋁質TFR頭部
170B‧‧‧鋁質TFR頭部
172‧‧‧鋁接觸件
200‧‧‧IC結構
201‧‧‧底層結構
202‧‧‧介電層
204‧‧‧TFR溝
210‧‧‧TFR材料層或TFR膜
212‧‧‧介電罩蓋層
214‧‧‧TFR模組
216‧‧‧TFR元件
218‧‧‧脊部
219‧‧‧水平延伸的底部區域
220‧‧‧光罩
222‧‧‧第一遮罩開口
224‧‧‧第二遮罩開口
224A‧‧‧第二遮罩開口
224B‧‧‧第二遮罩開口
224C‧‧‧第二遮罩開口
224D‧‧‧第二遮罩開口
232‧‧‧遮罩開口；接觸開口
234A‧‧‧遮罩開口；接觸開口
234B‧‧‧遮罩開口；接觸開口
234C‧‧‧遮罩開口；接觸開口
234D‧‧‧遮罩開口；接觸開口
240‧‧‧導電元件
242‧‧‧惰性或非導電區域
252‧‧‧導電裝置接觸件
254‧‧‧TFR接觸件
254A‧‧‧TFR接觸件
254B‧‧‧TFR接觸件
254C‧‧‧TFR接觸件
254D‧‧‧TFR接觸件
260‧‧‧金屬層或堆疊
264‧‧‧鋁層
270A‧‧‧鋁質TFR頭部
270B‧‧‧鋁質TFR頭部
272‧‧‧鋁接觸件
302‧‧‧介電層
本揭露的實例態樣在下面結合圖式來敘述，其中： 圖1係使用已知之製程實施的二實例薄膜電阻器(TFR)裝置的截面視圖；圖2係包括實例TFR的已知之積體電路(IC)結構的截面視圖，該實例TFR係根據已知之技術而形成；圖3A1至圖3A2以至圖3I1至圖3I2根據一實例實施例繪示一實例程序，其用於形成具有一積體TFR之一實例IC結構；及圖4A1至圖4A2以至圖4J1至圖4J2根據另一實例實施例繪示一實例程序，其用於形成具有一積體TFR之另一實例IC結構。
相關專利申請案
本申請案主張2018年6月15日申請之共同擁有的美國臨時專利申請案第62/685,676號之優先權，其全部內容出於所有目的特此以引用方式併入本文中。
本揭露的實施例提供薄膜電阻器(TFR)模組，就現存的TFR模組提供各種優點，如本文所討論者。
圖3A1至圖3A2以至圖3I1至圖3I2根據一實例實施例繪示一實例程序，其用於形成具有一積體TFR(其具有鋁質頭部)之一實例IC結構。圖3n1/圖3n2之各對(例如，圖對3A1/3A2、圖對3B1/3B2等)分別顯示在實例程序中之一選定點處的頂視圖及截面側視圖。該程序可始於例如使用美國專利第9,679,844號(其全部內容特此以引用方式併入本文中)中所揭示之技術的任一者形成如下文討論之顯示於圖3A至圖3C之一單一鑲嵌TFR結構，隨後在TFR結構上方形成鋁質TFR頭部，如下文所討論者。
圖3A1及圖3A2顯示藉由在底層結構101(例如包括一基材、場氧化物、(多個)金屬層、IC裝置等)上方形成介電層102之IC結構100的初始形成。在一實施例中，介電層102可包含一前金屬介電(PMD)層或區域。在一實施例中，TFR可在已建立金屬互連件(金屬線)之後形成在一IMD(金屬間介電層)中。如所示，TFR溝104可藉由圖案化及蝕刻介電層102來形成。
如圖3B1及圖3B2所示，TFR材料層110(亦稱為「TFR膜」)可沉積在結構上方並延伸進入TFR溝104中，緊接的係介電罩蓋層112。在一些實施例中，可在沉積TFR層110與介電罩蓋層112之間執行一退火，如下文所討論者。
TFR層110可包含SiCr、SiCCr、TaN、NiCr、AlNiCr、TiNiCr、或任何其他合適的TFR材料。TFR層110可使用任何合適厚度(例如，約500Å(例如，400Å至600Å))以任何合適方式(例如使用PVD或濺鍍沉積程序)沉積。在一些實施例中，TFR層厚度可基於目標片電阻(例如，500至1000Ω/sq)來選擇。
如上文所述，在一些實施例中，包括TFR層110之結構100接著可進行退火，例如，在約500℃(例如，400℃至600℃或450℃至550℃)之溫度下達約30分鐘(例如，20至60分鐘)，以使TFR層110或所得之TFR模組115(於下文討論)達成0ppm或接近0ppm的TCR(電阻溫度係數)。在一些實施例中，「接近0」ppm的TCR可包括0±400ppm/℃之TCR、或0±100ppm/℃之TCR、或0±50ppm/℃之TCR、或0±20ppm/℃之TCR、或0±10ppm/℃之TCR，取決於具體實施例。在一些具體實施例中，TFR層110或TFR模組115可具有大約40ppm/℃(例如，40±30ppm/℃、或40±20ppm/℃、或40±10ppm/ ℃)的一TCR，例如，如揭示於2018年5月14日提出之同在審查中之美國臨時專利申請案第62/670,880號中者(參見例如圖10B及對應的文本)，該申請案的完整內容特此以引用方式併入本文中。
接著可將介電罩蓋層112沉積在結構100上以保護TFR膜110。在一實施例中，介電罩蓋層112可包含具有約500Å(例如400Å至600Å)或約750Å(例如600Å至900Å)之一厚度的一SiN層。
如圖3C1及圖3C2所示，可藉由執行在介電罩蓋層112處或之中停止的CMP來進一步處理結構100，以移除TFR層110及介電罩蓋層112的上部部分(即，TFR溝104外側)，並從而界定具有所形成之TFR元件116之TFR模組114的結構。在一些實施例中，以目標剩餘罩蓋層厚度(層112)約1000Å(例如500Å至1500Å)的方式執行CMP。
作為鑲嵌構造的結果，TFR元件116可包括在TFR元件116之一或多個邊緣處的脊部118，從元件116之水平延伸的底部區域119向上垂直地延伸(形成在TFR溝的底部中)。此等脊部118可提供例如關於TFR模組115之電阻溫度係數(TCR)之非所要的效應。因此，如下文參照圖3I1、圖3I2所討論的，此等脊部118之一或多者可在用於形成鋁質TFR頭部之一金屬蝕刻期間至少部分地移除，以改善TFR模組的性能(例如，經改善的TCR)。以「y」指示之TFR元件脊部118的高度可藉由TFR溝104的深度及/或在此步驟中執行之CMP的穿透深度來界定。
如圖3D1及圖3D2所示，光罩120可形成於結構100上並經圖案化以形成至少一遮罩開口122，以用於在底層結構中建立至少一導電裝置接觸件。遮罩開口122可在底層結構101中於導電元件140(例如一金屬接觸件或互 連件)上方對準或相鄰於該導電元件，使得隨後形成的裝置接觸件與導電元件140接觸。
如圖3E1及圖3E2所示，可透過遮罩開口132執行一蝕刻以建立延伸通過介電層102並著陸在導電元件140上或相鄰於該導電元件的接觸開口132，並可移除光罩120。
如圖3F1及圖3F2所示，接觸開口132可填以金屬(例如鎢)以界定在底層結構101中與導電元件140接觸的裝置接觸件152。
如圖3G1及圖3G2所示，金屬層或堆疊160可沉積在TFR模組114及裝置接觸件153上方。金屬層或堆疊160可界定一金屬-1或M-1層。在一些實施例中，金屬層或堆疊160可包含鋁。在所繪示的實例中，金屬堆疊160包括經沉積在結構上之一薄的Ti或TiN層，緊接的係厚的鋁層164。在一些實施例中，一進一步的TiN層可沉積在鋁層164上方。
如圖3H1及圖3H2所示，金屬堆疊160可經圖案化並使用一合適的金屬蝕刻進行蝕刻，以界定(a)一對鋁質TFR頭部170A及170B，其等在TFR模組114的相對端上；以及(b)鋁接觸件172，其經耦合至裝置接觸件152。如圖3H2所示，鋁質TFR頭部170A及170B可接觸TFR元件116之垂直延伸的脊部118，以從而經由TFR元件116界定TFR頭部170A與170B之間的一導電路徑。
圖3H2亦顯示金屬蝕刻可移除TFR介電罩蓋區域112之一部分垂直厚度(或在另一實施例中，一完整厚度)。
圖3I1及圖3I2顯示與圖3H1及圖3H2之程序中的相同點處之結構，但圖3I2所示之截面係透過TFR元件脊部118中之一者取得，不同於圖3H2所示之截面係透過TFR元件116的一內部位置取得。如圖3I2所示，金屬蝕刻亦可 沿著「x」方向上之各別TFR元件脊部118的一部分或完整長度於118A處所指示之在「y」方向上移除各別TFR元件脊部118的一部分或完整厚度。在所繪示之實施例中，截面I-I所示之TFR元件脊部118(以及在TFR模組114之相對側上之匹配的TFR元件脊部118)係沿著脊部118的x方向長度藉由金屬蝕刻從厚度y1減少為縮減厚度y2，除了由鋁質TFR頭部170A及170B所覆蓋的部分118B以外。
如上文所討論的，TFR元件脊部118可逆影響TFR模組115的電阻溫度係數(TCR)。因此，TFR元件脊部118的減少可改善TFR模組115的TCR性能。
圖4A1至圖4A2以至圖4J1至圖4J2根據一實例實施例繪示一用於形成一實例IC結構之實例程序，該IC結構具有具有鋁質頭部之一積體TFR，並包括TFR接觸件以用於增加鋁質TFR頭部與TFR元件之間的接觸面積。圖4n1/圖4n2之各對(例如，圖對4A1/4A2、圖對4B1/4B2等)分別顯示在實例程序中之一選定點處的頂視圖及截面側視圖。該程序可以類似於上文所討論之圖3A至圖3I之程序的方式開始。因此，圖4A1至圖4C2與圖3A1至圖3C2相符，其中圖4A1至圖4C2所示之元件4xx與圖3A1至圖3C2所示之元件3xx相符。
圖4A1及圖4A2顯示藉由在底層結構201(例如，包括一基材、場氧化物、(多個)金屬層、IC裝置等)上方形成介電層202之IC結構200的初始形成。底層結構201可包括合適的結構，以用於使隨後形成的(多個)裝置接觸件及/或(多個)TFR接觸件著陸於其上，例如，如下文所討論者。在一實施例中，介電層202可包含一前金屬介電(pre-metal dielectric,PMD)層或區域。在一實施例中，TFR可在已建立金屬互連件(金屬線)之後形成在一IMD (inter-metal dielectric，金屬間介電層)中。如所示，TFR溝204可藉由圖案化及蝕刻介電層302來形成。
如圖4B1及圖4B2所示，TFR材料層或TFR膜210可沉積在結構上方並延伸進入TFR溝204中，緊接的係介電罩蓋層212。TFR層210可包含SiCr、SiCCr、TaN、NiCr、AlNiCr、TiNiCr、或任何其他合適的TFR材料。TFR層210可使用任何合適厚度(例如，約500Å(例如，400Å至600Å))以任何合適方式(例如使用PVD或濺鍍沉積程序)沉積。在一些實施例中，TFR層厚度可基於目標片電阻(例如，500至1000Ω/sq)來選擇。可將介電罩蓋層212沉積在TFR膜210上方以保護TFR膜210。在一實施例中，介電罩蓋層212可包含具有約500Å(例如400Å至600Å)或約750Å(例如600Å至900Å)之一厚度的一SiN層。
在一些實施例中，可在沉積TFR層210與介電罩蓋層212之間執行一退火，例如以達成TFR層210之一所欲TCR(電阻溫度係數)特性，如上文就圖3B1、圖3B2所討論者。
如圖4C1及圖4C2所示，可藉由執行在介電罩蓋層212處或之中停止的CMP來進一步處理結構200，以移除TFR層210及介電罩蓋層212的上部部分(即，TFR溝204外側)，並從而界定具有所形成之TFR元件216之TFR模組214的結構。在一些實施例中，以目標剩餘罩蓋層厚度(層212)約1000Å(例如500Å至1500Å)的方式執行CMP。
作為鑲嵌構造的結果，TFR元件216可包括在TFR元件216之一或多個邊緣處的脊部218，從元件216之水平延伸的底部區域219向上垂直地延伸(形成在TFR溝的底部中)。此等脊部218可提供例如關於TFR模組215之電 阻溫度係數(TCR)之非所要的效應。因此，如下文參照圖4I1、圖4I2所討論的，此等脊部218之一或多者可在用於形成鋁質TFR頭部之一金屬蝕刻期間至少部分地移除，以改善TFR模組的性能(例如，經改善的TCR)。以「y」指示之TFR元件脊部218的高度可藉由TFR溝204的深度及/或在此步驟中執行之CMP的穿透深度來界定。
在圖4C1、圖4C2所示的處理之後，該方法可偏離上文所討論之圖3A至圖3I的方法，具體係藉由額外形成TFR接觸件以增加TFR元件216與隨後形成之TFR頭部之間的接觸面積。
如圖4D1及圖4D2所示，光罩220可形成在結構200上並經圖案化以形成(a)至少一第一遮罩開口222，其用於在底層結構中建立至少一導電裝置接觸件252(在下文討論)；以及(b)至少一第二遮罩開口224，其用於建立至少一TFR接觸件254(在下文討論)以用於增加TFR元件216與隨後形成之TFR頭部之間的接觸面積。在此實例中，形成四個第二遮罩開口224A至224D以用於建立四個TFR接觸件254A至254D，如下文所討論者。
各第一遮罩開口222可在底層結構201中於各別導電元件240(例如一金屬接觸件或互連件)上方對準或相鄰於該各別導電元件，使得隨後形成的裝置接觸件252與導電元件240接觸。如圖4D1所示，各第二遮罩開口224(在此實例中，各開口224A至224D)可在TFR元件脊部218上方對準，使得各隨後形成的TFR接觸件254A至254D穿透各別TFR元件脊部218，如後續圖式所示以及下文所討論者。在此實例中，遮罩開口224係經定位以形成TFR接觸件254，其在TFR元件216的相對縱向端處延伸通過TFR元件脊部218。在其他實施例中，一或多個遮罩開口224可經定位以形成TFR接觸件254，其延伸通過圍繞 TFR元件216之周緣延伸的TFR元件脊部218之任何一個、兩個、三個、或全部四個。
此外，第二遮罩開口224可在底層結構201中於惰性或非導電區域242(例如一氧化物層或虛置多晶矽層或區塊)上方對準，使得隨後形成的TFR接觸件254可著陸於惰性或非導電區域242上。在一實施例中，TFR接觸件254可著陸於必須連接至TFR的一導電裝置上。
在一些實施例中，各第二遮罩開口224可具有一圓形形狀；一細長形狀，例如一卵形/橢圓形(如圖4E1所示)或一細長矩形；或者任何其他合適的形狀。使用細長形狀的開口224可增加TFR接觸件254與TFR元件216之間的所得接觸面積(例如，在(多個)TFR脊部218處及/或在TFR底部區域291處)。
如圖4E1及圖4E2所示，可透過遮罩開口232及234A至234D執行一蝕刻，以建立(a)接觸開口232，其延伸通過介電層202並著陸於導電元件240上或相鄰於該導電元件；以及(b)TFR接觸開口234A至234D，其等延伸通過介電層202並著陸於惰性或非導電區域242上。接著可移除光罩220。
如圖4F1及圖4F2所示，接觸開口232及234A至234D可填以金屬(例如鎢)，以界定(a)裝置接觸件252，其延伸通過介電層202並在底層結構201中接觸導電元件240；以及(b)TFR接觸件254A至254D，其等延伸通過介電層202及著陸於惰性或非導電區域242上。在一實施例中，TFR接觸件254可著陸於必須連接至TFR的一導電裝置上。
如圖4G1及圖4G2所示，金屬層或堆疊260可沉積在TFR模組214、TFR接觸件254、及裝置接觸件252上方。金屬層或堆疊260可界定一金屬- 1或M-1層。在一些實施例中，金屬層或堆疊260可包含鋁。在所繪示的實例中，金屬堆疊260包括經沉積在結構上之一薄的Ti或TiN層，緊接的係厚的鋁層264。在一些實施例中，一進一步的TiN層可沉積在鋁層264上方。
如圖4H1及圖4H2所示，金屬堆疊260可經圖案化並使用一合適的金屬蝕刻進行蝕刻，以界定(a)一對鋁質TFR頭部270A及270B，其等在TFR模組214的相對端上；以及(b)鋁接觸件272，其經耦合至裝置接觸件252。如圖4H2所示，各鋁質TFR頭部270A及270B的一底部表面接觸至少一TFR元件脊部218及各別一對TFR接觸件254，以從而經由TFR接觸件254A至254D以及TFR元件216界定TFR頭部270A與270B之間的一導電路徑。
圖4H2亦顯示金屬蝕刻可移除TFR介電罩蓋區域212之一部分垂直厚度(或在另一實施例中，一完整厚度)。
圖4I1及圖4I2顯示與圖4H1及圖4H2之程序中的相同點處之結構，但圖4I2所示之截面係透過TFR元件脊部218中之一者取得，不同於圖4H2所示之截面係透過TFR元件216的一內部位置取得。如圖4I2所示，金屬蝕刻亦可沿著「x」方向上之各別TFR元件脊部218的一部分或完整長度於218A處所指示之在「y」方向上移除各別TFR元件脊部218的一部分或完整厚度。在所繪示之實施例中，截面I-I所示之TFR元件脊部218(以及在TFR模組214之相對側上之匹配的TFR元件脊部218)係沿著脊部218的x方向長度藉由金屬蝕刻從厚度y1減少為縮減厚度y2，除了由鋁質TFR頭部270A及270B所覆蓋的部分218B以外。
圖4J1及圖4J2顯示與圖4H1/圖4H2及圖4I1/圖4I2之程序中的相同點處之結構，但其中圖4J2所示之截面係透過在TFR元件216的一個縱向端處延伸通過TFR元件脊部218的線J-J取得。如截面圖所示，TFR接觸件254A及254B 穿透TFR元件脊部218以界定下列之間的表面接觸面積：(a)各TFR接觸件254A及254B之側向表面與TFR元件脊部218之間，且還有(b)各TFR接觸件254A及254B之側向表面與TFR元件216之水平延伸的底部區域219之間(更清楚地顯示於圖4H2中)。TFR接觸件254與TFR元件216之間的此等接觸面積增加各TFR頭部270A及270B與TFR元件216之間的導電路徑，其可從而改善TFR模組214的性能(例如，特別是在高電流應用中)。
100‧‧‧IC結構
101‧‧‧底層結構
102‧‧‧介電層
114‧‧‧TFR模組
118‧‧‧脊部
118A‧‧‧位置
118B‧‧‧部分
160‧‧‧金屬層或堆疊
170A‧‧‧鋁質TFR頭部
170B‧‧‧鋁質TFR頭部
172‧‧‧鋁接觸件

Claims (19)

  1. 一種用於在一積體電路(integrated circuit,IC)結構中製造一薄膜電阻器(thin film resistor,TFR)模組的方法，該方法包含：在一介電區域中形成一溝；在該溝中形成一TFR元件，該TFR元件包括一側向延伸的TFR區域及一TFR脊部，該TFR脊部從一側向延伸的TFR區域向上延伸；在該TFR元件上方沉積至少一金屬層；圖案化該至少一金屬層，並使用一金屬蝕刻來蝕刻該至少一金屬層以在該TFR元件上方界定一對金屬TFR頭部，其中該金屬蝕刻亦移除該向上延伸之TFR脊部的至少一部分。
  2. 如請求項1之方法，其中該方法僅包含以下兩個遮罩步驟：一第一遮罩步驟，其用於在該介電區域中形成該溝；及一第二遮罩步驟，其用於針對該金屬蝕刻而圖案化該至少一金屬層。
  3. 如請求項1之方法，其中該TFR元件上方之該至少一金屬層包含鋁，使得該對金屬TFR頭部包含鋁質TFR頭部。
  4. 如請求項1之方法，其中該TFR元件上方之該至少一金屬層包含：一第一金屬層，其經形成在該TFR元件上方並包含鈦(Ti)或氮化鈦(TiN)；及一鋁層，其經形成在該第一金屬層上方。
  5. 如請求項1之方法，其進一步包含：在該TFR元件上方沉積該至少一金屬層之前，蝕刻一接觸開口並以一導電材料填充該接觸開口以界定一裝置接觸件；且 其中該至少一金屬層經沉積在該TFR元件上方及在該裝置接觸件上方；且其中該金屬蝕刻界定一金屬接觸件，其導電地耦合至該裝置接觸件。
  6. 如請求項1之方法，其進一步包含：在該TFR元件上方沉積該至少一金屬層之前，形成一導電TFR接觸件，該導電TFR接觸件延伸通過該TFR元件的一厚度；其中該等金屬TFR頭部之一第一者係形成為與該導電TFR接觸件接觸，以從而經由該導電TFR接觸件在該第一TFR頭部與該TFR元件之間界定一導電路徑。
  7. 如請求項1之方法，其進一步包含形成至少一導電TFR接觸件，該導電TFR接觸件延伸通過該TFR元件的一厚度，其中各導電TFR接觸件包括：至少一側表面，其與該TFR元件的至少一側表面接觸，及一頂表面，其與該等金屬TFR頭部中之一者接觸，其中該至少一導電TFR接觸件增加該TFR元件該等金屬TFR頭部中之至少一者之間的一導電率。
  8. 如請求項6之方法，其中形成該至少一導電TFR接觸件包含：蝕刻至少一TFR接觸開口，該至少一TFR接觸開口延伸通過該TFR元件之一側向邊緣區域；及以一導電材料填充各TFR接觸開口以界定一各別導電TFR接觸件，該各別導電TFR接觸件具有與該TFR元件之至少一側表面接觸的至少一側表面。
  9. 如請求項6之方法，其中各導電TFR接觸件包含鎢。
  10. 如請求項6之方法，其中各導電TFR接觸件在該TFR元件的一底部表面下方延伸。
  11. 如請求項6之方法，其包含形成多個離散的導電TFR接觸件，該多個離散的導電TFR接觸件在該TFR元件之一第一端處並與與該等金屬TFR頭部中之一者接觸的一頂表面接觸。
  12. 如請求項1之方法，其中在該金屬蝕刻之前，該向上延伸的TFR脊部圍繞該TFR側向延伸的TFR區域的一周圍延伸。
  13. 如請求項1之方法，其中該金屬蝕刻移除該向上延伸的TFR脊部之一部分高度。
  14. 如請求項1之方法，其中該金屬蝕刻移除該向上延伸的TFR脊部之一完整高度。
  15. 如請求項1之方法，其中該TFR元件包含SiCr或SiCCr。
  16. 一種薄膜電阻器(TFR)模組，其包含：一TFR元件，其包括一側向延伸部分及一TFR脊部，該TFR脊部從一側向延伸的TFR區域向上延伸；一導電TFR接觸件，其延伸通過該TFR脊部；一對TFR頭部，其等形成在該TFR元件上方，其中一第一TFR頭部係形成為與該導電TFR接觸件接觸，以從而經由該TFR接觸件界定從該TFR頭部至該TFR元件之一導電路徑。
  17. 如請求項16之TFR結構，其中該TFR脊部具有由一金屬蝕刻造成的一縮減厚度以形成該對TFR頭部。
  18. 如請求項16之TFR結構，其中該對TFR頭部包含鋁。
  19. 如請求項16之TFR結構，其中該導電TFR接觸件係經定位在該第一TFR頭部下方。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10553336B2 (en) 2018-06-21 2020-02-04 Microchip Technology Incorporated Thin-film resistor (TFR) module with top-side interconnects connected to reduced TFR ridges and manufacturing methods
US11626474B2 (en) * 2020-12-31 2023-04-11 Microchip Technology Incorporated Thin-film resistor (TFR) with improved contacts
US20230361159A1 (en) * 2022-05-04 2023-11-09 Microchip Technology Incorporated Thin-film resistor (tfr) module including a tfr element formed in a metal cup structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7291525B1 (en) * 2004-08-05 2007-11-06 National Semiconductor Corporation System and method for manufacturing thin film resistors using a trench and chemical mechanical polishing
US7485540B2 (en) 2005-08-18 2009-02-03 International Business Machines Corporation Integrated BEOL thin film resistor
US8013394B2 (en) * 2007-03-28 2011-09-06 International Business Machines Corporation Integrated circuit having resistor between BEOL interconnect and FEOL structure and related method
US7981759B2 (en) * 2007-07-11 2011-07-19 Paratek Microwave, Inc. Local oxidation of silicon planarization for polysilicon layers under thin film structures
US8436426B2 (en) * 2010-08-24 2013-05-07 Stmicroelectronics Pte Ltd. Multi-layer via-less thin film resistor
US8680618B2 (en) 2011-10-17 2014-03-25 Texas Instruments Incorporated Structure and method for integrating front end SiCr resistors in HiK metal gate technologies
US9147678B2 (en) 2012-01-04 2015-09-29 United Microelectronics Corp. Resistor and fabrication method thereof
US8754741B2 (en) * 2012-10-18 2014-06-17 Texas Instruments Incorporated High-resistance thin-film resistor and method of forming the resistor
US8927306B2 (en) * 2013-02-28 2015-01-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Etched-facet lasers having windows with single-layer optical coatings
US9240403B2 (en) 2013-03-01 2016-01-19 United Microelectronics Corp. Embedded resistor
CN104051614A (zh) 2013-03-15 2014-09-17 联华电子股份有限公司 埋入式电阻
US9627467B2 (en) * 2013-09-06 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Thin film resistor integrated between interconnect levels and contacting an underlying dielectric layer protrusion
JP6376750B2 (ja) * 2013-12-10 2018-08-22 ローム株式会社 半導体装置および半導体装置の製造方法
US9679844B2 (en) 2015-06-18 2017-06-13 Microchip Technology Incorporated Manufacturing a damascene thin-film resistor
US10438841B2 (en) * 2015-10-13 2019-10-08 Amorphyx, Inc. Amorphous metal thin film nonlinear resistor
US9893119B2 (en) * 2016-03-15 2018-02-13 Texas Instruments Incorporated Integrated circuit with hall effect and anisotropic magnetoresistive (AMR) sensors

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