TW201947746A - 接觸結構、形成接觸結構的方法及記憶體裝置 - Google Patents

Abstract

一種接觸結構、其形成方法及包含此記憶體裝置被提供。此接觸結構包括絕緣層形成於基板上。此接觸結構包括導電部件，形成於基板上且位於絕緣層中。此接觸結構包括第一襯層形成於絕緣層中且形成於導電部件的上部分的側壁上。此接觸結構包括第二襯層形成於導電部件的側壁。第二襯層及導電部件形成導電接觸插塞。在導電部件的上部分，第二襯層介於導電部件與第一襯層之間。在導電部件的下部分，第二襯層介於導電部件與絕緣層之間。

Description

接觸結構及其形成方法

本發明係有關於一種記憶體裝置，且特別係有關於一種具有接觸結構的記憶體裝置及其形成方法。

隨著可攜式電子產品日漸普及，對於記憶體裝置之需求也與日俱增。所有可攜式電子產品(例如，數位相機、筆記型電腦、行動電話等)皆需要小型化且可靠的記憶體裝置，以利於資料的儲存及傳輸。

隨著電子產品日漸小型化之趨勢，對於記憶體裝置亦有逐漸小型化的需求。然而，隨著記憶體裝置的小型化，提高產品的效能、耐久性、良率及可靠度變得更為困難。因此，對於且具有高效能、高耐久性、高良率及高可靠度的記憶體裝置及其形成方法仍有所需求。

本發明之一實施例係揭示一種接觸結構，包括：絕緣層，形成於基板上；導電部件，形成於基板上且位於絕緣層中；第一襯層，形成於絕緣層中且形成於導電部件的上部分的側壁上；以及第二襯層，形成於導電部件的側壁上，其中第二襯層及導電部件形成導電接觸插塞，且其中在導電部件的上部分，第二襯層介於導電部件與第一襯層之間，且在導電部件 的下部分，第二襯層介於導電部件與絕緣層之間。

本發明之另一實施例係揭示一種形成接觸結構的方法，包括：形成絕緣層於基板上；進行第一蝕刻製程，以形成接觸開口於絕緣層中；順應性地形成第一襯層材料於接觸開口的側壁及底部上；進行第二蝕刻製程，以移除位於接觸開口底部上的第一襯層材料，且增加接觸開口的深度，其中殘留在接觸開口側壁上的第一襯層材料形成第一襯層；形成第二襯層於接觸開口的側壁與底部上；以及填充導電材料於該接觸開口中，以形成導電部件於基板上且位於絕緣層中，其中第二襯層及導電部件形成導電接觸插塞，且其中在導電部件的上部分，第二襯層介於導電部件與第一襯層之間，且在導電部件的下部分，第二襯層介於導電部件與絕緣層之間。

本發明之又一實施例係揭示一種記憶體裝置，包括：絕緣層，形成於基板上，其中該基板包括陣列區及周邊區；以及至少一個如上所述之接觸結構，設置於周邊區中。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，作詳細說明如下：

100‧‧‧記憶體裝置

102‧‧‧基板

106‧‧‧閘極結構

106a‧‧‧多晶矽閘極

106b‧‧‧金屬閘極

108‧‧‧間隔物層

110‧‧‧第一絕緣層

110a‧‧‧第一子層

110b‧‧‧第二子層

112‧‧‧第二絕緣層

115‧‧‧接觸開口

115a‧‧‧上部分

115b‧‧‧下部分

120‧‧‧第一襯層

120’‧‧‧第一襯層材料

120a‧‧‧下部分

120b‧‧‧上部分

140‧‧‧導電接觸插塞

140a‧‧‧第二襯層

140a’‧‧‧第二襯層材料

140b‧‧‧導電部件

140b’‧‧‧導電材料

150‧‧‧導電線路

300‧‧‧記憶體裝置

315‧‧‧接觸開口

315a‧‧‧上部分

315b‧‧‧下部分

500‧‧‧記憶體裝置

515‧‧‧接觸開口

515a‧‧‧第一部分

515b‧‧‧第二部分

515c‧‧‧第三部分

H1‧‧‧第一高度

H2‧‧‧第二高度

W1‧‧‧第一寬度

W2‧‧‧第二寬度

W3‧‧‧第三寬度

第1A圖至第1H圖為本發明一些實施例之記憶體裝置在製程的各個階段的剖面示意圖。

第2圖為本發明另一些實施例之記憶體裝置在一個製程階段的剖面示意圖。

第3圖為本發明另一些實施例之記憶體裝置在一個製程階 段的剖面示意圖。

為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。然而，為了使說明更加清晰，可任意增減各種特徵結構的相對尺寸比例或數量。再者，本揭露的不同範例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。

本發明的一些實施例提供一種記憶體裝置及其形成方法。更具體而言，本發明實施例提供一種包含於記憶體裝置的接觸結構及其形成方法。第1A圖至第1H圖為本發明一些實施例之記憶體裝置100在製程的各個階段的剖面示意圖。

請參照第1A圖，記憶體裝置100包括基板102，且基板102包括陣列區以及周邊區。為了簡化圖示，第1A圖至第1H圖僅繪示記憶體裝置100的周邊區，並且省略陣列區。然而，這樣的省略是為了有利於說明，並非用以限定。在本實施例中，下文中所描述的接觸結構是形成於周邊區中。在一些實施例中，這些接觸結構可形成於陣列區中。在另一些實施例中，這些接觸結構可形成於陣列區及周邊區中。

請參照第1A圖，在周邊區中，形成閘極結構106於基板102上。在本實施例中，閘極結構106包括多晶矽閘極106a以及堆疊於多晶矽閘極106a上的金屬閘極106b。應可理解，第1A圖經過簡化。第1A圖可包括未繪示的其他部件，例如，淺溝隔離結構、閘極介電層或記憶體裝置所包含的其他部件。

基板102的材料可包括矽、含矽半導體、絕緣層上覆矽(silicon on insulator,SOI)、其他合適之材料或上述材料之組合。金屬閘極106b的材料可包括，例如，鎢、鋁、銅、金、銀、鉭、鉿、鋯上述之合金或其他合適的金屬材料。可藉由合適的製程以形成閘極結構106。舉例而言，可依序沉積多晶矽層與金屬層之後，再將多晶矽層與金屬層圖案化。如此即可形成閘極結構106。

接著，形成間隔物層108於基板102上，且間隔物層108順應性地覆蓋於閘極結構106的側壁與頂部分上。間隔物層的材料可包括，例如，氮化物、氧化物、氮氧化物、其他合適的絕緣材料或上述之組合。在本實施例中，間隔物層108為單層結構，且間隔物層108為氮化物層。在另一些實施例中，間隔物層108為雙層結構或多層結構。

接著，形成第一絕緣層110於基板102上，以完全覆蓋基板102及間隔物層108。之後，進行平坦化製程，以暴露出間隔物層108的頂表面。第一絕緣層110的材料可包括氧化物、氮氧化物、其他合適的絕緣材料或上述之組合。應注意的是，為了有利於後續的製程，第一絕緣層110的材料不同於間隔物層108的材料。在本實施例中，間隔物層108為氮化物(例 如，氮化矽)，且第一絕緣層110為氧化物(例如，氧化矽)。

仍請參照第1A圖，接著，可視需要沉積第二絕緣層112於基板102上。第二絕緣層112的材料可與第一絕緣層110的材料相同或不同。在後續的製程期間，第二絕緣層112可保護陣列區的間隔物層108(未繪示)免於受到傷害。在其他實施例中，在後續的製程期間，可在陣列區上形成額外的保護層(未繪示)，且可省略形成於周邊區的第二絕緣層112。

請參照第1B圖，接著，進行第一蝕刻製程，以形成接觸開口115於第一絕緣層110與第二絕緣層112中。第一蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程或上述之組合。

請參照第1C圖，接著，順應性地形成第一襯層材料120’於第二絕緣層112上與接觸開口115中。更具體而言，第一襯層材料120’形成於接觸開口115的底部與側壁上。形成第一襯層材料120’的製程可包括物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、其他合適的沉積製程或上述之組合。第一襯層材料120’可包括氮化物、氮氧化物、碳化物、多晶矽、其他合適的絕緣材料或上述之組合。在本實施例中，第一襯層材料120’為氮化矽。

請參照第1D圖，接著，進行第二蝕刻製程，以移除位於接觸開口115的底部上的第一襯層材料120’，並且增加接觸開口115的深度。第二蝕刻製程可為非等向性蝕刻。更具體而言，第二蝕刻製程可為兩步驟的蝕刻製程。在第二蝕刻製程的第一步驟中，移除位於接觸開口115的底部上的第一襯層材料120’，並且保留位於接觸開口115的側壁上的第一襯層材 料120’。在第二蝕刻製程的第二步驟中，移除位於接觸開口115下方的第一絕緣層110，以增加接觸開口115的深度。

請參照第1D圖，在第二蝕刻製程之後，殘留在接觸開口115的側壁上的第一襯層材料120’形成第一襯層120。在第二蝕刻製程之後，接觸開口115可分為下部分115b及上部分115a。上部分115a具有從頂部往底部實質上均一的寬度，且下部分115b具有從頂部往底部逐漸縮窄的(tapered)寬度。

接著，進行至少一次的濕式製程。濕式製程可包括濕式清潔製程及濕式蝕刻製程。後續將形成的導電接觸插塞的功能為提供電性連接。若在導電接觸插塞與基板102(或是金屬矽化物層)之間的界面存在絕緣材料，則可能會大幅增加導電接觸插塞與基板102(或是導電接觸插塞與金屬矽化物層)之間的電阻值，並且增加操作電壓。如此一來，將導致記憶體裝置的能耗增加，並且及降低記憶體裝置的效能及耐久性。為了避免絕緣材料不會殘留於基板102(或是金屬矽化物層)的表面，在後續的製程中，可進行至少一次的濕式清潔製程移除絕緣材料。此外，由於深寬比高，接觸開口115的下部分115b的寬度從頂部往底部逐漸縮窄。因此，導電接觸插塞與基板102之間的界面面積太小，且電阻值太高。為了增加界面面積，可在形成金屬矽化物之前視需要進行濕式蝕刻製程。

經過上述的濕式製程之後，接觸開口115的下部分115b的寬度增加，接觸開口115的下部分115b具有從頂部往底部實質上均一的寬度，如第1E圖所示。

請參照第1F圖，沉積金屬材料於接觸開口115的底 部，並且進行金屬矽化製程。在金屬矽化製程中，金屬材料與基板102的矽在高溫下進行矽化反應，而形成金屬矽化物層122於接觸開口115的底部。金屬材料可包括鈷、鎳、鎢、其他合適的金屬材料或上述之組合。

接著，順應性地形成第二襯層材料140a’於第二絕緣層112上與接觸開口115中。如第1F圖所示，第二襯層材料140a’形成於接觸開口115的側壁與底部上。第二襯層材料140a’可包括金屬、合金、金屬氮化物、其他導電材料或上述之組合。在一些實施例中，第二襯層材料140a’包括鈦、鉭、氮化鈦或氮化鉭。形成第二襯層材料140a’的製程可包括化學氣相沉積製程、原子層沉積製程、其他合適的沉積製程或上述之組合。

仍請參照第1F圖，接著，形成導電材料140b’於第二絕緣層112上，並且填入接觸開口115中。導電材料140b’可包括金屬，例如，鎢、鋁、銅、金、銀、其他合適的金屬材料或上述之組合。形成導電材料140b’的製程可包括物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、其他合適的沉積製程或上述之組合。

導電材料140b’與絕緣層(例如，第一絕緣層110、第二絕緣層112及第一襯層120)之間的黏合力不佳。藉由形成第二襯層140a，可改善導電材料140b’與絕緣層之間的黏合力，並且可避免導電材料140b’發生脫層。如此一來，能夠改善記憶體裝置100的良率。

請參照第1G圖，接著，進行平坦化製程，以移除一部分的第二絕緣層112、一部分的第一襯層120、一部分的第 二襯層材料140a’及一部分的導電材料140b’，並且形成第二襯層140a及導電部件140b於接觸開口115之中。在本實施例中，導電接觸插塞140由第二襯層140a及導電部件140b所形成。因此，在本說明書中將第二襯層140a及導電部件140b合稱為導電接觸插塞140。在平坦化製程之後，第二絕緣層112的頂表面、第一襯層120的頂表面及導電接觸插塞140的頂表面共平面。

請參照第1G圖，第一襯層120形成於導電部件140b的上部分的側壁上。在一些實施例中，第一襯層120圍繞導電部件140b的上部分。再者，在導電部件140b的上部分，第二襯層140a介於導電部件140b與第一襯層120之間。此外，在導電部件140b的下部分，第二襯層140a介於導電部件140b與第一絕緣層110之間。換句話說，在導電部件140b的上方具有兩層襯層，且在導電部件140b的下方只具有一層襯層。

請參照第1H圖，接著，形成導電線路150於第二絕緣層112之上。導電線路150可將導電接觸插塞140電性連接到記憶體裝置100的其他部件或是外部電路。舉例而言，可藉由沉積導電材料於基板102上，再將此導電材料圖案化，以形成導電線路150。用以形成導電線路150的導電材料可包括金屬，例如，鋁、銅、金、銀、鎢、其他合適的金屬材料或上述之組合。形成導電線路150的沉積製程可包括物理氣相沉積製程、原子層沉積製程、濺鍍製程、其他合適的沉積製程或上述之組合。在一些實施例中，導電材料140b’包括銅。

一般而言，當形成高深寬比(例如，深寬比大於4)的開口時，開口的寬度會從頂部往底部逐漸縮窄。如上所述， 若是接觸開口115與基板102(或是金屬矽化物層122)之間的界面面積太小，則會產生上述因電阻值過高所導致的問題。記憶體裝置的尺寸越小，開口的深寬比越高。因此，隨著記憶體裝置的小型化，上述因電阻值過高所導致的問題變得更加嚴重。

為了避免上述問題，可進行上述的濕式蝕刻製程增加接觸開口115的底部的寬度。然而，如此一來，接觸開口115的頂部的寬度也會增加。當形成導電接觸插塞140於這樣的接觸開口115(即，具有擴大的頂部寬度的接觸開口)中，導電接觸插塞140的頂部與相鄰的導電線路150(例如，位於第1H圖正中間的導電線路150)之間的距離(在水平方向上的距離)會變得較短。因此，導電接觸插塞140與相鄰的導電線路150可能會發生短路，並且使記憶體裝置100的操作發生錯誤。如此一來，會大幅降低記憶體裝置100的良率及可靠度。

再者，若是將導電線路150圖案化時產生偏移或偏差，則可能會進一步縮短導電接觸插塞140與相鄰的導電線路150之間的距離，上述因短路所導致的問題將會變得更嚴重。

另一方面，為了確保絕緣材料不會殘留於基板102(或是金屬矽化物層122)的表面，可進行上述的濕式清潔製程的至少其中一個製程。這些濕式清潔製程都具有移除絕緣材料(例如，第一絕緣層110或第二絕緣層112)的能力。換句話說，這些濕式清潔製程也能夠增加接觸開口115的寬度。因此，即使不進行額外的濕式蝕刻製程，仍然有可能發生上述因短路所導致的問題。記憶體裝置的尺寸越小，導電接觸插塞140與相鄰的導電線路150之間的距離越短。因此，隨著記憶體裝置的 小型化，上述因短路所導致的問題將變得更加嚴重。

為了同時改善或避免上述因電阻值過高所導致的問題以及因短路所導致的問題，本發明的一些實施例提供了一種接觸結構的形成方法。

請參照第1D圖，形成第一襯層120於接觸開口115的側壁上，之後，進行第二蝕刻製程。如此所得到的接觸開口115具有下部分115b及上部分115a。第一襯層120位於上部分115a的側壁上，但是並未位於下部分115b的側壁上。在後續的濕式製程(例如，濕式清潔製程及/或濕式蝕刻製程)中，第一襯層120可保護上部分115a，使其寬度不會被擴大。如此一來，可改善或避免因短路所導致的問題。另一方面，下部分115b的側壁上並無第一襯層120存在。因此，在後續的濕式製程中，下部分115b的寬度會被擴大，如第1E圖所示。如此一來，可改善或避免因電阻值過高所導致的問題。

此外，由於包含上文所述的接觸結構，因此，能夠同時大幅改善所形成的記憶體裝置100的效能、耐久性、良率及可靠度。

為了避免上部分115a的寬度增加，可提高第一絕緣層110(及/或第二絕緣層112)對第一襯層120在上述各個濕式製程中的選擇性。在上述濕式製程的至少其中一個製程中，第一絕緣層110(及/或第二絕緣層112)的移除速率(蝕刻速率)為R1，第一襯層120的移除速率(蝕刻速率)為R2，且第一絕緣層110(及/或第二絕緣層112)的移除速率(蝕刻速率)對第一襯層120的移除速率(蝕刻速率)之比率為R1/R2。在一些實施例中， 在上述濕式製程的至少其中一個製程中，R1/R2為10-100。在另一些實施例中，在上述濕式製程的至少其中一個製程中，R1/R2為20-80。在又一些實施例中，在上述濕式製程的至少其中一個製程中，R1/R2為30-60。在上述濕式製程之後，第一襯層120的頂表面高於第二絕緣層112的頂表面，如第1E圖所示。

請參照第1G圖，導電接觸插塞140的頂表面具有第二寬度W2，且第一襯層120的頂表面具有第三寬度W3。若第二寬度W2對第三寬度W3的比率太小，則開口115的寬度變得太小，且開口115的深寬比變得太高。因此，將導電材料140b’填入接觸開口115中變得困難。如此一來，容易在導電接觸插塞140中形成孔洞，因而降低記憶體裝置100的良率及可靠度。若第三寬度W3太大(即，第一襯層120的厚度太厚)，也會發生類似的問題。反之，若第二寬度W2對第三寬度W3的比率太大，則第一襯層120的厚度太薄，而無法避免上部分115a的寬度在濕式製程中被擴大。如此一來，有可能發生上述因短路所導致的問題。再者，若第二寬度W2對第三寬度W3的比率太大，則導電接觸插塞140與相鄰的導電線路150之間的距離可能會太近。如此一來，也有可能發生上述因短路所導致的問題。

因此，可將第一襯層120的頂表面的寬度控制在特定的範圍。如第1G圖所示，第一襯層120的頂表面具有第三寬度W3。在一些實施例中，第三寬度W3為3-10nm。在另一些實施例中，第三寬度W3為4-9nm。在又一些實施例中，第三寬度W3為5-8nm。此外，可將第二寬度W2對第三寬度W3的比率控制在特定的範圍。在一些實施例中，第二寬度W2對第三寬度 W3的比率W2/W3為5-40。在另一些實施例中，第二寬度W2對第三寬度W3的比率W2/W3為10-30。在又一些實施例中，第二寬度W2對第三寬度W3的比率W2/W3為15-20。

請參照第1G圖，導電接觸插塞140的底表面具有第一寬度W1，且導電接觸插塞140的頂表面具有第二寬度W2。在本實施例中，第一寬度W1大於第二寬度W2。此外，若第一寬度W1對第二寬度W2的比率太小，則第一寬度W1可能不夠大。因此，無法大幅增加導電接觸插塞140與基板102(或是金屬矽化物層122)的接觸面積。如此一來，將無法大幅改善上述因電阻值過高所導致的問題。反之，若第一寬度W1對第二寬度W2的比率太大，則第一寬度W1與第二寬度W2的差值太大。因此，將第二襯層材料140a’及導電材料140b’填入接觸開口115中變得困難。如此一來，容易在導電接觸插塞140中形成孔洞，因而降低記憶體裝置100的良率。再者，若第一寬度W1對第二寬度W2的比率太大，則第一寬度W1可能變得太大。因此，會佔據太多的基板可用面積。如此將不利於記憶體裝置的小型化。

因此，可將第一寬度W1對第二寬度W2的比率控制在特定的範圍。在一些實施例中，第一寬度W1對第二寬度W2的比率W1/W2為1.1-1.4。在另一些實施例中，第一寬度W1對第二寬度W2的比率W1/W2為1.1-1.3。在又一些實施例中，第一寬度W1對第二寬度W2的比率W1/W2為1.1-1.2。

請參照第1G圖，第一襯層120具有第一高度H1，且導電接觸插塞140具有第二高度H2。若第一高度H1對第二高度H2的比率太小，則具有較小寬度的接觸開口115的上部分115b 的深度太淺。因此，所形成的導電接觸插塞140的下部分與相鄰的導電線路150之間的距離可能會太近。如此一來，可能會發生上述因短路所導致的問題。反之，若第一高度H1對第二高度H2的比率太大，則填入接觸開口115中的導電材料變少。如此一來，將不利於降低導電接觸插塞140與基板102之間的電阻值。再者，若是具有絕緣性的第一襯層120延伸到基板102的表面，則會減少導電接觸插塞140與基板102之間的接觸面積。如此將不利於降低導電接觸插塞140與基板102之間的電阻值。

因此，可將第一高度H1對第二高度H2的比率控制在特定的範圍。在一些實施例中，第一高度H1對第二高度H2的比率H1/H2為0.1-0.8。在另一些實施例中，第一高度H1對第二高度H2的比率H1/H2為0.3-0.7。在又一些實施例中，第一高度H1對第二高度H2的比率H1/H2為0.4-0.6。

此外，請參照第1E圖，第一襯層120的剖面輪廓包括下部分120a及上部分120b。第一襯層120的上部分120b自第一襯層120的頂表面向下延伸，且上部分120b實質上垂直於第二絕緣層112的頂表面。第一襯層120的下部分120a鄰接於上部分120b，且沿著一傾斜的方向延伸到第一絕緣層110的側壁。換句話說，在本實施例中，第一襯層120的下部分120a朝向下方逐漸縮窄。這樣的第一襯層120的剖面輪廓可使第二襯層140a較容易形成於接觸開口115的內側側壁上。再者，若第一襯層120的下部分120a的側壁垂直於上部分120b的側壁，則第二襯層140a在下部分120a與上部分120b的交界處可能會產生不連續的部分。由於沒有第二襯層140a，此處可能會發生導電 部件的脫層，進而降低記憶體裝置100的良率。

相較之下，在本實施例中，第一襯層120的下部分120a是沿著傾斜的方向緩緩地縮窄。因此，所形成的第二襯層140a可為連續的膜層，而不會產生不連續的部分。如此一來，能夠進一步改善記憶體裝置100的良率。

本發明之一些實施例提供一種記憶體裝置。請參照第1H圖，本發明之記憶體裝置100可包括基板102，其具有陣列區及周邊區。記憶體裝置100亦包括形成於基板102上的閘極結構106及間隔物層108。間隔物層108順應性地覆蓋於閘極結構106的側壁與頂部分上。記憶體裝置100亦包括位於周邊區中的接觸結構。此接觸結構包括形成於基板102上的第一絕緣層110及第二絕緣層112。此接觸結構亦包括導電接觸插塞140形成於基板上且位於第一絕緣層110及第二絕緣層112中。導電接觸插塞140由導電性的第二襯層140a及導電部件140b所形成。此接觸結構亦包括位於第一絕緣層110及第二絕緣層112中的絕緣性的第一襯層120。第一襯層120圍繞且直接接觸導電接觸插塞140的上部分。更具體而言，第一襯層120圍繞導電部件140b的上部分。再者，在導電部件140b的上部分，第二襯層140a介於導電部件140b與第一襯層120之間。此外，在導電部件140b的下部分，第二襯層140a介於導電部件140b與第一絕緣層110之間。換句話說，在導電部件140b的上方具有兩層襯層，且在導電部件140b的下方只具有一層襯層。

第2圖為本發明另一些實施例之記憶體裝置300在一個製程階段的剖面示意圖。第2圖與第1E圖相似，差別在於 第2圖中的接觸開口315具有從頂部往底部實質上均一的寬度。第2圖與第1E圖相同的元件使用相同的標號表示。為了簡化說明，關於相同於第1E圖的元件及其形成製程步驟，在此不再贅述。再者，在形成如第2圖所示的結構之後，可繼續進行第1F圖到第1H圖的製程。為了簡化說明，關於第1F圖到第1H圖的製程，在此不再贅述。

請參照第2圖，在本實施例中，藉由形成第一襯層120於接觸開口315的上部分315a的側壁上，可使接觸開口315的上部分315a與下部分315b具有實質上均一的寬度。因此，能夠使所形成的導電接觸插塞140的底表面的第一寬度W1等於導電接觸插塞140的頂表面的第二寬度W2。如此一來，能夠大幅改善記憶體裝置300的效能、耐久性、良率及可靠度。再者，在本實施例中，第一寬度W1不會變得太大。因此，不會佔據太多的基板可用面積，而有利於記憶體裝置的小型化。

第3圖為本發明另一些實施例之記憶體裝置500在一個製程階段的剖面示意圖。第3圖與第1E圖相似，差別在於第一絕緣層110包括兩個子層(sub-layer)。第3圖與第1E圖相同的元件使用相同的標號表示。為了簡化說明，關於相同於第1E圖的元件及其形成製程步驟，在此不再贅述。再者，在形成如第3圖所示的結構之後，可繼續進行第1F圖到第1H圖的製程。為了簡化說明，關於第1F圖到第1H圖的製程，在此不再贅述。

請參照第3圖，在填充第二襯層材料140a’及導電材料140b’之前，接觸開口515的剖面輪廓可包括第一部分515a、第二部分515b及第三部分515c。第一部分515a自接觸開口515 的頂部分向下延伸。第二部分515b自接觸開口515的底部分向上延。第三部分515c形成於第一部分515a與第二部分515b之間，並且鄰接於第一部分515a與第二部分515b。第三部分515c朝向第一部分515a逐漸縮窄。後續形成的導電接觸插塞140的剖面輪廓與接觸開口515的剖面輪廓相同。更具體而言，在本實施例中，導電接觸插塞140的剖面輪廓包括第一部分、第二部分及第三部分。第一部分自導電接觸插塞140的頂表面向下延伸。第二部分自導電接觸插塞140的底表面向上延伸。第三部分形成於第一部分與第二部分之間，並且鄰接於第一部分與第二部分，其中第三部分朝向第一部分逐漸縮窄。

請參照第3圖，於第一絕緣層110包括第一子層110a及形成於第一子層110a上的第二子層110b。第一子層110a與第二子層110b的交界處與第二部分515b與第三部分515c的交界處實質上等高。在本實施例中，第一子層110a的材料不同於第二子層110b的材料。因此，在上述濕式製程的至少其中一個製程中，第一子層110a的蝕刻速率不同於第二子層110b的蝕刻速率。如此一來，對應於第一子層110a與第二子層110b的接觸開口515的剖面輪廓也不相同。更具體而言，請參照第3圖，經過上述濕式製程之後，第一子層110a具有實質上均一的寬度，且第二子層110b具有向下逐漸縮窄的寬度。接觸開口515的剖面輪廓是由第一絕緣層110的剖面輪廓所決定，且接觸開口515的剖面輪廓與第一絕緣層110的剖面輪廓彼此互補。因此，接觸開口515的第三部分515c具有向上逐漸縮窄的剖面輪廓。換句話說，可藉由選擇合適的材料形成第一子層110a與第二子層 110b，而視需要將接觸開口515的剖面輪廓調整成所需的形狀。因此，能夠改善製程的靈活性。第一子層110a與第二子層110b可獨立地包括氧化物、氮氧化物或其他合適的絕緣材料，且第一子層110a的材料不同於第二子層110b的材料。在一些實施例中，第一子層110a與第二子層110b可分別包括第一氧化物與第二氧化物，且第一氧化物與第二氧化物分別由不同的製程所形成。在另一些實施例中，第一子層110a可包括旋轉塗佈氧化物(spin-on oxide)，且第二子層110b可包括高密度電漿氧化物(high density plasma oxide,HDP oxide)。第3圖所示的第一絕緣層110的子層數量僅用於說明，並非用以限定本發明。在其他實施例中，第一絕緣層110可包括三層或三層以上的子層。

第三部分515c的側壁的剖面輪廓包括圓滑的曲線狀部分，因此可更有利於將第二襯層材料140a’及導電材料140b’填入接觸開口515中。再者，填入接觸開口515中的導電材料的量增加。如此一來，可進一步降低導電插塞140的電阻值，並且進一步改善記憶體裝置500的效能及耐久性。

第2及3圖所示的接觸開口之剖面輪廓僅用於說明，並非用以限定。在一些實施例中，接觸開口的下部分的剖面輪廓可為直線狀、曲線狀、鋸齒狀、不規則狀或上述之組合。

綜上所述，本發明之一些實施例提供一種接觸結構及其形成方法。再者，本發明之一些實施例提供一種包括此接觸結構的記憶體裝置，且此記憶體裝置的效能、耐久性、良率及可靠度皆能夠獲得明顯的改善。

雖然本發明已以數個較佳實施例揭露如上，然其 並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (12)

1. 一種接觸結構，包括：一絕緣層，形成於一基板上；一導電部件，形成於該基板上且位於該絕緣層中；一第一襯層，形成於該絕緣層中且形成於該導電部件的一上部分的側壁上；以及一第二襯層，形成於該導電部件的側壁上，其中該第二襯層及該導電部件形成一導電接觸插塞，且其中在該導電部件的該上部分，該第二襯層介於該導電部件與該第一襯層之間，且在該導電部件的一下部分，該第二襯層介於該導電部件與該絕緣層之間。
2. 如申請專利範圍第1項所述之接觸結構，其中該導電接觸插塞的一底表面具有一第一寬度W1，該導電接觸插塞的一頂表面具有一第二寬度W2，且其中該第一寬度W1大於或等於該第二寬度W2。
3. 如申請專利範圍第1項所述之接觸結構，其中該第一寬度W1對該第二寬度W2的比率W1/W2為1.1-1.4。
4. 如申請專利範圍第1項所述之接觸結構，其中該導電接觸插塞的剖面輪廓包括：一第一部分，自該導電接觸插塞的該頂表面向下延伸；一第二部分，自該導電接觸插塞的該底表面向上延伸；以及一第三部分，形成於該第一部分與該第二部分之間，並且鄰接於該第一部分與該第二部分，其中該第三部分朝向該 第一部分逐漸縮窄。
5. 如申請專利範圍第1項所述之接觸結構，其中該第一襯層的剖面輪廓包括：一上部分，自該第一襯層的一頂表面向下延伸；以及一下部分，鄰接於該第一襯層的該上部分，其中該第一襯層的該下部分朝向下方逐漸縮窄。
6. 如申請專利範圍第1項所述之接觸結構，其中該第一襯層的該頂表面具有一第三寬度W3，且其中該第三寬度W3為3-10nm。
7. 如申請專利範圍第6項所述之接觸結構，其中該第二寬度W2對該第三寬度W3的比率W2/W3為5-40。
8. 如申請專利範圍第1項所述之接觸結構，其中該第一襯層具有一第一高度H1，該導電接觸插塞具有一第二高度H2，且其中該第一高度H1對該第二高度H2的比率H1/H2為0.1-0.8。
9. 一種形成接觸結構的方法，包括：形成一絕緣層於一基板上；進行一第一蝕刻製程，以形成一接觸開口於該絕緣層中；順應性地形成一第一襯層材料於該接觸開口的側壁及底部上；進行一第二蝕刻製程，以移除位於該接觸開口底部上的該第一襯層材料，且增加該接觸開口的深度，其中殘留在該接觸開口側壁上的該第一襯層材料形成一第一襯層；形成一第二襯層於該接觸開口的側壁與底部上；以及 填充一導電材料於該接觸開口中，以形成一導電部件於該基板上且位於該絕緣層中，其中該第二襯層及該導電部件形成一導電接觸插塞，且其中在該導電部件的一上部分，該第二襯層介於該導電部件與該第一襯層之間，且在該導電部件的一下部分，該第二襯層介於該導電部件與該絕緣層之間。
10. 如申請專利範圍第9項所述之形成接觸結構的方法，在形成該第一襯層之後，且在填充該導電材料之前，進行至少一次的濕式製程。
11. 如申請專利範圍第10項所述之形成接觸結構的方法，在該至少一次的濕式製程中，該絕緣層的蝕刻速率對該第一襯層的蝕刻速率之比率為10-100。
12. 如申請專利範圍第9項所述之形成接觸結構的方法，其中該導電接觸插塞的一底表面具有一第一寬度W1，該導電接觸插塞的一頂表面具有一第二寬度W2，且其中該第一寬度W1大於或等於該第二寬度W2。