TW201946306A - 具有一導電阻障層之電阻式記憶體裝置 - Google Patents

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Abstract

本發明揭示一種記憶體裝置。該記憶體裝置包含一底部接觸件及連接至該底部接觸件之一記憶體層。該記憶體層具有一可變電阻。該記憶體裝置亦包含該記憶體層上之一頂部電極，其中該頂部電極及該記憶體層協作地形成一異質接面記憶體結構。該記憶體裝置亦包含：一頂部接觸件，其在該頂部電極上；一第一阻障層，其經組態以實質上防止貫穿其間之離子之傳導，其中該第一阻障層係在該頂部電極與該頂部接觸件之間，且其中該第一阻障層具有小於1e-4 ohm-m之一電阻率；及一第二阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第二阻障層係在該記憶體層與該底部接觸件之間，且其中該第一阻障層具有小於1e-4 ohm-m之一電阻率。

Description

具有一導電阻障層之電阻式記憶體裝置
本發明大體上係關於非揮發性記憶體裝置，且更特定言之係關於具有相當於DRAM之有效速度之記憶體裝置，其等無需限速(speed-crippling)誤差校正且包含氧化物材料之異質接面。
一般言之，記憶體裝置或系統可分成3個不同類別：物聯網(IoT)記憶體、嵌入式記憶體及高密度高容量記憶體。針對此3個類別之各者，記憶體要求(成本、密度、速度、耐久性、保留、功率消耗)非常不同。
IoT記憶體傾向於廉價、功率高效且低密度的。嵌入複雜系統晶片中之記憶體傾向於快速、面積高效且中等密度的。高密度高容量記憶體必須可按比例調整至小幾何形狀以變得成本有效。
高密度高容量記憶體類別當前由DRAM (其係揮發性的)及NAND快閃記憶體(其係非揮發性的)主宰。
DRAM係非常快速的，展現超常耐久性，且因此最適於快速系統記憶體。然而，DRAM係昂貴且揮發性的(例如，可需要每60毫秒再新資料)且犧牲保留來最大化速度及耐久性。
在鮮明對比下，NAND快閃記憶體係廉價的且具有較高位元容量及良好保留且最適於低成本矽儲存。然而，NAND快閃記憶體犧牲速度及耐久性兩者來最大化保留。
在限於兩個維度(2D)的情況下，DRAM仍將可能係昂貴的，因為矽面積較大程度上界定每十億位元組之成本。相比之下，由於三維(3D)堆疊，NAND快閃記憶體之成本預期隨時間下降。DRAM與NAND快閃記憶體之間的成本差距將可能隨時間增加。
DRAM及NAND快閃記憶體幾乎完美地適配其等之甜蜜點且組合最佳DRAM及NAND快閃記憶體之一通用記憶體似乎不太可能存在。任何新興記憶體技術將同樣不太可能替代DRAM，因為其速度及耐久性組合係非常難以擊敗的。此外，在NAND快閃記憶體價格持續降低時，針對高密度應用建立一NAND快閃記憶體替代品不具有經濟合理性。
然而，隨著行動裝置及雲端資料中心之資料處理及儲存需求持續快速地增加，行業需要具有非常接近於DRAM (由於其不可能替代)而非NAND快閃記憶體(由於其無需被替代)之屬性之一新非揮發性記憶體。
因此，DRAM與NAND快閃記憶體之間的此廣大空間係一創新機會。
儲存類記憶體係定位於最成功系統記憶體(DRAM)與最成功矽儲存器(NAND快閃記憶體)之間的一新興非揮發性記憶體片段。在DRAM與NAND快閃記憶體之間的廣大空間中存在許多新記憶體機會，各記憶體具有不同速度、耐久性及保留度量。
最大的機會總是在困難最大的地方且其係在最接近於DRAM之空間中。因此，最終市場需求係具有DRAM速度、可憑藉此速度達成之最高耐久性、更接近於NAND快閃記憶體之每十億位元組之一成本及遠優於DRAM保留之一實用保留之儲存類記憶體。
此外，某些半導體記憶體技術已應用幾何冗餘原理，其中多個資料位元可儲存於一單個單元中。一記憶體單元支援多個值之此性質有時稱為其動態範圍。迄今，記憶體單元具有支援1個位元與4個位元之間的一動態範圍之能力。半導體之此等組合性質具有增加之容量及降低之成本。
與半導體記憶體製造相關聯之另一問題係半導體代工廠之巨大成本，該等半導體代工廠可花費超過十億美元來建立。攤銷費用增加記憶體晶片之成本。現在，隨著晶圓代工廠解析度之進步以實現較小單元大小及每記憶體單元之多個位元級之幾何冗餘，半導體記憶體之每單位成本實質上更廉價，且在高G力方面實質上比一磁碟機上之記憶體檔案更堅固。
在快閃記憶體中已存在改良，但其等已變得易具有寫入循環限制且在接近量子限制時，支援動態範圍之能力減弱。快閃記憶體之另一問題係其在寫入速度上之限制及單元在永久失效之前將容忍之寫入循環限制之數目。
因此，期望一種克服上文識別之問題之記憶體系統及方法。該等系統及方法應容易實施、成本有效且適應於現有儲存應用。
一個一般態樣包含一種記憶體裝置，其包含一底部接觸件。該記憶體裝置亦包含連接至該底部接觸件之一記憶體層，其中該記憶體層具有一可變電阻。該記憶體裝置亦包含該記憶體層上之一頂部電極，其中該頂部電極及該記憶體層協作地形成一異質接面記憶體結構。該記憶體裝置亦包含：一頂部接觸件，其在該頂部電極上；一第一阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第一阻障層係在該頂部電極與該頂部接觸件之間，且其中該第一阻障層具有小於1e-4 ohm-m之一電阻率；及一第二阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第二阻障層係在該記憶體層與該底部接觸件之間，且其中該第一阻障層具有小於1e-4 ohm-m之一電阻率。
實施方案可包含下列特徵之一或多者。該記憶體裝置進一步包含該第二阻障層與該記憶體層之間的一模板層，其中該記憶體層之結晶結構匹配該模板層之結晶結構。該模板層之導電性大於10 x 106 s m-1。形成在該第二阻障層與該記憶體層之間的一介面處之一第一接觸係歐姆的，且其中形成在該記憶體層與該頂部電極之間的一介面處之一第二接觸係歐姆的。該記憶體裝置進一步包含該記憶體層與該頂部電極之間的一保留層，其中該保留層具有一可變離子導電性且經組態以選擇性地抵抗離子傳導。該保留層之電阻率小於1 x 10-4 ohm-m。該記憶體裝置進一步包含一側阻障層，其中該第一阻障層及該第二阻障層以及該側阻障層界定一圍封空間，其中該頂部電極及該記憶體層係在該空間內，且其中藉由該第一阻障層及該第二阻障層以及該側阻障層將該頂部電極及該記憶體層之離子侷限於該空間。
另一一般態樣包含一種製造一記憶體裝置之方法，其包含形成一底部接觸件。該方法亦包含將一記憶體層連接至該底部接觸件，其中該記憶體層具有一可變電阻。該方法亦包含在該記憶體層上形成一頂部電極，其中該頂部電極及該記憶體層協作地形成一異質接面記憶體結構。該方法亦包含：在該頂部電極上形成一頂部接觸件；形成一第一阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第一阻障層係在該頂部電極與該頂部接觸件之間，且其中該第一阻障層具有小於1e-4 ohm-m之一電阻率；及形成一第二阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第二阻障層係在該記憶體層與該底部接觸件之間，且其中該第一阻障層具有小於1e-4 ohm-m之一電阻率。
實施方案可包含下列特徵之一或多者。該方法進一步包含在該底部接觸件與該記憶體層之間形成一模板層，其中該記憶體層之結晶結構匹配該模板層之結晶結構。該模板層之導電性大於10 x 106 s m-1。形成在該第二阻障層與該記憶體層之間的一介面處之一第一接觸係歐姆的，且其中形成在該記憶體層與該頂部電極之間的一介面處之一第二接觸係歐姆的。該方法進一步包含在該記憶體層與該頂部電極之間形成一保留層，其中該保留層具有一可變離子導電性且經組態以選擇性地抵抗離子傳導。該保留層之電阻率小於1 x 10-4 ohm-m。該方法進一步包含形成一側阻障層，其中該第一阻障層及該第二阻障層以及該側阻障層界定一圍封空間，其中該頂部電極及該記憶體層係在該空間內，且其中藉由該第一阻障層及該第二阻障層以及該側阻障層將該頂部電極及該記憶體層之離子侷限於該空間。
另一一般態樣包含一種使用一記憶體裝置之方法，該記憶體裝置包含：一底部接觸件；一記憶體層，其連接至該底部接觸件，其中該記憶體層具有一可變電阻；一頂部電極，其在該記憶體層上，其中該頂部電極及該記憶體層協作地形成一異質接面記憶體結構；一頂部接觸件，其在該頂部電極上；一第一阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第一阻障層係在該頂部電極與該頂部接觸件之間，且其中該第一阻障層具有小於1e-4 ohm-m之一電阻率；及一第二阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第二阻障層係在該記憶體層與該底部接觸件之間，且其中該第一阻障層具有小於1e-4 ohm-m之一電阻率。該方法包含：跨該底部接觸件及該頂部接觸件施加一第一電壓差，其中在該記憶體層中產生一電場，且使得該記憶體層之一電阻率狀態改變。該方法亦包含跨該底部接觸件及該頂部接觸件施加一第二電壓差。該方法亦包含在施加該第二電壓差時，引起一第一電流傳導通過該底部接觸件、該第二阻障層、該記憶體層、該頂部電極、該第一阻障層及該頂部接觸件。該方法亦包含基於該第二電壓及該第一電流判定該記憶體層之該電阻率狀態。
實施方案可包含下列特徵之一或多者。該方法使用該記憶體裝置進一步，其包含該第二阻障層與該記憶體層之間的一模板層，其中該記憶體層之結晶結構匹配該模板層之結晶結構，且其中該第一電流另外經傳導通過該模板層。該模板層之導電性大於10 x 106 s m-1。該方法使用該記憶體裝置，其進一步包含該記憶體層與該頂部電極之間的一保留層，其中該保留層具有一可變離子導電性且經組態以選擇性地抵抗離子傳導。該方法亦可包含其中該方法進一步包含引起該第一電流傳導通過該保留層。該保留層之電阻率小於1 x 10-4 ohm-m。該方法使用該記憶體裝置進一步，其包含一側阻障層，其中該第一阻障層及該第二阻障層以及該側阻障層界定一圍封空間，其中該頂部電極及該記憶體層係在該空間內，且其中該方法進一步包含用該第一阻障層及該第二阻障層以及該側阻障層將該頂部電極及該記憶體層之離子侷限於該空間。
相關申請案之交叉參考
本申請案主張2018年3月16日申請之美國專利申請案第15/924,032號之優先權及權利。揭示內容之全部內容出於所有目的以引用的方式併入本文中。
本文中結合圖式繪示本發明之特定實施例。
本文中闡述與某些實施例相關之各種細節。然而，本發明亦可以與本文中描述之方式不同之方式實施。在不脫離本發明的情況下，熟習此項技術者可對所論述實施例作出修改。因此，本發明不限於本文中揭示之特定實施例。
本發明係關於一種非揮發性記憶體裝置。可在各種應用中利用記憶體裝置，從一獨立非揮發性記憶體至各種應用中之一嵌入式裝置。此等應用包含(但不限於)用於廣泛範圍之SOC (系統單晶片)中之嵌入式記憶體、可程式化或可組態ASIC中之開關、用於電腦及伺服器中之固態硬碟、用於行動電子器件(如相機、行動電話、iPod®等)中之記憶條。記憶體裝置包括一第一金屬層及耦合至第一金屬層之一第一金屬氧化物層。記憶體裝置包含耦合至第一金屬氧化物層之一第二金屬氧化物層及耦合至第二金屬氧化物層之一第二金屬層。此等金屬層及金屬氧化物層可具有各種類型且其等之使用將在本發明之精神及範疇內。更特定言之，本文中揭示之一些實施例將包含PCMO作為金屬氧化物層之一者。一般技術者充分理解，本發明不應限於此金屬氧化物層或本文中揭示之任何其他層，因為可替代地使用其他金屬氧化物層。
圖1係一記憶體裝置100之一圖解，記憶體裝置100包含一導電鉑(Pt)底部接觸件180，其耦合至鐠鈣錳氧化物(PCMO)記憶體層150，記憶體層150經耦合至一金屬頂部電極層130。
頂部電極層130形成記憶體層150與另一裝置之間的一電連接。用與記憶體層150形成一牢固接合之一材料形成頂部電極層130。
頂部電極層130與記憶體層150協作地形成金屬氧化物異質接面記憶體，且經組態以回應於跨電極層130及記憶體層150施加之一電場而從記憶體層150接受氧離子或空位或將氧離子或空位貢獻給記憶體層150。在一些實施例中，頂部電極層130可為富氧的且可與記憶體層150協作地形成氧離子異質接面記憶體單元。在替代實施例中，頂部電極層130可為缺氧的且可與記憶體層150協作地形成氧空位異質接面記憶體單元。
如熟習此項技術者所理解，記憶體層150之電阻率取決於其中之氧離子或空位之濃度。因此，記憶體裝置100運作為一可重寫記憶體單元，其中記憶體裝置之狀態與記憶體層150之電阻率對應。藉由施加一電壓以誘發一電場以迫使氧離子或空位之濃度達到一所要濃度狀態而寫入記憶體層150，且所要濃度狀態與一所要電阻率狀態對應。因此，藉由寫入操作程式化記憶體層之電阻。為讀取記憶體單元之狀態，可將一電壓或一電流施加至單元。回應於所施加電壓或電流而產生之一電流或電壓係取決於記憶體單元之電阻狀態，且可經感測以判定電阻狀態。
圖2係根據一實施例之一記憶體裝置200之一示意圖。記憶體裝置200包含底部接觸件280、導電底部阻障層270、模板層260、記憶體層250、選用保留層240、頂部電極層230、頂部阻障層220、頂部接觸件210及側阻障層290。在一些實施例中，側阻障層290係實質上環形的且圍繞底部接觸件280、導電底部阻障層270、模板層260、記憶體層250、保留層240 (若存在)、頂部電極層230、頂部阻障層220及頂部接觸件210。
可藉由以下步驟形成記憶體裝置200：形成底部接觸件280；在底部接觸件280上形成導電底部阻障層270；在導電底部阻障層270上形成模板層260；在模板層260上形成記憶體層250；視情況在記憶體層250上形成保留層240；在保留層240上或記憶體層250上形成頂部電極層230；在頂部電極層230上形成頂部阻障層220；在頂部阻障層220上形成頂部接觸件210；及在底部接觸件280、導電底部阻障層270、模板層260、記憶體層250、保留層240 (若存在)、頂部電極層230、頂部阻障層220及頂部接觸件210之各者之兩個橫向側上形成側阻障層290。
在一些實施例中，記憶體裝置200之各種層之介面之各者形成層之間的一歐姆接觸。
在一些實施例中，頂部接觸件210包含銅(Cu)、鋁(Al)、鎢(W)、釕(Ru)、鉑(Pt)、銥(Ir)及銠(Rh)之至少一者。在替代實施例中，使用一或多個其他材料。
頂部接觸件210用於形成記憶體裝置200與其他電組件之間的一電連接。頂部接觸件200亦可用於形成記憶體裝置200與另一裝置之間的一機械連接。
在一些實施例中，頂部阻障層220包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鈦鋁(TiAlN)、氮化鉭鋁(TaAlN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)及鈦鎢(TiW)之至少一者。在替代實施例中，使用一或多個其他材料。
頂部阻障層220可由具有寬於頂部電極層230、任何保留層240及記憶體層250之一或多者之能隙之一能隙之一材料形成。頂部阻障層220經組態以在記憶體裝置200之操作期間實質上防止氧離子或空位之傳導。因此，頂部阻障層220實質上防止氧離子或空位從頂部電極層230逸出至頂部阻障層220中。另外，頂部阻障層220經組態以在頂部電極層230與頂部接觸件210之間傳導電流。例如，頂部阻障層220可具有小於1E-4 ohm-m之一電阻率。
頂部阻障層220可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，頂部阻障層220實質上未經歷與頂部電極230之化學反應，使得頂部阻障層220及頂部電極230之特性保持實質上不受彼此影響。而且，在一些實施例中，在頂部阻障層220與頂部電極230之間實質上未發生擴散，使得頂部阻障層220與頂部電極230之特性保持實質上不受彼此影響。
在一些實施例中，頂部電極層230包含鎢(W)、鉬(Mo)、鎳(Ni)、鐵(Fe)、鈷(Co)及鉻(Cr)之至少一者。在替代實施例中，使用一或多個其他材料。例如，可使用另一金屬、導電氧化物或其他導電化合物。
頂部電極層230形成保留層240或記憶體層250與頂部阻障層220之間的一電連接。用與保留層240或記憶體層250形成一牢固接合之一材料形成頂部電極層230。
頂部電極層230與記憶體層250協作地形成一金屬氧化物異質接面記憶體，且經組態以回應於跨電極層230及記憶體層250施加之一電場而從記憶體層250接受氧離子或空位或將氧離子或空位貢獻給記憶體層250。在一些實施例中，頂部電極層230可為富氧的且可與記憶體層250協作地形成氧離子異質接面記憶體單元。在替代實施例中，頂部電極層230可為缺氧的且可與記憶體層250協作地形成氧空位異質接面記憶體單元。
在一些實施例中，選用保留層240包含SnOx 、InOx 、(IN,SN)Ox 及摻雜ZnO之至少一者。在替代實施例中，使用一或多個其他材料。
在一些實施例中，保留層240具有高導電性。例如，保留層240可具有小於1E-4 ohm-m之一電阻率。保留層240亦可回應於一所施加電場而選擇性地抵抗氧離子及空位之傳導。另外，保留層240之離子導電性之電壓相依性可為高度非線性的。此外，保留層240可未經歷與頂部電極層230及記憶體層250之化學相互作用。另外，保留層240可形成與頂部電極230之一歐姆接觸。
氧離子及氧空位在頂部電極層230與記憶體層250之間的擴散極大地影響記憶體單元中之資料保留。保留層240可放置於頂部電極層230與記憶體層250之間且改良記憶體單元保留。由於保留層240抵抗氧離子及空位之傳導，所以氧離子及空位較不可能在頂部電極層230之保留層240側上之氧化物與記憶體層250之間擴散且改良資料保留。另外，由於保留層240係導電的，所以記憶體單元之電效能由於保留層240而經歷較少降級或實質上未經歷降級。
保留層240可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，保留層240實質上未經歷與記憶體層250之化學反應，使得記憶體層250及保留層240之特性保持實質上不受彼此影響。而且，在一些實施例中，在保留層240與記憶體層250之間實質上未發生擴散，使得記憶體層250及保留層240之特性保持實質上不受彼此影響。
在一些實施例中，記憶體層250包含鐠鈣錳氧化物或(Pr1-x Cax )MnO3 (PCMO)、(Sm1-x Cax )MnO3 及(La1-x Srx )MnO3 之至少一者。在替代實施例中，使用一或多個其他材料。在一些實施例中，記憶體層250之厚度係在約5 nm與約10 nm之間。
在一些實施例中，模板層260包含LaNiO3 、NdNiO3 、SrRuO3 、CaRuO3 及LaMnO3 之至少一者。在替代實施例中，使用一或多個其他材料。
模板層260之導電性類似於常用金屬底部電極(諸如Ru)之導電性。例如，模板層260之導電性可大於約10 x 106 S m-1 。在一些實施例中，模板層260之導電性大於約15 x 106 S m-1 、大於約20 x 106 S m-1 、大於約30 x 106 S m-1 或大於約50 x 106 S m-1 。另外，模板層260之結晶結構及晶格參數類似於記憶體層250之結晶結構及晶格參數。例如，模板層之結晶結構及晶格參數匹配記憶體層250之結晶結構及晶格參數。因此，若記憶體層250直接形成在底部阻障270上，則模板層260與記憶體層250之間的錯配應力小於將在記憶體層250中發生之錯配應力。
在一些實施例中，模板層260至少部分由於其低電阻率而表現為一延時層。因此，降低記憶體裝置200之電阻。此與保留層240及高開/關電阻比之效應組合而增加記憶體窗，使得可使用低讀取電壓。例如，讀取電壓可為約0.5 V、約0.4 V、0.3 V、0.2 V、0.1 V或更低。
模板層260可使用任何沈積程序(諸如物理氣相沈積(PVD)、化學氣相沈積(CVD)、濺鍍、蒸鍍、原子層沈積(ALD)或另一沈積或生長程序)形成。
在一些實施例中，記憶體層250可磊晶地生長於模板層260上。在一些實施例中，在低於450C之溫度下將記憶體層250形成為模板層260上之薄膜(例如，磊晶生長結晶薄膜)。在一些實施例中，形成模板層260時之溫度可為400C或更低、350C或更低、300C或更低、250C或更低、或200C或更低。由於形成模板層260時之低溫，模板層260可形成為一CMOS製程之部分。
此外，在一些實施例中，模板層260實質上未經歷與記憶體層250之化學反應，使得記憶體層250之特性保持實質上未受模板層260影響。而且，在一些實施例中，在模板層260與記憶體層250之間實質上未發生擴散，使得記憶體層250之特性保持實質上未受模板層260影響。
在一些實施例中，記憶體層250之結晶薄膜可生長於充當一生長晶種之一非晶模板層260上。在一些實施例中，記憶體層250之結晶薄膜可生長於充當一晶種之一結晶模板層260上。當生長記憶體層250時，周圍環境(例如，Ar及O2 )可具有9托與10托之間的一壓力。在一些實施例中，從周圍環境移除水。
在一些實施例中，當在模板層260上形成記憶體層250時，在記憶體層250與模板層260之間的介面處未形成或實質上未形成非晶記憶體層250或介面層。因此，減小記憶體層250之厚度，此有益於高密度裝置。
介面切換材料膜之典型開/關電阻比(記憶體裝置200之開或低電阻狀態之電阻與記憶體裝置200之關或高電阻狀態之電阻之比)不適合於一單個單元中之多位元儲存。然而，在諸如圖2中繪示之實施例中，由於記憶體層250與模板層260之間的實質上無缺陷介面且由於記憶體層250之高品質結晶結構，較少(若存在)氧離子被晶體缺陷捕獲，使得實質上全部氧離子在記憶體層250與頂部電極230之間自由遷移，且最大化記憶體裝置200之開/關電阻比。例如，開/關電阻比可為2或更大、5或更大、10或更大、20或更大、35或更大、50或更大、75或更大、或100或更大。
在一些實施例中，導電底部阻障層270包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鈦鋁(TiAlN)、氮化鉭鋁(TaAlN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)及鈦鎢(TiW)之至少一者。在替代實施例中，使用一或多個其他材料。在一些實施例中，導電底部阻障層270由實質上與頂部阻障層220相同之材料形成。
底部阻障層270可由具有寬於模板層260、任何保留層240及記憶體層250之一或多者之能隙之一能隙之一材料形成。底部阻障層270經組態以在記憶體裝置200之操作期間實質上防止氧離子或空位之傳導。因此，底部阻障層270實質上防止氧離子或空位從模板層260逸出至底部阻障層270中。另外，底部阻障層270經組態以在模板層260與底部接觸件280之間傳導電流。例如，底部阻障層270可具有小於1E-4 ohm-m之一電阻率。
底部阻障層270可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，底部阻障層270實質上未經歷與底部接觸件280之化學反應，使得底部阻障層270及底部接觸件280之特性保持實質上不受彼此影響。而且，在一些實施例中，在底部阻障層270與底部接觸件280之間實質上未發生擴散，使得底部阻障層270及底部接觸件280之特性保持實質上不受彼此影響。
在一些實施例中，底部接觸件280包含銅(Cu)、鋁(Al)、鎢(W)、釕(Ru)、鉑(Pt)、銥(Ir)及銠(Rh)之至少一者。在替代實施例中，使用一或多個其他材料。在一些實施例中，底部接觸件280由實質上與頂部接觸件210相同之材料形成。
在一些實施例中，側阻障層290包含AlOx 、SiO2 及Si3 N4 之至少一者。在替代實施例中，使用一或多個其他材料。
在層之間傳導離子及空位之介面切換記憶體之可靠性主要取決於來自單元之關鍵物種之損失。因此，在循環及保留期間防止來自單元之關鍵物種之任何損失之技術係有益的。
在記憶體裝置200中，頂部阻障層220、底部阻障層270及側阻障層290具有較小或實質上零氧離子擴散係數，使得藉由頂部阻障層220、底部阻障層270及側阻障層290將氧離子及空位侷限於頂部電極層230、保留層240 (若存在)、記憶體層250及模板層260。因此，記憶體裝置200之可靠性係極佳的。
側阻障層290可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，側阻障層290實質上未經歷與其他層之化學反應，使得側阻障層290及其他層之特性保持實質上不受彼此影響。而且，在一些實施例中，在側阻障層290與其他層之間實質上未發生擴散，使得側阻障層290及其他層之特性保持實質上不受彼此影響。
在某些實施例中，底部接觸件280係由Cu形成，導電底部阻障層270係由TaN形成，模板層260係由LaNiO3 形成，記憶體層250係由PCMO形成，保留層240係由SnO形成，頂部電極層230係由W形成，頂部阻障層220係由TaN形成，且頂部接觸件210係由Cu形成。
在某些實施例中，底部接觸件280係由Ru形成，導電底部阻障層270係由TaN形成，模板層260係由SrRuO3 形成，記憶體層250係由PCMO形成，保留層240係由摻雜ZnO形成，頂部電極層230係由W形成，頂部阻障層220係由TaN形成，且頂部接觸件210係由Ru形成。
在某些實施例中，底部接觸件280係由W形成，導電底部阻障層270係由TaN形成，模板層260係由CaRuO3 形成，記憶體層250係由(SmCa)MnO3 形成，保留層240係由InOx 形成，頂部電極層230係由W形成，頂部阻障層220係由TaN形成，且頂部接觸件210係由Cu形成。
圖3係根據一實施例之一記憶體裝置300之一示意圖。記憶體裝置300包含底部接觸件380、導電底部阻障層370、模板層360、記憶體層350、選用保留層340、頂部電極層330、頂部阻障層320及頂部接觸件310。
可藉由以下步驟形成記憶體裝置300：形成底部接觸件380；在底部接觸件380上形成導電底部阻障層370；在導電底部阻障層370上形成模板層360；在模板層360上形成記憶體層350；視情況在記憶體層350上形成保留層340；在保留層340上或記憶體層350上形成頂部電極層330；在頂部電極層330上形成頂部阻障層320；及在頂部阻障層320上形成頂部接觸件310。
在一些實施例中，記憶體裝置300之各種層之介面之各者形成層之間的一歐姆接觸。
頂部接觸件310可具有類似或相同於本文中別處論述之頂部接觸件210之特性之特性。
頂部接觸件310用於形成記憶體裝置300與其他電組件之間的一電連接。頂部接觸件310亦可用於形成記憶體裝置300與另一裝置之間的一機械連接。
頂部阻障層320可具有類似或相同於本文中別處論述之頂部阻障層220之特性之特性。
頂部阻障層320可由具有寬於頂部電極層330、任何保留層340及記憶體層350之一或多者之能隙之一能隙之一材料形成。頂部阻障層320經組態以在記憶體裝置300之操作期間實質上防止氧離子或空位之傳導。因此，頂部阻障層320實質上防止氧離子或空位從頂部電極層330逸出至頂部阻障層320中。另外，頂部阻障層320經組態以在頂部電極層330與頂部接觸件310之間傳導電流。
頂部阻障層320可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，頂部阻障層320實質上未經歷與頂部電極330之化學反應，使得頂部阻障層320及頂部電極330之特性保持實質上不受彼此影響。而且，在一些實施例中，在頂部阻障層320與頂部電極330之間實質上未發生擴散，使得記憶體層350及保留層340之特性保持實質上不受彼此影響。
頂部電極層330可具有類似或相同於本文中別處論述之頂部電極層230之特性之特性。
頂部電極層330形成保留層340或記憶體層350與頂部阻障層320之間的一電連接。用與保留層340或記憶體層350形成一牢固接合之一材料形成頂部電極層330。
頂部電極層330與記憶體層350協作地形成一金屬氧化物異質接面記憶體，且經組態以回應於跨電極層330及記憶體層350施加之一電場而從記憶體層350接受氧離子或空位或將氧離子或空位貢獻給記憶體層350。在一些實施例中，頂部電極層330可為富氧的且可與記憶體層350協作地形成氧離子異質接面記憶體單元。在替代實施例中，頂部電極層330可為缺氧的且可與記憶體層350協作地形成氧空位異質接面記憶體單元。
選用保留層340可具有類似或相同於本文中別處論述之選用保留層240之特性之特性。
在一些實施例中，保留層340可未經歷與頂部電極層330及記憶體層350之化學相互作用。另外，保留層340可形成與頂部電極330之一歐姆接觸。
氧離子及氧空位在頂部電極層330與記憶體層350之間的擴散極大地影響記憶體單元中之資料保留。保留層340可放置於頂部電極層330與記憶體層350之間且改良記憶體單元保留。由於保留層340抵抗氧離子及空位之傳導，所以氧離子及空位較不可能在頂部電極層330之保留層340側上之氧化物與記憶體層350之間擴散且改良資料保留。另外，由於保留層340係導電的，所以記憶體單元之電效能由於保留層340而經歷較少降級或實質上未經歷降級。
保留層340可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，保留層340實質上未經歷與記憶體層350之化學反應，使得記憶體層350及保留層340之特性保持實質上不受彼此影響。而且，在一些實施例中，在保留層340與記憶體層350之間實質上未發生擴散，使得記憶體層350及保留層340之特性保持實質上不受彼此影響。
記憶體層350可具有類似或相同於本文中別處論述之記憶體層250之特性之特性。
模板層360可具有類似或相同於本文中別處論述之模板層260之特性之特性。
模板層360之導電性類似於常用金屬底部電極(諸如Ru)之導電性。另外，模板層360之結晶結構及晶格參數類似於記憶體層350之結晶結構及晶格參數。因此，最小化模板層360與記憶體層350之間的錯配應力。
在一些實施例中，模板層360至少部分由於其低電阻率而表現為一延時層。因此，降低記憶體裝置300之電阻。此與保留層340及高開/關電阻比之效應組合而增加記憶體窗，使得可使用低讀取電壓。例如，讀取電壓可為約0.5 V、約0.4 V、0.3 V、0.2 V、0.1 V或更低。
模板層360可使用任何沈積程序(諸如物理氣相沈積(PVD)、化學氣相沈積(CVD)、濺鍍、蒸鍍、原子層沈積(ALD)或另一沈積或生長程序)形成。
在一些實施例中，記憶體層350可磊晶地生長於模板層360上。在一些實施例中，在低於450C之溫度下將記憶體層350形成為模板層360上之薄膜(例如，磊晶生長結晶薄膜)。在一些實施例中，形成模板層360時之溫度可為400C或更低、350C或更低、300C或更低、250C或更低、或200C或更低。由於形成模板層360時之低溫，模板層360可形成為一CMOS製程之部分。
此外，在一些實施例中，模板層360實質上未經歷與記憶體層350之化學反應，使得記憶體層350之特性保持實質上未受模板層360影響。而且，在一些實施例中，在模板層360與記憶體層350之間實質上未發生擴散，使得記憶體層350之特性保持實質上未受模板層360影響。
在一些實施例中，記憶體層350之結晶膜可生長於充當一生長晶種之一非晶模板層360上。在一些實施例中，記憶體層350之結晶膜可生長於充當一晶種之一結晶模板層360上。當生長記憶體層350時，周圍環境(例如，Ar及O2 )可具有9托與10托之間的一壓力。在一些實施例中，從周圍環境移除水。
在一些實施例中，當在模板層360上形成記憶體層350時，在記憶體層350與模板層360之間的介面處未形成或實質上未形成非晶記憶體層350或介面層。因此，減小記憶體層350之厚度，此有益於高密度裝置。
介面切換材料膜之典型開/關電阻比(記憶體裝置300之開或低電阻狀態之電阻與記憶體裝置300之關或高電阻狀態之電阻之比)不適合於一單個單元中之多位元儲存。然而，在諸如圖3中繪示之實施例中，由於記憶體層350與模板層360之間的實質上無缺陷介面且由於記憶體層350之高品質結晶結構，較少(若存在)氧離子被晶體缺陷捕獲，使得實質上全部氧離子在記憶體層350與頂部電極330之間自由遷移，且最大化記憶體裝置300之開/關電阻比。例如，開/關電阻比可為2或更大、5或更大、10或更大、20或更大、35或更大、50或更大、75或更大、或100或更大。
導電底部阻障層370可具有類似或相同於本文中別處論述之導電底部阻障層270之特性之特性。在一些實施例中，導電底部阻障層370由實質上與頂部阻障層320相同之材料形成。
底部阻障層370可由具有寬於模板層360、任何保留層340及記憶體層350之一或多者之能隙之一能隙之一材料形成。底部阻障層370經組態以在記憶體裝置300之操作期間實質上防止氧離子或空位之傳導。因此，底部阻障層370實質上防止氧離子或空位從模板層360逸出至底部阻障層370中。另外，底部阻障層370經組態以在模板層360與底部接觸件380之間傳導電流。
底部阻障層370可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，底部阻障層370實質上未經歷與底部接觸件380之化學反應，使得底部阻障層370及底部接觸件380之特性保持實質上不受彼此影響。而且，在一些實施例中，在底部阻障層370與底部接觸件380之間實質上未發生擴散，使得底部阻障層370及底部接觸件380之特性保持實質上不受彼此影響。
底部接觸件380可具有類似或相同於本文中別處論述之導電底部接觸件280之特性之特性。在一些實施例中，底部接觸件380由實質上與頂部接觸件310相同之材料形成。
在層之間傳導離子及空位之介面切換記憶體之可靠性主要取決於來自單元之關鍵物種之損失。因此，在循環及保留期間防止來自單元之關鍵物種之任何損失之技術係有益的。
在記憶體裝置300中，頂部阻障層320及底部阻障層370具有較小或實質上零氧離子擴散係數，使得藉由頂部阻障層320及底部阻障層370將氧離子及空位侷限於頂部電極層330、保留層340 (若存在)、記憶體層350及模板層360。因此，記憶體裝置300之可靠性係極佳的。
在某些實施例中，底部接觸件380係由Cu形成，導電底部阻障層370係由TaN形成，模板層360係由LaNiO3 形成，記憶體層350係由PCMO形成，保留層340係由SnO形成，頂部電極層330係由W形成，頂部阻障層320係由TaN形成，且頂部接觸件310係由Cu形成。
在某些實施例中，底部接觸件380係由Ru形成，導電底部阻障層370係由TaN形成，模板層360係由SrRuO3 形成，記憶體層350係由PCMO形成，保留層340係由摻雜ZnO形成，頂部電極層330係由W形成，頂部阻障層320係由TaN形成，且頂部接觸件310係由Ru形成。
在某些實施例中，底部接觸件380係由W形成，導電底部阻障層370係由TaN形成，模板層360係由CaRuO3 形成，記憶體層350係由(SmCa)MnO3 形成，保留層340係由InOx 形成，頂部電極層330係由W形成，頂部阻障層320係由TaN形成，且頂部接觸件310係由Cu形成。
圖4係根據一實施例之一記憶體裝置400之一示意圖。記憶體裝置400包含模板層460、記憶體層450、選用保留層440、頂部電極層430、頂部阻障層420及頂部接觸件410。
可藉由以下步驟形成記憶體裝置400：形成模板層460；在模板層460上形成記憶體層450；視情況在記憶體層450上形成保留層440；在保留層440上或記憶體層450上形成頂部電極層430；在頂部電極層430上形成頂部阻障層420；及在頂部阻障層420上形成頂部接觸件410。
在一些實施例中，記憶體裝置400之各種層之介面之各者形成層之間的一歐姆接觸。
頂部接觸件410可具有類似或相同於本文中別處論述之頂部接觸件210之特性之特性。
頂部接觸件410用於形成記憶體裝置400與其他電組件之間的一電連接。頂部接觸件410亦可用於形成記憶體裝置400與另一裝置之間的一機械連接。
頂部阻障層420可具有類似或相同於本文中別處論述之頂部阻障層220之特性之特性。
頂部阻障層420可由具有寬於頂部電極層430、任何保留層440及記憶體層450之一或多者之能隙之一能隙之一材料形成。頂部阻障層420經組態以在記憶體裝置400之操作期間實質上防止氧離子或空位之傳導。因此，頂部阻障層420實質上防止氧離子或空位從頂部電極層430逸出至頂部阻障層420中。另外，頂部阻障層420經組態以在頂部電極層430與頂部接觸件410之間傳導電流。
頂部阻障層420可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，頂部阻障層420實質上未經歷與頂部電極430之化學反應，使得頂部阻障層420及頂部電極430之特性保持實質上不受彼此影響。而且，在一些實施例中，在頂部阻障層420與頂部電極430之間實質上未發生擴散，使得記憶體層450及保留層440之特性保持實質上不受彼此影響。
頂部電極層430可具有類似或相同於本文中別處論述之頂部電極層230之特性之特性。
頂部電極層430形成保留層440或記憶體層450與頂部阻障層420之間的一電連接。用與保留層440或記憶體層450形成一牢固接合之一材料形成頂部電極層430。
頂部電極層430與記憶體層450協作地形成一金屬氧化物異質接面記憶體，且經組態以回應於跨電極層430及記憶體層450施加之一電場而從記憶體層450接受氧離子或空位或將氧離子或空位貢獻給記憶體層450。在一些實施例中，頂部電極層430可為富氧的且可與記憶體層450協作地形成氧離子異質接面記憶體單元。在替代實施例中，頂部電極層430可為缺氧的且可與記憶體層450協作地形成氧空位異質接面記憶體單元。
選用保留層440可具有類似或相同於本文中別處論述之選用保留層240之特性之特性。
在一些實施例中，保留層440可未經歷與頂部電極層430及記憶體層450之化學相互作用。另外，保留層440可形成與頂部電極430之一歐姆接觸。
氧離子及氧空位在頂部電極層430與記憶體層450之間的擴散極大地影響記憶體單元中之資料保留。保留層440可放置於頂部電極層430與記憶體層450之間且改良記憶體單元保留。由於保留層440抵抗氧離子及空位之傳導，所以氧離子及空位較不可能在頂部電極層430之保留層440側上之氧化物與記憶體層450之間擴散且改良資料保留。另外，由於保留層440係導電的，所以記憶體單元之電效能由於保留層440而經歷較少降級或實質上未經歷降級。
保留層440可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，保留層440實質上未經歷與記憶體層450之化學反應，使得記憶體層450及保留層440之特性保持實質上不受彼此影響。而且，在一些實施例中，在保留層440與記憶體層450之間實質上未發生擴散，使得記憶體層450及保留層440之特性保持實質上不受彼此影響。
記憶體層450可具有類似或相同於本文中別處論述之記憶體層250之特性之特性。
模板層460可具有類似或相同於本文中別處論述之模板層260之特性之特性。
模板層460之導電性類似於常用金屬底部電極(諸如Ru)之導電性。另外，模板層460之結晶結構及晶格參數類似於記憶體層450之結晶結構及晶格參數。因此，最小化模板層460與記憶體層450之間的錯配應力。
在一些實施例中，模板層460至少部分由於其低電阻率而表現為一延時層。因此，降低記憶體裝置400之電阻。此與保留層440及高開/關電阻比之效應組合而增加記憶體窗，使得可使用低讀取電壓。例如，讀取電壓可為約0.5 V、約0.4 V、0.3 V、0.2 V、0.1 V或更低。
模板層460可使用任何沈積程序(諸如物理氣相沈積(PVD)、化學氣相沈積(CVD)、濺鍍、蒸鍍、原子層沈積(ALD)或另一沈積或生長程序)形成。
在一些實施例中，記憶體層450可磊晶地生長於模板層460上。在一些實施例中，在低於450C之溫度下將記憶體層450形成為模板層460上之薄膜(例如，磊晶生長結晶薄膜)。在一些實施例中，形成模板層460時之溫度可為400C或更低、350C或更低、300C或更低、250C或更低、或200C或更低。由於形成模板層460時之低溫，模板層460可形成為一CMOS製程之部分。
此外，在一些實施例中，模板層460實質上未經歷與記憶體層450之化學反應，使得記憶體層450之特性保持實質上未受模板層460影響。而且，在一些實施例中，在模板層460與記憶體層450之間實質上未發生擴散，使得記憶體層450之特性保持實質上未受模板層460影響。
在一些實施例中，記憶體層450之結晶膜可生長於充當一生長晶種之一非晶模板層460上。在一些實施例中，記憶體層450之結晶膜可生長於充當一晶種之一結晶模板層460上。當生長記憶體層450時，周圍環境(例如，Ar及O2 )可具有9托與10托之間的一壓力。在一些實施例中，從周圍環境移除水。
在一些實施例中，當在模板層460上形成記憶體層450時，在記憶體層450與模板層460之間的介面處未形成或實質上未形成非晶記憶體層450或介面層。因此，減小記憶體層450之厚度，此有益於高密度裝置。
介面切換材料膜之典型開/關電阻比(記憶體裝置400之開或低電阻狀態之電阻與記憶體裝置400之關或高電阻狀態之電阻之比)不適合於一單個單元中之多位元儲存。然而，在諸如圖4中繪示之實施例中，由於記憶體層450與模板層460之間的實質上無缺陷介面且由於記憶體層450之高品質結晶結構，較少(若存在)氧離子被晶體缺陷捕獲，使得實質上全部氧離子在記憶體層450與頂部電極430之間自由遷移，且最大化記憶體裝置400之開/關電阻比。例如，開/關電阻比可為2或更大、5或更大、10或更大、20或更大、35或更大、50或更大、75或更大、或100或更大。
在層之間傳導離子及空位之介面切換記憶體之可靠性主要取決於來自單元之關鍵物種之損失。因此，在循環及保留期間防止來自單元之關鍵物種之任何損失之技術係有益的。
在記憶體裝置400中，頂部阻障層420具有較小或實質上零氧離子擴散係數，使得藉由頂部阻障層420將氧離子及空位侷限於頂部電極層430、保留層440 (若存在)、記憶體層450及模板層460。因此，記憶體裝置400之可靠性係極佳的。
圖5係根據一實施例之一記憶體裝置500之一示意圖。記憶體裝置500包含模板層560、記憶體層550、選用保留層540及頂部電極層530。
可由以下步驟形成記憶體裝置500：形成模板層560；在模板層560上形成記憶體層550；視情況在記憶體層550上形成保留層540；及在保留層540上形成頂部電極層530。
在一些實施例中，記憶體裝置500之各種層之介面之各者形成層之間的一歐姆接觸。
頂部電極層530可具有類似或相同於本文中別處論述之頂部電極層230之特性之特性。
頂部電極層530形成保留層540與其他電組件之間的一電連接。頂部電極層530亦可用於形成記憶體裝置500與另一裝置之間的一機械連接。用與保留層540形成一牢固接合之一材料形成頂部電極層530。
頂部電極層530與記憶體層550協作地形成一金屬氧化物異質接面記憶體，且經組態以回應於跨電極層530及記憶體層550施加之一電場而從記憶體層550接受氧離子或空位或將氧離子或空位貢獻給記憶體層550。在一些實施例中，頂部電極層530可為富氧的且可與記憶體層550協作地形成氧離子異質接面記憶體單元。在替代實施例中，頂部電極層530可為缺氧的且可與記憶體層550協作地形成氧空位異質接面記憶體單元。
選用保留層540可具有類似或相同於本文中別處論述之選用保留層240之特性之特性。
在一些實施例中，保留層540可不經歷與頂部電極層530及記憶體層550之化學相互作用。另外，保留層540可形成與頂部電極530之一歐姆接觸。
氧離子及氧空位在頂部電極層530與記憶體層550之間的擴散極大地影響記憶體單元中之資料保留。保留層540可放置於頂部電極層530與記憶體層550之間且改良記憶體單元保留。由於保留層540抵抗氧離子及空位之傳導，所以氧離子及空位較不可能在頂部電極層530之保留層540側上之氧化物與記憶體層550之間擴散且改良資料保留。另外，由於保留層540係導電的，所以記憶體單元之電效能由於保留層540而經歷較少降級或實質上未經歷降級。
保留層540可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，保留層540實質上未經歷與記憶體層550之化學反應，使得記憶體層550及保留層540之特性保持實質上不受彼此影響。而且，在一些實施例中，在保留層540與記憶體層550之間實質上未發生擴散，使得記憶體層550及保留層540之特性保持實質上不受彼此影響。
記憶體層550可具有類似或相同於本文中別處論述之記憶體層250之特性之特性。
模板層560可具有類似或相同於本文中別處論述之模板層260之特性之特性。
模板層560之導電性類似於常用金屬底部電極(諸如Ru)之導電性。另外，模板層560之結晶結構及晶格參數類似於記憶體層550之結晶結構及晶格參數。因此，最小化模板層560與記憶體層550之間的錯配應力。
在一些實施例中，模板層560至少部分由於其低電阻率而表現為一延時層。因此，降低記憶體裝置500之電阻。此與保留層540及高開/關電阻比之效應組合而增加記憶體窗，使得可使用低讀取電壓。例如，讀取電壓可為約0.5 V、約0.4 V、0.3 V、0.2 V、0.1 V或更低。
模板層560可使用任何沈積程序(諸如物理氣相沈積(PVD)、化學氣相沈積(CVD)、濺鍍、蒸鍍、原子層沈積(ALD)或另一沈積或生長程序)形成。
在一些實施例中，記憶體層550可磊晶地生長於模板層560上。在一些實施例中，在低於450C之溫度下將記憶體層550形成為模板層560上之薄膜(例如，磊晶生長結晶薄膜)。在一些實施例中，形成模板層560時之溫度可為400C或更低、350C或更低、300C或更低、250C或更低、或200C或更低。由於形成模板層560時之低溫，模板層560可形成為一CMOS製程之部分。
此外，在一些實施例中，模板層560實質上未經歷與記憶體層550之化學反應，使得記憶體層550之特性保持實質上未受模板層560影響。而且，在一些實施例中，在模板層560與記憶體層550之間實質上未發生擴散，使得記憶體層550之特性保持實質上未受模板層560影響。
在一些實施例中，記憶體層550之結晶膜可生長於充當一生長晶種之一非晶模板層560上。在一些實施例中，記憶體層550之結晶膜可生長於充當一晶種之一結晶模板層560上。當生長記憶體層550時，周圍環境(例如，Ar及O2 )可具有9托與10托之間的一壓力。在一些實施例中，從周圍環境移除水。
在一些實施例中，當在模板層560上形成記憶體層550時，在記憶體層550與模板層560之間的介面處未形成或實質上未形成非晶記憶體層550或介面層。因此，減小記憶體層550之厚度，此有益於高密度裝置。
介面切換材料膜之典型開/關電阻比(記憶體裝置500之開或低電阻狀態之電阻與記憶體裝置500之關或高電阻狀態之電阻之比)不適合於一單個單元中之多位元儲存。然而，在諸如圖5中繪示之實施例中，由於記憶體層550與模板層560之間的實質上無缺陷介面且由於記憶體層550之高品質結晶結構，較少(若存在)氧離子被晶體缺陷捕獲，使得實質上全部氧離子在記憶體層550與頂部電極530之間自由遷移，且最大化記憶體裝置500之開/關電阻比。例如，開/關電阻比可為2或更大、5或更大、10或更大、20或更大、35或更大、50或更大、75或更大、或100或更大。
圖6係根據一實施例之一記憶體裝置600之一示意圖。記憶體裝置600包含底部接觸件680、導電底部阻障層670、記憶體層650、選用保留層640、頂部電極層630、頂部阻障層620、頂部接觸件610及側阻障層690。在一些實施例中，側阻障層690係實質上環形的且圍繞底部接觸件680、導電底部阻障層670、記憶體層650、保留層640 (若存在)、頂部電極層630、頂部阻障層620及頂部接觸件610。
可藉由以下步驟形成記憶體裝置600：形成底部接觸件680；在底部接觸件680上形成導電底部阻障層670；在導電底部阻障層670上形成記憶體層650；視情況在記憶體層650上形成保留層640；在保留層640上或記憶體層650上形成頂部電極層630；在頂部電極層630上形成頂部阻障層620；在頂部阻障層620上形成頂部接觸件610；及在底部接觸件680、導電底部阻障層670、記憶體層650、保留層640 (若存在)、頂部電極層630、頂部阻障層620及頂部接觸件610之各者之兩個橫向側上形成側阻障層690。
在一些實施例中，記憶體裝置600之各種層之介面之各者形成層之間的一歐姆接觸。
在一些實施例中，頂部接觸件610包含銅(Cu)、鋁(Al)、鎢(W)、釕(Ru)、鉑(Pt)、銥(Ir)及銠(Rh)之至少一者。在替代實施例中，使用一或多個其他材料。
頂部接觸件610用於形成記憶體裝置600與其他電組件之間的一電連接。頂部接觸件600亦可用於形成記憶體裝置600與另一裝置之間的一機械連接。
在一些實施例中，頂部阻障層620包含氮化鈦(TiN)、氮化鉭(TaN)及鈦鎢(TiW)之至少一者。在替代實施例中，使用一或多個其他材料。
頂部阻障層620可由具有寬於頂部電極層630、任何保留層640及記憶體層650之一或多者之能隙之一能隙之一材料形成。頂部阻障層620經組態以在記憶體裝置600之操作期間實質上防止氧離子或空位之傳導。因此，頂部阻障層620實質上防止氧離子或空位從頂部電極層630逸出至頂部阻障層620中。另外，頂部阻障層620經組態以在頂部電極層630與頂部接觸件610之間傳導電流。
頂部阻障層620可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，頂部阻障層620實質上未經歷與頂部電極630之化學反應，使得頂部阻障層620及頂部電極630之特性保持實質上不受彼此影響。而且，在一些實施例中，在頂部阻障層620與頂部電極630之間實質上未發生擴散，使得記憶體層650及保留層640之特性保持實質上不受彼此影響。
在一些實施例中，頂部電極層630包含鎢(W)、鉬(Mo)、鎳(Ni)、鐵(Fe)、鈷(Co)及鉻(Cr)之至少一者。在替代實施例中，使用一或多個其他材料。例如，可使用另一金屬、導電氧化物或其他導電化合物。
頂部電極層630形成保留層640或記憶體層650與頂部阻障層620之間的一電連接。用與保留層640或記憶體層650形成一牢固接合之一材料形成頂部電極層630。
頂部電極層630與記憶體層650協作地形成一金屬氧化物異質接面記憶體，且經組態以回應於跨電極層630及記憶體層650施加之一電場而從記憶體層650接受氧離子或空位或將氧離子或空位貢獻給記憶體層650。在一些實施例中，頂部電極層630可為富氧的且可與記憶體層650協作地形成氧離子異質接面記憶體單元。在替代實施例中，頂部電極層630可為缺氧的且可與記憶體層650協作地形成氧空位異質接面記憶體單元。
在一些實施例中，選用保留層640包含SnOx 、InOx 、(IN,SN)Ox 及摻雜ZnO之至少一者。在替代實施例中，使用一或多個其他材料。
在一些實施例中，保留層640具有高導電性。例如，保留層640可具有大於1E-4 ohm-m之導電性。保留層640亦可回應於一所施加電場而抵抗氧離子及空位之傳導。另外，保留層640之離子導電性之電壓相依性可為高度非線性的。此外，保留層640可不經歷與頂部電極層630及記憶體層650之化學相互作用。另外，保留層640可形成與頂部電極630之一歐姆接觸。
氧離子及氧空位在頂部電極層630與記憶體層650之間的擴散極大地影響記憶體單元中之資料保留。保留層640可放置於頂部電極層630與記憶體層650之間且改良記憶體單元保留。由於保留層640抵抗氧離子及空位之傳導，所以氧離子及空位較不可能在頂部電極層630之保留層640側上之氧化物與記憶體層650之間擴散且改良資料保留。另外，由於保留層640係導電的，所以記憶體單元之電效能由於保留層640而經歷較少降級或實質上未經歷降級。
保留層640可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，保留層640實質上未經歷與記憶體層650之化學反應，使得記憶體層650及保留層640之特性保持實質上不受彼此影響。而且，在一些實施例中，在保留層640與記憶體層650之間實質上未發生擴散，使得記憶體層650及保留層640之特性保持實質上不受彼此影響。
在一些實施例中，記憶體層650包含鐠鈣錳氧化物或(Pr1-x Cax )MnO3 (PCMO)、(Sm1-x Cax )MnO3 及(La1-x Srx)MnO3 之至少一者。在替代實施例中，使用一或多個其他材料。在一些實施例中，記憶體層650之厚度在約5 nm與約10 nm之間。
在一些實施例中，導電底部阻障層670包含氮化鈦(TiN)、氮化鉭(TaN)及鈦鎢(TiW)之至少一者。在替代實施例中，使用一或多個其他材料。在一些實施例中，導電底部阻障層670由實質上與頂部阻障層620相同之材料形成。
底部阻障層670可由具有寬於任何保留層640及記憶體層650之一或多者之能隙之一能隙之一材料形成。底部阻障層670經組態以在記憶體裝置600之操作期間實質上防止氧離子或空位之傳導。因此，底部阻障層670實質上防止氧離子或空位從記憶體層650逸出至底部阻障層670中。另外，底部阻障層670經組態以在記憶體層650與底部接觸件680之間傳導電流。
底部阻障層670可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，底部阻障層670實質上未經歷與底部接觸件680之化學反應，使得底部阻障層670及底部接觸件680之特性保持實質上不受彼此影響。而且，在一些實施例中，在底部阻障層670與底部接觸件680之間實質上未發生擴散，使得底部阻障層670及底部接觸件680之特性保持實質上不受彼此影響。
在一些實施例中，底部接觸件680包含銅(Cu)、鋁(Al)、鎢(W)、釕(Ru)、鉑(Pt)、銥(Ir)及銠(Rh)之至少一者。在替代實施例中，使用一或多個其他材料。在一些實施例中，底部接觸件680由實質上與頂部接觸件610相同之材料形成。
在一些實施例中， 側阻障690包含AlOx 、SiO2 及Si3 N4 之至少一者。在替代實施例中，使用一或多個其他材料。
在層之間傳導離子及空位之介面切換記憶體之可靠性主要取決於來自單元之關鍵物種之損失。因此，在循環及保留期間防止來自單元之關鍵物種之任何損失之技術係有益的。
在記憶體裝置600中，頂部阻障層620、底部阻障層670及側阻障層690具有較小或實質上零氧離子擴散係數，使得藉由頂部阻障層620、底部阻障層670及側阻障層690將氧離子及空位侷限於頂部電極層630、保留層640 (若存在)及記憶體層650。因此，記憶體裝置600之可靠性係極佳的。
側阻障層690可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，側阻障層690實質上未經歷與其他層之化學反應，使得側阻障層690及其他層之特性保持實質上不受彼此影響。而且，在一些實施例中，在側阻障層690與其他層之間實質上未發生擴散，使得側阻障層690及其他層之特性保持實質上不受彼此影響。
在某些實施例中，底部接觸件680係由Cu形成，導電底部阻障層670係由TaN形成，記憶體層650係由PCMO形成，保留層640係由SnO形成，頂部電極層630係由W形成，頂部阻障層620係由TaN形成，且頂部接觸件610係由Cu形成。
在某些實施例中，底部接觸件680係由Ru形成，導電底部阻障層670係由TaN形成，記憶體層650係由PCMO形成，保留層640係由摻雜ZnO形成，頂部電極層630係由W形成，頂部阻障層620係由TaN形成，且頂部接觸件610係由Ru形成。
在某些實施例中，底部接觸件680係由W形成，導電底部阻障層670係由TaN形成，記憶體層650係由(SmCa)MnO3 形成，保留層640係由InOx 形成，頂部電極層630係由W形成，頂部阻障層620係由TaN形成，且頂部接觸件610係由Cu形成。
圖7係根據一實施例之一記憶體裝置700之一示意圖。記憶體裝置700包含底部接觸件780、導電底部阻障層770、記憶體層750、選用保留層740、頂部電極層730、頂部阻障層720及頂部接觸件710。
可藉由以下步驟形成記憶體裝置700：形成底部接觸件780；在底部接觸件780上形成導電底部阻障層770；在導電底部阻障層770上形成記憶體層750；視情況在記憶體層750上形成保留層740；在保留層740上或記憶體層750上形成頂部電極層730；在頂部電極層730上形成頂部阻障層720；及在頂部阻障層720上形成頂部接觸件710。
在一些實施例中，記憶體裝置700之各種層之介面之各者形成層之間的一歐姆接觸。
頂部接觸件710可具有類似或相同於本文中別處論述之頂部接觸件210之特性之特性。
頂部接觸件710用於形成記憶體裝置700與其他電組件之間的一電連接。頂部接觸件700亦可用於形成記憶體裝置700與另一裝置之間的一機械連接。
頂部阻障層720可具有類似或相同於本文中別處論述之頂部阻障層220之特性之特性。
頂部阻障層720可由具有寬於頂部電極層730、任何保留層740及記憶體層750之一或多者之能隙之一能隙之一材料形成。頂部阻障層720經組態以在記憶體裝置700之操作期間實質上防止氧離子或空位之傳導。因此，頂部阻障層720實質上防止氧離子或空位從頂部電極層730逸出至頂部阻障層720中。另外，頂部阻障層720經組態以在頂部電極層730與頂部接觸件710之間傳導電流。
頂部阻障層720可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，頂部阻障層720實質上未經歷與頂部電極730之化學反應，使得頂部阻障層720及頂部電極730之特性保持實質上不受彼此影響。而且，在一些實施例中，在頂部阻障層720與頂部電極730之間實質上未發生擴散，使得記憶體層750及保留層740之特性保持實質上不受彼此影響。
頂部電極層730可具有類似或相同於本文中別處論述之頂部電極層630之特性之特性。
頂部電極層730形成保留層740或記憶體層750與頂部阻障層720之間的一電連接。用與保留層740或記憶體層750形成一牢固接合之一材料形成頂部電極層730。
頂部電極層730與記憶體層750協作地形成一金屬氧化物異質接面記憶體，且經組態以回應於跨電極層730及記憶體層750施加之一電場而從記憶體層750接受氧離子或空位或將氧離子或空位貢獻給記憶體層750。在一些實施例中，頂部電極層730可為富氧的且可與記憶體層750協作地形成氧離子異質接面記憶體單元。在替代實施例中，頂部電極層730可為缺氧的且可與記憶體層750協作地形成氧空位異質接面記憶體單元。
選用保留層740可具有類似或相同於本文中別處論述之選用保留層240之特性之特性。
在一些實施例中，保留層740可不經歷與頂部電極層730及記憶體層750之化學相互作用。另外，保留層740可形成與頂部電極730之一歐姆接觸。
氧離子及氧空位在頂部電極層730與記憶體層750之間的擴散極大地影響記憶體單元中之資料保留。保留層740可放置於頂部電極層730與記憶體層750之間且改良記憶體單元保留。由於保留層740抵抗氧離子及空位之傳導，所以氧離子及空位較不可能在頂部電極層730之保留層740側上之氧化物與記憶體層750之間擴散且改良資料保留。另外，由於保留層740係導電的，所以記憶體單元之電效能由於保留層740而經歷較少降級或實質上未經歷降級。
保留層740可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，保留層740實質上未經歷與記憶體層750之化學反應，使得記憶體層750及保留層740之特性保持實質上不受彼此影響。而且，在一些實施例中，在保留層740與記憶體層750之間實質上未發生擴散，使得記憶體層750及保留層740之特性保持實質上不受彼此影響。
記憶體層750可具有類似或相同於本文中別處論述之記憶體層250之特性之特性。
導電底部阻障層770可具有類似或相同於本文中別處論述之導電底部阻障層270之特性之特性。在一些實施例中，導電底部阻障層770由實質上與頂部阻障層720相同之材料形成。
底部阻障層770可由具有寬於任何保留層740及記憶體層750之一或多者之能隙之一能隙之一材料形成。底部阻障層770經組態以在記憶體裝置700之操作期間實質上防止氧離子或空位之傳導。因此，底部阻障層770實質上防止氧離子或空位從記憶體層750逸出至底部阻障層770中。另外，底部阻障層770經組態以在記憶體層750與底部接觸件780之間傳導電流。
底部阻障層770可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，底部阻障層770實質上未經歷與底部接觸件780之化學反應，使得底部阻障層770及底部接觸件780之特性保持實質上不受彼此影響。而且，在一些實施例中，在底部阻障層770與底部接觸件780之間實質上未發生擴散，使得底部阻障層770及底部接觸件780之特性保持實質上不受彼此影響。
底部接觸件780可具有類似或相同於本文中別處論述之導電底部接觸件280之特性之特性。在一些實施例中，底部接觸件780由實質上與頂部接觸件710相同之材料形成。
在層之間傳導離子及空位之介面切換記憶體之可靠性主要取決於來自單元之關鍵物種之損失。因此，在循環及保留期間防止來自單元之關鍵物種之任何損失之技術係有益的。
在記憶體裝置700中，頂部阻障層720及底部阻障層770具有較小或實質上零氧離子擴散係數，使得藉由頂部阻障層720及底部阻障層770將氧離子及空位侷限於頂部電極層730、保留層740 (若存在)及記憶體層750。因此，記憶體裝置700之可靠性係極佳的。
在某些實施例中，底部接觸件780係由Cu形成，導電底部阻障層770係由TaN形成，記憶體層750係由PCMO形成，保留層740係由SnO形成，頂部電極層730係由W形成，頂部阻障層720係由TaN形成，且頂部接觸件710係由Cu形成。
在某些實施例中，底部接觸件780係由Ru形成，導電底部阻障層770係由TaN形成，記憶體層750係由PCMO形成，保留層740係由摻雜ZnO形成，頂部電極層730係由W形成，頂部阻障層720係由TaN形成，且頂部接觸件710係由Ru形成。
在某些實施例中，底部接觸件780係由W形成，導電底部阻障層770係由TaN形成，記憶體層750係由(SmCa)MnO3 形成，保留層740係由InOx 形成，頂部電極層730係由W形成，頂部阻障層720係由TaN形成，且頂部接觸件710係由Cu形成。
圖8係根據一實施例之一記憶體裝置800之一示意圖。記憶體裝置800包含記憶體層850、選用保留層840、頂部電極層830、頂部阻障層820及頂部接觸件810。
可藉由以下步驟形成記憶體裝置800：形成記憶體層850；視情況在記憶體層850上形成保留層840；在保留層840上或記憶體層850上形成頂部電極層830；在頂部電極層830上形成頂部阻障層820；及在頂部阻障層820上形成頂部接觸件810。
在一些實施例中，記憶體裝置800之各種層之介面之各者形成層之間的一歐姆接觸。
頂部接觸件810可具有類似或相同於本文中別處論述之頂部接觸件210之特性之特性。
頂部接觸件810用於形成記憶體裝置800與其他電組件之間的一電連接。頂部接觸件810亦可用於形成記憶體裝置800與另一裝置之間的一機械連接。
頂部阻障層820可具有類似或相同於本文中別處論述之頂部阻障層220之特性之特性。
頂部阻障層820可由具有寬於頂部電極層830、任何保留層840及記憶體層850之一或多者之能隙之一能隙之一材料形成。頂部阻障層820經組態以在記憶體裝置800之操作期間實質上防止氧離子或空位之傳導。因此，頂部阻障層820實質上防止氧離子或空位從頂部電極層830逸出至頂部阻障層820中。另外，頂部阻障層820經組態以在頂部電極層830與頂部接觸件810之間傳導電流。
頂部阻障層820可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，頂部阻障層820實質上未經歷與頂部電極830之化學反應，使得頂部阻障層820及頂部電極830之特性保持實質上不受彼此影響。而且，在一些實施例中，在頂部阻障層820與頂部電極830之間實質上未發生擴散，使得記憶體層850及保留層840之特性保持實質上不受彼此影響。
頂部電極層830可具有類似或相同於本文中別處論述之頂部電極層230之特性之特性。
頂部電極層830形成保留層840或記憶體層850與頂部阻障層820之間的一電連接。用與保留層840或記憶體層850形成一牢固接合之一材料形成頂部電極層830。
頂部電極層830與記憶體層850協作地形成一金屬氧化物異質接面記憶體，且經組態以回應於跨電極層830及記憶體層850施加之一電場而從記憶體層850接受氧離子或空位或將氧離子或空位貢獻給記憶體層850。在一些實施例中，頂部電極層830可為富氧的且可與記憶體層850協作地形成氧離子異質接面記憶體單元。在替代實施例中，頂部電極層830可為缺氧的且可與記憶體層850協作地形成氧空位異質接面記憶體單元。
選用保留層840可具有類似或相同於本文中別處論述之選用保留層240之特性之特性。
在一些實施例中，保留層840可不經歷與頂部電極層830及記憶體層850之化學相互作用。另外，保留層840可形成與頂部電極830之一歐姆接觸。
氧離子及氧空位在頂部電極層830與記憶體層850之間的擴散極大地影響記憶體單元中之資料保留。保留層840可放置於頂部電極層830與記憶體層850之間且改良記憶體單元保留。由於保留層840抵抗氧離子及空位之傳導，所以氧離子及空位較不可能在頂部電極層830之保留層840側上之氧化物與記憶體層850之間擴散且改良資料保留。另外，由於保留層840係導電的，所以記憶體單元之電效能由於保留層840而經歷較少降級或實質上未經歷降級。
保留層840可使用任何沈積程序(諸如PVD、CVD、濺鍍、蒸鍍、ALD或另一沈積或生長程序)形成。此外，在一些實施例中，保留層840實質上未經歷與記憶體層850之化學反應，使得記憶體層850及保留層840之特性保持實質上不受彼此影響。而且，在一些實施例中，在保留層840與記憶體層850之間實質上未發生擴散，使得記憶體層850及保留層840之特性保持實質上不受彼此影響。
記憶體層850可具有類似或相同於本文中別處論述之記憶體層250之特性之特性。
在層之間傳導離子及空位之介面切換記憶體之可靠性主要取決於來自單元之關鍵物種之損失。因此，在循環及保留期間防止來自單元之關鍵物種之任何損失之技術係有益的。
在記憶體裝置800中，頂部阻障層820具有較小或實質上零氧離子擴散係數，使得藉由頂部阻障層820將氧離子及空位侷限於頂部電極層830、保留層840 (若存在)及記憶體層850。因此，記憶體裝置800之可靠性係極佳的。
使用如本文中描述之一記憶體裝置陣列之記憶體之成本遠小於使用傳統非揮發性記憶體單元(諸如DRAM單元)之記憶體之成本。如熟習此項技術者所理解，此情況至少係因為本文中論述之特徵之一或多者所導致之下列差異：1)本文中論述之記憶體裝置具有遠小於DRAM單元之面積；2)用於製成DRAM單元之製程通常包含在基板中形成一溝槽，例如用於形成一電容器，但可在不形成一溝槽的情況下製造諸如記憶體裝置100之記憶體裝置。
使用如本文中描述之一記憶體裝置陣列之記憶體之速度或存取時間遠勝於使用傳統非揮發性記憶體單元之記憶體之速度或存取時間。此情況至少係因為記憶體層外部之層及接觸件之電阻為低，如上文參考層及接觸件之各者所論述。亦改良使用如本文中描述之記憶體裝置之記憶體速度使之優於傳統記憶體，此係因為使用如本文中描述之記憶體裝置之大記憶體系統由於例如記憶體裝置之記憶體狀態之可靠保留而可在無限速誤差校正碼(ECC)技術的情況下操作。例如，可在無限速ECC技術的情況下操作具有百萬位元組、十億位元組、兆位元組儲存器之記憶體系統。
儘管藉由如上文描述之特定實施例揭示本發明，然該等實施例不旨在限制本發明。基於上文揭示之方法及技術態樣，在不脫離本發明之精神及範疇的情況下，熟習此項技術者可對所呈現實施例做出更改及改變。
100‧‧‧記憶體裝置
130‧‧‧頂部電極層
150‧‧‧記憶體層
180‧‧‧底部接觸件
200‧‧‧記憶體裝置
210‧‧‧頂部接觸件
220‧‧‧頂部阻障層
230‧‧‧頂部電極層/頂部電極
240‧‧‧保留層
250‧‧‧記憶體層
260‧‧‧模板層
270‧‧‧底部阻障層
280‧‧‧底部接觸件
290‧‧‧側阻障層
300‧‧‧記憶體裝置
310‧‧‧頂部接觸件
320‧‧‧頂部阻障層
330‧‧‧頂部電極層/頂部電極
340‧‧‧保留層
350‧‧‧記憶體層
360‧‧‧模板層
370‧‧‧底部阻障層
380‧‧‧底部接觸件
400‧‧‧記憶體裝置
410‧‧‧頂部接觸件
420‧‧‧頂部阻障層
430‧‧‧頂部電極層/頂部電極
440‧‧‧保留層
450‧‧‧記憶體層
460‧‧‧模板層
500‧‧‧記憶體裝置
530‧‧‧頂部電極層/頂部電極
540‧‧‧保留層
550‧‧‧記憶體層
560‧‧‧模板層
600‧‧‧記憶體裝置
610‧‧‧頂部接觸件
620‧‧‧頂部阻障層
630‧‧‧頂部電極層/頂部電極
640‧‧‧保留層
650‧‧‧記憶體層
670‧‧‧底部阻障層
680‧‧‧底部接觸件
690‧‧‧側阻障層
700‧‧‧記憶體裝置
710‧‧‧頂部接觸件
720‧‧‧頂部阻障層
730‧‧‧頂部電極層/頂部電極
740‧‧‧保留層
750‧‧‧記憶體層
770‧‧‧底部阻障層
780‧‧‧底部接觸件
800‧‧‧記憶體裝置
810‧‧‧頂部接觸件
820‧‧‧頂部阻障層
830‧‧‧頂部電極層/頂部電極
840‧‧‧保留層
850‧‧‧記憶體層
圖1係根據一實施例之一記憶體裝置之一示意圖。
圖2係根據一實施例之一記憶體裝置之一示意圖。
圖3係根據一實施例之一記憶體裝置之一示意圖。
圖4係根據一實施例之一記憶體裝置之一示意圖。
圖5係根據一實施例之一記憶體裝置之一示意圖。
圖6係根據一實施例之一記憶體裝置之一示意圖。
圖7係根據一實施例之一記憶體裝置之一示意圖。
圖8係根據一實施例之一記憶體裝置之一示意圖。

Claims (20)

  1. 一種記憶體裝置，其包括： 一底部接觸件； 一記憶體層，其連接至該底部接觸件，其中該記憶體層具有一可變電阻； 一頂部電極，其在該記憶體層上，其中該頂部電極及該記憶體層協作地形成一異質接面記憶體結構； 一頂部接觸件，其在該頂部電極上； 一第一阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第一阻障層係在該頂部電極與該頂部接觸件之間，且其中該第一阻障層具有小於1E-4 ohm-m之一電阻率；及 一第二阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第二阻障層係在該記憶體層與該底部接觸件之間，且其中該第一阻障層具有小於1E-4 ohm-m之一電阻率。
  2. 如請求項1之記憶體裝置，其進一步包括該第二阻障層與該記憶體層之間的一模板層，其中該記憶體層之結晶結構匹配該模板層之結晶結構。
  3. 如請求項2之記憶體裝置，其中該模板層之導電性大於10 x 106 S m-1 。
  4. 如請求項1之記憶體裝置，其中形成在該第二阻障層與該記憶體層之間的一介面處之一第一接觸係歐姆的，且其中形成在該記憶體層與該頂部電極之間的一介面處之一第二接觸係歐姆的。
  5. 如請求項1之記憶體裝置，其進一步包括該記憶體層與該頂部電極之間的一保留層，其中該保留層具有一可變離子導電性且經組態以選擇性地抵抗離子傳導。
  6. 如請求項5之記憶體裝置，其中該保留層之電阻率小於1 x 10-4 Ohm-m。
  7. 如請求項1之記憶體裝置，其進一步包括一側阻障層，其中該第一阻障層及該第二阻障層以及該側阻障層界定一圍封空間，其中該頂部電極及該記憶體層係在該空間內，且其中藉由該第一阻障層及該第二阻障層以及該側阻障層將該頂部電極及該記憶體層之離子侷限於該空間。
  8. 一種製造一記憶體裝置之方法，其包括： 形成一底部接觸件； 將一記憶體層連接至該底部接觸件，其中該記憶體層具有一可變電阻； 在該記憶體層上形成一頂部電極，其中該頂部電極及該記憶體層協作地形成一異質接面記憶體結構； 在該頂部電極上形成一頂部接觸件； 形成一第一阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第一阻障層係在該頂部電極與該頂部接觸件之間，且其中該第一阻障層具有小於1E-4 ohm-m之一電阻率；及 形成一第二阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第二阻障層係在該記憶體層與該底部接觸件之間，且其中該第一阻障層具有小於1E-4 ohm-m之一電阻率。
  9. 如請求項8之方法，其進一步包括在該底部接觸件與該記憶體層之間形成一模板層，其中該記憶體層之結晶結構匹配該模板層之結晶結構。
  10. 如請求項9之方法，其中該模板層之導電性大於10 x 106 S m-1 。
  11. 如請求項8之方法，其中形成在該第二阻障層與該記憶體層之間的一介面處之一第一接觸係歐姆的，且其中形成在該記憶體層與該頂部電極之間的一介面處之一第二接觸係歐姆的。
  12. 如請求項8之方法，其進一步包括在該記憶體層與該頂部電極之間形成一保留層，其中該保留層具有一可變離子導電性且經組態以選擇性地抵抗離子傳導。
  13. 如請求項12之方法，其中該保留層之電阻率小於1 x 10-4 Ohm-m。
  14. 如請求項12之方法，其進一步包括形成一側阻障層，其中該第一阻障層及該第二阻障層以及該側阻障層界定一圍封空間，其中該頂部電極及該記憶體層係在該空間內，且其中藉由該第一阻障層及該第二阻障層以及該側阻障層將該頂部電極及該記憶體層之離子侷限於該空間。
  15. 一種使用一記憶體裝置之方法，該記憶體裝置包括：一底部接觸件；一記憶體層，其連接至該底部接觸件，其中該記憶體層具有一可變電阻；一頂部電極，其在該記憶體層上，其中該頂部電極及該記憶體層協作地形成一異質接面記憶體結構；一頂部接觸件，其在該頂部電極上；一第一阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第一阻障層係在該頂部電極與該頂部接觸件之間，且其中該第一阻障層具有小於1E-4 Ohm-m之一電阻率；及一第二阻障層，其經組態以實質上防止貫穿其間之離子或空位之傳導，其中該第二阻障層係在該記憶體層與該底部接觸件之間，且其中該第一阻障層具有小於1E-4 Ohm-m之一電阻率，該方法包括： 跨該底部接觸件及該頂部接觸件施加一第一電壓差，藉此在該記憶體層中產生一電場，且使得該記憶體層之一電阻率狀態改變； 跨該底部接觸件及該頂部接觸件施加一第二電壓差； 在施加該第二電壓差時，引起一第一電流傳導通過該底部接觸件、該第二阻障層、該記憶體層、該頂部電極、該第一阻障層及該頂部接觸件；及 基於該第二電壓及該第一電流判定該記憶體層之該電阻率狀態。
  16. 如請求項15之方法，其中該記憶體裝置進一步包括該第二阻障層與該記憶體層之間的一模板層，其中該記憶體層之結晶結構匹配該模板層之結晶結構，且其中該第一電流另外經傳導通過該模板層。
  17. 如請求項16之方法，其中該模板層之導電性大於10 x 106 S m-1 。
  18. 如請求項15之方法，其中該記憶體裝置進一步包括該記憶體層與該頂部電極之間的一保留層，其中該保留層具有一可變離子導電性且經組態以選擇性地抵抗離子傳導， 其中該方法進一步包括引起該第一電流傳導通過該保留層。
  19. 如請求項18之方法，其中該保留層之電阻率小於1 x 10-4 Ohm-m。
  20. 如請求項15之方法，其中該記憶體裝置進一步包括一側阻障層，其中該第一阻障層及該第二阻障層以及該側阻障層界定一圍封空間，其中該頂部電極及該記憶體層係在該空間內，且其中該方法進一步包括用該第一阻障層及該第二阻障層以及該側阻障層將該頂部電極及該記憶體層之離子侷限於該空間。
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