TW201946159A - 形成半導體結構的方法 - Google Patents

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黃如立
江欣哲
曾主元
徐維澤
陳岳毅
王淑慧
張世勳
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台灣積體電路製造股份有限公司
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Abstract

一種形成半導體結構的方法，包括以下步驟。移除形成在第一鰭片及第二鰭片上的虛設閘極結構，形成第一溝槽，暴露第一鰭片之一部分，與形成第二溝槽，暴露第二鰭片之一部分，以及形成界面層。形成包括鑭及氧的第一高k介電層，在第一溝槽及第二溝槽中的界面層上。移除該第二溝槽中的第一高k介電層。形成自組裝單層，在第一溝槽中的第一高k介電層上。形成第二高k介電層，在第一溝槽中的含磷酸鹽單層之上與在第二溝槽中之界面層上。形成功函數金屬層，在第一溝槽及第二溝槽中。形成體導電層，在第一溝槽及第二溝槽中的功函數金屬層之上。

Description

形成半導體結構的方法
本揭露是有關於一種形成半導體結構的方法。
半導體積體電路(integrated circuit；IC)工業經歷了指數性的成長。IC材料與設計的技術進步，已經產生了好幾代的IC，其中每一代都具有比上一代更小與更複雜的電路。在IC演變的過程中，功能密度(亦即每晶片面積的互連接元件的數量)通常增加，然而幾何尺寸(亦即可使用製造過程所產生的最小組件或線)減小。這種按比例縮小的過程通常藉由提高生產效率與降低相關成本來提供益處。這種按比例縮小的過程也增加處理與製造IC的複雜性。
舉例來說，當製造場效電晶體(field effect transistors；FETs)，例如是鰭式場效電晶體(fin-like FETs：FinFETs)，可以藉由使用金屬閘極電極代替多晶矽閘極電極來改善元件性能。在製造元件的其他部件之後，形成金屬閘極結構的一個過程，以金屬閘極結構代替虛設多晶矽閘極結構。雖然這種形成金屬閘極結構的方法通常是足夠的，但是在實現此製造過程的方面仍存在挑戰，特別是關於FinFETs中特徵尺 寸繼續減小時改善元件性能的方面。
在一些實施方式中，一種半導體結構的形成方法，包括以下步驟。移除形成在第一鰭片及第二鰭片之上的虛設閘極結構，其中移除虛設閘極結構形成第一溝槽，暴露第一鰭片之一部分，與形成一第二溝槽，暴露第二鰭片之一部分，以及在第一溝槽中的第一鰭片之暴露部分與第二鰭片之暴露部分上形成界面層。形成第一高k介電層，在第一溝槽及第二溝槽中的界面層之上，其中第一高k介電層包括鑭及氧。移除第二溝槽中的第一高k介電層。形成自組裝單層(self-assembled monolayer；SAM)，在第一溝槽中的第一高k介電層之上。形成第二高k介電層，在第一溝槽中的含磷酸鹽單層之上與在第二溝槽中之界面層之上。形成功函數金屬層，在第一溝槽及第二溝槽中。形成體導電層，在第一溝槽及第二溝槽中的功函數金屬層之上。
100‧‧‧方法
102、104、106、110、112、114、116、118、120、122、124、126、128、130‧‧‧操作
200‧‧‧半導體元件
202‧‧‧基板
204‧‧‧第一區
204a‧‧‧鰭片
204b‧‧‧鰭片
206‧‧‧第二區
206a‧‧‧鰭片
206b‧‧‧鰭片
208‧‧‧隔離結構
210‧‧‧虛設閘極結構
212‧‧‧閘極間隔物
214‧‧‧源極/汲極特徵
216‧‧‧源極/汲極特徵
218‧‧‧層間介電層
220‧‧‧溝槽
222‧‧‧溝槽
300A‧‧‧高k金屬閘極結構
300B‧‧‧高k金屬閘極結構
302‧‧‧界面層
304‧‧‧高k介電層
306‧‧‧犧牲層
308‧‧‧犧牲層
310‧‧‧含磷酸鹽單層
312‧‧‧高k介電層
314‧‧‧覆蓋層
316‧‧‧阻擋層
318‧‧‧功函數金屬層
320‧‧‧功函數金屬層
400‧‧‧遮罩元件
402‧‧‧底層
404‧‧‧抗蝕層
406‧‧‧開口
408‧‧‧濕式蝕刻劑
412‧‧‧濕式蝕刻劑
AA’‧‧‧線
BB’‧‧‧線
CC’‧‧‧線
本揭露之態樣可從以下的詳細說明及隨附的圖式理解。值得注意的是，根據產業上的實際應用，各個特徵並未按照比例繪製，事實上，各個特徵的尺寸可以任意的放大或縮小，以利清楚地說明。
第1A與1B圖繪示根據本揭露各方面的製造半導體元件的方法之流程圖。
第2圖繪示根據本揭露一些實施方式各方面的半導體元件的立體圖。
第3A、4A、5A、6A、7A、8A、9A、10A、11A與12A圖繪示根據本揭露一些實施方式沿第2圖的AA’線，且在第1A與1B圖的中間步驟期間之半導體元件的剖面圖。
第3B、4B、5B、6B、7B、8B、9B、10B、11B與12B繪示根據本揭露一些實施方式沿第2圖的BB’線，且在第1A與1B圖的中間步驟期間之半導體元件的剖面圖。
第3C、4C、5C、6C、7C、8C、9C、10C、11C與12C繪示根據本揭露一些實施方式沿第2圖的CC’線，且在第1A與1B圖的中間步驟期間之半導體元件的剖面圖。
下提供本揭露之多種不同的實施方式或實施例，以實現本揭露的不同技術特徵。元件的實施方式和配置係如下所述以簡化本揭露。當然，這些敘述僅為示例，而非用以限制本揭露。舉例而言，第一特徵係形成於第二特徵上之敘述可包括第一特徵與第二特徵係直接接觸的實施方式，亦可包括額外特徵形成於第一與第二特徵之間的實施方式，使得第一特徵與第二特徵可非直接接觸。此外，本揭露可重複地使用元件符號於多個實施方式中。此重複係為了簡潔，並非用以討論各個實施方式及/或配置之間的關係。
此外，在隨後的本揭露中的一特徵上形成、連接到及/或耦合到其他特徵，可以包括此特徵以直接接觸所形成 之實施方式，並且還可以包括附加特徵形成於其中的實施方式，以使此特徵可以不直接接觸。另外，空間相對用語，如「下」、「下方」、「低」、「上」、「上方」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中的相對關係。除了圖式中所示之方位以外，這些空間相對用語亦可用來幫助理解元件在使用或操作時的不同方位。更進一步地，當用「約」、「近似」等術語描述數字或數字範圍時，該術語旨在描述包括在合理範圍內的數字，例如在本領域技術人員所理解的+/-10%的數字描述或其他的值。例如，「約5nm」包括4.5nm至5.5nm的範圍。
本揭露是有關於半導體元件，並且特別是有關於鰭式場效電晶體(FinFETs)。本揭露的目的是提供高k金屬閘極及其在FinFET製程中製造高k金屬閘極的方法。在本揭露中，「高k」介電質是指在閘極介電層中使用的一種或多種材料，其介電常數大於氧化矽(SiO2)的介電常數。
在製造FinFET元件期間，可以實施閘極替代製程(gate replacement process)以減少與製造步驟相關的熱預算。稱為「後閘極」(gate-last)的閘極替代製程可以一系列的步驟進行。例如，在後閘極製程期間，首先在基板上先形成虛設閘極結構，以作為佔位(placeholder)，然後再形成元件的其他部件，例如源極/閘極特徵。一旦完成後續的製造步驟，移除虛設閘極結構，以使金屬閘極結構在其位置上形成。可以實施多個圖案化製程以在金屬閘極結構之中形成各種材料層，以改善元件的整體性能。在一個示例中，藉由結合各種材 料層(例如，閘極介電層及/或功函數金屬層)，並調整它們在金屬閘極結構中相對應的厚度來實現調節閾值電壓(threshold voltage；Vt)。然而，隨著通道長度降低，在圖案化金屬閘極結構的各種材料層時出現許多挑戰。在一方面，由於通道長度降低，合併的金屬膜在直接圖案化功函數金屬層時受到限制。另一方面，由於在熱驅入(thermal drive-in)製程中形成閘極介電層時引入的Vt不穩定性，直接圖案化閘極介電層受到限制。因此，本揭露設想了形成與圖案化金屬閘極結構的方法，以使在具有減小的特徵尺寸的元件中，調節閾值電壓。
參照第1A與第1B圖，第1A與第1B圖為根據本揭露各方面的形成半導體元件200之方法100的流程圖。方法100僅為示例，並不意欲將本揭露限制超出申請專利範圍中明確敘述之範疇。可在方法100之前、在其期間及在其之後提供額外操作，且所描述之一些操作可經替代、消除或重新安置以實現方法之額外實施方式，其不脫離本揭露之保護範圍。下文結合第2圖與的3A至12C圖描述方法100，其繪示在方法100期間中半導體元件200的一部分。第3A、4A、5A、6A、7A、8A、9A、10A、11A與12A圖是沿在方法100的中間步驟之半導體元件200的AA’線之片段剖面圖。第3B、4B、5B、6B、7B、8B、9B、10B、11B與12B是沿在方法100的中間步驟之半導體元件200的BB’線之片段剖面圖。第3C、4C、5C、6C、7C、8C、9C、10C、11C與12C是沿在方法100的中間步驟之半導體元件200的CC’線之片段剖面圖。半導體元件200可以是在IC或其一部分的處理期間製造的中間元件，其可以包括靜態隨 機存取記憶體(static random-access memory：SRAM)及/或其他邏輯電路，諸如電阻器、電容器與電感器的被動組件，以及諸如p型FETs(p-type FETs；PFETs)、n型FETs(n-type FETs；NFETs)、FinFETs、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體及/或其他記憶體單元。本揭露並不限於任何特定數量的元件或元件區，或任何特定元件的配置。例如，儘管所繪示的半導體元件200是三維FinFET元件，但是本揭露還可以提供用於製造平面場效電晶體的實施方式。
在操作102，參照第1A與第2圖，方法100提供半導體元件200，半導體元件200包括分隔的不同部件，基板202、其上形成的第一區204與第二區206、形成在第一區204與第二區206上方的虛設閘極結構210，以及形成在基板202上方的隔離結構208。在許多實施方式中，第一區204包括兩個鰭片204a與204b，而第二區206包括兩個鰭片206a與206b。為了簡化的目的，以下參照沿著鰭片204a的鰭片長度方向(即AA'線)、206a(即BB'線)，以及鰭片204a與鰭片204b及鰭片206a與206b的通道區之半導體元件200的剖面圖(第3A至12C圖)來描述方法100的中間步驟。在本揭露中，為了簡單起見，方法100的中間步驟未繪示關於鰭片204b與206b，因為它們與相同區的對應物使用相同的製造製程。
基板202可包括單一元素的半導體，例如：矽、 鍺及/或其他適當材料，或包括半導體化合物，例如：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦，及/或其他適當材料，或包括半導體合金，例如：矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、砷磷化銦鎵(GaInAsP)，及/或其他適當材料。基板202可以是具有均勻成分的單層材料。或者，基板202可以包括具有適合於IC元件製造的相似或不同組成的多個材料層。在一示例中，基板202可以是絕緣層覆矽(SOI)基板，其具有在氧化矽層上所形成的半導體矽層。在另一示例中，基板202可以包括導電層、半導體層、介電層、其他層或以上的任意組合。
在基板202包括場效電晶體的一些實施方式中，在基板202中或基板202上形成各種摻雜區，例如源極/汲極區。摻雜區可以摻雜有p型摻雜劑(例如磷或砷)及/或n型摻雜劑(例如硼或二氟化硼(BF2))，取決於設計要求。摻雜區可以直接形成在基板202上、p井(p-well)結構中、n井(n-well)結構中、雙井(dual-well)結構中，或者使用凸起結構(raised structure)。摻雜區可以藉由植入摻雜劑原子、原位摻雜磊晶成長、及/或其他適當的技術來形成。
繼續參照第2圖，第一區204可以適合於形成n型FinFET，第二區206可以適合於形成p型FinFET。在一些替代的實施方式中，第一區204與第二區206可適合於形成具有不同閾值電壓(Vt)設計要求的相似類型的FinFET，亦即兩者都是n型或是兩者都是p型。該配置僅用於說明目的，並不限制本 揭露。可以使用包括光刻與蝕刻製程的適當製程來製造鰭片204a和204b以及鰭片206a和206b。光刻製程可包括形成覆蓋在基板202上的光阻層，將光阻暴露於圖案，進行曝光後烘烤製程，以及顯影光阻以形成包括光阻的遮罩元件(未繪示)。而後使用遮罩元件將凹槽蝕刻到基板202中，將鰭片204a和204b以及鰭片206a和206b留在基板202上。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他適當的製程。
用於形成鰭片204a和204b以及鰭片206a和206b的方法之許多其他的實施方式可能是合適的。例如，可以使用雙圖案化(double-patterning)或多圖案化(multi-patterning)製程來圖案化鰭片204a和204b以及鰭片206a和206b。一般而言，雙圖案化或多圖案化製程結合光刻和自對準製程，允許創造具有例如比使用單個直接光刻製程可獲得的間距更小間距的圖案。例如，在一個實施方式中，在基板202上形成犧牲層並使用光刻製程圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。移除犧牲層之後，可以使用剩餘的間隔物或心軸來圖案化鰭片。
隔離結構208可以包括氧化矽、氮化矽、氮氧化矽、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低k介電材料及/或其他適當的材料。隔離結構208可以包括淺溝槽隔離(shallow trench isolation；STI)特徵。在一實施方式中，隔離結構208藉由在形成鰭片204a和204b以及鰭片206a和206b期間蝕刻基板202中的溝槽而形 成。然後可以用上述隔離材料填充溝槽，隨後進行化學機械平坦化(chemical mechanical planarization；CMP)製程。其他隔離結構208例如場氧化物、局部矽氧化(local oxidation of silicon；LOCOS)及/或其他適當結構也可以作為隔離結構208。或者，隔離結構208可以包括多層結構，例如一個或多個熱氧化物襯墊層。
此後，參照第2圖，操作102處的方法100形成虛設閘極結構210，其在三個側面上接合鰭片204a和204b以及鰭片206a和206b，以在每個鰭片204a和204b以及206a和206b中形成通道區。在至少一實施方式中，在製造半導體元件200的其他部件之後，將虛設閘極結構210的部分替換為高k金屬閘極結構(high-k metal gate structure；HK MG)。虛設閘極結構210可包括一個或多個材料層，例如鰭片204a和204b與鰭片206和206b上方的界面層302、界面層302上方的多晶矽層、硬遮罩層、覆蓋層及/或其他適當的層。在許多實施方式中，在虛設閘極結構210的部分被HK MG替換之後，界面層302保留在鰭片204a和204b以及鰭片206和206b的上方。界面層302可以包括介電材料，例如氧化矽(SiO2)或氮氧化矽(SiON)。界面層302可以形成為任何厚度，例如小於約5埃。在至少一實施方式中，界面層302具有約2埃的厚度。每一虛設閘極結構210的材料層可以由任何適當沉積技術形成，例如化學氧化、熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、低壓化學 氣相沉積(low-pressure chemical vapor deposition；LP-CVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PE-CVD)、高密度電漿增強化學氣相沉積(high-density plasma CVD；HDP-CVD)、有機金屬化學氣相沉積(metal organic CVD；MOCVD)、遠程電漿化學氣相沉積(remote plasma CVD；RPCVD)、低壓化學氣相沉積(low-pressure CVD；LP-CVD)、原子層化學氣相沉積(atomic layer CVD；AL-CVD)、常壓化學氣相沉積(atmospheric pressure CVD；APCVD)，及/或其他適當方法。在一實施方式中，首先將虛設閘極結構210沉積為覆蓋層。然後通過一系列光刻與蝕刻製程圖案化覆蓋層，從而移除部分覆蓋層，並將剩餘部分保持在隔離結構208與鰭片204a和204b以及鰭片206a和206b上，作為虛設閘極結構210。
方法100在操作102之後，在虛設閘極結構210的側壁上形成閘極間隔物212。閘極間隔物212可以包括與虛設閘極結構210中所包括的材料不同。在至少一實施方式中，閘極間隔物212包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽，及/或其他適當的介電材料。閘極間隔物212可以是單層結構或多層結構。方法100可以藉由首先在半導體元件200上方沉積間隔物材料層來形成閘極間隔物212，然後進行非等向性蝕刻製程，以移除部分間隔物材料，以在虛設閘極結構210的側壁上形成閘極間隔物212。
繼續參照第1A圖與第2圖，在操作104的方法100中，形成源極/汲極特徵214及216。在至少一實施方式中，源 極/汲極特徵214及216分別形成在鰭片204a和204b以及鰭片206a和206b中，與虛設閘極結構210相鄰。源極/汲極特徵214及216可以通過任何適當的技術形成，例如由一或多個的磊晶製程之後的蝕刻製程。在一個示例中，進行一或多個蝕刻製程以移除鰭片204a和204b以及鰭片206a和206b的部分，以分別在其中形成凹槽(未繪示)。可以進行清洗製程，用氫氟酸(hydrofluoric acid；HF)溶液或其他適當的溶液清洗凹槽。隨後，進行一或多個磊晶成長製程以在凹槽中生長磊晶特徵。源極/汲極特徵214和216中的每一個可以適用於p型FinFET元件(例如，p型磊晶材料)或者替代地，n型FinFET元件(例如，n型磊晶材料)。p型磊晶材料可以包括一或多個矽鍺磊晶層(epitaxial layers of silicon germanium；epi SiGe)，其中矽鍺摻雜有p型摻雜劑，例如硼、鍺、銦及/或其他p型摻雜劑。n型磊晶材料可以包括一或多個矽磊晶層(epi Si)或碳化矽磊晶層(epi SiC)，其中矽或碳化矽摻雜有n型摻雜劑，例如砷、磷及/或其他n型摻雜劑。在至少一實施方式中，源極/汲極特徵214包括p型磊晶材料，而源極/汲極特徵216包括n型磊晶材料。然而，本揭露並不限制於此。
此後，方法100在源極/汲極特徵214與216上沉積接觸蝕刻停止層(CESL；未繪示)，然後在半導體元件200上沉積層間介電層(interlayer ILD)218(如第2圖所示)。層間介電層218可以包括氮化矽、氧化矽、具有氧或碳元素的氮化矽，及/或其他的材料，並且可以通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及/或其他適當的方 法形成。在一些實施方式中，層間介電層218包括介電材料，例如四乙基正矽酸鹽(tetraethylorthosilicate；TEOS)、未摻雜的矽酸鹽玻璃，或是摻雜的氧化矽，如硼磷矽酸玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、摻硼矽玻璃(boron doped silicon glass；BSG)，及/或其他適當的介電材料。層間介電層218可以包括具有多種介電材料的多層結構。層間介電層218可以通過沉積製程形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿增強化學氣相沉積(HDP-CVD)、有機金屬化學氣相沉積(MO-CVD)、遠程電漿化學氣相沉積(RP-CVD)、電漿增強化學氣相沉積(PE-CVD)、低壓化學氣相沉積(LP-CVD)、原子層化學氣相沉積(AL-CVD)、常壓化學氣相沉積(AP-CVD)、電鍍，及/或其他適當的方法。在形成層間介電層218之後，可以進行諸如化學機械平坦化(CMP)的平坦化製程，使得虛設閘極結構210的頂部暴露。
繼續參照第1A圖以及3A至3C圖，方法100在操作106移除虛設閘極結構210，以在鰭片204a上方形成一溝槽220，並在鰭片206a上方形成溝槽222，從而暴露一界面層302，此界面層302分別形成於鰭片204a和204b以及鰭片206a和206b的一部份(即，通道區域)之上。在一些實施方式中，形成溝槽220及222包括進行選擇性地移除虛設閘極結構210的蝕刻製程。蝕刻製程可以是乾式蝕刻製程、濕式蝕刻工藝、反應離子蝕刻(RIE)、其他適當的方法，或上述的任意組合。 例如，乾式蝕刻製程可以使用含氯氣體、含氟氣體及/或其他的蝕刻氣體。濕式蝕刻溶液可包括氫氧化銨(NH4OH)、氫氟酸(HF)或稀釋的氫氟酸、去離子水、四甲基氫氧化銨(TMAH)及/或其他適當的濕式蝕刻溶液。可以調整蝕刻製程，以使虛設閘極結構210受到更高的蝕刻速率，相對高於接觸蝕刻停止層與層間介電層218的蝕刻速率。
方法100繼續在每個溝槽220與222中形成高k金屬閘極結構(HK MG)，以使得高k金屬閘極結構穿過鰭片204a和204b以及鰭片206a和206b的源極區與汲極區(例如，源極/汲極區214或源極/汲極區216)。再回到第1A圖，方法100在操作110時，在溝槽220(第4A圖與第4C圖)與溝槽222(第4B圖與第4C圖)中的界面層302上，形成高k介電層304。高k介電層304被配置為分別調節形成在溝槽220及222中的高k金屬閘極結構的閾值Vt。在至少一實施方式中，高k介電層304包括鑭與氧，例如氧化鑭(La2O3)。高k介電層304可以通過原子層沉積(ALD)及/或其他適當的方法形成為任何適當的厚度。在一示例的實施方式中，高k介電層304具有約2埃的厚度。可替代或額外地，高k介電層304可以形成在溝槽220與222中的任何其他材料層上，以使高k介電層304不直接形成在界面層302之上。在一些實施方式中，高k介電層304包括鑭、氧、鉿、鋁、鈦、鋯、鉭、矽及/或其他適當的材料。
繼續參照第4A、4B與4C圖，方法100在操作112，在溝槽220與222中的高k介電層304上方，形成犧牲層306與308。在許多實施方式中，犧牲層306與308被配置以適 應隨後所應用的圖案化製程，而後在完成圖案化製程之後，移除溝槽220與222。在一示例中，犧牲層306可以被配置為防止下面的材料層被隨後形成的抗蝕層(例如，光阻)及/或抗蝕底層，例如底抗反射鍍層(bottom antireflective coating；BARC)，並且可以包括金屬氧化物、金屬氮化物、金屬氧氮化物、金屬碳化物及/或其他適當的材料。在至少一實施方式中，犧牲層306包括鋁與氧，例如氧化鋁(Al2O3)。在一示例中，犧牲層308可以被配置為提升下面的材料層(例如，高k介電層304)與隨後形成的抗蝕層及/或底層之間的黏合，並且可以包括金屬氧化物、金屬氮化物、金屬氧氮化物、金屬碳化物，其他適當的材料或上述的任意組合。在至少一實施方式中，犧牲層306包括鈦和氮，例如氮化鈦(TiN)。在許多實施方式中，半導體元件200包括犧牲層306與308中的任一者或兩者。犧牲層306與308可各自通過諸如原子層沉積(ALD)的沉積製程及/或其他適當的製程形成為任何適當的厚度。在至少一實施方式中，犧牲層306的厚度相似於犧牲層308的厚度，並且約為高k介電層304的厚度之10倍。
再回到第1A圖，方法100在操作114中，藉由一連串的圖案化與蝕刻製程，移除溝槽222中的高k介電層304，將高k介電層304留在溝槽222中。如第5A、5B與5C圖繪示，方法100可以首先形成遮罩元件400，遮罩元件400包括抗蝕層404與可選的一底層402(例如，BARC)，其形成在溝槽220與222以及層間介電層218及其部分上。然後，方法100繼續進行以形成一開口406以暴露溝槽222中的材料層(如第6B圖與 第6C圖繪示)，但不暴露溝槽220中的材料層(如第6A圖繪示)。開口406可以由適當的製程方法形成，包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(RIE)及/或其他適當的方法。在至少一實施方式中，開口406可以利用含氮蝕刻劑氣體(如N2)、含氫蝕刻劑氣體(如H2)、含氟蝕刻劑氣體(如CF4、SF6、CH2F2、CHF3及/或C2F6)、含氧氣體、含氯氣體(如Cl2、CHCl3、CCl4及/或BCl3)、含硼氣體(如HBr及/或CHBr3)、含碘氣體、氦氣(He)及/或其他適當的氣體及/或等離子體。在至少一實施方式中，乾式蝕刻製程實施N2與H2氣體的混合物。
繼續參照第6A、6B與6C圖，方法100在操作114中，在後續的蝕刻製程中移除溝槽222中的高k介電層以及犧牲層306和308，但未移除介面層302。在至少一實施方式中，方法100進行一濕式蝕刻製程，但其他的蝕刻製程也可以是適當的。濕式蝕刻製程可以使用濕式蝕刻劑408實施，例如鹽酸(HCl)、氫氧化鉀(KOH)、氫氧化銨(NH4OH)、過氧化氫(H2O2)、硫酸(H2SO4)、硝酸(HNO3)、氫氟酸(HF)、磷酸(H3PO4)、磷酸銨((NH4)3PO4)、氫氧化四甲基銨(TMAH)，以及其他適當的蝕刻劑或其組合。替代地或額外地，濕式蝕刻製程可以使用溶液的混合物，例如標準清洗1(standard-clean 1；SC1)，也稱為氨-過氧化物混合物(ammonia-peroxide mixture；APM)混合物，包括NH4OH、H2O2和蒸餾水(distilled water；DIW)，標準清洗2(standard-clean 2；SC2)混合物，包括鹽酸(HCl)、過氧化氫(H2O2)和蒸餾水(DIW)，或是硫酸(H2SO4)、過氧化氫(H2O2)與蒸餾水(DIW)的混合 物。在至少一實施方式中，濕式蝕刻劑408包括具有約1：1：5的HCl：H2O2：DIW比例的標準清洗2之混合物，並且在約攝氏50度實施。此後，參照第7A、7B與7C圖，方法100藉由諸如抗蝕剝離(resist stripping)或電漿灰化(plasma ashing)的適當方法從半導體元件200中移除遮罩元件400。在至少一實施方式中，使用包括氮氣及/或氫氣的電漿來實現遮罩元件400的移除。
再回到第1B圖，方法100在操作116中，選擇性地移除溝槽220中的犧牲層306和308，而本質上不移除溝槽220與溝槽222中的高k介電層304或界面層302。參照第8A、8B與8C圖，方法100利用類似於上述濕式蝕刻劑408之濕式蝕刻劑412在濕式蝕刻製程中移除溝槽220中的犧牲層306和308。在一示例性的實施方式中，濕式蝕刻劑412包括磷酸鹽基水溶液，例如磷酸銨((NH4)3PO4)溶液。在另一實施例中，濕式蝕刻劑412包括磷酸銨溶液和其他溶液的混合物，例如磷酸(H3PO4)、過氧化氫(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、氫氧化銨(NH4OH)、鹽酸(HCl)、氫氟酸(HF)、臭氧(O3)、其他酸性溶液及/或有機氧化劑。在一些實施方式中，磷酸銨((NH4)3PO4)溶液的濃度為約2M(即約2mol/L)，並且pH值約11。在各種實施方式中，操作116處的濕式蝕刻製程在攝氏約20度與約80度的溫度之間進行。值得注意的是，濕式蝕刻劑412展示了犧牲層306和308在高k介電層304與界面層302上的蝕刻選擇性。
此後，方法100在操作116實施清洗製程(rinsing process)以從半導體元件200移除任何過量的濕式蝕刻劑412。在至少一實施方式中，使用以下溶劑中的一種或多種來實施清洗製程：蒸餾水(DIW)、蒸餾液態二氧化碳(distilled liquid carbon dioxide；DI-CO2)以及稀釋的氫氧化銨。其他溶劑也可以用於本揭露所述的清洗製程。隨後，方法100通過在氮氣存在的情況下，進行旋轉乾式製程(spin drying process)之一或使用諸如異丙醇(iso-propyl alcohol；IPA)之類的醇進行溶劑乾式製程，在約20℃至約80℃之間的溫度下，來對半導體元件200進行乾式製程。也可以實施其他的乾式方法。
在至少一實施方式中，參照第9A圖與第9C圖。在操作116，移除犧牲層306和308，也在溝槽220中的高k介電層304之上形成一含磷酸鹽單層310。具體來說，在移除犧牲層306和308時，磷酸鹽配位(例如，(PO4)3-官能基)溶解在濕式蝕刻劑412(例如，(NH4)3PO4溶液)中的自組裝(因此，含磷酸鹽單層310也可稱為自組裝單層(self-assembled monolayer)，或SAM)在高k介電層304的表面上，其在至少一實施方式中，包括氧化鑭(La2O3)。如此，可以使用現有的濕式蝕刻設備來形成含磷酸鹽單層310，同時執行犧牲層306和308的蝕刻。
在許多實施方式中，磷酸鹽配位吸附在高k介電層304的表面上，使得磷酸鹽配位中的氧部分與金屬離子(例如鑭離子)形成配位鍵，如下所示。因此，磷酸鹽配位通過螯合製程(chelating process)在高k介電層304的表面形成含磷 酸鹽單層310，其中磷酸鹽配位作為螯合劑(chelating agent)。在一示例中，每種磷酸鹽配位僅一個氧部分與每個鑭離子形成配位鍵，即單齒複合物(mono-dentate complex)。在另一實施方式中，磷酸鹽配位的一個以上的氧部分可以與每個鑭離子配位，並在高k介電層304的表面形成雙齒(bi-dentate)或多齒(poly-dentate)複合物。含磷酸鹽單層310可通過本揭露所述的螯合方法形成任何厚度。在至少一實施方式中，含磷酸鹽單層310形成的厚度t類似於一個含磷酸鹽單層310的高度，如下所示。因為含磷酸鹽單層310被配置為高k介電層304和另一高k介電層(例如，下面討論的高k介電層312)之間的黏合劑，所以在溝槽220中會形成一個這樣的單層，以使其厚度最小化，進而擴大隨後形成的金屬閘電極的處理窗口。在一示例性的實施方式中，厚度t為約1埃至約2埃。當然，如果需要，可以在溝槽220中形成額外的含磷酸鹽單層310。在至少一實施方式中，如第9B圖與第9C圖所示，在溝槽222中沒有形成含磷酸鹽單層310。
Figure TW201946159A_D0001
再回到第1B圖，方法100在操作118，在溝槽220(如第10A圖與第10C圖)中的含磷酸鹽單層310上方和溝槽 222(如第10B圖與第10C圖)中的界面層302上方，形成一高k介電層312。在本實施方式中，高k介電層312包括介電材料，介電材料包括鉿、氧、鑭、鋁、鈦、鋯、鉭、矽，其他適當的材料或其組合。在至少一實施方式中，高k介電層312包括鉿氧化物，例如氧化鉿(HfO2)。高k介電層312可以通過原子層沉積(ALD)及/或其他適當的方法形成任何適當的厚度，例如小於20埃。在至少一實施方式中，高k介電層312具有約15埃的厚度。
在至少一實施方式中，在操作116，包含在含磷酸鹽單層310中的磷酸鹽配位在螯合過程中與高k介電層312的金屬離子(例如，鉿離子)形成配位鍵，類似於所描述關於含磷酸鹽形成過程的螯合過程。在一示例性的實施方式中，每個磷酸鹽配位的一個氧部分與每個鉿離子形成配位鍵(即單齒複合物)，如下所示。在另一實施方式中，磷酸鹽配位的一個以上氧部分可以與每個鉿離子配位，並在高k介電層312的表面處形成雙齒或多齒複合物。
Figure TW201946159A_D0002
因此，高k介電層312經由含磷酸鹽單層310化學束縛(chemically tethered)到高k介電層304，使得包含在高k介電層304中的材料(例如，La2O3)被限制在界面層302中。 有利地，本揭露提供了一種藉由濕式蝕刻設備，且未使用任何光刻或圖案化製程，經由一自組裝單層(例如，含磷酸鹽單層310)實施，將第二高k材料(例如，高k介電層312)化學鍵結到第一高k材料(例如，高k介電層304)的方法。換句話說，本揭露提供了一種閘極介電層，其包括通過含磷酸鹽單層310化學束縛在一起的兩個高k介電層(例如，高k介電層304與高k介電層312)。
再回到第1B圖，方法100進行到操作120，以在高k金屬閘極結構300A(如第11A圖與第11C圖)以及300B(如第11B圖與第11C圖)中的高k介電層312上，形成覆蓋層314。在許多實施方式中，覆蓋層314經配置以保護下面的高k介電層312免受後續熱處理。覆蓋層314可以包括金屬氮化物，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鈮(NbN)或其他適當的材料，並且可以透過諸如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)及/或其他適當製程的沉積製程形成。覆蓋層314可以形成為任何適當的厚度，例如小於20埃。在至少一實施方式中，覆蓋層314形成為約5埃至約15埃的厚度。
此後，繼續參照第11A圖、第11B圖與第11C圖，方法100在操作122，在覆蓋層314上方形成一阻擋層316。在許多實施方式中，阻擋層316，也稱為金屬阻擋層(metal barrier layer or metal blocking layer)被配置為保護下面的高k介電層312從在後續製造製程中引入的金屬雜質，例如用於形成後續功函數金屬層的金屬圖案化製程。舉例來說，在沒 有阻擋層316的情況下，來自隨後形成的功函數金屬層的金屬材料可以擴散到高k介電層312中，從而導致製造缺陷。在各種實施方式中，阻擋層316包括金屬元素。阻擋層316可以包括金屬氮化物，例如氮化鉭(TaN)、氮化鈦(TiN)、氮化鈮(NbN)或其他適當的材料，並且可以通過諸如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)及/或其他適當製程的沉積製程來形成。阻擋層316可以形成為任何適當的厚度，例如小於20埃。在至少一實施方式中，阻擋層316形成為與覆蓋層314的厚度相似的厚度。在許多實施方式中，阻擋層316包括與覆蓋層314不同的材料。
參照第1B圖與第12A圖至12C圖，方法100在操作124，在溝槽220中形成功函數金屬層318。功函數金屬層318可以是p型或n型功函數金屬層。例示性的p型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2，WN及/或其他適當的p型功函數材料。示例性的n型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr及/或其他適當的n型功函數材料。功函數金屬層318可以包括多個層，並且可以透過原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)及/或其他適當的製程來沉積。在至少一實施方式中，功函數金屬層318選擇性地形成在溝槽220中，並且包括適合於形成p型FET器件的p型功函數材料。在許多實施方式中，透過首先在兩個溝槽220與222中沉積功函數金屬層318，然後透過一系列類似於在操作114所描述的光刻與圖案化製程，移除溝槽222中的功函數金 屬層318的一部分，以形成功函數金屬層318。替代地，功函數金屬層318可以透過類似的製程形成在溝槽222中。
繼續參照第12A圖至第12C圖，方法100在操作126，溝槽220、溝槽222或兩者中形成一功函數金屬層320。類似於功函數金屬層318，功函數金屬層320可以是n型或p型功函數金屬層。在一些實施方式中，功函數金屬層320選擇性地形成在溝槽220和222中的一個中。在其他實施方式中，功函數金屬層320形成在溝槽220與222中。在進一步的實施方式中，功函數金屬層320可以在形成功函數金屬層318之前或之後形成。要包括在功函數金屬層318和320中的功函數金屬的類型選擇可以由期望的總閾值電壓Vt來決定。在第一區204與第二區206(第2圖)中形成的特定FET元件(例如，n型或p型)。在一些實施方式中，功函數金屬層320與功函數金屬層318具有類似的半導體類型(即，n型或p型兩者)。在替代的實施方式中，功函數金屬層320與功函數金屬層318具有不同的半導體類型(即，一個是n型，而另一個是p型)。在許多的實施方式中，在功函數金屬層318及/或320上形成額外的功函數金屬層。
此後，繼續參照第12A圖至第12C圖。方法100在操作128，在溝槽220與222的剩餘空間中形成一體導電層(bulk conductive layer)322，以分別形成高k金屬閘極結構300A與300B。體導電層322可以包括銅(Cu)、鎢(W)、鋁(Al)、鈷(Co)及/或其他適當的材料。可以透過原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍及 /或其他適當的製程來形成體導電層322。可以進行化學機械平坦化(CMP)製程以從高k金屬閘極結構300A與300B移除多餘材料，以平坦化半導體元件200的頂面。
一般而言，高k金屬閘極結構的閾值電壓vt可以透過調節每個功函數金屬層(例如，功函數金屬層318、320及/或其他另外形成的功函數金屬層)的厚度來調節。然而，隨著特徵尺寸減小，在光刻和圖案化製程期間控制多個功函數金屬層的厚度帶來許多挑戰。本揭露提供一種透過使用自組裝單層調節閘極介電層的特性來代替及/或除了調整功函數金屬層的特性來調節高k金屬閘極結構的閾值電壓Vt的方法。在至少一實施方式中，可以透過形成閘極介電層來調節閾值電壓Vt，閘極介電層包括化學鍵結一第一高k介電層(例如，高k介電層304)到另一高k電介層(例如，高k介電層312)，藉由濕式蝕刻製程形成的含磷酸鹽單層(例如，含磷酸鹽單層310)。在一個示例中，在高k金屬閘極結構300A及/或300B中的界面層302上形成包括La3O3的高k介電層304，可以降低高k金屬閘極結構300A及/或300B的閾值電壓Vt，從而導致整個元件行為更類似於n型FET而不是p型FET。此外，使用含磷酸鹽單層310來限制包括La3O3的高k介電層304可以透過防止La3O3擴散通過高k金屬閘極結構300A及/或300B中的界面層302及/或高k介電層312來確保這種調節的結果，進而改善了界面偶極子工程(interface dipole engineering)。更進一步地，本揭露提供了一種固定高k介電層(例如，高k介電層304)到其他高k金屬閘極結構的材料層(例如阻擋層316)的 方法，經由含磷酸鹽單層310，提供額外的調節功能，以微調高k金屬閘極結構300A與300B的性能。
隨後，在操作130，方法100進行額外的處理步驟以完成半導體元件200的製造。舉例來說，額外的垂直內連接特徵，例如接觸及/或通孔，及/或水平內連接特徵，例如線，以及多層內連接特徵，例如金屬層與層間介電質可以在半導體元件200上形成。各種內連接特徵可以實現各種導電材料，包括銅(Cu)、鎢(W)、鈷(Co)、鋁(Al)、鈦(Ti)、鉭(Ta)、鉑(Pt)、鉬(Mo)、銀(Ag)、金(Au)、錳(Mn)、鋯(Zr)、釕(Ru)、其各自的合金、金屬矽化物及/或其他適當的材料。金屬矽化物可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀及/或其他適當的金屬矽化物。
雖然不意旨在限制，但是本揭露的一個或多個實施方式為半導體元件及其形成提供了許多益處。例如，在本揭露的實施方式中，提供了用於在高k金屬閘極結構替換過程期間在界面層上圖案化高k介電層的方法。根據本揭露，包括第一高k介電層的閘極介電層，其包括鑭與氧，經由含磷酸鹽單層化學鍵結到第二高k介電層，並在界面層上形成，提供調節高k金屬閘極結構的閾值電壓的能力，而不是及/或額外調節包含高k金屬閘極結構之功函數金屬層。藉由將第二高k介電層化學束縛到第一高k介電層，第一高k介電材料被限制在界面層，確保實現所需的閾值電壓。
在一些實施方式中，本揭露涉及一種形成半導體結構的方法。一種形成半導體結構的方法，包括移除形成在一 第一鰭片及一第二鰭片之上的虛設閘極結構、在第一溝槽的第一鰭片暴露上方的界面層與在第二溝槽的第二鰭片暴露上方的界面層、形成第一高k介電層在第一溝槽及第二溝槽中的界面層之上、移除第二溝槽中的第一高k介電層、形成自組裝單層(SAM)在第一溝槽中的第一高k介電層之上、形成第二高k介電層在第一溝槽中的一含磷酸鹽單層之上與在第二溝槽中之界面層之上、形成功函數金屬層在第一溝槽及第二溝槽中、形成體導電層，在第一溝槽及第二溝槽中的功函數金屬層之上。在一些實施方式中，移除上述的虛設閘極結構形成暴露第一鰭片的一部分之第一溝槽，以及暴露第二鰭片的一部分之第二溝槽。在一些實施方式中，第一高k介電層包括鑭和氧。
在一些實施方式中，半導體形成方法更包括形成一犧牲層，在第一溝槽及第二溝槽中的第一高k介電層之上。在一些其他的實施方式中，形成上述犧牲層包括形成第一犧牲層，在第一高k介電層之上，其中第一犧牲層包括鋁與氧。在一些其他的實施方式中，形成犧牲層更包括形成第二犧牲層，在第一犧牲層之上，其中第二犧牲層包含鈦及氮。
在一些實施方式中，移除第一高k介電層移除第二溝槽中的犧牲層。在一些實施方式中，形成自組裝單層移除第一溝槽中的犧牲層。在一些其他的實施方式中，移除第一高k介電層包括進行濕式蝕刻製程，濕式蝕刻製程利用溶劑混合物，包括氯化氫(HCl)、過氧化氫(H2O2)及水(H2O)。
在一些實施方式中，形成自組裝單層包括進行一濕式蝕刻製程，濕式蝕刻製程利用磷酸鹽溶液。在一些實施方 式中，磷酸鹽溶液包括硝酸銨((NH4)3PO4)。
在另一實施方式中，本揭露涉及一種形成半導體元件的方法。一種形成半導體元件的方法，包括形成閘極結構，在鰭片的一部分之上，其中形成閘極結構包括以下步驟。沉積含鑭及氧介電層，在鰭片的部分之上所形成的界面層之上。沉積犧牲層，在含鑭及氧介電層之上。進行濕式蝕刻製程以移除犧牲層，從而形成含磷酸鹽單層，在含鑭及氧介電層之上。沉積含鉿及氧介電層，在含磷酸鹽單層之上。沉積功函數金屬層，在含鉿及氧介電層之上，以及形成體導體層，在功函數金屬層之上。
在一些實施方式中，進行濕式蝕刻製程包括使用一溶液，溶液包括複數磷酸鹽配位。在一些其他的實施方式中，磷酸鹽配位中的每一者包括至少一氧官能基。在一些其他的實施方式中，形成含磷酸鹽單層包括形成一配位鍵，配位鍵位在含鑭及氧介電層中所包括的鑭離子與至少一氧官能基之間。在一些其他的實施方式中，沉積含鉿及氧介電層包括形成配位鍵，配位鍵位在含鉿及氧介電層中所包括的鉿離子與至少一氧官能基之間。
在另一實施方式中，本揭露涉及一種半導體結構。一種半導體結構，包括第一鰭片、第二鰭片以及第一閘極結構。第一鰭片及第二鰭片，設置在基板之上。第一閘極結構，設置在第一鰭片之上，以及第二閘極結構，設置在第二鰭片之上，其中第一閘極結構包括在第一鰭片之上的界面層、在界面層之上的第一高k介電層、在第一高k介電層之上的自組裝單 層、在自組裝單層之上的第二高k介電層、在第二高k介電層之上的第一功函數金屬層，以及在第一功函數金屬層之上的體導電層，以及第二閘極結構包括在第二鰭片之上的界面層、在界面層之上的第二高k介電層、在第二高k介電層之上的第二功函數金屬層，以及在第二功函數金屬層之上的體導電層。
在一些實施方式中，第一高k介電層包含氧化鑭。在一些實施方式中，第二高k介電層包括氧化鉿。在一些其他的實施方式中，自組裝單層被化學束縛在第一高k介電層中所包含的複數鑭離子，以及在第二高k介電層中所包含的複數鉿離子中。
在一些實施方式中，第一功函數金屬層及第二功函數金屬層具有不同的半導體類型。在一些實施方式中，第一閘極結構更包括一第三功函數金屬層，設置於第一功函數金屬層之上，並且其中第三功函數金屬層類似於第二功函數金屬層。
在一些實施方式中，第一閘極結構及第二閘極結構的每一者更包括阻擋層，位於第二高k介電層之上，阻擋層包含鉭及氮。
上文概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生 本文的各種變化、替代及更改。

Claims (1)

  1. 一種形成半導體結構的方法，包含：移除形成在一第一鰭片及一第二鰭片之上的一虛設閘極結構，其中移除該虛設閘極結構形成一第一溝槽，暴露該第一鰭片之一部分，與形成一第二溝槽，暴露該第二鰭片之一部分，以及在該第一溝槽中的該第一鰭片之該暴露部分與該第二鰭片之該暴露部分上形成一界面層；形成一第一高k介電層，在該第一溝槽及該第二溝槽中的該界面層之上，其中該第一高k介電層包含鑭及氧；移除該第二溝槽中的該第一高k介電層；形成一自組裝單層(self-assembled monolayer；SAM)，在該第一溝槽中的該第一高k介電層之上；形成一第二高k介電層，在該第一溝槽中的一含磷酸鹽單層之上與在該第二溝槽中之該界面層之上；形成一功函數金屬層，在該第一溝槽及該第二溝槽中；以及形成一體導電層，在該第一溝槽及該第二溝槽中的該功函數金屬層之上。
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