TW201945836A - 產生積體電路布局的方法及系統 - Google Patents
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Abstract
本揭露實施例係關於一種產生一IC裝置之一布局圖的方法及系統，該方法包括接收該IC裝置之一布局圖，該IC布局圖包括：一閘極區，其在一主動區上具有一寬度；及一閘極通路，其定位在沿該寬度之一位置處。使用該位置來將該寬度劃分成複數個寬度區段，基於該複數個寬度區段來計算該閘極區之一有效電阻，且使用該有效電阻來判定該IC布局圖是否遵守一設計規範。
Description
本揭露實施例係關於一種產生積體電路布局的方法及系統。
積體電路(IC)小型化之持續傾向已產生消耗更小功率但以更高速度提供更多功能性之較小裝置。已藉由依賴於日益嚴格之規範之設計及製造創新實現小型化。使用各種電子設計自動化(EDA)工具來產生、修正以及驗證針對半導體裝置之設計，同時確保符合設計及製造規範。
根據本揭露之一實施例，一種產生積體電路IC裝置之布局圖的方法包含：接收該IC裝置之該布局圖，該IC布局圖包含：閘極區，其在主動區上具有寬度；及閘極通路，其定位在沿該寬度之位置處；使用該位置來將該寬度劃分成複數個寬度區段；基於該複數個寬度區段來計算該閘極區之有效電阻；以及使用該有效電阻來判定該IC布局圖是否遵守設計規範。
根據本揭露之一實施例，一種產生積體電路IC布局圖的系統包含：處理器；以及非暫時性電腦可讀儲存媒體，其包括用於一或多個程序之電腦程式碼，該非暫時性電腦可讀儲存媒體及該電腦程式碼經組態以藉由該處理器使該系統：接收IC布局圖，該IC布局圖包含：閘極區，其在主動區上具有寬度；及閘極通路，其定位在沿該寬度之位置處；基於該位置將該寬度劃分成複數個寬度區段；根據該寬度區段計算該閘極區之有效電阻；以及基於該有效電阻來進行電路模擬。
根據本揭露之一實施例，一種產生積體電路IC裝置之布局圖的方法包含：接收該IC裝置之該布局圖，該IC布局圖包含：閘極區，其在主動區上具有寬度；及閘極通路，其定位在沿該寬度之位置處；使用該位置來將該寬度劃分成複數個寬度區段；基於應用於該複數個寬度區段之分佈電阻模型來計算電阻值；使用三角形電阻網路對該閘極區進行建模，其中該三角形電阻網路之每一電阻器具有基於該電阻值之值；以及使用該三角形電阻網路來判定該IC布局圖是否遵守設計規範。
以下發明實施例提供用於實施所提供主題之不同特徵之許多不同實施例或實例。下文描述組件、值、操作、材料、佈置或類似物之具體實例以簡化本揭露實施例。當然，此等僅為實例且並不意欲為限制性的。涵蓋其他組件、值、操作、材料、佈置或類似物。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包括第一特徵與第二特徵直接接觸地形成之實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可以不直接接觸之實施例。另外，本揭露實施例可以在各種實例中重複參考標號及/或字母。此重複是出於簡化及清楚之目的，且本身並不規定所論述之各種實施例及/或組態之間的關係。
另外，為易於描述，可在本文中使用空間相對術語，例如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」以及類似者來描述如圖中所說明之一個組件或特徵與另一組件或特徵之關係。除圖中所描繪之定向之外，空間相對術語意圖涵蓋在使用或操作中之裝置的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞同樣可相應地進行解譯。
在一些實施例中，相較於未基於一或多個閘極通路位置來劃分閘極寬度之閘極電阻建模方法，藉由基於IC裝置之布局圖中之沿閘極寬度之一或多個閘極通路位置將閘極寬度劃分成寬度區段來對IC裝置之有效閘極電阻進行建模，由此提高精確度及避免低估閘極電阻值。藉由在一些實施例中將分佈電阻模型應用於各寬度區段以及藉由在一些實施例中將有效電阻值應用於三角形電阻網路來提供額外之精確度提高。
圖1為根據一些實施例之產生IC裝置之布局圖之方法100的流程圖。產生IC裝置之布局圖包括基於IC裝置之初始IC布局圖對IC裝置進行建模，且初始IC布局圖包括在主動區上具有寬度之閘極區及位於沿寬度之位置處之至少一個閘極通路。在一些實施例中，對IC裝置進行建模包括使用電阻網路模型(例如三角形電阻網路或星形電阻網路)對閘極區進行建模。
在一些實施例中，對IC裝置進行建模包括對電晶體(例如平面電晶體或鰭式場效電晶體(FinFET))進行建模。在一些實施例中，電晶體係IC裝置中包括之複數個電晶體中之一個電晶體，其非限制性實例包括記憶體電路、邏輯裝置、處理裝置、訊號處理電路或類似物。
在一些實施例中，由電腦之處理器執行方法100中之一些或全部。在一些實施例中，由下文參照圖7論述之EDA系統700之處理器702執行方法100中之一些或全部。
方法100之操作中之一些或全部能夠作為在設計室(例如下文參照圖8論述之設計室820)中進行之設計過程的部分來進行。
在一些實施例中，按圖1中所描繪之次序來進行方法100之操作。在一些實施例中，按除圖1中所描繪之次序以外的次序來進行方法100之操作。在一些實施例中，在進行方法100之一或多個操作之前、進行該一或多個操作之間、在進行該一或多個操作期間及/或在進行該一或多個操作之後進行一或多個操作。使用如下文所論述之圖2A至圖6說明方法100之操作。
圖2A、圖3A、圖4A及圖5A中之每一者描繪IC裝置之相應IC布局圖200A、300A、400A或500A之非限制性實例，該IC布局圖具有方向X及垂直於方向X之方向Y。參照方向X及Y描繪之IC布局圖200A、300A、400A以及500A之定向係用於說明目的之非限制性實例。在各種實施例中，除圖2A、圖3A、圖4A或圖5A中之對應一或多者中所描繪之定向以外，IC布局圖200A、300A、400A或500A中之一或多者具有參照方向X及Y之定向。
各IC布局圖200A、300A、400A以及500A包括主動區A及閘極區G。IC布局圖200A包括閘極通路VG1，IC布局圖300A包括閘極通路VG2及VG3，IC布局圖400A包括閘極通路VG4、VG5以及VG6，且IC布局圖500A包括閘極通路VG4、VG6、VG7以及VG8。
主動區A係製造過程中包括的IC布局圖中之區，作為定義在其中形成一或多個IC裝置特徵(例如源極/汲極區)之半導體基板中之主動區域(亦被稱為氧化物擴散或定義(OD))之部分。在各種實施例中，主動區域係平面電晶體或FinFET之n型或p型主動區域。
閘極區G係製造過程中包括的IC布局圖中之區，作為定義包括導電材料或介電材料中之至少一者之IC裝置中之閘極結構的部分。在各種實施例中，對應於閘極區G之閘極結構包括上覆至少一種介電材料(例如二氧化矽及/或高k介電材料)之至少一種導電材料(例如金屬及/或多晶矽材料)。
每一閘極通路VG1至VG8係製造過程中包括的IC布局圖中之區，作為定義IC裝置中之一或多個導電層之一或多個區段之部分，該IC裝置經組態以在對應於閘極區G之閘極結構與上覆對應於閘極區G之閘極結構之一或多個導電層區段之間形成電連接。在各種實施例中，基於每一閘極通路VG1至VG8形成之一或多個導電層區段包括金屬(例如銅)，且形成與IC裝置之金屬零個、金屬一個或金屬兩個層之電連接。
在各種實施例中，各IC布局圖200A、300A、400A以及500A包括除主動區A、閘極區G以及閘極通路VG1至VG8之外的特徵，例如出於清晰目的未在圖2A、圖3A、圖4A及圖5A中描繪之一或多個額外主動區、閘極區及/或閘極通路，及/或一或多個隔離區、源極/汲極區、井區及/或互連件特徵。
閘極區G在主動區A上自主動區A之第一邊緣上之位置N1延伸至主動區A的與第一邊緣相對之第二邊緣上之位置N2，由此定義寬度W。閘極區G包括沿位置N1與N2之間的中間的寬度W之位置T。在圖2A、圖3A、圖4A及圖5A中所描繪之實施例中，寬度W沿方向Y延伸。在一些實施例中，寬度W沿方向X延伸。
在圖2A、圖3A、圖4A及圖5A中所描繪之實施例中，閘極區G延伸超出位置N1及N2使得閘極區G之部分在主動區A外部。在各種實施例中，延伸超出位置N1及N2之閘極區G中之一個或兩個部分與一或多個隔離區重疊。在各種實施例中，閘極區G未延伸超出位置N1或N2中之一者或兩者。在各種實施例中，閘極區G之整體在主動區A內部或閘極區G包括與主動區A共用之一或多個邊界。
在圖2A中所描繪之實施例中，IC布局圖200A包括定位在沿寬度W之位置L1處之閘極通路VG1及沿寬度W之額外參考位置L1'。在圖3A中所描繪之實施例中，IC布局圖300A包括定位在沿寬度W之相應位置L2及L3處之閘極通路VG2及VG3。在圖4A中所描繪之實施例中，IC布局圖400A包括定位在位置N1處之閘極通路VG4、定位在位置T處之閘極通路VG5及定位在位置N2處之閘極通路VG6。在圖5A中所描繪之實施例中，IC布局圖500A包括定位在位置N1處之閘極通路VG4、定位在位置N2處之閘極通路VG6及定位在沿寬度W之相應位置L7及L8處之閘極通路VG7及VG8。
各圖2B、圖3B、圖4B及圖5B描繪對應於相應IC布局圖200A、300A、400A以及500A之閘極電阻模型200B、300B、400B以及500B中之相應一個。各閘極電阻模型200B、300B、400B以及500B包括位置N1、N2及T，閘極電阻模型200B包括閘極通路VG1及位置L1，閘極電阻模型300B包括閘極通路VG2及VG3以及位置L2及L3，閘極電阻模型400B包括閘極通路VG4、VG5及VG6，且閘極電阻模型500B包括閘極通路VG4、VG6、VG7及VG8以及位置L7及L8，各在上文參照圖2A、圖3A、圖4A及圖5A所論述。如下文所論述，基於IC布局圖200A、300A、400A或500A中之相應一者將各閘極電阻模型200B、300B、400B以及500B組態為三角形電阻網路。
在操作110處，接收至IC裝置之IC布局圖。IC布局圖包括閘極區(閘極區在主動區上具有寬度)及定位在沿寬度之位置處之閘極通路。寬度自主動區之第一邊緣延伸至主動區的與第一邊緣相對之第二邊緣。在一些實施例中，寬度自位置N1延伸至位置N2，上文參照圖2A至圖5B所論述。
位置位於主動區之第一與第二邊緣之間。在一些實施例中，閘極通路係複數個閘極通路中之一個閘極通路，位置係沿寬度之對應複數個位置中之一個位置，且複數個位置中之至少一個位置在主動區之第一與第二邊緣之間。
在各種實施例中，接收IC布局圖包括接收IC布局圖200A，IC布局圖200A包括定位在如上文參照圖2A至圖5B所論述之位置處之一或多個閘極通路。
接收IC布局圖包括使用電腦之處理器(例如下文參照圖7論述之EDA系統700之處理器702)接收IC布局圖。
在操作120處，使用位置來將寬度劃分成複數個寬度區段。將寬度劃分成複數個寬度區段包括將寬度之整體劃分成複數個寬度區段。因此，複數個寬度區段中之每一寬度區段具有長度，使得對應於複數個寬度區段之每一寬度區段之長度之總和等於寬度。
在各種實施例中，將寬度劃分成複數個寬度區段包括將寬度劃分成兩個、三個或四個寬度區段。在一些實施例中，將寬度劃分成複數個寬度區段包括將寬度劃分成大於四個寬度區段。
在一些實施例中，複數個寬度區段包括自位置延伸至主動區之第一邊緣之第一寬度區段。在一些實施例中，複數個寬度區段包括自位置延伸至主動區之第二邊緣之第二寬度區段。在一些實施例中，複數個寬度區段包括自位置延伸至寬度之中心之寬度區段。
在一些實施例中，閘極通路係位於沿寬度之對應複數個位置處之複數個閘極通路中之一個閘極通路，且將寬度劃分成複數個寬度區段包括使用複數個位置中之大於一個位置。在一些實施例中，將寬度劃分成複數個寬度區段包括使用複數個位置中之每一位置。
在一些實施例中，閘極通路係位於沿寬度之對應複數個位置處之複數個閘極通路中之一個閘極通路，且複數個寬度區段包括自第一位置延伸至主動區之第一邊緣之第一寬度區段及自第二位置延伸至主動區之第二邊緣之第二寬度區段。
在一些實施例中，IC布局圖係IC布局圖200A，且將寬度劃分成複數個寬度區段包括使用位置N1、L1、T、L1'以及N2來將寬度W劃分成寬度區段h、t1、d1及g，如圖2A中所描繪。寬度區段h自位置N1延伸至位置L1，寬度區段t1自位置L1延伸至位置T，寬度區段d1自位置T延伸至位置L1'，且寬度區段g自位置L1'延伸至位置N2。
在圖2A中所描繪之實施例中，位置L1及L1'圍繞位置T對稱，使得寬度區段t1及d1具有相同長度，且寬度區段h及g具有相同長度。在一些實施例中，位置L1及L1'未圍繞位置T對稱，寬度區段t1及d1具有不同長度，且寬度區段h及g具有不同長度。在各種實施例中，寬度區段t1或d1中之一者或兩者有小於、等於或大於寬度區段h及g中之一者或兩者之長度的長度。
在一些實施例中，將寬度劃分成複數個寬度區段包括藉由將寬度區段h、t1、d1或g中之兩個或大於兩個組合成單個寬度區段來將寬度W劃分成少於圖2A中所描繪之四個寬度區段h、t1、d1及g。在一些實施例中，將寬度劃分成複數個寬度區段包括將寬度W劃分成第一寬度區段h及包括t1、d1以及g之第二寬度區段，由此僅使用位置N1、L1以及N2來將寬度W劃分成複數個寬度區段。
在一些實施例中，IC布局圖係IC布局圖300A，且將寬度劃分成複數個寬度區段包括使用位置N1、L2、T、L3以及N2來將寬度W劃分成寬度區段h、t1、d1以及g，如圖3A中所描繪。寬度區段h自位置N1延伸至位置L2，寬度區段t1自位置L2延伸至位置T，寬度區段d1自位置T延伸至位置L3，且寬度區段g自位置L3延伸至位置N2。
在圖3A中所描繪之實施例中，寬度區段h、t1、d1以及g中之每一者具有不同於寬度區段h、t1、d1及g中之其他者之長度的長度。在各種實施例中，寬度區段h、t1、d1以及g中之兩個或大於兩個具有相同長度。
在一些實施例中，IC布局圖係IC布局圖400A，且將寬度劃分成複數個寬度區段包括使用位置N1、T以及N2來將寬度W劃分成寬度區段w1及w2，如圖4A中所描繪。寬度區段w1自位置N1延伸至位置T，且寬度區段w2自位置T延伸至位置N2。
在圖4A中所描繪之實施例中，因為閘極通路VG4及VG6定位在相應位置N1及N2處，且閘極通路VG5定位在位置N1與N2之間的中間之位置T處，所以寬度區段w1及w2具有相同長度。在一些實施例中，閘極通路VG5定位在除位置T以外之位置處，且寬度區段w1及w2具有不同長度。
在一些實施例中，閘極通路VG4或VG6中之一者或兩者定位在除相應位置N1及N2以外之沿寬度W之位置(未展示)處，且將寬度劃分成複數個寬度區段包括將寬度W劃分成除寬度區段w1及w2之外之一或多個寬度區段(未展示)。
在一些實施例中，IC布局圖係IC布局圖500A，且將寬度劃分成複數個寬度區段包括使用位置N1、L7、T、L8及N2來將寬度W劃分成寬度區段h、t1、d1及g，如圖5A中所描繪。寬度區段h自位置N1延伸至位置L7，寬度區段t1自位置L7延伸至位置T，寬度區段d1自位置T延伸至位置L8，且寬度區段g自位置L8延伸至位置N2。
在圖5A中所描繪之實施例中，寬度區段h、t1、d1及g中之每一者具有不同於寬度區段h、t1、d1及g中之其他者之長度的長度。在各種實施例中，寬度區段h、t1、d1以及g中之兩個或大於兩個具有相同長度。
在一些實施例中，閘極通路VG4或VG6中之一者或兩者定位在除相應位置N1及N2以外之沿寬度W之位置(未展示)處，且將寬度劃分成複數個寬度區段包括將寬度W劃分成除寬度區段h、t1、d1及g之外的一或多個寬度區段(未展示)。
在操作130處，基於複數個寬度區段來計算閘極區之有效電阻。在根據閘極區製造閘極結構之預期電阻態樣表示有效電阻。在一些實施例中，預期電阻係對應於在對應於沿寬度W之位置N1及N2之位置之間的閘極區G之閘極結構的預期電阻Rg，上文參照圖2A至圖5B所論述。
基於複數個寬度區段來計算有效電阻包括使用寬度區段中之至少一者之長度以根據閘極結構之預期電阻推導有效電阻。在各種實施例中，基於複數個寬度區段來計算有效電阻包括使用複數個寬度區段之寬度區段中之一些或全部之長度。
在一些實施例中，計算有效電阻包括將分佈電阻模型應用於複數個寬度區段中之每一寬度區段。在一些實施例中，計算有效電阻包括將分佈電阻模型應用於針對每一寬度區段之熱雜訊計算。在一些實施例中，計算有效電阻包括基於位於閘極之一端處之觸點將每一寬度區段應用於分佈電阻模型，該分佈電阻模型見於Razavi B.、Yan R.以及Lee K.F.之「Impact of Distributed Gate Resistance on the Performance of MOS Devices'
」，電路及系統之IEEE事務處理-I：基本理論及應用，第41卷，第II號，750至754頁(1994年11月，在下文中稱為「Razavi」)，其整體特此以引用之方式併入。
在一些實施例中，計算閘極區之有效電阻包括使用電阻網路(例如三角形電阻網路或星形電阻網路)來對閘極區進行建模。在各種實施例中，計算閘極區之有效電阻包括使用下文及上文參照圖2B、圖3B、圖4B或圖5B所論述之閘極電阻模型200B、300B、400B及500B中之一者中包括的三角形電阻網路。
在一些實施例中，基於複數個寬度區段來計算有效電阻包括基於上文參照IC布局圖200A及圖2A所論述之寬度區段h、t1、d1及g來計算有效電阻。使用寬度區段h、t1、d1或g之長度與寬度W之至少一個比率來根據預期閘極電阻Rg推導有效電阻R1。
在一些實施例中，藉由將Razavi之分佈電阻模型應用於IC布局圖200A之寬度區段h、t1、d1及g，藉由下式得出有效電阻R1：
R1 = (Rg/3) × (1 - 3x + 3x2 )， (1)
其中x係定義為各寬度區段t1及d1之長度除以寬度W之比率，且藉由下式得出有效電阻R2：
R2 = Rg - (3 × R1)。 (2)
基於位置L1相對於位置N1及N2之定位，x具有在零至一範圍內之值，R1具有在Rg/12至Rg/3範圍內之值，且R2具有在零至3/4 × Rg範圍內之值。
R1 = (Rg/3) × (1 - 3x + 3x2 )， (1)
其中x係定義為各寬度區段t1及d1之長度除以寬度W之比率，且藉由下式得出有效電阻R2：
R2 = Rg - (3 × R1)。 (2)
基於位置L1相對於位置N1及N2之定位，x具有在零至一範圍內之值，R1具有在Rg/12至Rg/3範圍內之值，且R2具有在零至3/4 × Rg範圍內之值。
在一些實施例中，計算有效電阻包括將有效電阻R1及R2應用於圖2B中所描繪之閘極電阻模型200B。閘極電阻模型200B因而包括各自具有1/2 × R1之值之連接在位置T處之兩個集總電阻器的三角形電阻網路，以及具有-3/2 × R1之值之位於位置N1與N2之間的集總電阻器。閘極電阻模型200B因而亦包括位置N1與具有h/W × R2之值之三角形電阻網路之間的集總電阻器、三角形電阻網路與具有g/W × R2之值之位置N2之間的集總電阻器，以及表示在位置L1處連接至三角形電阻網路之閘極通路VG1之集總電阻器。
藉由基於寬度區段h、t1、d1及g將有效電阻R1及R2應用於圖2B中所描繪之集總電阻，可在基於包括IC布局圖200A之IC布局圖針對電路進行之一或多個建模操作(例如由下文參照圖7論述之EDA系統700執行之一或多個建模操作)中使用閘極電阻模型200B。
在一些實施例中，基於複數個寬度區段來計算有效電阻包括基於上文參照IC布局簡圖300A及圖3A所論述之寬度區段h、t1、d1及g來計算有效電阻。使用寬度區段h、t1、d1或g之長度與寬度W之至少一個比率來根據預期閘極電阻Rg推導有效電阻R11。
圖6描繪可用以將Razavi之分佈電阻模型應用於IC布局圖300A之寬度區段h、t1、d1及g以計算有效電阻R11之閘極電阻模型600之非限制性實例。出於簡化之目的，閘極電阻模型600係基於寬度區段t1及d1，寬度區段t1及d1具有相同長度而不是具有基於如圖3A中所描繪之位置T的長度。
Razavi之分佈電阻模型係基於在閘極之一端處接觸之閘極。閘極電阻模型600將Razavi之分佈電阻模型應用於藉由閘極通路VG2來接觸之寬度區段h、藉由閘極通路VG2來接觸之寬度區段t1、藉由閘極通路VG3來接觸之寬度區段d1以及藉由閘極通路VG3來接觸之寬度區段g中之每一者。
閘極電阻模型600表示具有跨導Gm作為在閘極電壓Vg與接地之間並聯組態之複數個單獨電晶體(未標記)之單個電晶體(未展示)，由此表示沿寬度W分佈之閘極區G之部分。每一寬度區段包括表示為一系列電阻器之分佈閘極電阻，且每一電阻器對應於用來推導有效電阻表示之雜訊電壓及所得雜訊電流。
寬度區段h包括n個電阻器Rh1至Rhn、雜訊電壓Vh1至Vhn及電流ih1至ihn，寬度區段g包括k個電阻器Rg1至Rgk、雜訊電壓Vg1至Vgk及電流ig1至igk，且各寬度區段t1及d1包括k1個電阻器Rtd1至Rtdk1、雜訊電壓Vtd1至Vtdk1及電流itd1至itdk1。每一單獨電晶體具有等於單個電晶體跨導Gm除以單獨電晶體w之總數之分數跨導gm，等於n + k + (2 × k1)。
總雜訊電流iT包括藉由各寬度區段h、g、t1及d1之雜訊電流，且藉由下式得出：
iT = ih1 + ih2 + … + ihn + ig1 + ig2 + … + igk + 2 × (itd 1 + itd2 + … + itdk1)
= gm × [Vh1 + (Vh1 + Vh2) + … + (Vh1 + Vh2 + … + Vhn)
+ Vg1 + (Vg1 + Vg2) + … + (Vg1 + Vg2 + … + Vgk)
+ 2 × (Vtd1 + (Vtd1 + Vtd2) + … + (Vtd1 + Vtd2 + … + Vtdk1)]
= gm × [n × Vh1 + (n - 1)Vh2 + … + Vgn + k × Vg1 + (k - 1)Vg2 + … + Vgk
+ 2 × (k1 × Vtd1 + (k1 - 1)Vtd2 + … + Vtdk1)]。
iT = ih1 + ih2 + … + ihn + ig1 + ig2 + … + igk + 2 × (itd 1 + itd2 + … + itdk1)
= gm × [Vh1 + (Vh1 + Vh2) + … + (Vh1 + Vh2 + … + Vhn)
+ Vg1 + (Vg1 + Vg2) + … + (Vg1 + Vg2 + … + Vgk)
+ 2 × (Vtd1 + (Vtd1 + Vtd2) + … + (Vtd1 + Vtd2 + … + Vtdk1)]
= gm × [n × Vh1 + (n - 1)Vh2 + … + Vgn + k × Vg1 + (k - 1)Vg2 + … + Vgk
+ 2 × (k1 × Vtd1 + (k1 - 1)Vtd2 + … + Vtdk1)]。
根據Razavi實施替換得到：
iT2 = Gm2 (4kTB)Rg[2(n3 + k3 + 2k13 ) + 3(n2 + k2 + 2k12 ) + (n + k + 2k1)]/6w3 = Gm2 (4 kTB) × R11，
其中k為波爾茲曼常數，T為絕對溫度，且B為電晶體頻寬。由此藉由下式得出有效電阻R11：
R11 = (Rg/12) * (3x3 + 3y3 + 3x2 + 3y2 + 6xy - 3x2 y - 3y2 x - 3x - 3y + 1)， (3)
其中x係定義為寬度區段h之長度除以寬度W之比率，y係定義為寬度區段g之長度除以寬度W之比率。藉由下式進一步得出有效電阻R22：
R22 = Rg - (3 × R11)。 (4)
iT2 = Gm2 (4kTB)Rg[2(n3 + k3 + 2k13 ) + 3(n2 + k2 + 2k12 ) + (n + k + 2k1)]/6w3 = Gm2 (4 kTB) × R11，
其中k為波爾茲曼常數，T為絕對溫度，且B為電晶體頻寬。由此藉由下式得出有效電阻R11：
R11 = (Rg/12) * (3x3 + 3y3 + 3x2 + 3y2 + 6xy - 3x2 y - 3y2 x - 3x - 3y + 1)， (3)
其中x係定義為寬度區段h之長度除以寬度W之比率，y係定義為寬度區段g之長度除以寬度W之比率。藉由下式進一步得出有效電阻R22：
R22 = Rg - (3 × R11)。 (4)
在一些實施例中，計算有效電阻包括將有效電阻R11及R22應用於圖3B中所描繪之閘極電阻模型300B。閘極電阻模型300B因而包括各自具有1/2 × R11之值之連接在位置T處之兩個集總電阻器之三角形電阻網路，以及具有-3/2 × R11之值之位於位置N1與N2之間的集總電阻器。閘極電阻模型300B因而亦包括位置N1與具有h/W × R22之值之三角形電阻網路之間的集總電阻器、三角形電阻網路與具有g/W × R22之值之位置N2之間的集總電阻器、表示在位置L2處連接至三角形電阻網路之閘極通路VG2之集總電阻器，以及表示在位置L3處連接至三角形電阻網路之閘極通路VG3之集總電阻器。
藉由基於寬度區段h、t1、d1及g將有效電阻R11及R22應用於圖3B中所描繪之集總電阻，可在基於包括IC布局圖300A之IC布局圖針對電路進行之一或多個建模操作(例如由下文參照圖7論述之EDA系統700執行之一或多個建模操作)中使用閘極電阻模型300B。
在一些實施例中，基於複數個寬度區段來計算有效電阻包括基於上文參照IC布局圖400A及圖4A所論述之寬度區段w1及w2來計算有效電阻。使用寬度區段w1或w2之長度與寬度W之至少一個比率來根據預期閘極電阻Rg推導有效電阻R11。
在一些實施例中，藉由將Razavi之分佈電阻模型應用於IC布局圖400A之寬度區段w1及w2，藉由下式得出有效電阻R11：
R11 = (Rg/12) × (1 - 3x + 3x2 )， (5)
其中x係定義為各寬度區段w1及w2之長度除以寬度W之比率，且藉由等式(4)得出有效電阻R22。
R11 = (Rg/12) × (1 - 3x + 3x2 )， (5)
其中x係定義為各寬度區段w1及w2之長度除以寬度W之比率，且藉由等式(4)得出有效電阻R22。
在一些實施例中，計算有效電阻包括將有效電阻R11及R22應用於圖4B中所描繪之閘極電阻模型400B。閘極電阻模型400B因而包括各自具有1/2 × R11之值之連接在位置T處之兩個集總電阻器之三角形電阻網路，以及具有-3/2 × R11之值之位於位置N1與N2之間的集總電阻器。閘極電阻模型400B因而亦包括位置N1與具有h/W × R22之值之三角形電阻網路之間的集總電阻器、三角形電阻網路與具有g/W × R22之值之位置N2之間的集總電阻器，以及表示連接至三角形電阻網路之閘極通路VG5之集總電阻器。
藉由基於寬度區段w1及w2將有效電阻R11及R22應用於圖4B中所描繪之集總電阻，可在基於包括IC布局圖400A之IC布局圖針對電路進行之一或多個建模操作(例如由下文參照圖7論述之EDA系統700執行之一或多個建模操作)中使用閘極電阻模型400B。
在一些實施例中，基於複數個寬度區段來計算有效電阻包括基於上文參照IC布局圖500A及圖5A所論述之寬度區段h、t1、d1及g來計算有效電阻。使用寬度區段h、t1、d1或g之長度與寬度W之至少一個比率來根據預期閘極電阻Rg推導有效電阻R11。
在一些實施例中，藉由將Razavi之分佈電阻模型應用於IC布局圖500A之寬度區段h、t1、d1及g，藉由下式得出有效電阻R11：
R11 = (Rg/12) * (3x2 + 3y2 + 6xy - 3x2 y - 3y2 x - 3x - 3y + 1)， (6)
其中x係定義為寬度區段h之長度除以寬度W之比率，y係定義為寬度區段g之長度除以寬度W之比率，且藉由等式(4)得出有效電阻R22。
R11 = (Rg/12) * (3x2 + 3y2 + 6xy - 3x2 y - 3y2 x - 3x - 3y + 1)， (6)
其中x係定義為寬度區段h之長度除以寬度W之比率，y係定義為寬度區段g之長度除以寬度W之比率，且藉由等式(4)得出有效電阻R22。
在一些實施例中，計算有效電阻包括將有效電阻R11及R22應用於圖5B中所描繪之閘極電阻模型500B。閘極電阻模型500B因而包括各自具有1/2 × R11之值之連接在位置T處之兩個集總電阻器之三角形電阻網路，以及具有-3/2 × R11之值之位於位置N1與N2之間的集總電阻器。閘極電阻模型500B因而亦包括位置N1與具有h/W × R22之值之三角形電阻網路之間的集總電阻器、三角形電阻網路與具有g/W × R22之值之位置N2之間的集總電阻器、表示在位置L7處連接至三角形電阻網路之閘極通路VG7之集總電阻器，以及表示在位置L8處連接至三角形電阻網路之閘極通路VG8之集總電阻器。
藉由基於寬度區段h、t1、d1及g將有效電阻R11及R22應用於圖5B中所描繪之集總電阻，可在基於包括IC布局圖500A之IC布局圖針對電路進行之一或多個建模操作(例如由下文參照圖7論述之EDA系統700執行之一或多個建模操作)中使用閘極電阻模型500B。
在一些實施例中，在操作140處，使用有效電阻來判定IC布局圖是否遵守設計規範。在一些實施例中，判定IC布局圖是否遵守設計規範包括基於IC布局圖來進行模擬。
在各種實施例中，設計規範包括IC之速度、IC之雜訊效能、IC之瞬態回應時間、IC之截止頻率，或潛在地受閘極電阻影響之另一電路特性。
在一些實施例中，在操作150處，回應於判定IC布局圖未遵守設計規範而修改IC布局圖。在各種實施例中，修改IC布局圖包括以下中之一或多者：改變閘極通路沿寬度之位置或新增定位在沿寬度之另一位置處之另一閘極通路。
在一些實施例中，在操作160處，將IC布局圖儲存在儲存裝置中。在各種實施例中，將IC布局圖儲存在儲存裝置中包括將IC布局圖儲存在非揮發性電腦可讀記憶體或單元庫(例如資料庫)中，及/或包括將IC布局圖儲存在網路上。在一些實施例中，將IC布局圖儲存在儲存裝置中包括將IC布局圖儲存在下文參照圖7論述之EDA系統700之網路714上。
在一些實施例中，在操作170處，基於IC布局圖來製作一層半導體IC中之一或多個半導體遮罩或至少一個組件中之至少一者，或進行一或多個製造操作。下文參照圖8論述基於IC布局圖來製作一層半導體IC中之一或多個半導體遮罩或至少一個組件以及進行一或多個製造操作(例如一或多個微影曝光)。
相較於未基於一或多個閘極通路位置來劃分閘極寬度之閘極電阻建模方法，藉由執行方法100之操作中之一些或全部，藉由基於沿閘極寬度之一或多個閘極通路位置將閘極寬度劃分成寬度區段來對IC裝置之有效閘極電阻進行建模作為產生IC裝置之布局圖之部分，由此提高精確度及避免低估閘極電阻值。藉由在一些實施例中將分佈電阻模型應用於各寬度區段以及藉由在一些實施例中將有效電阻值應用於三角形電阻網路來提供額外的精確度提高。
因為提高精確度及避免低估閘極電阻值起到減少IC布局修正之數目的作用，所以基於該方法來製造IC裝置比基於未基於一或多個閘極通路位置劃分閘極寬度之方法來製造IC裝置更高效。
圖7為根據一些實施例之IC裝置設計系統700之方塊圖。根據一些實施例，上文參照圖1所論述之方法100之一或多個操作可使用IC裝置設計系統700來實施。
在一些實施例中，IC裝置設計系統700係包括硬體處理器702及非暫時性電腦可讀儲存媒體704之計算裝置。除其他外，非暫時性電腦可讀儲存媒體704編碼有(即，儲存)電腦程式碼706，亦即可執行指令之集合。由硬體處理器702執行指令706 (至少部分地)表示實施例如上文參照圖1所論述之方法100中之一部分或所有(在下文中稱為所提及之過程及/或方法)之IC裝置設計系統。
處理器702經由匯流排708電耦接至非暫時性電腦可讀儲存媒體704。處理器702亦藉由匯流排708電耦接至I/O介面710。網路介面712亦經由匯流排708電連接至處理器702。網路介面712連接至網路714，以使得處理器702及非暫時性電腦可讀儲存媒體704能夠經由網路714連接至外部組件。處理器702經組態以執行編碼在非暫時性電腦可讀儲存媒體704中之電腦程式碼706，以便使得IC裝置設計系統700可用於進行所提及之過程及/或方法中之一部分或所有。在一或多個實施例中，處理器702係中央處理單元(CPU)、多處理器、分佈式處理系統、專用積體電路(ASIC)及/或合適的處理單元。
在一或多個實施例中，非暫時性電腦可讀儲存媒體704係電子、磁、光學、電磁、紅外及/或半導體系統(或設備或裝置)。舉例而言，非暫時性電腦可讀儲存媒體704包括半導體或固態記憶體、磁帶、可移式電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬磁碟及/或光碟。在使用光碟之一或多個實施例中，非暫時性電腦可讀儲存媒體704包括光碟唯讀記憶體(CD-ROM)、光碟讀/寫(CD-R/W)及/或數位視訊光碟(DVD)。
在一或多個實施例中，非暫時性電腦可讀儲存媒體704儲存電腦程式碼706，電腦程式碼706經組態以使得IC裝置設計系統700可用於進行所提及之過程及/或方法中之一部分或所有。在一或多個實施例中，非暫時性電腦可讀儲存媒體704進一步儲存有助於進行所提及之過程及/或方法中之一部分或所有之資訊。在各種實施例中，非暫時性電腦可讀儲存媒體704儲存至少一個IC布局圖720或至少一個設計規範722中之一者或組合，IC布局圖及設計規範在上文參照方法100及圖1至圖6論述。
IC裝置設計系統700包括I/O介面710。I/O介面710耦接至外部電路。在各種實施例中，I/O介面710包括用於將資訊及命令傳達至處理器702及/或自處理器702傳達資訊及命令之鍵盤、小鍵盤、滑鼠、導航球、軌跡墊、顯示器、觸控式螢幕及/或游標方向鍵中之一者或組合。
IC裝置設計系統700亦包括耦接至處理器702之網路介面712。網路介面712允許系統700與連接一或多個其他電腦系統之網路714通信。網路介面712包括無線網路介面，例如藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如乙太網路、USB或IEEE-1364。在一或多個實施例中，在兩個或大於兩個系統700中實施所提及之過程及/或方法中之一部分或所有。
IC裝置設計系統700經組態以藉由I/O介面710接收資訊。藉由I/O介面710接收至之資訊包括至少一個設計規則指令、至少一個準則集合、至少一個設計規則、至少一個DRM及/或用於由處理器702處理之其他參數中之一者或組合。資訊經由匯流排708傳送至處理器702。IC裝置設計系統700經組態以藉由I/O介面710發送及/或接收有關使用者介面之資訊。
在一些實施例中，將所提及之過程及/或方法中之一部分或所有實施為用於由處理器執行之獨立軟體應用。在一些實施例中，將所提及之過程及/或方法中之一部分或所有實施為係額外軟體應用之一部分之軟體應用。在一些實施例中，將所提及之過程及/或方法中之一部分或所有實施為軟體應用之插件。在一些實施例中，將所提及之過程及/或方法中之一部分或所有實施為係EDA工具之一部分之軟體應用。在一些實施例中，使用工具(例如可自CADENCE DESIGN SYSTEMS公司購得之VIRTUOSO®或另一合適之布局產生工具)來產生IC布局圖。
在一些實施例中，將過程實現為儲存在非暫時性電腦可讀記錄媒體中之程序之函數。非暫時性電腦可讀記錄媒體之實例包括但不限於外部/可移式及/或內部/內建式儲存或記憶體單元，例如光碟(例如DVD)、磁碟(例如硬盤)、半導體記憶體(例如ROM、RAM、儲存卡)以及類似物中之一或多者。
藉由可用於實施如上文參照圖1至圖6所論述之方法100之一或多個操作，IC裝置設計系統700及非暫時性電腦可讀記錄媒體(例如非暫時性電腦可讀記錄媒體704)能夠實現上文參照方法100所論述之益處。
圖8為根據一些實施例之IC製造系統800及與其相關聯之IC製造流程之方塊圖。在一些實施例中，基於布局圖，使用製造系統800製作一層半導體積體電路中之(A)一或多個半導體遮罩或(B)至少一個組件中之至少一者。
在圖8中，IC製造系統800包括在與製造IC裝置860相關之設計、發展以及製造週期及/或服務中彼此交互之實體，例如設計室820、遮罩室830及IC製造商/製作器(「工廠」)850。藉由通信網路來連接系統800中之實體。在一些實施例中，通信網路係單個網路。在一些實施例中，通信網路係各種不同的網路，例如企業內部網路及網際網路。通信網路包括有線及/或無線通信頻道。每一實體與其他實體中之一或多者交互且將服務提供給其他實體中之一或多者及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室820、遮罩室830及IC工廠850中之兩個或大於兩個由單個更大的公司擁有。在一些實施例中，設計室820、遮罩室830及IC工廠850中之兩個或大於兩個在共同設施中共存且使用共同資源。
設計室(或設計團隊) 820基於上文參照圖1至圖6所論述之方法100來產生IC設計布局圖822。IC設計布局圖822包括對應於組成將要製作之IC裝置860之各種組件之金屬、氧化物或半導體層之圖案之各種幾何圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計布局圖822之一部分包括將要在半導體基板(例如矽晶片)及放置在半導體基板上之各種材料層中形成之各種IC特徵，例如主動區、閘極電極、源極以及汲極、層間互連之金屬線或通路，以及接合墊之開口。設計室820實施包括上文參照圖1至圖6所論述之方法100之恰當之設計過程以形成IC設計布局圖822。設計過程包括邏輯設計、物理設計或放置及佈線中之一或多個。IC設計布局圖822以帶有幾何圖案資訊之一或多個資料檔案之形式呈現。舉例而言，IC設計布局圖822可以用GDSII檔案格式或DFII檔案格式表示。
遮罩室830包括資料準備832及遮罩製作844。遮罩室830使用IC設計布局圖822來製造一或多個遮罩845，該等遮罩將用於根據IC設計布局圖822製作IC裝置860之各種層。遮罩室830進行遮罩資料準備832，其中將IC設計布局圖822轉譯成代表性資料檔案(「RDF」)。遮罩資料準備832將RDF提供給遮罩製作844。遮罩製作844包括遮罩寫入器。遮罩寫入器將RDF轉換成基板(例如遮罩(光罩) 845或半導體晶片853)上之影像。由遮罩資料準備832操縱設計布局圖822以遵守遮罩寫入器之特定特性及/或IC工廠850之要求。在圖8中，遮罩資料準備832及遮罩製作844經說明為單獨的組件。在一些實施例中，可將遮罩資料準備832及遮罩製作844統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備832包括光學近接校正(OPC)，光學近接校正使用微影增強技術以補償影像誤差，例如可起因於繞射、干擾或其他過程效應以及類似物之影像誤差。OPC調節IC設計布局圖822。在一些實施例中，遮罩資料準備832進一步包括解析度增強技術(RET)，例如離軸照明、次解析度輔助特徵、相移遮罩、其他合適之技術以及類似物或其組合。在一些實施例中，亦使用將OPC作為反向成像問題來處理的反向微影技術(ILT)。
在一些實施例中，遮罩資料準備832包括遮罩規則核對器(MRC)，該遮罩規則核對器利用遮罩創建規則之集合核對已經受OPC中之過程之IC設計布局圖822，該遮罩創建規則含有某些幾何及/或連接性限制以確保足夠的餘裕、以考慮在半導體製造過程中之可變性以及類似物。在一些實施例中，MRC修改IC設計布局圖822以補償遮罩製作844期間之限制，此可撤銷由OPC進行之修改之部分以便符合遮罩創建規則。
在一些實施例中，遮罩資料準備832包括模擬將由IC工廠850實施之處理以製作IC裝置860之微影過程核對(LPC)。LPC基於IC設計布局圖822模擬此處理以產生經模擬製造之裝置，例如IC裝置860。在LPC模擬中之處理參數可包括與IC製造週期之各種過程相關聯之參數、與用於製造IC之工具相關聯之參數及/或製造過程之其他態樣。LPC考慮各種因素，例如投影對比度、聚焦深度(「DOF」)、遮罩誤差增強因素(「MEEF」)、其他合適之因素以及類似物或其組合。在一些實施例中，在已由LPC創建經模擬製造之裝置之後，若經模擬之裝置之形狀不夠接近以符合設計規則，則重複OPC及/或MRC以進一步優化IC設計布局圖822。
應理解，對遮罩資料準備832之以上描述已出於清晰之目的而簡化。在一些實施例中，資料準備832包括例如邏輯操作(LOP)之額外特徵以根據製造規則修改IC設計布局圖822。另外，在資料準備832期間應用於IC設計布局圖822之過程可按各種不同次序執行。
在遮罩資料準備832之後及遮罩製作844期間，基於修改之IC設計布局圖822來製作遮罩845或遮罩845之群組。在一些實施例中，遮罩製作844包括基於IC設計布局圖822來進行一或多個微影曝光。在一些實施例中，使用電子束(e束)或複數個e束之機制基於修改之IC設計布局圖822來在遮罩(光遮罩或光罩) 845上形成圖案。遮罩1045可以用各種技術形成。在一些實施例中，使用二元技術形成遮罩845。在一些實施例中，遮罩圖案包括不透明區及透明區。用於暴露已塗佈在晶片上之影像敏感性材料層(例如微影膠)之例如紫外(UV)束之輻射束被不透明區阻擋且透射穿過透明區。在一個實例中，遮罩845之二元遮罩型式包括透明基板(例如熔融石英)及塗佈在二元遮罩之不透明區中之不透明材料(例如鉻)。在另一實例中，遮罩845使用相移技術形成。在遮罩845之相移遮罩(PSM)型式中，在相移遮罩上形成之圖案之各種特徵經組態以具有恰當相位差以增強解析度及成像品質。在各種實例中，相移遮罩可為衰減PSM或交替式PSM。在各種過程中使用由遮罩製作844產生之遮罩。舉例而言，此類遮罩可以用於離子植入過程以形成半導體晶片853中之各種摻雜區、用於蝕刻過程以形成半導體晶片853中之各種蝕刻區及/或用於其他合適之過程。
IC工廠850包括晶片製作852。IC工廠850係包括用於製作各種不同IC產品之一或多個製造設施之IC製作企業。在一些實施例中，IC工廠850係半導體鑄造廠。舉例而言，可存在用於複數個IC產品之前端製作(前段製程) FEOL)製作)之製造設施，而第二製造設施可提供用於IC產品之互連及封裝之後端製作(後段製程 (BEOL)製作)，且第三製造設施可為鑄造廠企業提供其他服務。
IC工廠850使用由遮罩室830製作之遮罩845來製作IC裝置860。因而，IC工廠850至少間接地使用IC設計布局圖822來製作IC裝置860。在一些實施例中，由IC工廠850使用遮罩845製作半導體晶片853來形成IC裝置860。在一些實施例中，IC製作包括至少間接地基於IC設計布局圖822來進行一或多個微影曝光。半導體晶片853包括矽基板或其他恰當之基板，該等其他恰當之基板具有形成於其上之材料層。半導體晶片853進一步包括(在後續製造步驟處形成之)各種摻雜區、介電特徵、多級互連件以及類似物中之一或多者。
關於IC製造系統(例如圖8之系統800)及與其相關聯之IC製造流程之細節見於例如2016年2月9日授予之美國專利第9,256,709號、2015年10月1日公佈之美國預授權公開第20150278429號、2014年2月6日公佈之美國預授權公開第20140040838號以及2007年8月21日授予之美國專利第7,260,442號，以上中之每一者之全文特此以引用之方式併入。
在一些實施例中，一種產生IC裝置之布局圖的方法包括：接收IC裝置之布局圖，該IC布局圖包括：閘極區，其在主動區上具有寬度；及閘極通路，其定位在沿寬度之位置處；使用位置來將寬度劃分成複數個寬度區段；基於複數個寬度區段來計算閘極區之有效電阻；以及使用有效電阻來判定IC布局圖是否遵守設計規範。
在一些實施例中，一種IC布局圖產生系統包括處理器及包括用於一或多個程序之電腦程式碼之非暫時性電腦可讀儲存媒體。非暫時性電腦可讀儲存媒體及電腦程式碼經組態以藉由處理器使系統：接收IC布局圖，該IC布局圖包括：閘極區，其在主動區上具有寬度；以及閘極通路，其定位在沿寬度之位置處；基於位置將寬度劃分成複數個寬度區段；根據寬度區段計算閘極區之有效電阻；以及基於有效電阻來進行電路模擬。
在一些實施例中，一種產生IC裝置之布局圖之方法包括：接收IC裝置之布局圖，該IC布局圖包括：閘極區，其在主動區上具有寬度；以及閘極通路，其定位在沿寬度之位置處；使用位置來將寬度劃分成複數個寬度區段；基於應用於複數個寬度區段之分佈電阻模型來計算電阻值；使用三角形電阻網路對閘極區進行建模，其中三角形電阻網路之每一電阻器具有基於電阻值之值；以及使用三角形電阻網路來判定IC布局圖是否遵守設計規範。
前文概述若干實施例之特徵以使熟習此項技術者可更好地理解本揭露實施例之各態樣。熟習此項技術者應瞭解，其可以易於使用本揭露實施例作為設計或修改用於進行本文中所介紹之實施例之相同目的及/或獲得相同優勢之其他過程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露實施例之精神及範疇，且熟習此項技術者可在不脫離本揭露實施例之精神及範疇之情況下在本文中進行各種改變、替代及更改。
100‧‧‧方法
110‧‧‧操作
120‧‧‧操作
130‧‧‧操作
140‧‧‧操作
150‧‧‧操作
160‧‧‧操作
170‧‧‧操作
200A‧‧‧IC布局圖
200B‧‧‧閘極電阻模型
300A‧‧‧IC布局圖
300B‧‧‧閘極電阻模型
400A‧‧‧IC布局圖
400B‧‧‧閘極電阻模型
500A‧‧‧IC布局圖
500B‧‧‧閘極電阻模型
600‧‧‧閘極電阻模型
700‧‧‧EDA系統
702‧‧‧處理器
704‧‧‧非暫時性電腦可讀儲存媒體
706‧‧‧電腦程式碼/指令
708‧‧‧匯流排
710‧‧‧I/O介面
712‧‧‧網路介面
714‧‧‧網路
720‧‧‧IC布局圖
722‧‧‧設計規範
800‧‧‧系統
820‧‧‧設計室
822‧‧‧IC設計布局圖
830‧‧‧遮罩室
832‧‧‧資料準備
844‧‧‧遮罩製作
845‧‧‧遮罩
850‧‧‧IC製造商/製作器
852‧‧‧晶片製作
853‧‧‧半導體晶片
860‧‧‧IC裝置
結合附圖閱讀以下具體實施方式會最好地理解本揭露實施例之各態樣。注意，根據業界中之標準慣例，各種特徵未按比例繪製。實際上，為了論述清晰起見，可任意增大或減小各種特徵之尺寸。
圖1為根據一些實施例之產生IC裝置之布局圖之方法的流程圖。
圖2A描繪根據一些實施例之IC裝置之布局圖。
圖2B描繪根據一些實施例之閘極電阻模型。
圖3A描繪根據一些實施例之IC裝置之布局圖。
圖3B描繪根據一些實施例之閘極電阻模型。
圖4A描繪根據一些實施例之IC裝置之布局圖。
圖4B描繪根據一些實施例之閘極電阻模型。
圖5A描繪根據一些實施例之IC裝置之布局圖。
圖5B描繪根據一些實施例之閘極電阻模型。
圖6描繪根據一些實施例之閘極電阻模型。
圖7為根據一些實施例之IC裝置設計系統之方塊圖。
圖8為根據一些實施例之積體電路(IC)製造系統及與其相關聯之IC製造流程的方塊圖。
Claims (1)
- 一種產生一積體電路(IC)裝置之一布局圖的方法，該方法包含： 接收該IC裝置之該布局圖，該IC布局圖包含： 一閘極區，其在一主動區上具有一寬度；及 一閘極通路，其定位在沿該寬度之一位置處； 使用該位置來將該寬度劃分成複數個寬度區段； 基於該複數個寬度區段來計算該閘極區之一有效電阻；及 使用該有效電阻來判定該IC布局圖是否遵守一設計規範。
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