TW201927991A - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TW201927991A
TW201927991A TW107116668A TW107116668A TW201927991A TW 201927991 A TW201927991 A TW 201927991A TW 107116668 A TW107116668 A TW 107116668A TW 107116668 A TW107116668 A TW 107116668A TW 201927991 A TW201927991 A TW 201927991A
Authority
TW
Taiwan
Prior art keywords
oxide layer
metal oxide
layer
cmp slurry
interlayer dielectric
Prior art date
Application number
TW107116668A
Other languages
English (en)
Other versions
TWI693279B (zh
Inventor
李勝男
蔡騰群
徐崇威
吳振豪
蔡宗霖
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201927991A publication Critical patent/TW201927991A/zh
Application granted granted Critical
Publication of TWI693279B publication Critical patent/TWI693279B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09G—POLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00—Polishing compositions
    • C09G1/02—Polishing compositions containing abrasives or grinding agents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體裝置的製造方法包括提供一基材，此基材上形成有氧化矽層和覆蓋氧化矽層的金屬氧化物層。此方法更包括製備CMP漿料。所述CMP漿料包括帶有負電荷的複數個研磨粒、包含(XaYb)-基團的路易士鹼和緩衝溶液。X代表IIIA族元素或前期過渡金屬，Y代表氮族元素、氧族元素或鹵素，a>0且b>0。所述CMP漿料具有實質為2至7的pH值。接著，對金屬氧化物層之表面進行平坦化操作，直至氧化矽層之表面暴露出。此平坦化操作具有金屬氧化物層相對於氧化矽層的高研磨選擇性。

Description

半導體裝置的製造方法
本揭露是有關於一種半導體裝置的製造方法，且特別是有關於一種使用包含路易士鹼的化學機械平坦化漿料，進行平坦化操作的半導體裝置的製造方法。
積體電路可使用許多光微影技術來形成。此些技術一般包括化學機械平坦化(chemical mechanical planarization；CMP)製程。CMP製程一般用來研磨並平整半導體基材的表面。在一些情況中，CMP製程用來移除一些或全部之不再需要的先前所形成的層(即目標層)。CMP製程使用包括化學物質及固體粒子的漿料溶液，以機械地及化學地移除上述目標層。
例如：所述目標層可為用於接觸孔形成製程的蝕刻停止硬式罩幕。隨著製程節點的進步和形成具有高深寬比之接觸孔的需求，通常會使用包括金屬氧化物之新型蝕刻停止硬式罩幕。然而，此種蝕刻停止硬式罩幕難以使用常見的CMP製程移除。因此，需要一種CMP漿料及使用此種CMP漿料進行的CMP製程，以解決上述問題。
根據本發明的一些實施例，本揭露公開一種方法。此方法包括提供一基材，此基材上形成有氧化矽層和金屬氧化物層，其中金屬氧化物層覆蓋氧化矽層。此方法更包括製備CMP漿料。所述CMP漿料包括帶有負電荷的複數個研磨粒、包含(XaYb)-基團的路易士鹼和緩衝溶液。X代表IIIA族元素或前期過渡金屬，Y代表氮族元素、氧族元素或鹵素，a>0且b>0。所述CMP漿料具有實質為2至7的pH值。此方法更包括對金屬氧化物層之表面進行平坦化操作。此平坦化操作係藉由研磨頭及注射於金屬氧化物層之表面上的CMP漿料進行，直至氧化矽層之表面暴露出。此平坦化操作具有金屬氧化物層相對於氧化矽層的高選擇性，且研磨頭對金屬氧化物層之表面施予一下作用力。
根據一些實施例，本揭露公開一種方法。在此方法中，首先提供一基材，此基材上形成有層間介電層。然後，複數個閘極結構和複數個間隙壁結構形成於上述層間介電層中。此些間隙壁結構分別外圍地包圍閘極結構。接著，金屬氧化物層沉積於閘極結構、間隙壁結構和層間介電層上。所述金屬氧化物層包含二氧化鉿、二氧化鋯或三氧化二釔。然後，製備CMP漿料。所述CMP漿料包括複數個研磨粒、路易士鹼和緩衝溶液。在CMP漿料中，此些研磨粒帶有負電荷。所述路易士鹼包含(XaYb)-基團，其中X代表IIIA族元素或前期過渡金屬，Y代表氮族元素、氧族元素或鹵素，a>0且b>0。所述CMP漿料具有實質為2至7的pH值。 接下來，對所述金屬氧化物層之表面進行平坦化操作，此平坦化操作係藉由研磨頭及注射於金屬氧化物層之表面上的CMP漿料進行，直至層間介電層之表面暴露出，以移除金屬氧化物層的一部份，並將金屬氧化物層之其他部分做為蝕刻停止硬式罩幕。所述研磨頭對金屬氧化物層之表面施予向下作用力。然後，使用蝕刻停止硬式罩幕蝕刻層間介電層，以保護下方的閘極結構，從而形成至少一接觸孔。之後，以導電材料填入至少一接觸孔中。
根據一些實施例，本揭露公開一種方法。在此方法中，首先提供一基材。然後，形成二個虛設閘極堆疊於所述基材上。接下來，形成間隙壁結構於所述虛設閘極堆疊的每一者的側壁上。之後，形成層間介電層於基材上與虛設閘極堆疊之間。接著，移除所述虛設閘極堆疊，以形成複數個溝渠於層間介電層中。閘極結構係形成於每個溝渠的一部分中，其中閘極結構的頂表面低於間隙壁結構之頂表面。沉積金屬氧化物層於溝渠之每一者中的閘極結構、間隙壁結構和層間介電層上。金屬氧化物層包含二氧化鉿、二氧化鋯或三氧化二釔。然後，製備CMP漿料。所述CMP漿料包括帶有負電荷的複數個二氧化矽粒子、路易士鹼和緩衝溶液。所述路易士鹼包含NH4BF3、HBF4、HBF3、NaBF3、KBCl3、NH4BCl3或其組合。所述緩衝溶液包含磷酸、氫氧化銨、有機酸或上述之組合。此CMP漿料具有實質為2至7的pH值。然後，對金屬氧化物層之表面進行平坦化操作。此平坦化操作係藉由研磨頭及注射於金屬氧化物層之表面上的 CMP漿料進行，直至層間介電層暴露出，以移除該金屬氧化物層的一部份，並將金屬氧化物層之其他部分做為蝕刻停止硬式罩幕。所述研磨頭對金屬氧化物層之表面施予向下作用力。接著，使用蝕刻停止硬式罩幕蝕刻層間介電層，以保護下方的間隙壁結構和閘極結構，從而形成至少一接觸孔。接下來，以導電材料填入所述至少一接觸孔中。
100‧‧‧CMP漿料
110‧‧‧研磨粒
120‧‧‧路易士鹼
130‧‧‧緩衝溶液
300‧‧‧CMP系統
310‧‧‧平台
320‧‧‧研磨墊
330‧‧‧基材
340‧‧‧研磨頭
350‧‧‧漿料輸送裝置
360‧‧‧CMP漿料
370‧‧‧向下作用力
410‧‧‧基材
411‧‧‧摻雜區
420‧‧‧虛設閘極堆疊
421‧‧‧介面層
422‧‧‧虛設閘極層
424‧‧‧間隙壁結構
425‧‧‧氧化物間隙壁層
426‧‧‧氮化物間隙壁層
430‧‧‧層間介電層
440‧‧‧溝渠
450‧‧‧閘極結構
452‧‧‧閘極介電層
454‧‧‧金屬閘極層
460‧‧‧金屬氧化物層
462‧‧‧蝕刻停止硬式罩幕
470‧‧‧接觸孔
480‧‧‧導電材料
610、620‧‧‧趨勢線
700、800、900‧‧‧方法
710、720、730、810、812、814、816、818、820、822、910、912、914、916、918、920、922、924、926、928、930‧‧‧操作
藉由以下詳細說明並配合圖式閱讀，可更容易理解本揭露。在此強調的是，按照產業界的標準做法，各種特徵並未按比例繪製，僅為說明之用。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。
[圖1]為本揭露的CMP漿料的成分示意圖。
[圖2A]和[圖2B]為根據本揭露的一些實施例繪示與CMP漿料的路易士鹼反應之金屬氧化物層的微結構之示意圖。
[圖3]為根據本揭露的一些實施例繪示CMP系統的示意圖。
[圖4A]至[圖4F]為根據本揭露的一些實施例繪示半導體裝置的接觸結構之形成方法的中間製程的剖面圖。
[圖5]為在CMP製程中施予不同之CMP漿液時，二氧化鋯相對於四乙基矽氧烷的選擇性之長條圖。
[圖6]為在使用不同CMP漿料的CMP製程中改變不同向下作用力時，二氧化鋯相對於四乙基矽氧烷的選擇性之分佈圖。
[圖7]為根據本揭露的一些實施例所述之半導體裝置的製造方法的流程圖。
[圖8A]和[圖8B]為根據本揭露的一些實施例所述之半導體裝置的製造方法的流程圖。
[圖9A]和[圖9B]為根據本揭露的一些實施例所述之半導體裝置的製造方法的流程圖。
下面的揭露提供了許多不同的實施例或例示，用於實現本揭露的不同特徵。部件和安排的具體實例描述如下，以簡化本揭露之揭露。當然，這些是僅僅是例示並且不意在進行限制。例如，在接著的說明中敘述在第二特徵上方或上形成第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括一附加特徵形成於第一和第二特徵之間的實施例，從而使得第一和第二特徵可以不直接接觸。此外，本公開可以在各種例示重複元件符號和/或字母。這種重複是為了簡化和清楚的目的，並不在本身決定所討論的各種實施例和/或配置之間的關係。
除了在圖式中描述的位向，空間相對術語意欲包含元件使用或步驟時的不同位向。元件可以其他方式定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空 間描述，同樣可以相應地進行解釋。
可進行接觸孔形成製程，以定義半導體結構的接觸特徵的位置，其中接觸孔形成製程包括蝕刻操作。在一些實施例中，對設置於二個閘極結構之間的層間介電層，進行接觸孔形成製程。在接觸孔形成製程中，為了避免閘極結構的蝕刻損害(即結構損失)，在進行接觸孔形成製程前，會在閘極結構上形成蝕刻停止硬式罩幕(etch stop hard mask)，且此蝕刻停止硬式罩幕多餘的材料，可藉由化學機械平坦化(chemical mechanical planarization；CMP)製程移除。然後，藉由使用此蝕刻停止硬式罩幕，蝕刻層間介電層，以形成接觸孔。接著將導電材料填入所形成的接觸孔中。
隨著製程節點的演進和形成具有高深寬比的接觸孔之需求，可使用由金屬氧化物所形成的新型蝕刻停止硬式罩幕，以取代包括氮化矽層和矽蓋層之已知的蝕刻停止硬式罩幕。當形成此金屬氧化物的蝕刻停止硬式罩幕時，過多的金屬氧化物材料必須藉由CMP製程移除，以暴露出層間介電層的表面，從而利於後續接觸孔形成製程的進行。然而，對現存的CMP製程而言，此種新的蝕刻停止硬式罩幕的金屬氧化物為惰性材料，造成低移除速率(例如小於100Å/分鐘)的問題。為了增加移除速率，需要較大的向下作用力，以移除過多的金屬氧化物，但會造成此金屬氧化物相對於氧化矽(即與蝕刻停止硬式罩幕相鄰的層間介電層)的低選擇性之嚴重問題。較大的向下作用力可能對層間介電 層造成刮傷、晶粒內損失(within die(WiD)loss)、晶圓內損失(within wafer(WiW)loss)及/或CMP之凹陷(dishing)效應。再者，所移除的金屬氧化物的碎片也容易聚集，造成層間介電層的刮傷之另一風險。此外，由於現存的CMP製程之漿料中包括氧化劑，故漿料的生命期較短。
本揭露的實施例旨在提供一種CMP漿料和半導體裝置的製造方法。CMP漿料可包括複數個研磨粒、路易士鹼和緩衝溶液。此方法主要包括使用上述CMP漿料的CMP製程，在低向下作用力下，移除金屬氧化物層的一部份，以避免對層間介電層造成傷害。
以下說明CMP漿料100的製備。請參考圖1，其為CMP漿料100的成分示意圖。如圖1所示，在一些實施例中，CMP漿料100包括複數個研磨粒110、路易士鹼120和緩衝溶液130。CMP漿料100具有實質為2至7的pH值(此後稱為「漿料pH值」)。以下逐一介紹各成分。在其他實施例中，CMP漿料100也可包括其他成分。
CMP漿料100中的研磨粒110，在pH值實質為2至7時帶有負電荷，使得研磨粒110可被帶有正電的金屬氧化物層(例如圖2A所示的氧化鋯)所吸引。因此，研磨粒110和金屬氧化物層之間的碰撞機率增加，並改善CMP製程的效率。在一些實施例中，研磨粒110包括二氧化矽(SiO2)。根據二氧化矽的水溶液等電點，研磨粒110在漿料pH值中帶有負電荷(即具有負的界達電位(zeta potential))。在一些實施例中，二氧化矽可包括二氧化矽膠體、二氧化矽薄膜或 其他任何適合二氧化矽。再者，在其他實施例中，此二氧化矽可為修飾(例如表面修飾)或未修飾。然而，此表面修飾並不改變每個研磨粒的表面在漿料pH值下的電荷狀態。此外，氧化矽為相對較柔軟的粒子，並可避免對層間介電層造成刮傷。
在一些實施例中，研磨粒110更包含氧化鈰(CeO2)、氧化鈦(TiO2)、氧化鋁(Al2O3)、氧化鋯(ZrO2)或其組合。雖然在漿料pH值中，上述氧化鈰、氧化鈦、氧化鋁和氧化鋯具有正的界達電位，但可修飾此些材料的表面，以使其在CMP漿料100中帶負電荷。所述表面修飾可於氧化鈰、氧化鈦、氧化鋁和氧化鋯的研磨粒上塗布一材料(例如二氧化矽)，以使研磨粒在漿料pH值下帶負電。此修飾方法為本技術領域者熟知，此處不另說明。
研磨粒110的粒徑可根據不同的CMP製程需求、預定移除的材料及其類似物等而選擇。越大的粒徑可達到越快的移除速率，但也更可能刮傷層間介電層。另一方面，具有較小粒徑的研磨粒110減少刮傷的風險但移除速率慢。
在一些實施例中，基於CMP漿料100為100重量百分比，研磨粒110的含量實質為0.1重量百分比至4重量百分比。當研磨粒110的含量少於0.1重量百分比時，應用此CMP漿料的CMP製程的移除速率低，且此CMP製程的效率不佳。當研磨粒110的含量大於4重量百分比時，金屬氧化物層相對於層間介電層的選擇性變差。
請繼續參考圖1，CMP漿料100包括路易士鹼120。在一些實施例中，路易士鹼120包括(XaYb)-基團，其中X代表IIIA族元素或前期過渡金屬，Y代表氮族元素、氧族元素或鹵素，a>0且b>0。在一些實施例中，(XaYb)-基團中的a和b的比值實質為0.25至0.5。當此比值未落於實質為0.25至0.5的範圍時，無法改善CMP製程的效率。在一實施例中，a和b的比值實質為0.25至0.4。
在一些實施例中，路易士鹼120可具有如式(I)所示的化學式：M(XaYb) (I)
其中M代表一價陽離子。在一些實施例中，在式(I)中，M可包括NH4 +、K+、Na+或H+。然而，在其他實施例中，也可使用其他一價陽離子。例如：路易士鹼120可包括NH4BF3、HBF4、HBF3、NaBF3、KBCl3、NH4BCl3或其組合。然而，此處所揭露的路易士鹼的例子並非意欲限制本揭露的範圍，可使用任何滿足化學式(I)的路易士鹼。
請參考圖2A和圖2B，其為根據本揭露的一些實施例繪示與CMP漿料的路易士鹼反應之金屬氧化物層的微結構之示意圖。路易士鹼120的(XaYb)-基團可與如圖2A所示的氧化鋯之金屬氧化物層反應，從而形成如圖2B所示之可溶的混合錯合物(例如Zr(ZrOnYm)。此可溶的混合錯合物相對容易被移除，且此可溶的混合錯合物較親水，使得可溶的混合錯合物可良好地分散於水中而不聚集。因此，可藉由CMP漿料100有效地移除過多的金屬氧化物層，並減少對 層間介電層的傷害。此外，由於上述反應僅發生在金屬氧化物層和路易士鹼之間，因此可在CMP製程中，提供金屬氧化物層相對於層間介電層之足夠的選擇性。雖然圖2A和圖2B係以氧化鋯做為金屬氧化物層而繪製，然而也可使用本揭露所提的其他金屬氧化物做為金屬氧化物層。
在一些實施例中，基於CMP漿料100為100重量百分比，路易士鹼120的用量實質為0.01重量百分比至1重量百分比。當路易士鹼120的使用量少於0.01重量百分比，CMP製程的效率降低。當路易士鹼120的用量大於1重量百分比，金屬氧化物層相對於層間介電層的選擇性不足。
請再參考圖1，CMP漿料100包括緩衝溶液130。在一些實施例中，緩衝溶液130可包括磷酸、氫氧化銨、有機酸或上述之組合。在一些實施例中，有機酸包括草酸或檸檬酸。基本上，緩衝溶液維持CMP漿料100為漿料pH值(例如pH2至7)。換言之，當CMP漿料100非處於漿料pH值時，可使用緩衝溶液130調整此pH值。再者，此漿料pH值可改善路易士鹼120的解離度，從而提供CMP製程更佳的效能。
此CMP漿料100可進一步包括濕潤劑或界面活性劑。濕潤劑為同時具有疏水端和親水端的分子結構的化合物。因此，此種材料可減少CMP漿料100的表面張力，並在研磨頭和預定移除或平坦化的材料(例如蝕刻停止硬式罩幕)之間，提供較佳的接觸。
在一些實施例中，本揭露的CMP漿料100排除 氧化劑。所述氧化劑例如為H2O2、HOCl、Fe2(NO3)3、KIO3及其類似物。因為排除使用氧化劑，本揭露的CMP漿料克服氧化劑的活性衰減問題。因此，本揭露的CMP漿料的優點之一在於較長的貯存週期(例如長於2週)。
請參考圖3，其根據本揭露的一些實施例繪示CMP系統的示意圖。如圖3所示，系統300包括平台310、研磨墊320、研磨頭340和漿料輸送裝置350。研磨墊320設置於平台310上，基材330固定於研磨頭340上，且漿料輸送裝置350用以提供CMP漿料360。
平台310為平坦結構，以承載研磨墊320。在一些實施例中，從俯視角度觀之，平台310可為圓形。此外，平台310可設計為沿著中心軸旋轉。研磨墊320可設計為直接壓向預定平坦化之基材330的表面。研磨墊320提供平坦表面，且可由設計用於CMP製程的材料形成研磨墊320。
一般而言，基材330以上下翻轉的方式固定至研磨頭340。在一些實施例中，基材330可更包括設於其上的金屬氧化物層(未繪示)，其中金屬氧化物層接觸研磨墊320。在一些實施例中，使用真空系統，以固定基材330至研磨頭340。例如：可將研磨頭340視為一夾具。研磨頭340可在研磨墊320之表面上縱橫移動，以使基材330對研磨墊320摩擦。此外，在CMP的進行過程中，研磨頭340提供向下作用力370至基材330。
漿料輸送裝置350將CMP漿料360輸送至研磨墊320的表面，因此可將CMP漿料360施予至基材表面。在 一些實施例中，CMP漿料360可為如圖1所示的CMP漿料100。
請參考圖4A至圖4F，其根據本揭露的一些實施例繪示半導體裝置的接觸結構之形成方法的中間製程的剖面圖。此方法包括使用前述CMP漿料的CMP製程。此外，所述CMP製程係使用如圖3所示的系統300進行，但省略如系統300的研磨墊、平台、研磨頭和漿料輸送裝置等元件，以簡化圖式。再者，基材上的金屬氧化物層實際上是以上下翻轉的位向進行平坦化，但為便於說明，圖4A至圖4F之基材與金屬氧化物層以朝上的位向繪示。
如圖4A所示，提供基材410。基材410為大塊矽(bulk silicon)，但也可使用其他常見的材料和結構，如絕緣層上覆矽(silicon on insulator；SOI)或大塊矽鍺上覆矽層。二個虛設閘極堆疊420係形成於基材410上，且間隙壁結構424形成於每個虛設閘極堆疊420的側壁上。每個虛設閘極堆疊420包含介面層421和位於介面層421上的虛設閘極層422。在一些實施例中，虛設閘極層420可由多晶矽所形成。在一些實施例中，介面層421包括氧化矽、氮化矽或氮氧化矽。形成每個虛設閘極堆疊420包括依序沉積介面層421和虛設閘極層422，接著使用罩幕層(未繪示)圖案化介面層421和虛設閘極層422。然後，在形成虛設閘極堆疊420後，形成間隙壁結構424於每個虛設閘極堆疊420的側壁上。在一些實施例中，間隙壁結構424包括氧化物間隙壁層425和氮化物間隙壁層426。例如：氧化物間隙壁層425 係由氧化矽所形成，而氮化物間隙壁層426係由氮化矽所形成。在一些實施例中，可藉由沉積氧化物間隙壁層425於每個虛設閘極堆疊420的側壁上，然後再沉積氮化物間隙壁層426於氧化物間隙壁層425上及每個虛設閘極堆疊420的側壁上方，以形成間隙壁結構424。
接著，請繼續參考圖4A。層間介電層430形成於基材410、虛設閘極堆疊420及間隙壁結構424上。在一些實施例中，進行一般的CMP製程，以移除一部分的層間介電層430，並暴露出虛設閘極堆疊420和間隙壁結構424的頂表面。在一些實施例中，藉由熱氧化製程或可流動化學氣相沉積製程形成層間介電層430。在一些實施例中，層間介電層430可為氧化矽層，其包括矽酸玻璃、烷氧基矽烷化合物(alkoxysilane)、熱氧化物、可流動化學氣相沉積氧化物或上述之組合。例如：所述烷氧基矽烷化合物可為四乙基矽氧烷(tetraethoxysilane；TEOS)、四甲基矽氧烷(tetramethoxysilane；TMOS)或其類似物。在一些實施例中，可藉由植入製程形成摻雜區411於基材410中。
請參考圖4B，移除虛設閘極堆疊420，從而形成複數個溝渠440於層間介電層430中。在一些實施例中，移除氧化物間隙壁層425的一部分，使得氧化物間隙壁層425的頂表面低於氮化物間隙壁層426的頂表面。然後，形成閘極結構450於每個溝渠440中。閘極介電層452先沉積於每個溝渠440的底部和至少一部份的側壁上。然後，金屬閘極層454係形成於每個溝渠440中的閘極介電層452上。 閘極結構450僅形成於一部分的每個溝渠440中，使得閘極介電層452和金屬閘極層454的頂表面低於層間介電層430的頂表面。在一些實施例中，閘極介電層452可由高介電常數材料所形成，所述高介電常數材料包括氧化鉿(HfO2)、氧化矽鉿(HfSiO4)、氮氧化矽鉿(HfSiON)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鋯(ZrO2)、鈦酸鍶(SrTiO3)、氧化矽鋯(ZrSiO4)、氧化鋯鉿(HfZrO4)、鍶鋇鉭(SrBi2Ta2O9；SBT)、鈦鋯酸鉛(PbZrxTi1-xO3；PZT)、鈦酸鋇鍶(BaxSr1-xTiO3；BST)，其中x為0至1。閘極介電層452可由如原子層沉積、化學氣相沉積、物理氣相沉積或濺鍍沉積之沉積製程所形成。在一些實施例中，金屬閘極層454可包括如鋁、鎢、鈷或銅之金屬，且可由原子層沉積、物理氣相沉積、化學氣相沉積或其他沉積製程所形成。在又一實施例中，複數個功函數層(未繪示)可形成於閘極介電層452和金屬閘極層454之間。
請參考圖4C，金屬氧化物層460沉積於每個溝渠440中的閘極結構450及間隙壁結構424，和層間介電層430上。在一些實施例中，金屬氧化物層460可包括二氧化鉿、二氧化鋯或三氧化二釔。在一些實施例中，金屬氧化物層460可由沉積製程所形成。例如：可使用原子層沉積製程、低壓化學氣相沉積製程、常壓化學氣相沉積、電漿加強化學氣相沉積、物理氣相沉積、濺鍍，以及未來發展之沉積製程。在一些例子中，金屬氧化物層460係藉由原子層沉積 形成的氧化鋯。
然後，製備與圖1之CMP漿料100相似的CMP漿料。在一些例子中，此CMP漿料包括以二氧化矽粒子做為研磨粒，並以NaBF3做為路易士鹼，且pH為4至6。在另一些例子中，此CMP漿料包括以二氧化矽粒子做為研磨粒，並以KBF3做為路易士鹼，且pH為4至6。在又一些例子中，此CMP漿料包括以二氧化矽粒子做為研磨粒，並以HBF4做為路易士鹼，且pH為3。
請參考圖4D，對金屬氧化物層460的表面上進行平坦化操作。所述平坦化操作藉由研磨頭340及注射於金屬氧化物層460之表面上的CMP漿料來進行，直至層間介電層430的表面暴露出，以移除金屬氧化物層460的一部分，並將金屬氧化物層460的其他部分用做蝕刻停止硬式罩幕462。在CMP製程中，所述研磨頭340可對金屬氧化物層460的表面施予一向下作用力。在一些實施例中，此向下作用力實質為0.5psi至3psi。在一些實施例中，此向下作用例實質為0.5psi至1psi。當此向下作用力小於0.5psi時，移除金屬氧化物層460之移除速率過慢。另一方面，當此向下作用力大於3psi時，金屬氧化物460相對於層間介電層430的選擇性不足，使得層間介電層430暴露出時受到損害。
實際上，在CMP製程中，CMP漿料係輸送至研磨墊320上(如圖3所示)，然後CMP漿料可被施予至金屬氧化物層460的表面上。在一些實施例中，CMP漿料的施予速率可實質為每分鐘100ml至每分鐘500ml，以達到適當的 金屬氧化物層460之移除速率。如圖1、圖2A和圖2B所述，金屬氧化物層460可與CMP漿料中的路易士鹼反應，以形成可溶的錯合物，且CMP漿料的pH值增加研磨粒和金屬氧化物層460之間的碰撞。因此，在CMP製程中可輕易移除金屬氧化物層460。在一些實施例中，所述平坦化操作具有金屬氧化物層460相對於層間介電層430的高選擇性，且此選擇性實質為大於15。再者，在此平坦化操作的過程中，當層間介電層430暴露出時，研磨粒和層間介電層430之間會產生斥力。此斥力可進一步保護層間介電層430免於在CMP製程中受到損害。在一些實施例中，此半導體裝置的晶粒內損失可小於5nm，且在CMP製程進行後，此半導體裝置的CMP凹陷可小於1nm。
然後，如圖4E所示，使用蝕刻停止硬式罩幕462保護下方的間隙壁結構(氧化物間隙壁層425)和閘極結構450，並蝕刻層間介電層430，從而形成接觸孔470於閘極結構450之間。在一些實施例中，每個接觸孔470具有高深寬比(例如大於7)。接著，如圖4F所示，以導電材料480填入接觸孔470中。在一些實施例中，導電材料可包括如鎢、鎢基合金、銅、銅基合金、金、金合金、銀、銀合金及其類似物等金屬。在一些實施例中，導電材料480可形成接觸結構。
請參考圖5，其繪示在CMP製程中施予不同之CMP漿液時，二氧化鋯相對於四乙基矽氧烷的選擇性之長條圖。圖5之實施例1-3和比較例1係使用與圖4A至圖4F相 似的製程進行，其中層間介電層430係由四乙基矽氧烷所形成，且金屬氧化物層460係由原子層沉積的二氧化鋯所形成。實施例1-3和比較例1的CMP漿料的具體成份悉如下表1所示。
如圖5所示，使用實施例1至3之CMP漿料的CMP製程，提供二氧化鋯相對於四乙基矽氧烷的高選擇性(例如二氧化鋯與四乙基矽氧烷之移除速率的比值大於15.8)，其中實施例1至3之CMP漿料具有前述之漿料pH值，並包括路易士鹼和研磨粒。另一方面，使用不含路易士鹼的比較例1之CMP漿料的CMP製程，無法提供二氧化鋯相對於四乙基矽氧烷之間足夠的選擇性(例如選擇性僅1.7)。再者，實施例1至3的二氧化鋯的移除速率，快於比較例1的二氧化鋯的移除速率。因此，本揭露的CMP漿料同時改善CMP製程的選擇性及移除速率。
請參考圖6，其繪示在使用不同CMP漿料的CMP製程中改變不同向下作用力時，二氧化鋯相對於四乙基矽氧烷的選擇性之分佈圖。實施例4的趨勢線610係從使用包括HBF4做為路易士鹼及1wt.% SiO2做為研磨粒的pH值為3之CMP漿料的CMP製程所得。比較例2的趨勢線 620係從使用包括1wt.% SiO2做為研磨粒的pH值為3之CMP漿料的CMP製程所得，其中比較例2的CMP漿料缺少路易士鹼。如圖6所示，使用實施例4的CMP漿料的CMP製程之二氧化鋯相對於四乙基矽氧烷的選擇性較高，且此選擇性隨向下作用力的增加而減少。然而，使用比較例2的CMP漿料的CMP製程，無論向下作用力低或高，其選擇性都不足。
請參考圖4A至圖4F以及圖7，其中圖7為根據本揭露的一些實施例所述之半導體裝置的製造方法700的流程圖。在操作710中，提供一基材410，此基材410上形成有氧化矽層(例如層間介電層430)和金屬氧化物層460，如圖4A至圖4C所示。在操作720中，製備CMP漿料。在操作730中，對金屬氧化物層460之表面進行平坦化操作。此平坦化操作係藉由研磨頭及注射於金屬氧化物層460之表面上的CMP漿料來進行，直至氧化矽層430之表面暴露出，如圖4D所示。此方法更包含移除層間介電層430，以形成接觸孔470，以及以導電材料480填入接觸孔470中，如圖4E和圖4F所示。
請參考圖4A至圖4F及圖8A和圖8B，其中圖8A和圖8B為根據本揭露的一些實施例所述之半導體裝置的製造方法800的流程圖。在操作810中，提供形成有層間介電層430於其上的基材410。在操作812中，形成複數個閘極結構450和複數個間隙壁結構424於層間介電層430中，如圖4A和圖4B所示。在操作814中，金屬氧化物層460沉積 於閘極結構450、間隙壁結構424和層間介電層430上，如圖4C所示。在操作816中，製備CMP漿料。在操作818中，對金屬氧化物層460的表面進行平坦化操作。此平坦化操作係藉由研磨頭及注射於金屬氧化物層460之表面上的CMP漿料進行，直至層間介電層430之表面暴露出，使得金屬氧化物層460的一部份被移除，且金屬氧化物層460之其他部分係做為蝕刻停止硬式罩幕462，如圖4D所示。在操作820中，使用蝕刻停止硬式罩幕462蝕刻層間介電層430，以保護下方的閘極結構450，從而形成至少一接觸孔470，如圖4E所示。在操作822中，以導電材料480填入至少一個接觸孔470中，如圖4F所示。
請參考圖4A至圖4F及圖9A和圖9B，其中圖9A和圖9B為根據本揭露的一些實施例所述之半導體裝置的製造方法900的流程圖。在操作910中，提供基材410。在操作912中，二個虛設閘極堆疊420係形成於基材410上。在操作914中，間隙壁結構424形成於虛設閘極堆疊420的每一者的側壁上。在操作916中，層間介電層430形成於基材410上與虛設閘極堆疊420之間，如圖4A所示。在操作918中，移除虛設閘極堆疊420，以形成複數個溝渠440於層間介電層430中。在操作920中，閘集結構450係形成於每個溝渠440的一部份中，如圖4B所示。在操作922中，金屬氧化物層460沉積於每個溝渠440中的閘極結構450、間隙壁結構424和層間介電層430上。在操作924中，製備CMP漿料。在操作926中，對金屬氧化物層460的表面進行平坦化 操作。此平坦化操作係藉由研磨頭及注射於金屬氧化物層460之表面上的CMP漿料進行，直至層間介電層430之表面暴露出，以移除金屬氧化物層460的一部份，並將金屬氧化物層460之其他部分做為蝕刻停止硬式罩幕462，如圖4D所示。在操作928中，使用蝕刻停止硬式罩幕462蝕刻層間介電層430，以保護下方的閘極結構450，從而形成至少一接觸孔470，如圖4E所示。在操作430中，以導電材料480填入至少一接觸孔470中，如圖4F所示。
本揭露提供半導體裝置的製造方法，其中此方法包括使用CMP漿料的CMP製程。此CMP漿料包含在漿料pH值帶負電荷的研磨粒、路易士鹼以及緩衝溶液。施予此CMP漿料的CMP製程係以低向下作用力來移除金屬氧化物層，致使金屬氧化物層相對於氧化矽層的較高選擇性，且氧化矽層較低的刮傷風險。再者，相較於不含路易士鹼的CMP漿料，使用具有路易士鹼的CMP漿料可進一步增加金屬氧化物層的移除速率。
根據本發明的一些實施例，本揭露公開一種方法。此方法包括提供一基材，此基材上形成有氧化矽層和金屬氧化物層，其中金屬氧化物層覆蓋氧化矽層。此方法更包括製備CMP漿料。所述CMP漿料包括帶有負電荷的複數個研磨粒、包含(XaYb)-基團的路易士鹼和緩衝溶液。X代表IIIA族元素或前期過渡金屬，Y代表氮族元素、氧族元素或鹵素，a>0且b>0。所述CMP漿料具有實質為2至7的pH值。此方法更包括對金屬氧化物層之表面進行平坦化操作。此平 坦化操作係藉由研磨頭及注射於金屬氧化物層之表面上的CMP漿料進行，直至氧化矽層之表面暴露出。此平坦化操作具有金屬氧化物層相對於氧化矽層的高選擇性，且研磨頭對金屬氧化物層之表面施予一下作用力。
在本揭露的一些實施例中，金屬氧化物層係由二氧化鉿(HfO2)、二氧化鋯(ZrO2)或三氧化二釔(Y2O3)所形成，且研磨粒係由二氧化矽(SiO2)所形成。
在本揭露的一些實施例中，研磨粒更包含氧化鈰(CeO2)、氧化鈦(TiO2)、氧化鋁(Al2O3)、氧化鋯(ZrO2)或其組合，其中氧化鈰、氧化鈦、氧化鋁和氧化鋯之表面係被修飾，以在CMP漿料中帶有負電荷。
在本揭露的一些實施例中，製備CMP漿料的操作係使用(XaYb)-基團來進行，其中a和b的比值實質為0.25至0.4。
在本揭露的一些實施例中，以研磨頭平坦化金屬氧化物層的操作係施予實質為0.5psi至3psi的向下作用力。
在本揭露的一些實施例中，基於CMP漿料為100重量百分比，製備CMP漿料的操作係使用用量實質為0.1重量百分比至4重量百分比的研磨粒，以及用量實質為0.01重量百分比至1重量百分比的路易士鹼來進行。
在本揭露的一些實施例中，平坦化操作在金屬氧化物層和氧化矽層之間的選擇性實質為大於15。
在本揭露的一些實施例中，製備CMP漿料的操 作係使用包含NH4BF3、HBF4、HBF3、NaBF3、KBCl3、NH4BCl3或其組合的路易士鹼來進行。
在本揭露的一些實施例中，製備CMP漿料的操作係使用包含磷酸、氫氧化銨、有機酸或上述之組合的緩衝溶液來進行，且上述有機酸包含草酸或檸檬酸。
在本揭露的一些實施例中，此方法更包含藉由熱氧化製程或可流動化學氣相沉積製程，形成所述氧化矽層，其中所述氧化矽層包含未摻雜之矽酸玻璃、烷氧基矽烷化合物、熱氧化物、可流動化學氣相沉積氧化物或上述之組合。
在本揭露的一些實施例中，於所述平坦化操作中，當氧化矽層暴露出時，研磨粒和氧化矽層之間產生斥力。
根據一些實施例，本揭露公開一種方法。在此方法中，首先提供一基材，此基材上形成有層間介電層。然後，複數個閘極結構和複數個間隙壁結構形成於上述層間介電層中。此些間隙壁結構分別外圍地包圍閘極結構。接著，金屬氧化物層沉積於閘極結構、間隙壁結構和層間介電層上。所述金屬氧化物層包含二氧化鉿、二氧化鋯或三氧化二釔。然後，製備CMP漿料。所述CMP漿料包括複數個研磨粒、路易士鹼和緩衝溶液。在CMP漿料中，此些研磨粒帶有負電荷。所述路易士鹼包含(XaYb)-基團，其中X代表IIIA族元素或前期過渡金屬，Y代表氮族元素、氧族元素或鹵素，a>0且b>0。所述CMP漿料具有實質為2至7的pH值。接下來，對所述金屬氧化物層之表面進行平坦化操作，此平 坦化操作係藉由研磨頭及注射於金屬氧化物層之表面上的CMP漿料進行，直至層間介電層之表面暴露出，以移除金屬氧化物層的一部份，並將金屬氧化物層之其他部分做為蝕刻停止硬式罩幕。所述研磨頭對金屬氧化物層之表面施予向下作用力。然後，使用蝕刻停止硬式罩幕蝕刻層間介電層，以保護下方的閘極結構，從而形成至少一接觸孔。之後，以導電材料填入至少一接觸孔中。
在本揭露的一些實施例中，平坦化操作具有金屬氧化物層相對於層間介電層的高選擇性，且此高選擇性實質為大於15。
在本揭露的一些實施例中，進行平坦化操作係使用研磨頭施予實質為0.5psi至3psi的向下作用力。
在本揭露的一些實施例中，沉積金屬氧化物層的操作係藉由原子層沉積製程進行。
在本揭露的一些實施例中，形成層間介電層的操作包含熱氧化製程或可流動化學氣相沉積製程，且層間介電層包含未摻雜之矽酸玻璃、烷氧基矽烷化合物、熱氧化物、可流動化學氣相沉積氧化物或上述之組合。
在本揭露的一些實施例中，路易士酸包含NH4BF3、HBF4、HBF3、NaBF3、KBCl3、NH4BCl3或其組合，且研磨粒係由二氧化矽所形成。
根據一些實施例，本揭露公開一種方法。在此方法中，首先提供一基材。然後，形成二個虛設閘極堆疊於所述基材上。接下來，形成間隙壁結構於所述虛設閘極堆疊 的每一者的側壁上。之後，形成層間介電層於基材上與虛設閘極堆疊之間。接著，移除所述虛設閘極堆疊，以形成複數個溝渠於層間介電層中。閘極結構係形成於每個溝渠的一部分中，其中閘極結構的頂表面低於間隙壁結構之頂表面。沉積金屬氧化物層於溝渠之每一者中的閘極結構、間隙壁結構和層間介電層上。金屬氧化物層包含二氧化鉿、二氧化鋯或三氧化二釔。然後，製備CMP漿料。所述CMP漿料包括帶有負電荷的複數個二氧化矽粒子、路易士鹼和緩衝溶液。所述路易士鹼包含NH4BF3、HBF4、HBF3、NaBF3、KBCl3、NH4BCl3或其組合。所述緩衝溶液包含磷酸、氫氧化銨、有機酸或上述之組合。此CMP漿料具有實質為2至7的pH值。然後，對金屬氧化物層之表面進行平坦化操作。此平坦化操作係藉由研磨頭及注射於金屬氧化物層之表面上的CMP漿料進行，直至層間介電層暴露出，以移除該金屬氧化物層的一部份，並將金屬氧化物層之其他部分做為蝕刻停止硬式罩幕。所述研磨頭對金屬氧化物層之表面施予向下作用力。接著，使用蝕刻停止硬式罩幕蝕刻層間介電層，以保護下方的間隙壁結構和閘極結構，從而形成至少一接觸孔。接下來，以導電材料填入所述至少一接觸孔中。
在本揭露的一些實施例中，形成所述間隙壁結構的操作包含沉積氧化物間隙壁層於虛設閘極堆疊的每一者之側壁上，以及沉積氮化物間隙壁層於氧化物間隙壁層上及虛設閘極堆疊的每一者之側壁上方。
在本揭露的一些實施例中，在移除虛設閘極堆 疊的操作與形成閘極結構的操作之間，此方法更包含移除一部份的氧化物間隙壁層，以形成具有頂表面低於氮化物間隙壁層之頂表面的氧化物間隙壁層。
前述內容概述多個實施例之特徵，以使於本技術領域具有通常知識者可進一步了解本揭露之態樣。本技術領域具通常知識者應可輕易利用本揭露作為基礎，設計或潤飾其他製程及結構，藉以執行此處所描述之實施例的相同的目的及/或達到相同的優點。本技術領域具有通常知識者亦應可了解，上述相等的結構並未脫離本揭露之精神和範圍，且在不脫離本揭露之精神及範圍下，其可經潤飾、取代或替換。

Claims (10)

  1. 一種半導體裝置的製造方法，包含：提供一基材，該基材上形成有氧化矽層和金屬氧化物層，其中該金屬氧化物層覆蓋該氧化矽層；製備一化學機械平坦化(chemical mechanical planarization；CMP)漿料，其中該CMP漿料包含：複數個研磨粒，其帶有負電荷；一路易士鹼，包含(X aY b) -基團，其中X代表IIIA族元素或前期過渡金屬，Y代表氮族元素、氧族元素或鹵素，a>0且b>0；以及一緩衝溶液，其中該CMP漿料具有實質為2至7的pH值；對該金屬氧化物層之一表面進行一平坦化操作，該平坦化操作係藉由一研磨頭及注射於該金屬氧化物層之該表面上的該CMP漿料來進行，直至該氧化矽層之一表面暴露出，其中該平坦化操作具有該金屬氧化物層相對於該氧化矽層的高選擇性，且該研磨頭對該金屬氧化物層之該表面施予一向下作用力。
  2. 如申請專利範圍第1項所述的半導體裝置的製造方法，其中該金屬氧化物層係由二氧化鉿(HfO 2)、二氧化鋯(ZrO 2)或三氧化二釔(Y 2O 3)所形成，該些研磨粒係由二氧化矽(SiO 2)、氧化鈰(CeO 2)、氧化鈦(TiO 2)、氧化鋁(Al 2O 3)、氧化鋯(ZrO 2)或其組合所形成，且該氧化鈰、該氧化鈦、該氧化鋁和該氧化鋯之表面係被修飾，以 在該CMP漿料中帶有負電荷。
  3. 如申請專利範圍第1項所述的半導體裝置的製造方法，其中製備該CMP漿料的操作係使用(X aY b) -基團來進行，其中a和b的比值實質為0.25至0.4；或該方法更包含藉由熱氧化製程或可流動化學氣相沉積製程形成該氧化矽層，其中該氧化矽層包含未摻雜之矽酸玻璃、烷氧基矽烷化合物、熱氧化物、可流動化學氣相沉積氧化物或上述之組合。
  4. 如申請專利範圍第1項所述的半導體裝置的製造方法，其中以該研磨頭平坦化該金屬氧化物層的操作係施予實質為0.5psi至3psi的該向下作用力；該平坦化操作在該金屬氧化物層和該氧化矽層之間的該選擇性實質為大於15；及/或於該平坦化操作中，當該氧化矽層暴露出時，該些研磨粒和該氧化矽層之間產生一斥力。
  5. 如申請專利範圍第1項所述的半導體裝置的製造方法，其中基於該CMP漿料為100重量百分比，製備該CMP漿料的操作係使用含量實質為0.1重量百分比至4重量百分比的該些研磨粒，以及含量實質為0.01重量百分比至1重量百分比的該路易士鹼來進行，該路易士鹼包含NH 4BF 3、HBF 4、HBF 3、NaBF 3、KBCl 3、NH 4BCl 3或其組合，且該緩衝溶液包含磷酸、氫氧化銨、 有機酸或上述之組合。
  6. 一種半導體裝置的製造方法，包含：提供一基材，該基材上形成有一層間介電層；形成複數個閘極結構和複數個間隙壁結構於該層間介電層中，其中該些間隙壁結構分別外圍地包圍該些閘極結構；沉積一金屬氧化物層於該些閘極結構、該些間隙壁結構和該層間介電層上，其中該金屬氧化物層包含二氧化鉿、二氧化鋯或三氧化二釔；製備一CMP漿料，其中該CMP漿料包含：複數個研磨粒，其帶有負電荷；一路易士鹼，包含(X aY b) -基團，其中X代表IIIA族元素或前期過渡金屬，Y代表氮族元素、氧族元素或鹵素，a>0且b>0；以及一緩衝溶液，其中該CMP漿料具有實質為2至7的pH值；對該金屬氧化物層之一表面進行一平坦化操作，該平坦化操作係藉由一研磨頭及注射於該金屬氧化物層之該表面上的該CMP漿料來進行，直至該層間介電層之一表面暴露出，以移除該金屬氧化物層的一部份，且該金屬氧化物層之其他部分係做為一蝕刻停止硬式罩幕，其中該研磨頭對該金屬氧化物層之該表面施予一向下作用力；以及使用該蝕刻停止硬式罩幕蝕刻該層間介電層，以保護下方的該些閘極結構，從而形成至少一接觸孔；以及 以一導電材料填入該至少一接觸孔中。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中，形成該層間介電層的操作包含熱氧化製程或可流動化學氣相沉積製程，且該層間介電層包含未摻雜之矽酸玻璃、烷氧基矽烷化合物、熱氧化物、可流動化學氣相沉積氧化物或上述之組合；沉積該金屬氧化物層的操作係藉由原子層沉積製程進行；及/或進行該平坦化操作係使用該研磨頭施予實質為0.5psi至3psi的該向下作用力，其中該平坦化操作具有該金屬氧化物層相對於該層間介電層的一高選擇性，且該高選擇性實質為大於15。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該路易士酸包含NH 4BF 3、HBF 4、HBF 3、NaBF 3、KBCl 3、NH 4BCl 3或其組合，且該些研磨粒係由二氧化矽所形成。
  9. 一種半導體裝置的製造方法，包含：提供一基材；形成二個虛設閘極堆疊於該基材上；形成一間隙壁結構於該些虛設閘極堆疊的每一者的一側壁上；形成一層間介電層於該基材上與該些虛設閘極堆疊之 間；移除該些虛設閘極堆疊，以形成複數個溝渠於該層間介電層中；形成一閘極結構於該些溝渠之每一者的一部份中，其中該閘極結構的一頂表面低於該間隙壁結構之一頂表面；沉積一金屬氧化物層於該些溝渠之每一者中的該閘極結構、該間隙壁結構和該層間介電層上，其中該金屬氧化物層包含二氧化鉿、二氧化鋯或三氧化二釔；製備一CMP漿料，該CMP漿料包含：複數個二氧化矽粒子，其帶有負電荷；一路易士鹼，包含NH 4BF 3、HBF 4、HBF 3、NaBF 3、KBCl 3、NH 4BCl 3或其組合；以及一緩衝溶液，包含磷酸、氫氧化銨、有機酸或上述之組合，且該CMP漿料具有實質為2至7的pH值；對該金屬氧化物層之一表面進行一平坦化操作，該平坦化操作係藉由一研磨頭及注射於該金屬氧化物層之該表面上的該CMP漿料來進行，直至該層間介電層暴露出，以移除該金屬氧化物層的一部份，且該金屬氧化物層之其他部分係做為一蝕刻停止硬式罩幕，其中該研磨頭對該金屬氧化物層之該表面施予一向下作用力；以及使用該蝕刻停止硬式罩幕蝕刻該層間介電層，以保護下方的該間隙壁結構和該閘極結構，從而形成至少一接觸孔；以及以一導電材料填入該至少一接觸孔中。
  10. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中形成該間隙壁結構的操作包含：沉積氧化物間隙壁層於該些虛設閘極堆疊的每一者之該側壁上；以及沉積氮化物間隙壁層於該氧化物間隙壁層上及該些虛設閘極堆疊的每一者之該側壁上方，且在移除該些虛設閘極堆疊的操作與形成該閘極結構的操作之間，該方法更包含移除一部份的該氧化物間隙壁層，以形成具有一頂表面低於該氮化物間隙壁層之一頂表面的該氧化物間隙壁層。
TW107116668A 2017-11-30 2018-05-16 半導體裝置的製造方法 TWI693279B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762593144P 2017-11-30 2017-11-30
US62/593,144 2017-11-30
US15/907,030 2018-02-27
US15/907,030 US10269579B1 (en) 2017-11-30 2018-02-27 Method of manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
TW201927991A true TW201927991A (zh) 2019-07-16
TWI693279B TWI693279B (zh) 2020-05-11

Family

ID=66174882

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107116668A TWI693279B (zh) 2017-11-30 2018-05-16 半導體裝置的製造方法

Country Status (3)

Country Link
US (1) US10269579B1 (zh)
CN (1) CN109860038B (zh)
TW (1) TWI693279B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117637460A (zh) * 2022-08-10 2024-03-01 长鑫存储技术有限公司 一种半导体结构及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004101222A2 (en) * 2003-05-12 2004-11-25 Advanced Technology Materials, Inc. Chemical mechanical polishing compositions for step-ii copper liner and other associated materials and method of using same
KR100743457B1 (ko) * 2005-08-23 2007-07-30 한화석유화학 주식회사 반도체 얕은 트렌치소자 연마용 산화세륨 초미립자 및 이의슬러리 제조방법
US9287138B2 (en) * 2012-09-27 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET low resistivity contact formation method
CN103146307B (zh) * 2013-03-28 2014-12-10 天津理工大学 一种化学机械抛光用纳米抛光液
US10685873B2 (en) * 2016-06-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer for semiconductor devices

Also Published As

Publication number Publication date
CN109860038A (zh) 2019-06-07
TWI693279B (zh) 2020-05-11
CN109860038B (zh) 2021-05-25
US10269579B1 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
US6533832B2 (en) Chemical mechanical polishing slurry and method for using same
US7718535B2 (en) Slurry compositions and CMP methods using the same
TWI519635B (zh) 磨料顆粒、拋光漿料和使用其的半導體裝置的製造方法
JP4452009B2 (ja) 化学機械的研磨方法
US7314578B2 (en) Slurry compositions and CMP methods using the same
US7112123B2 (en) Chemical-mechanical polishing (CMP) slurry containing clay and CeO2 abrasive particles and method of planarizing surfaces
KR102463863B1 (ko) 연마용 조성물 및 이를 이용한 반도체 장치의 제조 방법
TW200524996A (en) Periodic acid compositions for polishing ruthenium/high K substrates
KR102422952B1 (ko) 금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법
US20130078784A1 (en) Cmp slurry and method for manufacturing semiconductor device
US20130045598A1 (en) Method for chemical mechanical polishing tungsten
US8334190B2 (en) Single step CMP for polishing three or more layer film stacks
CN108109941A (zh) 清洗组合物、清洗装置以及制造半导体器件的方法
US20060261041A1 (en) Method for manufacturing metal line contact plug of semiconductor device
US6746314B2 (en) Nitride CMP slurry having selectivity to nitride
US20040203252A1 (en) CMP slurry for nitride and CMP method using the same
TWI693279B (zh) 半導體裝置的製造方法
US20030166338A1 (en) CMP slurry for metal and method for manufacturing metal line contact plug of semiconductor device using the same
CN112480824A (zh) 研磨用组合物、研磨方法及半导体基板的制造方法
US10741409B2 (en) Method of manufacturing a semiconductor device
KR101210125B1 (ko) 절연막 연마 슬러리 조성물 및 이를 사용한 반도체 소자 제조방법
US20230064918A1 (en) Slurry composition, semiconductor structure and method for forming the same
US20040147123A1 (en) Chemical mechanical polishing slurry for ruthenium titanium nitride and polishing process using the same
KR102544607B1 (ko) 화학적 기계적 연마 슬러리 조성물 및 이를 이용한 반도체 소자의 제조방법
KR101279970B1 (ko) 금속 배선 연마용 ｃｍｐ 슬러리 조성물