TW201923841A - 半導體結構的形成方法 - Google Patents

半導體結構的形成方法 Download PDF

Info

Publication number
TW201923841A
TW201923841A TW107131323A TW107131323A TW201923841A TW 201923841 A TW201923841 A TW 201923841A TW 107131323 A TW107131323 A TW 107131323A TW 107131323 A TW107131323 A TW 107131323A TW 201923841 A TW201923841 A TW 201923841A
Authority
TW
Taiwan
Prior art keywords
fin
spacer
epitaxial
layer
silicon
Prior art date
Application number
TW107131323A
Other languages
English (en)
Inventor
沙哈吉Ｂ 摩爾
李承翰
張世杰
楊懷德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201923841A publication Critical patent/TW201923841A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明實施例說明形成矽鍺源極/汲極磊晶堆疊的方法，其硼摻雜輪廓與鍺濃度可誘發外部應力至完全應變的矽鍺通道。此方法包含形成一或多個閘極結構於鰭狀物上，其中鰭狀物包括鰭狀物高度、第一側壁、以及與第一側壁對向的第二側壁。方法亦包括形成第一間隔物於鰭狀物的第一側壁上，並形成第二間隔物於鰭狀物的第二側壁上；蝕刻鰭狀物以降低閘極結構之間的鰭狀物高度；以及蝕刻閘極結構之間的第一間隔物與第二間隔物，使蝕刻後的第一間隔物比蝕刻後的第二間隔物短，且蝕刻後的第一間隔物與蝕刻後的第二間隔物比蝕刻後的鰭狀物短。方法更包括形成磊晶堆疊於閘極結構之間的蝕刻後之鰭狀物上。

Description

半導體結構的形成方法
本發明實施例關於矽鍺源極/汲極磊晶堆疊的例示性製作方法。
在半導體裝置如互補式金氧半裝置中，完全應變通道可改良載子移動率並降低通道電阻。此外，改良載子移動率可增加應變誘發驅動電流，其可用於通道長度縮小的互補式金氧半裝置。
本發明一實施例提供之半導體結構的形成方法，包括：形成一或多個閘極結構於鰭狀物上，其中鰭狀物包括鰭狀物高度、第一側壁、以及與第一側壁對向的第二側壁；形成第一間隔物於鰭狀物的第一側壁上，並形成第二間隔物於鰭狀物的第二側壁上；蝕刻鰭狀物以降低閘極結構之間的鰭狀物高度；蝕刻閘極結構之間的第一間隔物與第二間隔物，使蝕刻後的第一間隔物比蝕刻後的第二間隔物短，且蝕刻後的第一間隔物與蝕刻後的第二間隔物比蝕刻後的鰭狀物短；以及形成磊晶堆疊於閘極結構之間的蝕刻後之鰭狀物上。
A‧‧‧凹陷量
B、B’‧‧‧部份
C、C’‧‧‧側壁高度
D、H‧‧‧高度
100‧‧‧製作方法
110、120、130、140、150、160‧‧‧步驟
200‧‧‧鰭狀物
210‧‧‧矽鍺應變材料
220‧‧‧矽層
230‧‧‧n型矽區
240‧‧‧介電層
250‧‧‧襯墊層
300‧‧‧閘極結構
400‧‧‧矽蓋層
410‧‧‧閘極氧化物
500‧‧‧多晶矽層
510‧‧‧氮化矽層
520‧‧‧氧化物層
600‧‧‧間隔物
600A‧‧‧第一間隔物
600B‧‧‧第二間隔物
610‧‧‧第三間隔物
700‧‧‧鰭狀物凹陷區
710、920‧‧‧虛線
720‧‧‧線段
1100、1200‧‧‧矽鍺源極/汲極磊晶堆疊
1110‧‧‧第一磊晶子層
1120‧‧‧第二磊晶子層
1130‧‧‧第三磊晶子層
圖1係一些實施例中，用於形成具有一或多個磊晶層之矽鍺源極/汲極磊晶堆疊之例示性製作方法的流程圖。
圖2係一些實施例中，基板上的完全應變鰭狀物之剖視圖。
圖3係一些實施例中，多個鰭狀物上的多個閘極結構之上視圖。
圖4係一些實施例中，在形成矽蓋層與其上的閘極氧化物之後，基板上的完全應變鰭狀物之剖視圖。
圖5係一些實施例中，在形成多晶矽層之後，基板上的完全應變鰭狀物之剖視圖。
圖6係一些實施例中，在沉積間隔物堆疊之後，鰭狀物上的圖案化閘極結構之剖視圖。
圖7係一些實施例中，在形成鰭狀物凹陷區於圖案化閘極結構之間之後，鰭狀物上的圖案化閘極結構的剖視圖。
圖8係一些實施例中，在形成多個鰭狀物凹陷區於相鄰的閘極結構之間之後，閘極結構與鰭狀物的上視圖。
圖9係一些實施例中，具有第一型裝置的晶片之區域中的例示性鰭狀物凹陷區之剖視圖。
圖10係一些實施例中，具有第二型裝置的晶片之區域中的例示性鰭狀物凹陷區之剖視圖。
圖11係一些實施例中，成長於具有第一型裝置的晶片之區域中的例示性矽鍺源極/汲極磊晶堆疊之剖視圖。
圖12係一些實施例中，成長於具有第二型裝置的晶片之區域中的例示性矽鍺源極/汲極磊晶堆疊之剖視圖。
圖13係一些實施例中，在形成圖案化閘極結構之間合併的源極/汲極區之後，鰭狀物上的圖案化閘極結構之剖視圖。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的例子係用以簡化本發明而非侷限本發明。舉例來說，形成第一結構於第二結構上的敘述包含兩者直接接觸，或兩者之間隔有其他額外結構而非直接接觸。此外，本發明之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
鰭狀場效電晶體的種類之一為金氧半場效電晶體。金氧半場效電晶體可為形成於基板(如半導體晶圓)的平坦表面之中或之上的平面結構。金氧半場效電晶體亦可為具有半導體材料之三維及垂直取向的結構，其可稱作鰭狀物。用語「鰭狀場效電晶體」指的是形成於半導體(如矽)鰭狀物上的場效電晶體，其垂直方向相對於晶圓的平坦表面。
此處所述的磊晶層指的是結晶材料的層狀物或結構。類似地，此處所述的磊晶成長，指的是成長結晶材料的層 狀物或結構之製程。磊晶成長材料可摻雜或未摻雜。
此處所述的用語「實質上」指的是給定值可依半導體裝置相關的特定技術節點變化。舉例來說，用語「實質上」所指的數值可為給定值的±5%，端視特定的技術節點而定。
此處所述的用語「約」指的是給定值可依半導體裝置相關的特定技術節點變化。舉例來說，用語「約」所指的數值可為給定值的±5%至±30%之間(比如給定值的±5%、±10%、±20%、或±30%)，端視特定的技術節點而定。
此處所述的用語「垂直」指的是名義上垂直於基板表面。
完全應變通道可改善電晶體的載子移動率，並降低其通道電阻。此外，改良載子移動率可增進應變誘發的驅動電流，以用於通道長度縮小的電晶體。用於p型場效電晶體與n型場效電晶體的應變通道材料可不同。舉例來說(但不限於此)，採用完全應變之摻雜碳的矽通道可增進n型場效電晶體中的電子移動率，而採用完全應變之矽鍺通道可增進p型場效電晶體中的電洞移動率。完全應變磊晶通道可衍生自形成於鰭狀物頂部上的磊晶層。完全應變通道的形成製程具有挑戰性，其需要多個製作步驟如圖案化、預清潔、退火、磊晶成長製程、與類似步驟。
完全應變通道的固有應力可能無法免於鬆馳。舉例來說，在中段製程或後段製程的製作步驟中，完全應變磊晶通道可能鬆馳。此外，在一長列電晶體末端的電晶體可能因缺乏相鄰的電晶體而產生應力鬆馳。若完全應變磊晶通道的應力 鬆馳，將降低載子移動率。
此處所述的實施例關於矽鍺源極/汲極磊晶堆疊的例示性製作方法，其可誘發外部應力至所需裝置上的個別矽鍺完全應變通道。矽鍺源極/汲極磊晶堆疊可包含三個或更多具有不同硼摻質與鍺濃度的子層。矽鍺源極/汲極磊晶層依據其硼摻質輪廓與鍺濃度，可誘發外部應力至完全應變的矽鍺通道。在一些實施例中，外部應力可補償完全應變矽鍺通道中可能的應力損失。此處所述的實施例中，矽鍺源極/汲極磊晶層可具有漸變的應力。舉例來說，誘發至完全應變矽鍺通道區的應力，在通道的上側部份高於在通道的下側部份。
圖1係例示性的製作方法100之流程圖。製作方法100說明具有一或多個磊晶層的矽鍺源極/汲極磊晶堆疊的形成方法。這些矽鍺源極/汲極磊晶堆疊可沿著完全應變通道區的高度，誘發應力梯度至完全應變通道區。在一些實施例中，例示性的製作方法100可提供一或多個具有不同硼摻質輪廓、鍺濃度、與形狀的磊晶層矽鍺源極/汲極磊晶堆疊。在例示性的製作方法100之一或多個步驟之間可進行其他步驟，但省略其他步驟的內容以清楚說明。例示性的製作方法100並不限於下述步驟，而可包含額外步驟。用以說明例示性的製作方法100之圖式僅用於舉例而未依比例繪示。此外，圖式並未反映結構或膜狀物的實際幾何形狀。為說明目的，可刻意增大一些結構、膜狀物、或尺寸。
例示性的製作方法100一開始進行步驟110，以提供完全應變材料組成的鰭狀物於基板上。以圖2為例，鰭狀物 200的組成可為矽鍺應變材料210。鰭狀物200亦可包含磊晶成長的矽層220組成的中間部份於n型矽區230上。在一些實施例中，介電層240形成於鰭狀物200之間，因此矽鍺應變材料210凸起高於介電層240。在一些實施例中，襯墊層250覆蓋鰭狀物200的底部。在一些實施例中，襯墊層250可提供結構支撐至鰭狀物200。舉例說明(但不限於此)，襯墊層250的組成可為氮化矽、矽、或另一合適材料。在一些實施例中，每一鰭狀物200的高度H(自矽層220的頂部至矽鍺應變材料210的尖端)可介於約30nm至約90nm之間，比如60nm。換言之，矽鍺應變材料210的高度為鰭狀物200的高度H。在一些實施例中，矽鍺應變材料210的整個高度(沿著z方向)的鍺濃度可為定值，其可介於約20原子%至約40原子%之間。在一些實施例中，矽鍺應變材料210可包含頂子層與底子層，頂子層的鍺濃度梯度自0至約5原子%，而底子層的固定鍺濃度介於約20原子%至約40原子%之間。頂子層的厚度可為約25nm，而底子層的厚度可介於約5nm至約65nm之間。上述鍺濃度僅用以舉例說明而非侷限本發明實施例。因此可能具有不同的鍺濃度。
在圖2中，沿著y方向(即沿著鰭狀物200的寬度)顯示鰭狀物200。圖2中的鰭狀物200其長度沿著x方向，即延伸至紙面中。在一些實施例中，n型區230可形成於基板(未圖示於圖2中)的頂部中。在一些實施例中，基板的組成可為矽或(i)另一半導體元素(比如鍺)；(ii)半導體化合物如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；(iii)半導體合金如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化 鎵銦、及/或磷砷化鎵銦；或(iv)上述之組合。
舉例來說，n型區230可描述為n型摻雜的矽區。在一些實施例中，用於n型區230的n型摻質可包含砷、銻、或磷。在一些實施例中，n型區230中的n型摻質濃度可介於約5×1016原子/cm3至約1×1019原子/cm3之間。基於此處所述的內容，可採用其他材料(如上述)，且其他材料符合本發明實施例的精神與範疇。
在一些實施例中，介電層240可為淺溝槽隔離，其組成可為氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃、低介電常數(比如低於3.9)的介電材料、及/或具有適當填充性質的其他合適絕緣材料。此外，介電層240可包含多層結構，比如具有一或多個上述介電層。在一些實施例中，介電層240的沉積方法可為化學氣相沉積製程、電漿增強化學氣相沉積製程、或可流動的化學氣相沉積製程。
在一些實施例中，可能有更多或更少的鰭狀物200。因此圖2所示的鰭狀物200之數目並非用以侷限本發明實施例。此外，鰭狀物200之間可以不同間隔配置，比如具有不同鰭狀物間距的鰭狀物200。在一些實施例中，具有第一型裝置(如邏輯裝置)的晶片之區域的鰭狀物間距，不同於具有第二型裝置(如記憶體，比如靜態隨機存取記憶體)的晶片之區域的鰭狀物間距。
例示性的製作方法100接著進行步驟120，以形成一或多個閘極結構於鰭狀物200上。如圖3所示，閘極結構300的最長尺寸沿著y方向，而鰭狀物200的長度沿著x方向，且y方 向垂直於x方向。在一些實施例中，閘極結構300的組成可為多晶矽。
舉例來說(但不限於此)，搭配圖4說明閘極結構300的形成方法。矽蓋層400可成長於矽鍺應變材料210上。在一些實施例中，矽蓋層400可為磊晶層，其未成長於介電層240上。此外，矽蓋層400的厚度可介於約10Å至約100Å之間，比如30Å。舉例來說(但不限於此)，矽蓋層400的沉積方法可為化學氣相沉積製程。用於形成蓋層的可能矽前驅物氣體，可包含矽烷、四氯化矽、三氯矽烷、或二氯矽烷。氫氣可作為反應氣體，以減少前述的矽前驅物氣體。
矽蓋層400可形成於矽鍺應變材料210上，因此氧化物層可成長其上。舉例來說，閘極氧化物410可熱成長於矽蓋層410與介電層240上。在一些實施例中，閘極氧化物410可為氧化矽層。如圖5所示的一些實施例，在形成閘極氧化物410之後，可沉積多晶矽層500於閘極氧化物410上。多晶矽層500可為閘極氧化物410上的毯覆層，其覆蓋鰭狀物200。在一些實施例中，接著可圖案化多晶矽層500以形成閘極結構於鰭狀物200上。圖6係一些實施例中，沿著x方向的例示性圖案化多晶矽之閘極結構300的剖視圖。在圖6中，沿著鰭狀物200的長軸(x方向的長度)顯示鰭狀物200。多晶矽層500的圖案化方法可採用光微影與蝕刻步驟。在圖案化步驟之前，可沉積氮化矽層510與氧化物層520於多晶矽層500上。在後續蝕刻多晶矽的圖案化製程中，氮化矽層510與氧化物層520可作為硬遮罩層。
舉例來說，圖6顯示兩個閘極結構300位於鰭狀物 200之一者上。然而額外的閘極結構300，可沿著閘極結構300的側部形成於一或多個鰭狀物200上(與圖3類似)。舉例來說，閘極結構300可為犧牲閘極結構，其可在置換金屬閘極製程中取代為個別的金屬閘極結構。在一些實施例中，金屬閘極結構可包含金屬閘極堆疊與高介電常數(比如大於3.9)的閘極介電層。
例示性的製作方法100接著進行步驟130，以形成間隔物堆疊於鰭狀物的側壁表面上。在一些實施例中，步驟130可為多重步驟的製程。以圖6為例，順應性地沉積第一間隔物600A於閘極結構300與鰭狀物200上。如此一來，第一間隔物600A可覆蓋閘極結構300與鰭狀物200，比如覆蓋其上表面與側壁表面。在一些實施例中，第一間隔物600A可為碳氮氧化矽層，其厚度可介於約1nm至約10nm之間(如約3nm)。在一些實施例中，第一間隔物600A可做為佈植遮罩，比如以離子佈植製程形成源極/汲極區中的輕摻雜區時的佈植遮罩。源極/汲極區的輕摻雜區(圖6未圖示)稱作「源極/汲極延伸」或「輕摻雜汲極區」。然而用語「輕摻雜汲極區」僅為命名習慣，而不侷限於汲極區。舉例來說，輕摻雜汲極區亦可包含輕摻雜源極區。第一間隔物600A的厚度所定義的輕摻雜汲極區緊鄰完全應變通道區的邊緣，以提供源極/汲極區之漸變摻質濃度。輕摻雜汲極區可形成橫向與垂直的摻雜輪廓於完全應變通道邊緣的界面區中。若未形成輕摻雜汲極區，在操作電晶體時可能產生高電場於源極/汲極區與完全應變通道區之間。
在一些實施例中，在形成輕摻雜汲極區之後，可 沉積第二側壁間隔物600B於第一側壁間隔物600A上。舉例來說(但不限於此)，第二間隔物600B可為碳氮氧化矽層，其厚度可介於約1nm至約10nm之間(如約3nm)。與第一間隔物600A類似，第二間隔物600B亦可延伸於閘極結構300與鰭狀物200上，比如延伸於其上表面與側壁表面上。由於第一間隔物600A與第二間隔物600B的材料與厚度可類似，兩者可統稱為間隔物600。在一些實施例中，第三間隔物610沉積於間隔物600上。在圖6的剖視圖中，未圖示鰭狀物200的側壁上的間隔物600與第三間隔物610。舉例來說(但不限於此)，第三間隔物610可為氮化矽，且其厚度介於約1nm至約10nm之間(如約4nm)。與間隔物600類似，第三間隔物610亦延伸於閘極結構300與鰭狀物200上，比如延伸於其上表面與側壁表面上。在一些實施例中，間隔物600與第三間隔物610形成間隔物堆疊。
在一些實施例中，可採用非等向蝕刻製程蝕刻間隔物600與第三間隔物610，因此自閘極結構300與鰭狀物200的水平表面移除間隔物600與第三間隔物610。舉例來說，可自閘極結構300與鰭狀物200移除間隔物600與第三間隔物610，如圖7所示。然而上述步驟並未自閘極結構300與鰭狀物200的側壁移除間隔物600與第三間隔物610。
如圖1所示，製作方法100的步驟140選擇性地蝕刻閘極結構300之間的鰭狀物200，以降低鰭狀物的初始高度H，並形成具有凹陷量A的鰭狀物凹陷區700，如圖7所示。此外，額外的鰭狀物凹陷區(如鰭狀物凹陷區700)可形成於鰭狀物200的其他位置(在個別的閘極結構之間)。在一些實施例中，額外 鰭狀物的特徵在於形成凹陷區於閘極結構之間。在一些實施例中，矽鍺源極/汲極磊晶層可成長於鰭狀物凹陷區(如鰭狀物凹陷區700)中。舉例來說(但不限於此)，圖7中的鰭狀物凹陷區700之形成方法可為乾蝕刻製程。在一些實施例中，鰭狀物凹陷區700自對準兩個相鄰的閘極結構300之間的空間。在一些實施例中，乾蝕刻製程可為非等向蝕刻。換言之，蝕刻製程在垂直的z方向對矽鍺應變材料210的移除速率，比在水平的x方向對矽鍺應變材料210的移除速率快。如此一來，鰭狀物凹陷區700的高度大於其寬度(x方向)。在本發明實施例中，鰭狀物凹陷區700的高度可稱作凹陷量A。在一些實施例中，可在乾蝕刻製程中採用圖案化光阻層或硬遮罩，保護鰭狀物200不需凹陷的區域。
如上所述，可能形成多個鰭狀物凹陷區700。在一些實施例中，圖8係形成多個鰭狀物凹陷區700於相鄰的閘極結構300之間之後，閘極結構300與鰭狀物200的上視圖。在一些實施例中，鰭狀物可具有多個鰭狀物凹陷區700(或多個凹陷位置)，如圖8所示。
在製作方法100的步驟150中，可自鰭狀物200的側壁使間隔物堆疊(如間隔物600與第三間隔物610)部份地凹陷或「修整」(如蝕刻)。在一些實施例中，步驟150可與製作方法100的步驟140同時進行。以圖9為例，在形成鰭狀物凹陷區700時，可使間隔物600與第三間隔物610部份地凹陷，以露出鰭狀物側壁的部份。圖9係沿著圖7的y方向中的虛線710之剖視圖。虛線920對應鰭狀物200的未凹陷區，比如沿著圖7的線段720。如此一來，凹陷量A為鰭狀物200的凹陷區與非凹陷區之間的高度 差。此外，凹陷量A可等於製作方法100的步驟140中，閘極結構300之間的鰭狀物凹陷量。
如圖9所示的一些實施例，使間隔物600與第三間隔物610凹陷以露出鰭狀物凹陷區70中的鰭狀物200之部份B與B’。舉例來說(但不限於此)，步驟150中的光微影與蝕刻步驟，可控制鰭狀物凹陷區700中的鰭狀物200的每一側壁上的間隔物600與第三間隔物610的凹陷量。此外如圖9所示，可蝕刻間隔物堆疊，因此內側的側壁高度C大於外側的側壁高度C’(C>C’)，且鰭狀物凹陷區700中的鰭狀物200之露出的內側的部份B’，小於鰭狀物200之露出的外側的部份B(B’<B)。在一些實施例中，鰭狀物凹陷區700中的鰭狀物200之凹陷量A小於此位置的鰭狀物高度，即A<B+C，且B+C=B’+C’。如此一來，鰭狀物200不可凹陷超過初始高度H的50%，即A/H0.5。舉例來說(但不限於此)，圖9可表示具有第一型裝置(如邏輯裝置)的晶片之區域中，鰭狀物200的鰭狀物凹陷區700。
在一些實施例中，晶片的一些區域中的間隔物堆疊其內側的側壁高度C’可等於外側的側壁高度C(即C’=C)。舉例來說，晶片的這些區域具有第二型裝置(如記憶體，比如靜態隨機存取記憶體)。
在一些實施例中，鰭狀物200的鰭狀物凹陷區700之側壁表面上的間隔物堆疊之側壁高度C與C’，可調整後續步驟形成於鰭狀物200的鰭狀物凹陷區700中的矽鍺源極/汲極磊晶堆疊之最終尺寸/體積。舉例來說，當一對側壁高度C與C’小於鰭狀物凹陷區700中的鰭狀物高度時，可增加矽鍺源極/汲極 磊晶層的尺寸。另一方面，當一對側壁高度C與C’大於鰭狀物凹陷區700中的鰭狀物高度時，可減少矽鍺源極/汲極磊晶層的尺寸。如上所述，光微影步驟可分別控制間隔物堆疊的側壁高度C與C’。如此一來，可得間隔物600與第三間隔物610之不同側壁高度C與C’，以用於第一型裝置與第二型裝置。
在一些實施例中，在選擇區的鰭狀物凹陷區700中，鰭狀物200的凹陷量更大以進一步降低鰭狀物高度。舉例來說，這些區域可為晶片的第二型區域。舉例來說(但不侷限於此)，在形成第二型區域中的額外鰭狀物凹陷時，可採用光阻遮罩或硬遮罩覆蓋晶片的第一型區域，以避免第一型區域中的鰭狀物進一步凹陷。
舉例來說(但不限於此)，圖10係在鰭狀物凹陷區700中的鰭狀物200上進行額外的鰭狀物蝕刻步驟之後，具有第二型裝置(如記憶體，比如靜態隨機存取記憶體)的晶片之區域。如上所述，在具有第二型裝置的區域中，鰭狀物凹陷區700中的鰭狀物200之內側側壁表面與外側側壁表面之間，間隔物堆疊(間隔物600與第三間隔物610)的側壁高度可實質上相等。此外，第二型裝置的鰭狀物凹陷區700中的鰭狀物200如圖10所示，其高度D小於間隔物600與第三間隔物610的側壁高度C與C’，即D<C，且C=C’。此外，在圖10的鰭狀物凹陷區700中，鰭狀物200的凹陷量A大於凹陷的鰭狀物之高度D。在一些實施例中，具有第二型裝置的晶片之區域中，鰭狀物200自初始的高度H之凹陷量可大於50%，即A/H>0.5。在一些實施例中，鰭狀物200不會凹陷至低於介電層240的上表面。如此一來，一些 實施例中的凹陷量A與初始的鰭狀物高度H之間的比例大於0.5且小於1，即0.5<A/H<1。
在一些實施例中，製作方法100繼續進行步驟160，可成長矽鍺源極/汲極磊晶堆疊於鰭狀物200的凹陷區上(比如成長於圖7的鰭狀物凹陷區700上)。值得注意的是，在間隔物600與第三間隔物610的間隔物堆疊覆蓋的鰭狀物凹陷區700中的鰭狀物200之表面上，不會成長矽鍺磊晶層。
如上所述，間隔物堆疊的側壁高度C與C’可控制成長於鰭狀物200的鰭狀物凹陷區700上的矽鍺源極/汲極磊晶堆疊之尺寸(如體積)。舉例來說，圖11顯示在形成矽鍺源極/汲極磊晶堆疊1100之後，具有第一型裝置(如邏輯裝置)的晶片之區域中，鰭狀物200的例示性鰭狀物凹陷區700。在一些實施例中，間隔物堆疊的側壁高度C與C’與鰭狀物凹陷區700中鰭狀物200的凹陷量A之組合，可讓自鰭狀物200之相鄰的鰭狀物凹陷區700之間成長的個別矽鍺源極/汲極磊晶堆疊合併，以形成合併的源極/汲極磊晶堆疊1100。
在一些實施例中，合併的矽鍺源極/汲極磊晶堆疊1100可包含三個或更多矽鍺磊晶子層。舉例來說(但不侷限於此)，合併的矽鍺源極/汲極磊晶堆疊1100可包含第一磊晶子層1110、第二磊晶子層1120、與第三磊晶子層1130。在一些實施例中，第一磊晶子層1110、第二磊晶子層1120、與第三磊晶子層1130可連續成長並具有不同的鍺原子%與硼摻雜濃度。在一些實施例中，在成長製程時可調整鍺與硼摻質濃度。
在一些實施例中，矽鍺磊晶成長製程的溫度可介 於約450℃至約740℃之間。在磊晶成長時，製程壓力可介於約1Torr至約100torr之間，且反應物氣體可包含(i)矽烷、二矽烷、鍺烷、或二硼烷；以及(ii)氯化氫與氫氣、氮氣、或氬氣。上述參數範圍與氣體種類僅用以舉例說明而非侷限本發明實施例。在一些實施例中，矽鍺源極/汲極磊晶堆疊1100的形狀與尺寸(如體積)可取決於(i)每一個別磊晶子層的成長條件如氣流、晶圓溫度、與製程壓力；(ii)鰭狀物凹陷區700的鰭狀物之每一側壁表面上的間隔物600與第三間隔物610之側壁高度C與C’；及/或(iii)鰭狀物凹陷區700中的鰭狀物200之凹陷量A等因素之組合。
在一些實施例中，第一磊晶子層1110的厚度可介於約10nm至約40nm之間。在一些實施例中，第一磊晶子層1110可比第二磊晶子層1120厚，而第二磊晶子層1120可比第三磊晶子層1130厚。在一些實施例中，第一磊晶子層1110的厚度可介於約20nm至約80nm之間，第二磊晶子層1120的厚度可介於約10nm至約60nm之間，而第三磊晶子層1130的厚度可介於約2nm至約15nm之間。此外，第二磊晶子層1120可夾設於兩個相鄰的鰭狀物200之間，而第三磊晶子層1130可成長於第一磊晶子層1110與第二磊晶子層1120上，如圖11所示。
在一些實施例中，硼濃度可自第一磊晶子層1110增加至第二磊晶子層1120，並自第二磊晶子層1120增加至第三磊晶子層1130。舉例來說，第一磊晶子層1110的硼濃度可介於約1×1019原子/cm3至約1×1020原子/cm3之間，第二磊晶子層1120的硼濃度可介於約5×1019原子/cm3至約2×1021原子/cm3之間，且 第三磊晶子層1130的硼濃度可介於約1×1020原子/cm3至約2×1021原子/cm3之間。
在一些實施例中，鍺濃度可自第一磊晶子層1110增加至第二磊晶子層1120，並自第二磊晶子層1120增加至第三磊晶子層1130。舉例來說，第一磊晶子層1110的鍺濃度可介於約15原子%至約35原子%之間；第一磊晶子層1120的鍺濃度可介於約30原子%至約65原子%之間；而第三磊晶子層1130的鍺濃度可介於約40原子%至約65原子%之間。在一些實施例中，矽鍺源極/汲極磊晶堆疊1100誘發至矽鍺應變材料210的外部應力，正比於第一磊晶子層1110、第二磊晶子層1120、與第三磊晶子層1130的鍺與硼濃度。舉例來說，鍺與硼的濃度越高，則通道區(如矽鍺應變材料210)中誘發的應力越高。在一些實施例中，自合併的矽鍺源極/汲極磊晶堆疊1100誘發的應力(誘發於完全應變通道中)，在通道的頂部較高且朝通道的底部較低。如圖13所示的一些實施例，通道區1300可位於閘極結構300下的鰭狀物中，並延伸於兩個相鄰之合併的矽鍺源極/汲極磊晶堆疊1100之間(比如在圖13所示的x方向中)。
上述合併的矽鍺源極/汲極磊晶堆疊1100的每一子層其鍺與硼濃度，僅用於舉例說明而非侷限本發明實施例。此外，一些實施例中每一矽鍺子層(如第一磊晶子層1110、第二磊晶子層1120、與第三磊晶子層1130)的硼與鍺濃度，可依據矽鍺應變材料210的鍺濃度輪廓以及完全應變通道區中所需的外部誘發應力等級而定。
圖12中的矽鍺源極/汲極磊晶堆疊1200，可與具有 第二型裝置(例如記憶體，比如靜態隨機存取記憶體)的晶片的區域中之鰭狀物200其個別鰭狀物凹陷區700上的矽鍺源極/汲極磊晶堆疊1100同時成長。在具有第二型裝置的區域中，由於鰭狀物凹陷區700中的鰭狀物200之凹陷量A以及間隔物堆疊之側壁高度C與C’之間的關聯，可控制每一矽鍺源極/汲極磊晶堆疊1200的體積。如此一來，成長於鰭狀物200之相鄰的個別鰭狀物凹陷區700之間的矽鍺源極/汲極磊晶堆疊1200可分離(而非合併)。
在一些實施例中，具有第一型與第二型裝置的晶片之個別區域中，矽鍺源極/汲極磊晶堆疊1200可包含至少三個具有不同鍺與硼摻質濃度的矽鍺子層。此外，具有第一型裝置的晶片中，合併的矽鍺源極/汲極區磊晶堆疊可形成於鰭狀物200之兩個或更多相鄰的鰭狀物凹陷區700之間。在一些實施例中，矽鍺源極/汲極磊晶堆疊1200可包含超過三個子層。
在一些實施例中，在形成矽鍺源極/汲極磊晶堆疊1100與1200之後，自鰭狀物移除間隔物堆疊(如間隔物600與第三間隔物610)。
本發明實施例關於具有第一型裝置(如邏輯裝置)與第二型裝置(如記憶體，比如靜態隨機存取記憶體)的晶片之區域中，矽鍺源極/汲極磊晶堆疊的例示性製作方法。矽鍺源極/汲極磊晶堆疊可具有硼摻雜輪廓與鍺濃度，其可誘發額外的外部應力至完全應變矽鍺通道。在一些實施例中，額外應力可補償完全應變矽鍺通道中可能損失的應力。實施例所述的矽鍺源極/汲極磊晶層沿著高度可具有應力梯度。舉例來說，誘 發至通道區的應力在通道區的頂部較高且朝通道區的底部較低。在一些實施例中，矽鍺源極/汲極磊晶堆疊層的應力輪廓，可由每一矽鍺源極/汲極磊晶層中的硼摻雜與鍺濃調整。在一些實施例中，矽鍺源極/汲極磊晶堆疊的形狀與尺寸(如體積)可取決於(i)每一個別磊晶子層的成長條件如氣流、晶圓溫度、與製程壓力；(ii)鰭狀物的鰭狀物凹陷區之每一側壁表面上的間隔物堆疊之側壁高度；及/或(iii)閘極結構之間的矽鍺應變材料之開口中的鰭狀物凹陷量等因素之組合。
在一些實施例中，方法包括：形成一或多個閘極結構於鰭狀物上，其中鰭狀物包括鰭狀物高度、第一側壁、以及與第一側壁對向的第二側壁。方法亦包括形成第一間隔物於鰭狀物的第一側壁上，並形成第二間隔物於鰭狀物的第二側壁上；以及蝕刻鰭狀物以降低閘極結構之間的鰭狀物高度；蝕刻閘極結構之間的第一間隔物與第二間隔物，使蝕刻後的第一間隔物比蝕刻後的第二間隔物短，且蝕刻後的第一間隔物與蝕刻後的第二間隔物比蝕刻後的鰭狀物短。方法亦包括形成磊晶堆疊於閘極結構之間的蝕刻後之鰭狀物上。
在一些實施例中，蝕刻鰭狀物的步驟使鰭狀物高度降低不到50%。
在一些實施例中，磊晶堆疊包括鍺濃度介於15%至35%之間的第一磊晶子層、鍺濃度介於30%至65%之間的第二磊晶子層、與鍺濃度介於40%至65%之間的第三磊晶子層。
在一些實施例中，第一磊晶子層的硼摻質濃度介於1×1019原子/cm3至1×1020原子/cm3之間，第二磊晶子層的硼摻 質濃度介於5×1019原子/cm3至2×1021原子/cm3之間，而第三磊晶子層的硼摻質濃度介於1×1020原子/cm3至2×1021原子/cm3之間。
在一些實施例中，鰭狀物包括矽鍺應變材料。
在一些實施例中，磊晶堆疊誘發外部應力至矽鍺應變材料。
在一些實施例中，磊晶堆疊的體積取決於蝕刻後的第一間隔物與蝕刻後的第二間隔物之高度。
在一些實施例中，方法包括形成閘極結構於鰭狀物上，其中鰭狀物具有第一鰭狀物高度；形成間隔物堆疊於鰭狀物的側壁上，其中間隔物堆疊具有間隔物高度；使閘極結構之間的鰭狀物選擇性地凹陷，以降低第一鰭狀物高度至第二鰭狀物高度，其中第二鰭狀物高度小於間隔物高度；以及在閘極結構之間形成磊晶堆疊於鰭狀物上。
在一些實施例中，第二鰭狀物高度與第一鰭狀物高度之間的比例介於0.5至1之間。
在一些實施例中，磊晶堆疊形成矽鍺源極/汲極磊晶堆疊以誘發應力至鰭狀物。
在一些實施例中，磊晶堆疊包括鍺濃度介於15%至35%之間的第一磊晶子層、鍺濃度介於30%至65%之間的第二磊晶子層、與鍺濃度介於40%至65%之間的第三磊晶子層。
在一些實施例中，第一磊晶子層的硼摻質濃度介於1×1019原子/cm3至1×1020原子/cm3之間，第二磊晶子層的硼摻質濃度介於5×1019原子/cm3至2×1021原子/cm3之間，而第三磊晶子層的硼摻質濃度介於1×1020原子/cm3至2×1021原子/cm3之間。
在一些實施例中，磊晶堆疊的體積取決於第一鰭狀物高度至第二鰭狀物高度的降低量。
在一些實施例中，結構包括：第一鰭狀物與第二鰭狀物互相平行；第一間隔物，位於第一鰭狀物的第一側壁與第二鰭狀物的第一側壁上，其中第一鰭狀物的第一側壁面對第二鰭狀物的第一側壁；以及第二間隔物，位於第一鰭狀物的第二側壁與第二鰭狀物的第二側壁上，第二間隔物的高度不同於第一間隔物，且第一間隔物與第二間隔物比第一鰭狀物與第二鰭狀物短。結構更包括磊晶堆疊，其具有鍺與硼濃度且形成於第一鰭狀物與第二鰭狀物上，其中磊晶堆疊誘發梯度應力至相鄰的通道區。磊晶堆疊包括：第一厚度的第一共用磊晶子層，且第一鰭狀物與第二鰭狀物共用第一共用磊晶子層；第二厚度的第二磊晶子層，形成於第一鰭狀物與第二鰭狀物之間，並位於第一共用磊晶子層上；以及第三厚度的第三磊晶子層，形成於第一共用磊晶子層與第二磊晶子層上，其中第一厚度大於第二厚度，且第二厚度大於第三厚度。
在一些實施例中，其中第一鰭狀物與第二鰭狀物包括矽鍺應變材料。
在一些實施例中，磊晶堆疊位於第一間隔物與第二間隔物未覆蓋的第一鰭狀物與第二鰭狀物的部份上。
在一些實施例中，第二間隔物比第一間隔物短。
在一些實施例中，在通道區頂部的漸變應力高於在通道區底部的漸變應力。
在一些實施例中，第一共用磊晶子層的鍺濃度介 於15%至35%之間、第二磊晶子層的鍺濃度介於30%至65%之間、且第三磊晶子層的鍺濃度介於40%至65%之間。
在一些實施例中，第一共用磊晶子層的硼摻質濃度介於1×1019原子/cm3至1×1020原子/cm3之間，第二磊晶子層的硼摻質濃度介於5×1019原子/cm3至2×1021原子/cm3之間，而第三磊晶子層的硼摻質濃度介於1×1020原子/cm3至2×1021原子/cm3之間。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。

Claims (1)

  1. 一種半導體結構的形成方法，包括：形成一或多個閘極結構於一鰭狀物上，其中該鰭狀物包括一鰭狀物高度、一第一側壁、以及與該第一側壁對向的一第二側壁；形成一第一間隔物於該鰭狀物的該第一側壁上，並形成一第二間隔物於該鰭狀物的該第二側壁上；蝕刻該鰭狀物以降低該或該些閘極結構之間的該鰭狀物高度；蝕刻該或該些閘極結構之間的該第一間隔物與該第二間隔物，使蝕刻後的該第一間隔物比蝕刻後的該第二間隔物短，且蝕刻後的該第一間隔物與蝕刻後的該第二間隔物比蝕刻後的該鰭狀物短；以及形成一磊晶堆疊於該或該些閘極結構之間的蝕刻後之該鰭狀物上。
TW107131323A 2017-11-15 2018-09-06 半導體結構的形成方法 TW201923841A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762586485P 2017-11-15 2017-11-15
US62/586,485 2017-11-15
US15/997,130 2018-06-04
US15/997,130 US10680106B2 (en) 2017-11-15 2018-06-04 Method of forming source/drain epitaxial stacks

Publications (1)

Publication Number Publication Date
TW201923841A true TW201923841A (zh) 2019-06-16

Family

ID=66432862

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107131323A TW201923841A (zh) 2017-11-15 2018-09-06 半導體結構的形成方法

Country Status (3)

Country Link
US (3) US10680106B2 (zh)
CN (1) CN109786333A (zh)
TW (1) TW201923841A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI774344B (zh) * 2020-08-14 2022-08-11 台灣積體電路製造股份有限公司 半導體元件與方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI791199B (zh) * 2015-05-11 2023-02-01 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
US10680106B2 (en) 2017-11-15 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming source/drain epitaxial stacks
US10879124B2 (en) * 2017-11-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form a fully strained channel region
US11037818B2 (en) 2019-05-30 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having epitaxial structure and method for forming the same
KR20210047688A (ko) * 2019-10-22 2021-04-30 삼성전자주식회사 집적회로 장치 및 그 제조 방법
CN111048510A (zh) * 2019-12-25 2020-04-21 上海华力集成电路制造有限公司 一种FinFET源漏外延三层结构及其形成方法
US11862712B2 (en) * 2020-02-19 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of semiconductor device fabrication including growing epitaxial features using different carrier gases
US11387233B2 (en) * 2020-06-29 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
US11594638B2 (en) * 2020-08-14 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for semiconductor devices
US11757024B2 (en) * 2021-04-07 2023-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Etch selectivity control for epitaxy process window enlargement in semiconductor devices
US11949016B2 (en) 2021-05-13 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and related methods

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791155B1 (en) 2002-09-20 2004-09-14 Integrated Device Technology, Inc. Stress-relieved shallow trench isolation (STI) structure and method for forming the same
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10573749B2 (en) * 2016-02-25 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10680106B2 (en) 2017-11-15 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming source/drain epitaxial stacks

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI774344B (zh) * 2020-08-14 2022-08-11 台灣積體電路製造股份有限公司 半導體元件與方法
US11430790B2 (en) 2020-08-14 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11830721B2 (en) 2020-08-14 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
CN109786333A (zh) 2019-05-21
US20220367715A1 (en) 2022-11-17
US10680106B2 (en) 2020-06-09
US20200303548A1 (en) 2020-09-24
US20190148551A1 (en) 2019-05-16
US12021142B2 (en) 2024-06-25
US11569383B2 (en) 2023-01-31

Similar Documents

Publication Publication Date Title
TW201923841A (zh) 半導體結構的形成方法
US20210184019A1 (en) Structure of a Fin Field Effect Transistor (FinFET)
TWI655681B (zh) 半導體結構的製造方法
US9806076B2 (en) FinFET device and method of manufacturing same
US9935011B2 (en) Fin spacer protected source and drain regions in FinFETs
KR101879042B1 (ko) 반도체 디바이스 및 이의 형성 방법
US10115826B2 (en) Semiconductor structure and the manufacturing method thereof
TWI785126B (zh) 半導體裝置結構及其形成方法
US20160379981A1 (en) Finfet structures having silicon germanium and silicon fins with suppressed dopant diffusion
TW201729417A (zh) 半導體結構
CN111129143B (zh) 半导体器件及其形成方法
US20170301787A1 (en) Semiconductor device including a stacked wire structure
TW202002302A (zh) 半導體結構
US11201087B2 (en) Semiconductor device
US11990377B2 (en) Asymmetric epitaxy regions for landing contact plug
US20220384569A1 (en) Epitaxy Regions Extending Below STI Regions and Profiles Thereof
US11830772B2 (en) FinFETs with epitaxy regions having mixed wavy and non-wavy portions
US11854904B2 (en) Different source/drain profiles for n-type FinFETs and p-type FinFETs
US20230040843A1 (en) Nanostructure field-effect transistor device and method of forming
US10644109B2 (en) Digital alloy vertical lamellae FinFET with current flow in alloy layer direction