TW201921261A - 針對新無線電之低密度同位檢查基礎圖使用技術 - Google Patents

針對新無線電之低密度同位檢查基礎圖使用技術 Download PDF

Info

Publication number
TW201921261A
TW201921261A TW107128615A TW107128615A TW201921261A TW 201921261 A TW201921261 A TW 201921261A TW 107128615 A TW107128615 A TW 107128615A TW 107128615 A TW107128615 A TW 107128615A TW 201921261 A TW201921261 A TW 201921261A
Authority
TW
Taiwan
Prior art keywords
error correction
correction code
base map
linear error
bits
Prior art date
Application number
TW107128615A
Other languages
English (en)
Other versions
TWI686701B (zh
Inventor
基斯 Ｓ. Ｊ. 拉杜
張翼
孫靜原
Original Assignee
芬蘭商諾基亞科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 芬蘭商諾基亞科技公司 filed Critical 芬蘭商諾基亞科技公司
Publication of TW201921261A publication Critical patent/TW201921261A/zh
Application granted granted Critical
Publication of TWI686701B publication Critical patent/TWI686701B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Error Detection And Correction (AREA)

Abstract

提供一種裝置，其包含至少一處理器、包括電腦程式碼的至少一記憶體，且該至少一處理器，配合該至少一記憶體與電腦程式碼，被配置來致使該裝置至少執行：產生包括資訊位元及同位位元的一編碼區塊，該等同位位元係藉由對該等資訊位元執行一循環冗餘檢查而產生、基於一應用之線性錯誤更正碼基礎圖及/或基於該等資訊位元的數目來決定使用來產生該編碼區塊之同位位元的數目、以及藉由使用該應用之線性錯誤更正碼基礎圖來編碼該編碼區塊

Description

針對新無線電之低密度同位檢查基礎圖使用技術
發明領域 本發明係有關於一種與在諸如NR網路之網路中LDPC基礎圖的使用有關的裝置、方法及電腦程式產品。
發明背景 本說明書中使用之縮寫適用下列意義：
本發明之實施例雖然未限制於此，係與諸如5G之網路中的通道編碼最佳化有關。在下文中，藉由參考文獻[1]: R1-1711533 「針對較小TB的CRC附接」 Nokia, Alcatel-Lucent Shanghai Bell，提供了關於針對較小TB的CRC附接的一些考量。
在Ran1 NR Ad-Hoc #2會議中，兩LDPC基礎圖被議定以支持5G中的資料通道。其被議定的使用方式如下： 協議：
l 當下列成立時，基礎圖#1用於初始傳輸及隨後相同TB的重新傳輸 – CBS ＞ X或初始傳輸之碼率 ＞ Y l 當下列成立時，基礎圖#2用於初始傳輸及隨後相同TB的重新傳輸 – CBS ＜= X或初始傳輸之碼率 ＜= Y l 可行假設： X = 2560且Y = 0.67 – FFS，在PCM決策之後若X可擴展至3840及/或Y可擴展至0.75
要檢查的是接收器如何在每個情形下知道初始傳輸的碼率，以及其究竟如何定義。
FFS是否有一些UE能力可能不需要實行兩基礎圖。
針對CRC附接，LDPC碼具有先天的錯誤檢測能力且可被用來降低CRC之負擔。在Ran1 #88bis會議中，達成了一個關於當TB大於一臨界值時針對TB附接24 CRC位元的協議。然而，該臨界值卻未議定。特別是，在Ran1 #88bis中的協議是： 協議：
l 針對TB等級的CRC之位元數目為：LTB,CRC = 24位元，至少針對TB大於一臨界值(例如約512位元) l FFS 針對TB小於該臨界值之LTB,CRC 的數值，以及該臨界值之數值(不排除0) l 若在編碼區塊(CB)分割之後一TB被分割成2或更多CB， – 應用CB等級的CRC，亦即CRC位元被個別地附接至每個編碼區塊(如LTE中) – 針對CB等級的CRC之位元數目為：0 ＜ LCB,CRC ＜= 24位元 l 確切數值LCB,CRC 在基礎圖議定之後會被議定，考慮先天的LDPC PC能力 l FFS針對含有2或更多CB但非TB之所有CB的一編碼區塊組(CBG)，是否任何額外CRC位元被附接於該CBG – 在對LCB,CRC 之數值的決策之後要決定
在MCS表上，LTE使用5位元來表示控制酬載中的MCS。這些所有都將使用Tutbo碼且與MCS表及編碼方案的使用沒有關係。對於NR，由於使用的基礎圖可為不同，如何使用此MCS欄位需要更多討論。
當定義其他NR的細節時，為了最佳化效能，需要考量兩基礎圖的使用。
發明概要 本發明的實施例解決了此情形以及目標在克服上述問題並最佳化一編碼通道的效能。
根據本發明的一第一態樣，提供一裝置，其包含至少一處理器、包括電腦程式碼的至少一記憶體，且該至少一處理器，配合該至少一記憶體與電腦程式碼，被配置來致使該裝置至少執行：產生包括資訊位元及同位位元的一編碼區塊，該等同位位元係藉由對該等資訊位元執行一循環冗餘檢查而產生、基於一應用之線性錯誤更正碼基礎圖及/或基於該等資訊位元的數目來決定使用來產生該編碼區塊之同位位元的數目、以及藉由使用該應用之線性錯誤更正碼基礎圖來編碼該編碼區塊。
根據本發明的一第二態樣，提供一方法，其包含： 產生包括資訊位元及同位位元的一編碼區塊，該等同位位元係藉由對該等資訊位元執行一循環冗餘檢查而產生， 基於一應用之線性錯誤更正碼基礎圖及/或基於該等資訊位元的數目來決定使用來產生該編碼區塊之同位位元的數目，以及 藉由使用該應用之線性錯誤更正碼基礎圖來編碼該編碼區塊。
該第一態樣及該第二態樣可修改如以下： 舉例來說，使用來產生該編碼區塊之同位位元的數目可基於該等資訊位元的數目與一臨界值的一比較而決定，其中該臨界值可由被該應用之線性錯誤更正碼基礎圖支援的一最大編碼區塊大小定義。
該應用之線性錯誤更正碼基礎圖可從一第一線性錯誤更正碼基礎圖與一第二線性錯誤更正碼基礎圖選出，其中用來產生該編碼區塊之同位位元的數目，針對該第二線性錯誤更正碼基礎圖的可比針對該第一線性錯誤更正碼基礎圖的還小。
該應用之線性錯誤更正碼基礎圖可基於資訊位元的數目從該第一線性錯誤更正碼基礎圖與該第二線性錯誤更正碼基礎圖選出。
當使用該第二線性錯誤更正碼基礎圖時，該等資訊位元可被包括於一傳輸區塊中以及不應用傳輸區塊大小的分割。
當使用該第二線性錯誤更正碼基礎圖時，該等資訊位元可被包括於一傳輸區塊中以及可執行將傳輸區塊分割成至少兩個編碼區塊，其中在此情形中針對每個編碼區塊可使用相同的同位位元數目，如不應用傳輸區塊分割的情形。
針對該第一線性錯誤更正碼基礎圖的同位位元數目可為24，及/或針對該第二線性錯誤更正碼基礎圖的同位位元數目可為16。
當基於該應用之線性錯誤更正碼基礎圖來決定使用來產生該編碼區塊之同位位元的數目時，可基於該應用之線性錯誤更正碼基礎圖來參考一調變及編碼方案表。
可參考一調變及編碼方案表以提供關於調變及編碼方案之資訊，其中該表指明關於調變及編碼方案的資訊，而該表包含一巢狀結構，於其中藉由各別的索引而參考不同調變及編碼方案，其中該等索引由一數目個位元構成，以及表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案的該等索引係由一數目個位元表示，該數目小於表示與該第一線性錯誤更正碼基礎圖有關的調變及編碼方案的索引之位元數目。
當使用於表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為Y，且使用於表示與該第一線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為X時，表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案的索引中之頭X-Y個前導位元可被設為0。
線性錯誤更正碼可包含一LDPC(低密度同位檢查)碼及/或一極化碼。
根據本發明的一第三態樣，提供一裝置，其包含至少一處理器、包括電腦程式碼的至少一記憶體，以及該至少一處理器，配合該至少一記憶體與該電腦程式碼，被配置來致使該裝置至少執行：提供包括關於調變及編碼方案之資訊的一調變及編碼方案表，其中該表指明關於調變及編碼方案的資訊，而該表包含一巢狀結構，於其中藉由各別的索引而參考不同調變及編碼方案，其中該等索引由一數目個位元構成，以及表示與一第二線性錯誤更正碼基礎圖有關的調變及編碼方案的該等索引係由一數目個位元表示，該數目小於表示與一第一線性錯誤更正碼基礎圖有關的調變及編碼方案的索引之位元數目。
根據本發明的一第四態樣，提供一方法，其包含： 提供包括關於調變及編碼方案之資訊的一調變及編碼方案表， 其中該表指明關於調變及編碼方案的資訊，而該表包含一巢狀結構，於其中藉由各別的索引而參考不同調變及編碼方案，其中該等索引由一數目個位元構成，以及表示與一第二線性錯誤更正碼基礎圖有關的調變及編碼方案的該等索引係由一數目個位元表示，該數目小於表示與一第一線性錯誤更正碼基礎圖有關的調變及編碼方案的索引之位元數目。
該第三態樣及該第四態樣可修改如以下： 當使用於表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為Y，且使用於表示與該第一線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為X時，表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案的索引中之頭X-Y個前導位元可被設為0。
線性錯誤更正碼可包含一LDPC(低密度同位檢查)碼及/或一極化碼。
根據本發明的一第五態樣，提供包含代碼構件的一電腦程式產品，該代碼構件用於當在一處理構件或模組上運行時執行根據該第二態樣及/或該第四態樣的方法。該電腦程式產品可實施於一電腦可讀媒體上，及/或該電腦程式產品藉由上傳、下載及推送程序中至少一者可直接地載入到該電腦之內部記憶體中及/或可經由一網路發送。
根據本發明的一第六態樣，提供一裝置，其包含： 用以產生包括資訊位元及同位位元的一編碼區塊之構件，該等同位位元係藉由對該等資訊位元執行一循環冗餘檢查而產生， 用以基於一應用之線性錯誤更正碼基礎圖及/或基於該等資訊位元的數目來決定使用來產生該編碼區塊之同位位元的數目之構件，以及 用以藉由使用該應用之線性錯誤更正碼基礎圖來編碼該編碼區塊之構件。
根據本發明的一第七態樣，提供一裝置，其包含： 用以提供包括關於調變及編碼方案之資訊的一調變及編碼方案表之構件， 其中該表指明關於調變及編碼方案的資訊，而該表包含一巢狀結構，於其中藉由各別的索引而參考不同調變及編碼方案，其中該等索引由一數目個位元構成，以及表示與一第二線性錯誤更正碼基礎圖有關的調變及編碼方案的該等索引係由一數目個位元表示，該數目小於表示與一第一線性錯誤更正碼基礎圖有關的調變及編碼方案的索引之位元數目。
較佳實施例之詳細說明 在下文中，將對本發明之實施例進行描述。然而，應理解的是，描述僅藉由示例之形式呈現，且絕不應理解本發明受限於所述實施例。
在下文中，將描述一些與CRC附接以及為發明人之NR產生之MCS表有關的考量。
關於CRC附接，注意到一般上大多數上行鏈路與下行鏈路流量以較小TB大小與良好效能運行係重要的。此外，傳輸資源係受限的，以及資訊位元與CRC位元的數目決定傳輸運行的碼率。降低CRC負擔幫助改善頻譜效率乃至效能，但這應該在不犧牲TB的錯誤檢測能力下完成。LDPC碼能夠對最終可降低CRC負擔的錯誤檢測提供額外的支援。在上述參考文獻[1]中，研究了CRC位元對有效碼率的衝擊影響，其中觀察到CRC位元對有效碼率造成顯著改變高達1000位元。然而，注意到一些UE可能不實行兩基礎圖且具有任意數目，因為臨界值可能耗費UE的實行。舉例來說，若UE只以基礎圖#2操作，則將支援的最大TBS為2560位元(包括CRC)。因此具有如1000位元般的邊界建立了為相同基礎圖在UE處實行兩CRC移位暫存器的需求條件。
關於該MCS欄位，注意到，當最終化針對新無線電之該MCS表時，必須確保兩基礎圖#1及#2可彼此獨立操作。例如，一些UE僅可實行基礎圖#2而一些僅可實行基礎圖#1。可以預測超可靠低潛時通訊將使用基礎圖#2且就頻譜效率而言在MCS表中需要良好的粒度。有隨機的MCS表但卻不考慮使用基礎圖會導致NR操作的效率低下。
在下文中，參考圖1A與圖1B描述之本發明之一實施例的一總體概要。
特別是，圖1A顯示一UE或gNB 1作為根據本發明實施例之一第一裝置的示例。該裝置1包含至少一處理器11以及包括電腦程式碼之至少一記憶體12。該至少一處理器11配合該至少一記憶體12與該電腦程式碼，被配置來致使該裝置至少執行：產生包括資訊位元與同位位元的一編碼區塊，該同位位元係藉由對該等資訊位元執行一循環冗餘檢查而產生，基於一應用之線性錯誤更正碼基礎圖及/或基於該等資訊位元的數目來決定使用來產生該編碼區塊之同位位元的數目，以及藉由使用該應用之線性錯誤更正碼基礎圖來編碼該編碼區塊。
換言之，參考顯示於圖1B中的流程圖，在步驟S1中，決定用於產生該編碼區塊之同位位元的數目，亦即基於該應用之線性錯誤更正碼基礎圖及/或基於該等資訊位元的數目。在步驟S2中，產生該編碼區塊，以及在步驟S1中，使用該線性錯誤更正碼基礎圖編碼該編碼區塊。
舉例來說，該線性錯誤更正碼可為一LDPC碼。
因此，使用於CRC之該同位位元的數目基於該應用之LDPC基礎圖及/或該資訊位元之數目而不同。如此，可最佳化通道的效能。
此外，當基於該應用之線性錯誤更正碼(例如LDPC)基礎圖決定使用來產生該編碼區塊之該同位位元的數目時，可參考基於線性錯誤更正碼基礎圖的一MCS表。也就是說例如該MCS表可含有基於該應用之LDPC基礎圖應該使用多少同位位元的一指示。
為了提供對網路或類似物中其他元件的連結，裝置1可進一步包含連接至處理器11的輸入/輸出(I/O)單元或功能(介面)13。
此外，在裝置1中，該至少一處理器11，配合該至少一記憶體與該電腦程式碼，亦可用於致使該裝置來至少執行：提供包括關於調變及編碼方案之資訊的一調變及編碼方案[MCS]表，其中該表指明關於調變及編碼方案的資訊，而該表包含一巢狀結構，於其中藉由各別的索引而參考不同調變及編碼方案，其中該等索引由一數目個位元構成，以及表示與一第二線性錯誤更正碼基礎圖有關的調變及編碼方案的該等索引係由一數目個位元表示，該數目小於表示與一第一線性錯誤更正碼基礎圖有關的調變及編碼方案的索引之位元數目。
注意上述程序亦可藉由裝置1以外的另一裝置實現，亦即，一UE或一gNB以外的另一裝置。
因此，根據本發明一些實施例，考慮CRC及MCS表以用於5G LDPC碼。也就是說，依據所選擇基礎圖及/或資訊位元的數目使用不同的CRC長度。一第二態樣考慮調變及編碼組(MCS)的編排。此處的MCS係「巢狀的」，亦即該等方法不為連續的，且可重疊。因此，根據本發明之實施例，提供定義用於CRC長度及MCS表之臨界值的一方法。
如此，可最佳化效能。
在下文中，會描述本發明之實施例的更多細節。
根據本發明之一些實施例，CRC附接針對不同基礎圖係不同且其將基於TBS臨界值而定義。
•當使用LDPC基礎圖#2，不使用TBS的分割。
•臨界值的數值係由受LDPC基礎圖#2支援之最大編碼區塊大小定義。舉例來說，臨界值的數值可為2560-位元，其中L為CRC長度。
•針對基礎圖#2，CRC長度將比高於臨界值使用的CRC長度小。
•當碼率高於由基礎圖#2支援的最大值時，低於臨界值的TBS依然使用近似的CRC長度。
除此之外，MCS表將含有一巢狀結構，其針對基礎圖#1及基礎圖#2兩者在頻譜效率上提供良好的粒度。
•使用X位元MCS欄位以表示一完整的MCS表。亦即，當使用兩基礎圖時。
•針對基礎圖#2使用Y ＜ X位元MCS欄位。針對於此之一示例係顯示於圖2中。
•系統可只使用一單一基礎圖運作，其中可使用一較低的位元數目於該MCS欄位。
在下文中，將描述一些進一步詳細實施例。
首先，描述CRC附接，其中假設由LDPC圖#2支援的最大編碼區塊大小為2560。
在此示例中，輸入至CRC運算的輸入位元以a0 、a1 、a2 、a3 、… 、aA-1 表示，及同位位元以p0 、p1 、p2 、p3 、… 、pL-1 表示，其中A 為輸入序列的大小且L 為同位位元的數目。同位位元係由下列循環產生器多項式之一者所產生： – gCRC24A (D)=[D24 +D23 +D18 +D17 +D14 +D11 +D10 +D7 +D6 +D5 +D4 +D3 +D+1] 或 gCRC24B (D)=[D24 +D23 +D6 +D5 +D+1] – gCRC16 (D)=[D16 +D12 +D5 +1]
編碼係以系統的形式，意思是以GF(2)的形式執行，多項式：a0 D A+L-1 +a1 D A+L-2 +…+aA-1 D L +p0 D L-1 +p1 D L-2 +…+p L-2 D 1 +pL-1
當除以對應之CRC產生器多項式時產生等於0的一餘數。
在CRC附接之後的位元以b0 、b1 、b2 、b3 、… 、bB-1 表示，其中B =A +L 。ak 與bk 之間的關係為下： 針對k =0, 1, 2, …,A -1，bk= ak 針對k =A ,A +1,A +2, …,A +L -1，bk= pk-A
若A不大於2560 –L 1 ，L =L 1 位元的一個CRC序列附接至該TBS。例如，L 1 =16。否則，L =24位元的一個CRC序列附接至該TBS。
在下列實施例中，描述考量MCS表的更詳細示例。
使用BG #2之用於URLLC或UE的一MCS表可使用4位元MCS索引，使得其巢套在大MCS表之內。在此類例子中可不需要再定義TBS大小或保持大量表格。
圖3顯示一對應之示例，其中左邊的部分顯示一4位元MCS表，而右邊的部分顯示一5位元MCS表。該4位元MCS表係巢套於該5位元MCS表之內。因此，僅支援BG #2的一UE(或gNB)可藉由將前導位元設為零參考至該5位元MCS表內的該4位元MCS表。
本發明並不局限於上述之特定實施例，且各種修改是可行的。
舉例來說，上列實施例中，使用特定的數目。然而，本發明並不局限於該等數目。也就是說，例如由LDPC基礎圖#2支援的最大編碼區塊大小並不限制於2560且可為任何適當的數目。
此外，根據上述實施例，應用之LDPC基礎圖要選擇的LDPC基礎圖數目為2。然而，該數目可更高。
除此之外，上列實施例中，使用一LDPC碼來用於通道編碼。然而，本發明不局限於此，並可應用任何其他適當的線性錯誤更正碼，例如，一極化碼。
此外，亦可以使用不同編碼方案，例如，針對短區塊使用極化碼，針對大區塊使用LDPC。由於不同先天的錯誤檢測(LDPC具有先天的檢測，而極化碼沒有)，CRC附接可不需要為不同。然而，為了簡化實作，可以匹配CRC長度。如此，可跨操作區域提供相同的錯誤檢測能力。例如，可以針對極化碼附加19 CRC同位位元並針對LDPC碼使用相同大小。
除此之外，在上述實施例中，在使用LDPC基礎圖#2的例子中不應用分割。然而，本發明並不限制於此。換言之，根據替代實施例，當使用第二線性錯誤更正碼(例如LDPC)時，包括資訊位元的傳輸區塊可分割成至少兩個編碼區塊。在此例子中，針對每個編碼區塊使用相同數目的同位位元，跟不應用分割的例子一樣。也就是說，針對TB與CB等級CRC附接是保持相等的，因此簡化了實作。
再者，當以BG #2使用分割時，在決定CBx的數目時可考慮CRC負擔。針對於此，該CB的數目可如下列決定：
例如，若TB大小為B且針對TB與CB所需要的CRC附接為L，則CB的數目可如下獲得： CB的數目 = Ceil(B+L/(2560-L))
注意操作Ceil()表示大於或等於給定數字的最小整數。
此外，一臨界值可被使用於決定是否應用分割。在此例子中，基礎圖#2支援的最大大小應為該臨界值。舉例來說，當2560為基礎圖#2支援的最大大小時，TB + CRC = 2560應為該臨界值。
針對本發明如上述之目的，應注意以下事項： – 可能被實現為軟體碼部分且在一網路元件或終端(作為設備、裝置、及/或其模組之示例、或作為包括裝置及/或其模組的實體之示例)使用一處理器運行的方法步驟係軟體碼獨立的，並且只要保留了由該等方法步驟定義的功能，可使用任何已知或未來開發的程式語言來指明； – 一般上，任何方法步驟都適合於實現為軟體或由硬體實現而不會在實現的功能方面改變本發明的構想； – 可能在上述定義之裝置、或其任何模組(例如根據如上述實施例實現裝置功能之設備、如上述之eNode-B等)被實現為硬體組件的方法步驟及/或設備、單元或構件係硬體獨立的，並且可使用任何已知或未來開發的硬體科技或其任何混合體，像是MOS(金屬氧化物半導體)、CMOS(互補金屬氧化物半導體)、BiMOS(雙極金屬氧化物半導體)、BiCMOS(雙極互補金屬氧化物半導體)、ECL(射極耦合邏輯)、TTL(電晶體-電晶體邏輯)等，使用例如ASIC(特定應用IC(積體電路))組件、FPGA(現場可規劃閘陣列)組件、CPLD(複合可規劃邏輯設備)組件或DSP(數位信號處理器)組件來實現； – 設備、單元或構件(例如上述裝置、或其各自構件之任何一者)可被實現為個別設備、單元或構件，但只要保留了該等設備、單元或構件的功能，並不排除它們在整個系統中以分散的方式被實現； – 一裝置可由一半導體晶片、一晶片組、或包含此類晶片或晶片組之一(硬體)模組代表；然而，此不排除一裝置或模組的功能被實現為諸如一電腦程式或包含用於執行/運行於一處理器上的可執行軟體碼部分的一電腦程式產品之一(軟體)模組中的軟體，而非被實現為硬體的可能性； – 一設備可視為一裝置或為多於一裝置的總成，而不論在功能上彼此協作或是功能上彼此獨立但在例如一相同設備外殼中。
注意到上述實施例與示例僅為了說明之目的而提供且絕不意味本發明會侷限於此。反之，本發明旨在包括落入所附申請專利範圍的精神與範圍內的所有變化及修改。
1‧‧‧裝置
13‧‧‧輸入/輸出
11‧‧‧處理器
S1、S2、S3‧‧‧步驟
12‧‧‧記憶體
透過以下要與所附圖式結合之對本發明實施例之詳細描述，這些與其他目的、特徵、細節及優點將變得更加明顯，其中： 圖1A說明根據本發明一實施例之一裝置， 圖1B說明根據本發明一實施例之一方法， 圖2顯示根據本發明一實施例之針對基礎段#2的一巢狀MCS表，以及 圖3顯示根據本發明一實施例之針對一4位元MCS與5位元MCS表的一示例。

Claims (28)

  1. 一種裝置，包含至少一處理器、包括電腦程式碼之至少一記憶體，及該至少一處理器，配合該至少一記憶體與該電腦程式碼，係配置來致使該裝置至少執行： 產生包括資訊位元及同位位元的一編碼區塊，該等同位位元係藉由對該等資訊位元執行一循環冗餘檢查而產生 基於一應用之線性錯誤更正碼基礎圖及/或基於該等資訊位元的數目來決定使用來產生該編碼區塊之同位位元的數目，以及 藉由使用該應用之線性錯誤更正碼基礎圖來編碼該編碼區塊。
  2. 如請求項1之裝置，其中該至少一處理器，配合該至少一記憶體與該電腦程式碼，係配置來致使該裝置進一步執行： 基於該等資訊位元的數目與一臨界值的一比較來決定使用來產生該編碼區塊之同位位元的數目， 其中該臨界值係由被該應用之線性錯誤更正碼基礎圖支援的一最大編碼區塊大小所定義。
  3. 如請求項1之裝置，其中該至少一處理器，配合該至少一記憶體與該電腦程式碼，係配置來致使該裝置進一步執行： 從一第一線性錯誤更正碼基礎圖與一第二線性錯誤更正碼基礎圖中選出該應用之線性錯誤更正碼基礎圖， 其中用來產生該編碼區塊之同位位元的數目，係針對該第二線性錯誤更正碼基礎圖的比針對該第一線性錯誤更正碼基礎圖的還小。
  4. 如請求項3之裝置，其中該至少一處理器，配合該至少一記憶體與該電腦程式碼，係配置來致使該裝置進一步執行： 基於該等資訊位元的數目從該第一線性錯誤更正碼基礎圖與該第二線性錯誤更正碼基礎圖中選出該應用之線性錯誤更正碼基礎圖。
  5. 如請求項3或4之裝置，其中當使用該第二線性錯誤更正碼基礎圖時，該等資訊位元係被包括於一傳輸區塊中且不應用傳輸區塊大小的分割。
  6. 如請求項3或4之裝置，其中該等資訊位元係被包括於一傳輸區塊中及該至少一處理器，配合該至少一記憶體與該電腦程式碼，係配置來致使該裝置進一步執行： 當使用該第二線性錯誤更正碼基礎圖時將該傳輸區塊分割成至少兩個編碼區塊， 其中針對每個編碼區塊使用相同的同位位元數目，如不應用分割的情形。
  7. 如請求項1至6中任一項之裝置，其中該至少一處理器，配合該至少一記憶體與該電腦程式碼，係配置來致使該裝置進一步執行： 當基於應用之LDPC基礎圖來決定使用來產生該編碼區塊之同位位元的數目時，基於該應用之線性錯誤更正碼基礎圖來參考一調變及編碼方案表。
  8. 如請求項1至7中任一項之裝置，其中該至少一處理器，配合該至少一記憶體與該電腦程式碼，係配置來致使該裝置進一步執行： 參考一調變及編碼方案表以提供關於調變及編碼方案之資訊， 其中該表指明關於調變及編碼方案的資訊，而該表包含一巢狀結構，於其中藉由各別的索引而參考不同調變及編碼方案，其中該等索引由一數目個位元構成，以及表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案的該等索引係由一數目個位元表示，該數目小於表示與該第一線性錯誤更正碼基礎圖有關的調變及編碼方案的索引之位元數目。
  9. 如請求項8之裝置，其中當使用於表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為Y，且使用於表示與該第一線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為X時，表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案的索引中之頭X-Y個前導位元係被設為0。
  10. 如請求項1至9中任一項之裝置，其中該線性錯誤更正碼包含一LDPC(低密度同位檢查)碼及/或一極化碼。
  11. 一種裝置，包含至少一處理器、包括電腦程式碼之至少一記憶體，及該至少一處理器，配合該至少一記憶體與該電腦程式碼，係配置來致使該裝置至少執行： 提供包括關於調變及編碼方案之資訊的一調變及編碼方案表， 其中該表指明關於調變及編碼方案的資訊，而該表包含一巢狀結構，於其中藉由各別的索引而參考不同調變及編碼方案，其中該等索引由一數目個位元構成，以及表示與一第二線性錯誤更正碼基礎圖有關的調變及編碼方案的該等索引係由一數目個位元表示，而該數目小於表示與一第一線性錯誤更正碼基礎圖有關的調變及編碼方案的索引之位元數目。
  12. 如請求項11之裝置，其中當使用於表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為Y，且使用於表示與該第一線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為X時，表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案的索引中之頭X-Y個前導位元係被設為0。
  13. 如請求項11或12之裝置，其中該線性錯誤更正碼包含一LDPC(低密度同位檢查)碼及/或一極化碼。
  14. 一種方法，包含： 產生包括資訊位元及同位位元的一編碼區塊，該等同位位元係藉由對該等資訊位元執行一循環冗餘檢查而產生， 基於一應用之線性錯誤更正碼基礎圖及/或基於該等資訊位元的數目來決定使用來產生該編碼區塊之同位位元的數目，以及 藉由使用該應用之線性錯誤更正碼基礎圖來編碼該編碼區塊。
  15. 如請求項14之方法，進一步包含： 基於該等資訊位元的數目與一臨界值的一比較來決定使用來產生該編碼區塊之同位位元的數目， 其中該臨界值係由被該應用之線性錯誤更正碼基礎圖支援的一最大編碼區塊大小所定義。
  16. 如請求項15之方法，進一步包含： 從一第一線性錯誤更正碼基礎圖與一第二線性錯誤更正碼基礎圖中選出該應用之線性錯誤更正碼基礎圖， 其中用來產生該編碼區塊之同位位元的數目，係針對該第二線性錯誤更正碼基礎圖的比針對該第一線性錯誤更正碼基礎圖的還小。
  17. 如請求項16之方法，進一步包含： 基於該等資訊位元的數目從該第一線性錯誤更正碼基礎圖與該第二線性錯誤更正碼基礎圖中選出該應用之線性錯誤更正碼基礎圖。
  18. 如請求項16或17之方法，其中當使用該第二線性錯誤更正碼基礎圖時，該等資訊位元係被包括於一傳輸區塊中且不應用傳輸區塊大小的分割。
  19. 如請求項16或17之方法，其中該等資訊位元係被包括於一傳輸區塊中且該方法進一步包含： 當使用該第二線性錯誤更正碼基礎圖時將該傳輸區塊分割成至少兩個編碼區塊， 其中針對每個編碼區塊使用相同的同位位元數目，如不應用分割的情形。
  20. 如請求項14至19中任一項之方法，進一步包含： 當基於該應用之線性錯誤更正碼基礎圖來決定使用來產生該編碼區塊之同位位元的數目時，基於該應用之線性錯誤更正碼基礎圖來參考一調變及編碼方案表。
  21. 如請求項14至20中任一項之方法，進一步包含： 參考一調變及編碼方案表以提供關於調變及編碼方案之資訊， 其中該表指明關於調變及編碼方案的資訊，而該表包含一巢狀結構，於其中藉由各別的索引而參考不同調變及編碼方案，其中該等索引由一數目個位元構成，以及表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案的該等索引係由一數目個位元表示，該數目小於表示與該第一線性錯誤更正碼基礎圖有關的調變及編碼方案的索引之位元數目。
  22. 如請求項21之方法，其中當使用於表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為Y，且使用於表示與該第一線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為X時，表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案的索引中之頭X-Y個前導位元係被設為0。
  23. 如請求項14至22中任一項之方法，其中該線性錯誤更正碼包含一LDPC(低密度同位檢查)碼及/或一極化碼。
  24. 一種方法，包含： 提供包括關於調變及編碼方案之資訊的一調變及編碼方案表， 其中該表指明關於調變及編碼方案的資訊，而該表包含一巢狀結構，於其中藉由各別的索引而參考不同調變及編碼方案，其中該等索引由一數目個位元構成，以及表示與一第二線性錯誤更正碼基礎圖有關的調變及編碼方案的該等索引係由一數目個位元表示，而該數目小於表示與一第一線性錯誤更正碼基礎圖有關的調變及編碼方案的索引之位元數目。
  25. 如請求項24之方法，其中當使用於表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為Y，且使用於表示與該第一線性錯誤更正碼基礎圖有關的調變及編碼方案之索引的位元數目被定義為X時，表示與該第二線性錯誤更正碼基礎圖有關的調變及編碼方案的索引中之頭X-Y個前導位元係被設為0。
  26. 如請求項24或25之方法，其中該線性錯誤更正碼包含一LDPC(低密度同位檢查)碼及/或一極化碼。
  27. 一種包含代碼構件之電腦程式產品，該等代碼構件當於一處理構件或模組上運行時，用於執行如請求項14至26中任一項之方法。
  28. 如請求項27之電腦程式產品，其中該電腦程式產品係實施於一電腦可讀媒體上，及/或該電腦程式產品係藉由上傳、下載及推送程序中至少一者可直接地載入到該電腦之內部記憶體中及/或可經由一網路發送。
TW107128615A 2017-08-18 2018-08-16 針對新無線電之低密度同位檢查基礎圖使用技術 TWI686701B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??PCT/CN2017/098135 2017-08-18
WOPCT/CN2017/098135 2017-08-18
PCT/CN2017/098135 WO2019033422A1 (en) 2017-08-18 2017-08-18 USE OF BASIC GRAPHICS LDPC FOR NR

Publications (2)

Publication Number Publication Date
TW201921261A true TW201921261A (zh) 2019-06-01
TWI686701B TWI686701B (zh) 2020-03-01

Family

ID=65362059

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107128615A TWI686701B (zh) 2017-08-18 2018-08-16 針對新無線電之低密度同位檢查基礎圖使用技術

Country Status (5)

Country Link
US (2) US11070314B2 (zh)
EP (1) EP3669460A4 (zh)
CN (1) CN111066251A (zh)
TW (1) TWI686701B (zh)
WO (1) WO2019033422A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019164515A1 (en) * 2018-02-23 2019-08-29 Nokia Technologies Oy Ldpc codes for 3gpp nr ultra-reliable low-latency communications

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6681340B2 (en) * 2001-02-23 2004-01-20 International Business Machines Corporation Efficient implementation of error correction code scheme
US7237174B2 (en) * 2003-09-04 2007-06-26 The Directv Group, Inc. Method and system for providing short block length low density parity check (LDPC) codes in support of broadband satellite applications
US7376883B2 (en) * 2003-10-27 2008-05-20 The Directv Group, Inc. Method and system for providing long and short block length low density parity check (LDPC) codes
US7275199B2 (en) * 2004-08-05 2007-09-25 International Business Machines Corporation Method and apparatus for a modified parity check
KR100641052B1 (ko) * 2004-12-08 2006-11-02 한국전자통신연구원 Ｌｄｐｃ 부호기 및 복호기, 및 ｌｄｐｃ 부호화 방법 및복호화 방법
CN100566182C (zh) * 2005-02-26 2009-12-02 美国博通公司 解码ldpc编码信号的加速消息传递解码器和方法
US7590920B2 (en) * 2005-08-05 2009-09-15 Hitachi Global Storage Technologies Netherlands, B.V. Reduced complexity error correction encoding techniques
US20080155372A1 (en) * 2006-12-21 2008-06-26 Radiospire Networks, Inc. Methods and apparatus for improving error indication performance in systems with low-density parity check codes
US8566676B2 (en) * 2007-01-05 2013-10-22 Qualcomm Incorporated FEC code and code rate selection based on packet size
US8386878B2 (en) * 2007-07-12 2013-02-26 Samsung Electronics Co., Ltd. Methods and apparatus to compute CRC for multiple code blocks
US8301963B2 (en) 2007-10-23 2012-10-30 Spansion Llc Low-density parity-check code based error correction for memory device
JP5007676B2 (ja) * 2008-01-31 2012-08-22 富士通株式会社 符号化装置、復号化装置、符号化・復号化装置及び記録再生装置
US8572460B2 (en) * 2009-03-17 2013-10-29 Broadcom Corporation Communication device employing binary product coding with selective additional cyclic redundancy check (CRC) therein
WO2010122210A1 (en) * 2009-04-24 2010-10-28 Nokia Corporation Data rearrangement for decoder
KR101062755B1 (ko) * 2009-07-29 2011-09-06 주식회사 하이닉스반도체 Ｅｃｃ 회로를 포함하는 반도체 메모리 시스템 및 그 제어 방법
KR101660554B1 (ko) * 2009-11-13 2016-09-27 파나소닉 인텔렉츄얼 프로퍼티 코포레이션 오브 아메리카 부호화 방법, 복호 방법, 부호화기 및 복호기
KR20110068776A (ko) * 2009-12-16 2011-06-22 한국전자통신연구원 저밀도 패리티 검사를 이용한 코드 부호화 방법 및 그 장치
TW201141078A (en) * 2010-05-14 2011-11-16 Nat Univ Chung Cheng Method of handling packet loss using error-correcting codes and block rearrangement
EP2477335B1 (en) * 2011-01-18 2019-05-29 Samsung Electronics Co., Ltd. Apparatus and method for transmitting and reveiving data in communication/broadcasting system
US8719677B2 (en) * 2011-12-22 2014-05-06 Sandisk Technologies Inc. Using ECC encoding to verify an ECC decode operation
US20140006897A1 (en) * 2012-06-29 2014-01-02 International Business Machines Corporation Correction of structured burst errors in data
JP6046403B2 (ja) * 2012-07-13 2016-12-14 株式会社シグリード 誤り訂正符号の符号化方法及び復号方法
EP2989720A4 (en) * 2013-04-25 2016-12-07 Qualcomm Inc METHOD AND APPARATUS OF LDPC ENCODER IN A 10GBASE-T SYSTEM
US9432143B2 (en) * 2013-06-06 2016-08-30 Broadcom Corporation Combining CRC and FEC on a variable number of NCPs
US9379848B2 (en) * 2013-06-10 2016-06-28 Broadcom Corporation Cyclic redundancy check (CRC) and forward error correction (FEC) for ranging within communication systems
US9800934B2 (en) * 2013-06-12 2017-10-24 Lg Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals
KR101550762B1 (ko) * 2013-11-29 2015-09-08 한국과학기술원 연접 오류 정정 장치
US9467269B2 (en) * 2014-01-06 2016-10-11 Intel IP Corporation Systems and methods for modulation and coding scheme selection and configuration
US9749448B2 (en) * 2014-11-25 2017-08-29 Intel Corporation Header parity error handling
KR102422275B1 (ko) * 2015-07-30 2022-07-18 삼성전자주식회사 무선 통신 시스템에서 채널 부호화 및 복호화 방법과 장치
EP3400667B1 (en) * 2016-01-08 2020-06-24 Intel IP Corporation Downlink hybrid automatic repeat request feedback for narrowband internet of things devices
US20170279464A1 (en) * 2016-03-22 2017-09-28 Lg Electronics Inc. Method of ldpc code encoding for reducing signal overhead and apparatus therefor
US10372534B2 (en) * 2016-09-20 2019-08-06 Samsung Electronics Co., Ltd. Method of operating memory device using a compressed party difference, memory device using the same and memory system including the device
CN108282246B (zh) * 2017-01-05 2023-09-01 华为技术有限公司 信息处理的方法、设备和通信系统
KR102613326B1 (ko) * 2017-03-24 2023-12-14 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘) 3gpp nr에 대한 crc 코드 길이의 적응
JP6974493B2 (ja) * 2017-03-30 2021-12-01 エルジー エレクトロニクス インコーポレイティドLg Electronics Inc. 無線通信システムにおいてｌｄｐｃ符号のパリティ検査行列に基づいて符号化を行う方法及びそれを用いる端末

Also Published As

Publication number Publication date
EP3669460A1 (en) 2020-06-24
TWI686701B (zh) 2020-03-01
US20210306095A1 (en) 2021-09-30
US20200186285A1 (en) 2020-06-11
EP3669460A4 (en) 2021-05-19
CN111066251A (zh) 2020-04-24
WO2019033422A1 (en) 2019-02-21
US11558148B2 (en) 2023-01-17
US11070314B2 (en) 2021-07-20

Similar Documents

Publication Publication Date Title
US10887067B2 (en) Coding scheme determining method and apparatus
WO2018202057A1 (zh) 传输数据的方法、基站和终端设备
WO2018127064A1 (zh) 控制信息传输方法及装置
JP2018516477A (ja) コードブロックの分割を実現する方法及び装置
JP7179018B2 (ja) 低密度パリティ検査符号のベースグラフ選択方法および装置
JP7434405B2 (ja) コードブロック分割方法、端末、基地局およびコンピュータ読み取り可能な記憶媒体
US11075653B2 (en) Polar code encoding and decoding method and apparatus
CN106982172A (zh) 确定极化码传输块大小的方法和通信设备
JP2022009388A (ja) データ処理方法およびデバイス
CN110999089A (zh) 方法和装置
AU2018328362A1 (en) Encoding method and apparatus
JP2012010364A (ja) 線形抹消コードを提供する方法と装置
WO2018127139A1 (zh) 一种控制信息的传输方法和装置
EP3734874B1 (en) Coding mode indication method and device
WO2022037447A1 (zh) 编译码方法及装置
TWI686701B (zh) 針對新無線電之低密度同位檢查基礎圖使用技術
JP2021503784A (ja) チャネル状態情報を暗号化するための方法および装置、記憶媒体およびプロセッサ
WO2016179743A1 (zh) 一种编码装置及方法
CN108809531B (zh) 数据传输方法、终端和基站
CN109392102B (zh) DCI format消息的发送方法、检测方法、相关设备及系统
TWI602408B (zh) Method and apparatus for layer mapping and de-layer mapping in wireless communication system
US11502780B2 (en) Channel decoding method and apparatus in wireless communications
JP7498749B2 (ja) コードブロックの分割を実現する方法及び装置
RU2735857C1 (ru) Способ и устройство для кодирования
US10999009B2 (en) Channel encoding method and apparatus in wireless communications