TW201919061A - 非揮發性記憶體裝置 - Google Patents

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Abstract

在本公開內容中，一種非揮發性記憶體裝置包括電阻式記憶體單元以及寫入及讀取電路。所述寫入及讀取電路耦合到所述電阻式記憶體單元，且被配置成對擾動交流信號與第一寫入信號進行組合，以產生第二寫入信號。接著，所述寫入及讀取電路將所述第二寫入信號施加到所述電阻式記憶體單元來對所述電阻式記憶體單元進行設定。振盪信號與第一寫入信號（恒定直流信號）及交流信號的組合將穿透絕緣層的屏蔽效應並使受困電荷逃脫。

Description

非揮發性記憶體裝置
本發明是有關於一種非揮發性記憶體裝置。
許多現今的電子裝置包含用以存儲資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體在通電時儲存資料，而非揮發性記憶體則能夠在斷電時儲存資料。電阻式隨機存取記憶體（resistive random access memory，RRAM）是一種有前景的下一代候選非揮發性記憶體技術。RRAM具有簡單結構，耗用小的單元區域，具有低的開關電壓及快的開關時間，且可與互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）製作過程相容。
本發明提供一種非揮發性記憶體裝置，包括：電阻式記憶體單元；以及寫入及讀取電路，耦合到所述電阻式記憶體單元，且被配置成對擾動交流信號與第一寫入信號進行組合，以產生第二寫入信號並將所述第二寫入信號施加到所述電阻式記憶體單元來對所述電阻式記憶體單元進行設定。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本發明。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
此外，本文中所使用的“至少一者”、“一個或多個”、及“及/或”是在操作中既為連接詞又為反意連接詞的開放式表達。舉例來說，表達“A、B及C中的至少一者”、“A、B或C中的至少一者”、“A、B及C中的一個或多個”、“A、B或C中的一個或多個”、及“A、B及/或C”中的每一者意指A自身、B自身、C自身、A與B的組合、A與C的組合、B與C的組合、或者A、B及C的組合。應注意，用語“一（a或an）”實體是指此實體中的一個或多個。這樣一來，用語“一（a或an）”、“一個或多個”、及“至少一者”可在本文中互換使用。
本說明書中使用的用語一般具有其在所屬領域中及在使用每一用語的具體上下文中的普通含義。在本說明書中使用的實例（包括本文中所論述的任何用語的實例）僅是說明性的，且不以任何方式限制本公開內容或任何示例性用語的範圍及含意。同樣地，本發明不限於在本說明書中給出的各種實施例。
本發明涉及一種電阻式非揮發性記憶體裝置。所述電阻式非揮發性記憶體裝置大體包括由高k介電材料（high-k dielectric material）形成的絕緣層，所述絕緣層排列在設置在後段製程（back-end-of-the-line，BEOL）金屬化堆疊內的導電電極之間。電阻式非揮發性記憶體裝置被配置成基於在電阻狀態之間進行的可逆切換過程進行操作。這種可逆切換是通過穿過由高k介電材料形成的絕緣層選擇性地形成導電細絲（conductive filament）來實現。舉例來說，由高k介電材料形成的絕緣層（平常為絕緣的）可通過在導電電極兩端施加電壓以形成延伸穿過由高k介電材料形成的所述絕緣層的導電細絲（也被稱為電鑄製程（electroforming process））而變得導電。具有第一（例如，高）電阻狀態的電阻式記憶體單元對應於第一資料值（例如，邏輯“0”）且具有第二（例如，低）電阻狀態的電阻式記憶體單元對應於第二資料值（例如，邏輯“1”）。第一資料值的邏輯位元與第二資料值的邏輯位元可逆轉，其中所述第一資料值可被稱為邏輯“1”，且所述第二資料值可被稱為邏輯“0”。在一些示例性實施例中，將電阻式記憶體單元從低電阻狀態設定到高電阻狀態的操作可被稱為所述電阻式記憶體單元的重設操作（RESET operation）。另一方面，將電阻式記憶體單元從高電阻狀態設定到低電阻狀態的操作可被稱為所述電阻式記憶體單元的設定操作（SET operation）。
在電鑄工藝之後，電阻式記憶體單元的操作涉及絕緣層中的電荷的遷移。在電阻式記憶體單元的設定過程中，可對所述電阻式記憶體單元施加寫入信號（例如，電壓或電流）以將所述電阻式記憶體單元設定到高電阻狀態或低電阻狀態。然而，絕緣層中的電荷可能受困或陷落在導電細絲中，這會對所述絕緣層造成屏蔽效應（shielding effect）。寫入信號往往是恒定電壓，恒定電壓可能不具有足以穿透此種屏蔽效應的能量。在本發明中，將具有高頻振盪電特性的交流（alternating current，AC）信號添加到恒定寫入信號（電壓或電流）以穿透由介電材料製成的此種絕緣層的屏蔽效應並使受困在所述絕緣層中的電荷逃脫。
圖1是根據本發明一些示例性實施例的記憶體裝置100的圖式。在示例性實施例中，記憶體裝置100可為儲存驅動、快閃驅動器（flash drive）、記憶卡、記憶棒（memory stick）、積體電路（integrated circuit，IC）、或者包括電阻式記憶體單元的其他裝置或電路元件。參照圖1，記憶體裝置100包括寫入及讀取電路110、記憶體陣列130、及主機介面150。在一些示例性實施例中，寫入及讀取電路110、記憶體陣列130、及主機介面150可設置在同一記憶體積體電路（IC）或記憶體晶粒上，然而，本發明並非僅限於此。
寫入及讀取電路110從記憶體陣列130進行讀取或向記憶體陣列130進行寫入。寫入及讀取電路110可通過主機介面150從主機（圖中未示出）接收命令及資料。命令可為寫入命令、讀取命令、抹除命令、格式命令等。在示例性實施例中，主機介面可以有線方式或無線方式從主機接收命令、資訊、資料等，本發明不旨在限制所述主機（或其他外部裝置）與記憶體裝置100之間的連接的類型。
圖2是根據本發明一些示例性實施例的記憶體陣列130的電阻式記憶體單元131的圖式。電阻式記憶體單元131可為單極電阻式記憶體單元、雙極電阻式記憶體單元、及類似單元，示例性實施例不旨在限制所述電阻式存儲單元的類型。記憶體陣列130包括以行及列的形式排列的多個電阻式記憶體單元。儘管圖2僅示出一個電阻式記憶體單元，然而所屬領域中的普通技術人員應理解，如圖2中所示的多個電阻式記憶體單元131可以行及列的形式排列以形成記憶體陣列130。參照圖2，電阻式記憶體單元131包括電阻元件131-1及開關元件131-2。在一些示例性實施例中，電阻元件131-1可為由排列在導電電極之間的絕緣層製成的半導體裝置。底部電極與上部電極可包含例如（舉例來說）鉑（Pt）、鋁-銅（AlCu）、氮化鈦（TiN）、金（Au）、鈦（Ti）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）、及/或銅（Cu）等導電材料。在各種實施例中，由介電材料形成的絕緣層可包含例如氧化鎳（NiO）、氧化鈦（TiO）、氧化鉿（HfO）、氧化鋯（ZrO）、氧化鋅（ZnO）、氧化鎢（WO3 ）、氧化鋁（Al2 O3 ）、氧化鉭（TaO）、氧化鉬（MoO）、及/或氧化銅（CuO）。在一些示例性實施例中，開關元件131-2包括金屬氧化物半導體場效電晶體（metal-oxide semiconductor field-effect transistor，MOSFET）。
在一些示例性實施例中，電阻元件131-1與開關元件131-2串聯連接。開關元件131-2的控制端子連接到字線WL。電阻元件131-1的第一端子連接到位元線BL。電阻元件131-1的第二端子連接到開關元件131-2的第一端子（例如，MOSFET的漏極）。開關元件131-2的第二端子（例如，MOSFET的源極）連接到源極線SL。
寫入及讀取電路110通過字線WL、位元線BL、及源極線SL耦合到電阻式記憶體單元131，其中電阻式記憶體單元131可通過對字線WL、位元線BL、及/或源極線SL施加的信號進行操作。在示例性實施例中，可使用字線WL來選擇電阻式記憶體單元131。可對位元線BL施加信號（電壓或電流）以對電阻式記憶體單元131進行讀取。可檢測電阻元件131-1兩端的電壓及/或穿過電阻元件131-1的電流以確定電阻元件131-1的電阻狀態。儘管示例性電阻式記憶體單元被闡述為具有兩種不同的電阻狀態，然而在其他示例性實施例中，所述電阻式記憶體單元的電阻狀態可包括多於兩種電阻狀態。
在示例性實施例中，電阻式記憶體單元131可使用字線WL來選擇且使用位元線BL被設定到第一電阻狀態（例如，高電阻狀態）或第二電阻狀態（例如，低電阻狀態）。舉例來說，電阻式記憶體單元131可通過經由電阻元件131-1傳送電流而被設定到第一電阻狀態或第二電阻狀態，其中信號（電壓或電流）可被施加到位元線BL。
圖3是電阻式記憶體單元的典型寫入操作的時序圖。參照圖3，可對字線WL施加選擇信號以選擇電阻式記憶體單元。接著，可對位元線BL施加寫入信號以對所選擇電阻式記憶體單元進行設定。在典型寫入操作中，選擇信號及寫入信號可在寫入階段期間內為恒定電壓或電流。如上所述，恒定電壓或電流此種電特性可能不具有足以穿透因絕緣層而造成的屏蔽效應的能量，且因此電荷將保持受困在所述絕緣層中。因此，在示例性實施例中，向選擇信號及/或寫入信號添加擾動信號。AC信號的電特性可穿透因絕緣層造成的屏蔽效應。換句話說，AC信號到達受困電荷並提供足以使所述受困電荷朝由所施加寫入信號指定的方向移動的能量。在一些示例性實施例中，還向源極線添加擾動信號。源極線可耦合到參考電壓或者有時耦合到接地（ground），但擾動信號的插入將仍對在電阻式記憶體單元131與寫入及讀取電路110之間形成的電路回路具有影響。在一些示例性實施例中，也可對源極線（例如，雙極電阻式記憶體單元）施加除參考電壓以外的寫入信號（電壓或電流）。在示例性實施例中，擾動信號可與典型寫入操作的恒定信號一起從電阻式記憶體單元131的任意端子插入。在電阻式記憶體單元131的任意端子處存在擾動信號將在可在電阻式記憶體單元131被賦能以進行設定或寫入操作時形成的電路回路中造成干擾。
圖4是根據本發明一些示例性實施例的電阻式記憶體單元的寫入操作的時序圖。在示例性實施例中，可對圖3中所示典型寫入恒定信號添加例如高頻振盪的擾動信號（或AC信號）。在示例性實施例中，對施加到字線WL的信號（電壓或電流）添加擾動信號。
在一些示例性實施例中，振盪信號的頻率可介於3百萬赫（megahertz）到30百萬赫之間。然而，本發明的實施例並不旨在限制振盪信號的值。舉例來說，在一些示例性實施例中，振盪信號可大於30百萬赫或處於十億赫（gigahertz）範圍內。
圖5是根據本發明一些示例性實施例的寫入及讀取電路110的方塊圖。寫入及讀取電路110包括控制電路111、位元線解碼器112、字線解碼器113、電壓產生器114、及振盪器115。控制電路111連接到位元線解碼器112、字線解碼器113、及振盪器115，並控制非揮發性記憶體裝置100的所有操作。舉例來說，控制電路111從主機介面140接收命令及資料。控制電路111可控制BL解碼器112及WL解碼器113以根據與所選擇命令對應的位址來選擇字線WL及位元線BL。接著，BL解碼器112及WL解碼器113傳送由電壓產生器114產生的信號，以將所述信號施加到由與所接收命令對應的位址規定的電阻式記憶體單元。電阻式記憶體單元的電阻狀態可基於以上所述控制電路111的操作而被讀取或設定（寫入）。
如上所述，電荷可能受困在絕緣層中且典型恒定電壓可能不能夠在寫入操作期間穿透所述絕緣層的屏蔽效應。在示例性實施例中，控制電路111還控制振盪器115在寫入階段期間產生及輸出擾動信號。擾動信號是將能夠穿透絕緣層的屏蔽效應的高頻振盪信號或AC信號。參照圖5，振盪器115連接到BL解碼器112及WL解碼器113，其中振盪器115可將擾動信號輸出到WL解碼器113及/或BL解碼器112。
在示例性實施例中，BL解碼器112及WL解碼器113中的每一者可包括加法器電路616。圖6是根據本發明一些示例性實施例的加法器電路616的圖式。加法器電路616的第一端子耦合到電壓產生器114以接收恒定電壓601。加法器電路616的第二端子耦合到振盪器115以接收擾動信號603。加法器電路616將由電壓產生器114產生的恒定信號601（也稱為第一寫入信號）與由振盪器115產生的擾動信號603組合在一起並產生具有恒定信號601及擾動信號603二者的電特性的寫入信號605。
接著，BL解碼器112或WL解碼器113可對記憶體陣列130施加第二寫入信號605以將所選擇電阻式記憶體單元從第二電阻狀態設定到第一電阻狀態。具體來說，示例性實施例在電阻式記憶體單元將被從低電阻狀態（第二電阻狀態）設定到高電阻狀態（第一電阻狀態）時對擾動信號603與第一寫入信號601進行組合。已知此種寫入操作（將記憶體單元從低電阻狀態設定到高電阻狀態的重設操作）會使電荷受困在絕緣層中。當僅施加恒定寫入信號601時，將記憶體單元從低電阻狀態設定到高電阻狀態變得不可靠。通過將擾動信號603（高頻AC分量）添加到恒定寫入信號601，AC分量將穿透屏蔽效應且給予電荷足以逃脫的能量。
圖7是根據本發明一些示例性實施例的寫入及讀取電路710的圖式。與圖5中所示寫入及讀取電路110相似，寫入及讀取電路710包括控制電路711、BL解碼器712、WL解碼器713、電壓產生器714、及振盪器715。在圖7中所示示例性實施例中，振盪器715耦合到電壓產生器714。電壓產生器714中包括圖6中所示加法器電路616以在確定電阻式記憶體單元將被從低電阻狀態（即，第二電阻狀態）設定到高電阻狀態（即，第一電阻狀態）時對恒定寫入電壓601與擾動信號603進行組合。詳細來說，當控制電路711確定電阻式記憶體單元將被從低電阻狀態設定到高電阻狀態（即，所述電阻式記憶體單元的重設操作）時，控制電路711控制振盪器715產生並輸出擾動信號。當電壓產生器714接收擾動信號時，加法器電路616對將由電壓產生器714產生的第一寫入信號與所接收擾動信號進行組合以產生第二寫入信號。接著，電壓產生器714將第二寫入信號輸出到BL解碼器712及/或WL解碼器713以對電阻式記憶體單元進行設定。
在示例性實施例中，如果從主機介面150接收的命令不將電阻式記憶體單元從低電阻狀態設定到高電阻狀態，則控制電路711將不對振盪器715進行賦能以產生擾動信號。因此，電壓產生器將第一寫入信號（其為恒定信號）僅輸出到BL解碼器712及/或WL解碼器713。此種情形將在以下時候發生：當控制電路711將會將電阻式記憶體單元從高電阻狀態設定到低電阻狀態時，或者當控制電路711將會實行讀取操作時。
儘管以上所述示例性實施例示出當確定電阻式記憶體單元將被從低電阻狀態設定到高電阻狀態（即，重設操作）時會產生擾動信號，然而本發明並非僅限於此。在一些示例性實施例中，也可產生擾動信號及擾動信號與第一寫入信號的組合以將電阻式記憶體單元從高電阻狀態設定到低電阻狀態（即，設定操作）。
以上所述示例性實施例示出BL解碼器712、WL解碼器713、或電壓產生器714中可包括加法器電路616以產生具有恒定信號分量及振盪信號分量的第二寫入信號。然而，示例性實施例並非旨在限制加法器電路的位置。在一些示例性實施例中，加法器電路可相對於BL解碼器712/WL解碼器713及電壓產生器714而獨立地及單獨地設置。舉例來說，加法器電路可設置在電壓產生器714與BL解碼器712/WL解碼器713之間，或者在其他示例性實施例中，所述加法器電路可設置在記憶體陣列130與BL解碼器712/WL解碼器713之間。
圖8是根據一些示例性實施例的被施加到字線WL及位元線BL以實行寫入操作的信號的圖式。可對位元線BL施加所述擾動信號，而不是對字線WL施加擾動信號。此將具有與對字線WL施加擾動信號的效果相似的效果。
圖9是根據一些示例性實施例的在寫入階段期間被施加到字線WL、位元線BL、及源極線SL的信號的圖式。可對源極線SL施加所述擾動信號，而不是如圖4及圖8中所示對字線WL或位元線BL施加擾動信號是。此將具有與對字線WL或位元線BL施加擾動信號的效果相似的效果。
圖10是根據本發明一些示例性實施例的擾動信號的圖式。為穿透絕緣層的屏蔽效應，對字線WL、位元線BL、或源極線SL的恒定寫入信號添加擾動信號。在示例性實施例中，使用施加在字線WL上的信號是出於說明目的，相同的概念也可適用於對位元線BL或源極線SL施加的信號。擾動信號在寫入階段期間被施加到恒定寫入電壓的一部分。參照圖10，擾動信號是在從第一時間點t1到第二時間點t2之間被施加。控制電路111、711可對振盪器115、715進行賦能以僅對於第一時間點t1與第二時間點t2之間的時段而產生擾動信號。
圖11是根據本發明一些示例性實施例的擾動信號的圖式。在示例性實施例中，擾動信號可被配置成在第三時間點t3與第四時間點t4之間的時段期間具有各種頻率。此也可被稱為所界定時段期間的頻率掃描（frequency sweep）。
圖12是根據本發明一些示例性實施例的擾動信號的圖式。在示例性實施例中，擾動信號可被配置成具有各種振幅。此也可被稱為某一時段期間的振幅掃描（amplitude sweep）。
圖13是根據本發明一些示例性實施例的對非揮發性記憶體裝置的電阻式記憶體單元進行設定的方法的流程圖。在步驟S1301中，非揮發性記憶體裝置可接收寫入命令。
在步驟S1303中，非揮發性記憶體裝置的控制電路判斷寫入命令是否是將電阻式記憶體單元從第二（高）電阻狀態設定到第一（低）電阻狀態。
在步驟S1305中，當確定電阻式記憶體單元將被設定到第一電阻狀態時，控制電路產生擾動信號。接著，對第一寫入信號添加所述擾動信號以產生第二寫入信號以將電阻式記憶體單元從第二電阻狀態設定到第一電阻狀態。
在步驟S1307中，接著對電阻式記憶體單元施加第二寫入信號。基於第二寫入信號，可以與其中第一寫入信號為恒定直流（direct current，DC）電壓的情形的成功率相比更高的成功率將電阻式記憶體單元設定到第一電阻狀態。
基於以上所述各種示例性實施例，非揮發性記憶體的控制電路可被配置成或設定為控制振盪器來產生AC信號（高頻振盪信號）。接著，對所產生AC信號與具有恒定DC信號（電壓或電流）的寫入信號進行組合。振盪信號與恒定DC信號及AC信號的組合將穿透絕緣層的屏蔽效應並使受困電荷逃脫。
以上示例性實施例是為了示出對記憶體單元的正常存取或測試。舉例來說，可對RRAM的各種應用領域（例如，嵌入式電阻式隨機存取記憶體（embedded resistive RAM，eRRAM）、緩存、動態隨機存取記憶體（dynamic random access memory，DRAM）、及快閃記憶體替代品（flash replacement））實作示例性實施例。本發明並非僅限於此。在一些示例性實施例中，RRAM的以上設定方法可作為對晶片上的晶片進行的測試過程而在製造期間應用於RRAM晶片的記憶體單元。在此種情形中，用於對記憶體單元施加設定電壓的寫入/讀取電路110可設置在晶片區域之間的切割道（scribe line）上或設置在晶片自身上。
根據一些示例性實施例，公開一種非揮發性記憶體裝置。所述非揮發性記憶體裝置包括電阻式記憶體單元以及寫入及讀取電路。所述寫入及讀取電路耦合到所述電阻式記憶體單元，且被配置成對擾動AC信號與第一寫入信號進行組合，以產生第二寫入信號並將所述第二寫入信號施加到所述電阻式記憶體單元來對所述電阻式記憶體單元進行設定。
在本發明的實施例中，所述電阻式記憶體單元基於所述第二寫入信號而被從低電阻狀態設定到高電阻狀態。
在本發明的實施例中，所述的非揮發性記憶體裝置，還包括：電壓產生器，耦合到所述寫入及讀取電路，且產生所述第一寫入信號；以及振盪器，耦合到所述寫入及讀取電路，產生所述擾動交流信號，其中所述擾動交流信號是高頻振盪信號。
在本發明的實施例中，所述寫入及讀取電路包括加法器電路，所述加法器電路對所述擾動交流信號與所述第一寫入信號進行組合，其中所述擾動交流信號是高頻振盪信號。
在本發明的實施例中，所述電阻式記憶體單元包括：電阻元件，具有第一端子及第二端子，所述第一端子耦合到位元線；以及開關元件，具有第一端子、第二端子及控制端子，所述第一端子耦合到所述電阻元件的所述第二端子，所述第二端子耦合到源極線，所述控制端子耦合到字線，其中所述電阻式記憶體單元通過所述位元線、所述字線及所述源極線耦合到所述寫入及讀取電路。
在本發明的實施例中，所述寫入及讀取電路通過所述位元線對所述電阻式記憶體單元施加所述第二寫入信號。
在本發明的實施例中，所述寫入及讀取電路通過所述字線對所述電阻式記憶體單元施加所述第二寫入信號。
在本發明的實施例中，所述寫入及讀取電路通過所述源極線對所述電阻式記憶體單元施加所述第二寫入信號。
在本發明的實施例中，所述擾動交流信號是頻率及/或振幅隨時間變化的高頻振盪信號。
在本發明的實施例中，在所述電阻式記憶體單元的寫入迴圈期間，所述擾動交流信號被疊加到所述第一寫入信號的一部分。
根據一些示例性實施例，公開一種對電阻式記憶體單元進行設定的方法。在所述示例性實施例中，所述電阻式記憶體單元包括第一端子、第二端子及第三端子，所述第一端子耦合到位元線，所述第二端子耦合到字線，所述第三端子耦合到源極線。所述方法包括至少以下步驟：獲得擾動AC信號及第一寫入信號；對所述擾動AC信號與所述第一寫入信號進行組合，以產生第二寫入信號；以及對所述電阻式記憶體單元施加所述第二寫入信號，以對所述電阻式記憶體單元進行設定。
在本發明的實施例中，所述的方法，還包括：接收寫入命令；判斷所述寫入命令是否是將電阻式記憶體單元設定到第一電阻狀態；以及當確定所述寫入命令是將所述電阻式記憶體單元從第二電阻狀態設定到所述第一電阻狀態時，對所述擾動交流信號與所述第一寫入信號進行組合以產生所述第二寫入信號。
在本發明的實施例中，所述電阻式記憶體單元基於所述第二寫入信號而被從低電阻狀態設定到高電阻狀態。
在本發明的實施例中，所述第二寫入信號通過所述位元線被施加到所述電阻式記憶體單元。
在本發明的實施例中，所述第二寫入信號通過所述字線被施加到所述電阻式記憶體單元。
在本發明的實施例中，所述擾動交流信號具有隨時間變化的頻率及/或振幅，且所述對所述擾動交流信號與所述第一寫入信號進行組合產生具有所述擾動交流信號的所述頻率及/或所述振幅的所述第二寫入信號。
根據一些示例性實施例，公開一種非揮發性記憶體。所述非揮發性記憶體包括記憶體陣列及存儲控制器。所述記憶體陣列包括多個電阻式記憶體單元，所述電阻式記憶體單元中的每一者連接到位元線及字線。所述存儲控制器耦合到所述記憶體陣列，且被配置成至少基於寫入信號及振盪信號而產生振盪的寫入信號，且基於所述振盪的寫入信號對所述電阻式記憶體單元中的至少一者進行設定。
在本發明的實施例中，所述存儲控制器還被配置成接收寫入命令並判斷所述寫入命令是否是將所述電阻式記憶體單元中的所述至少一者從低電阻狀態設定到高電阻狀態，其中所述存儲控制器還被配置成產生所述振盪信號並當確定所述電阻式記憶體單元中的所述至少一者將被從所述低電阻狀態設定到所述高電阻狀態時對所述寫入信號與所述振盪信號進行組合。
在本發明的實施例中，所述寫入及讀取電路被配置成通過所述位元線對所述記憶體陣列施加所述振盪的寫入信號。
在本發明的實施例中，所述寫入及讀取電路被配置成通過所述字線對所述記憶體陣列施加所述振盪的寫入信號。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
100‧‧‧記憶體裝置/非揮發性記憶體裝置
110、710‧‧‧寫入及讀取電路
111、711‧‧‧控制電路
112、712‧‧‧位元線（BL）解碼器
113、713‧‧‧字線（WL）解碼器
114、714‧‧‧電壓產生器
115、715‧‧‧振盪器
130‧‧‧記憶體陣列
131‧‧‧電阻式記憶體單元
131-1‧‧‧電阻元件
131-2‧‧‧開關元件
150‧‧‧主機介面
601‧‧‧恒定電壓/恒定信號/第一寫入信號/恒定寫入信號/恒定寫入電壓
603‧‧‧擾動信號
605‧‧‧寫入信號/第二寫入信號
616‧‧‧加法器電路
BL‧‧‧位元線
S1301、S1303、S1305、S1307‧‧‧步驟
SL‧‧‧源極線
t1‧‧‧第一時間點
t2‧‧‧第二時間點
t3‧‧‧第三時間點
t4‧‧‧第四時間點
WL‧‧‧字線
結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據本發明一些示例性實施例的記憶體裝置的圖式。 圖2是根據本發明一些示例性實施例的記憶體陣列的電阻式記憶體單元的圖式。 圖3是電阻式記憶體單元的典型寫入操作的時序圖。 圖4是根據本發明一些示例性實施例的電阻式記憶體單元的寫入操作的時序圖。 圖5是根據本發明一些示例性實施例的寫入及讀取電路的方塊圖。 圖6是根據本發明一些示例性實施例的加法器電路（adder circuit）的圖式。 圖7是根據本發明一些示例性實施例的寫入及讀取電路710的圖式。 圖8是根據一些示例性實施例的被施加到字線WL及位元線BL以實行寫入操作的信號的圖式。 圖9是根據一些示例性實施例的被施加到字線WL、位元線BL、及源極線SL的信號的圖式。 圖10是根據本發明一些示例性實施例的擾動信號（perturbation singal）的圖式。 圖11是根據本發明一些示例性實施例的擾動信號的圖式。 圖12是根據本發明一些示例性實施例的擾動信號的圖式。 圖13是根據本發明一些示例性實施例的對非揮發性記憶體裝置的電阻式記憶體單元進行設定的方法的流程圖。

Claims (1)

  1. 一種非揮發性記憶體裝置，包括： 電阻式記憶體單元；以及 寫入及讀取電路，耦合到所述電阻式記憶體單元，且被配置成對擾動交流信號與第一寫入信號進行組合，以產生第二寫入信號並將所述第二寫入信號施加到所述電阻式記憶體單元來對所述電阻式記憶體單元進行設定。
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