TW201914225A - 用於改進全數位鎖相迴路（adpll）中的相位雜訊的時間-數位轉換器（tdc）偏置 - Google Patents

Abstract

一種全數位鎖相迴路（ADPLL）包括用以產生ADPLL的輸出信號的數控振盪器（DCO）以及用以偵測DCO的分數相位的時間-數位轉換器（TDC）。一種取樣電路取樣ADPLL的鎖定相位的分數部分，其中鎖定相位是在ADPLL進入鎖相迴路時ADPLL的輸出信號與ADPLL的輸入信號之間的相位偏移。用期望分數相位來替代鎖定相位的分數部分，其中期望分數相位是輸入信號的一或多個分數相位之一，其中TDC的相位被偏置為期望分數相位以使ADPLL的相位雜訊最小化。

Description

用於改進全數位鎖相迴路（ADPLL）中的相位雜訊的時間-數位轉換器（TDC）偏置

本專利申請案主張於2017年8月25日提出申請的題為「TIME-TO-DIGITAL CONVERTER (TDC) BIASING FOR IMPROVED PHASE NOISE IN ALL-DIGITAL PHASE-LOCKED LOOPS (ADPLLs)（用於改進全數位鎖相迴路（ADPLL）中的相位雜訊的時間-數位轉換器（TDC）偏置）」的待決臨時專利申請案第62/549,985號的權益，該臨時專利申請案已被轉讓給本案受讓人並由此經由援引全部明確納入於此。

所揭示的各態樣係關於全數位鎖相迴路（ADPLL）。更具體地，各示例性態樣係關於偏置ADPLL的時間-數位轉換器（TDC）以減少ADPLL中的積分相位雜訊（IPN）。

鎖相迴路（PLL）是在通訊系統（諸如頻率合成器、調制器、解調器、時鐘恢復電路等）中使用的電子電路。在一般PLL中，存在相對於輸入信號（或參考信號）的相位來鎖定輸出信號的相位的回饋電路，其中輸入信號可以是週期性波形（諸如時鐘或正弦波）。PLL包括用以偵測輸入信號的相位的鑒相器（PD）、迴路濾波器（例如，用以從鑒相器的輸出中濾除高頻分量的低通濾波器）、以及配置成調節輸出信號的頻率以匹配輸入信號的頻率的倍數的壓控振盪器（VCO）。作為一般類比PLL的替換，看到數位PLL（DPLL）或更具體地被稱為全數位PLL（ADPLL）展現出更低的功耗特性。

圖1圖示習知全數位PLL（ADPLL）100，其包括數位鑒相器或PD 102、數位迴路濾波器或迴路濾波器104和數控振盪器或DCO 106。如所圖示的，ADPLL 100接收頻率參考（Fref）信號作為輸入信號，並且產生基於其頻率而被標識為「Fout」的輸出信號（根據傳統規範，輸出信號可替換地基於其電壓而被稱為「Vout」）。Fref輸入信號可以從晶體振盪器（XO）推導出，該晶體振盪器可以替換地為溫度補償式XO（TCXO）等，由元件符號120標識。頻率控制字（FCW）是Fout/Fref的比值。PD 102被配置成偵測DCO 106的相位與Fref輸入信號的相位之間的相位誤差。PD 102的輸出是偵測到的相位誤差，其被傳遞經由迴路濾波器104（例如，低通濾波器）並被提供給DCO 106。

DCO 106的輸出（被稱為DCO 106的相位或DCO相位）包括兩個分量：整數和分數部分。整數由相位增量器或PI 108計數，而分數部分由時間-數位轉換器或TDC 110量測。PI 108和TDC 110的輸出在加法器112中相加，隨後被回饋到鑒相器102。在鑒相器102中，從如從FCW推導出的Fref輸入信號的相位演變中減去加法器112的輸出，以產生相位誤差。相位誤差被回傳經由迴路濾波器104和DCO 106。理想地，相位誤差隨著時間推移被最小化，並且DCO 106的輸出Fout匹配或被鎖定到輸入信號Fref的相位。

然而，習知ADPLL實現可能受到相位雜訊的影響，這導致它們的行為偏離上述理想情況，其中在一般ADPLL被用於鎖定到在Fref輸入信號的相位演變中至多具有少量分數相位的簡單通道時，偏差可能大得多。這些偏差可能導致較低準確度和較高功耗。相應地存在減少相位雜訊以改進ADPLL的效能和功耗的需求。

本發明的各示例性實施例涉及具有控制電路系統的全數位鎖相迴路（ADPLL），該控制電路系統被配置成基於控制在相位被鎖定時DCO與輸入信號之間的相位偏移來控制PLL的迴路的分數相位偏移。經由控制分數相位偏移，相位雜訊得以改進。具體地，在鑒相器的基於頻率的實現和基於相位的實現兩者中，揭示用於達成相位雜訊改進的對示例性ADPLL的鑒相器的增強。

相應地，一示例性態樣涉及一種控制全數位鎖相迴路（ADPLL）中的相位雜訊的方法，該方法包括：取樣ADPLL的鎖定相位的分數部分，其中鎖定相位是在ADPLL進入鎖相迴路時ADPLL的輸出信號與ADPLL的輸入信號之間的相位偏移；用期望分數相位替代鎖定相位的分數部分，其中期望分數相位是輸入信號的一或多個分數相位之一；及將ADPLL的時間-數位轉換器（TDC）的相位偏置為期望分數相位，其中TDC被配置成偵測用於產生ADPLL的輸出信號的數控振盪器（DCO）的分數相位，並且其中ADPLL的相位雜訊在TDC的相位被偏置為期望分數相位時被最小化。

另一示例性態樣涉及一種包括全數位鎖相迴路（ADPLL）的裝置。該ADPLL包括：數控振盪器（DCO），其被配置成產生ADPLL的輸出信號；時間-數位轉換器（TDC），其被配置成偵測DCO的分數相位；取樣電路，其被配置成取樣ADPLL的鎖定相位的分數部分，其中鎖定相位是在ADPLL進入鎖相迴路時ADPLL的輸出信號與ADPLL的輸入信號之間的相位偏移；及電路，其被配置成用期望分數相位替代鎖定相位的分數部分，其中期望分數相位是輸入信號的一或多個分數相位之一。ADPLL的TDC的相位被偏置為期望分數相位以使ADPLL的相位雜訊最小化。

另一示例性態樣涉及一種包括全數位鎖相迴路（ADPLL）的設備。該ADPLL包括：用於取樣ADPLL的鎖定相位的分數部分的裝置，其中鎖定相位是在ADPLL進入鎖相迴路時ADPLL的輸出信號與ADPLL的輸入信號之間的相位偏移；用於用期望分數相位替代鎖定相位的分數部分的裝置，其中期望分數相位是輸入信號的一或多個分數相位之一；及用於將ADPLL的時間-數位轉換器（TDC）的相位偏置為期望分數相位的裝置，其中TDC包括用於偵測用於產生ADPLL的輸出信號的數控振盪器（DCO）的分數相位的裝置，並且其中ADPLL的相位雜訊在TDC的相位被偏置為期望分數相位時被最小化。

又一示例性態樣涉及一種包括代碼的非瞬態電腦可讀取儲存媒體，該代碼在由處理器執行時使處理器執行用於控制全數位鎖相迴路（ADPLL）中的相位雜訊的操作。該非瞬態電腦可讀取儲存媒體包括：用於取樣ADPLL的鎖定相位的分數部分的代碼，其中鎖定相位是在ADPLL進入鎖相迴路時ADPLL的輸出信號與ADPLL的輸入信號之間的相位偏移；用於用期望分數相位替代鎖定相位的分數部分的代碼，其中期望分數相位是輸入信號的一或多個分數相位之一；及用於將ADPLL的時間-數位轉換器（TDC）的相位偏置為期望分數相位的代碼，其中TDC被配置成偵測用於產生ADPLL的輸出信號的數控振盪器（DCO）的分數相位，並且其中ADPLL的相位雜訊在TDC的相位被偏置為期望分數相位時被最小化。

在以下針對本發明的具體實施例的描述和有關附圖中揭示本發明的各態樣。可以設計出替換實施例而不會脫離本發明的範疇。另外，本發明中眾所周知的元素將不被詳細描述或將被省去以免湮沒本發明的相關細節。

措辭「示例性」在本文中用於表示「用作實例、例子、或圖示」。本文中描述為「示例性」的任何實施例不必被解釋為優於或勝過其他實施例。同樣，術語「本發明的各實施例」並不要求本發明的所有實施例都包括所論述的特徵、優點、或工作模式。

本文中所使用的術語僅出於描述特定實施例的目的，而並不意欲限定本發明的實施例。如本文中所使用的，單數形式的「一」、「某」和「該」意欲亦包括複數形式，除非上下文另有明確指示。將進一步理解，術語「包括」、「具有」、「包含」及/或「含有」在本文中使用時指明所陳述的特徵、整數、步驟、操作、要素、及/或組件的存在，但並不排除一或多個其他特徵、整數、步驟、操作、要素、組件及/或其群組的存在或添加。

此外，許多實施例是根據將由例如計算設備的元件執行的動作序列來描述的。將認識到，本文中所描述的各種動作能由專用電路（例如，特殊應用積體電路（ASIC））、由正被一或多個處理器執行的程式指令、或由這兩者的組合來執行。另外，本文中所描述的這些動作序列可被認為是完全體現在任何形式的電腦可讀取儲存媒體內，該電腦可讀取儲存媒體內儲存有一經執行就將使相關聯的處理器執行本文中所描述的功能性的對應電腦指令集。由此，本發明的各個態樣可以用數種不同的形式來體現，所有這些形式都已被構想落在所要求保護的標的的範疇內。另外，對於本文中所描述的每個實施例，任何此類實施例的對應形式可在本文中被描述為例如「被配置成執行所描述的動作的邏輯」。

參照回到圖1，看到ADPLL（諸如ADPLL 100）的相位雜訊或積分相位雜訊（IPN）受輸入到TDC 110的分數相位的強烈影響，且更具體地，受輸入到TDC 110的分數相位的偏置或DC值（亦被稱為「TDC偏置」）的強烈影響。看到以上所論述的TDC偏置對IPN的影響對於輸入頻率的所謂「簡單通道」是最強烈的。

為了解釋，簡單通道指的是輸入參考Fref中產生少量分數相位值的頻率通道。如先前所提及的，FCW是Fout/Fref的比率，其是常數。參考Fref的相位演變是常數FCW的積分，且在簡單通道的情形中僅僅運用少量分數相位值。例如，若FCW=2.25，則參考Fref的相位演變可以為0、2.25、4.5、6.75、9.0、11.25、13.5等。從參考輸入信號Fref的以上相位演變中看出，其分數部分僅僅運用少量相位，在該情形中，僅0、0.25、0.5和0.75。看到TDC偏置對輸入頻率Fref中其FCW的分數部分為0（亦即，僅存在單個分數相位）、0.5（亦即，兩個分數相位0和0.5）、或0.25/0.75（亦即，四個分數相位0、0.25、0.5和0.75）的這些簡單通道的影響更強。

參照圖2，例如圖示了曲線圖200。曲線圖200包含針對實例TDC特性在y軸上的IPN與x軸上的相位偏移的說明性標繪，該相位偏移是在輸入信號Fref與輸出信號Fref或DCO 106的輸出（亦即，輸入到TDC 110的分數相位）之間量測的。將理解，針對其他TDC特性，低IPN區域和高IPN區域可以從曲線圖200的實例圖示移位，但是本案的各實例態樣並不限於曲線圖200中所示的具體實例，並且如此，本案的各態樣亦適用於其他TDC特性。這一所圖示的實例中的分數相位針對單個分數相位「0」。曲線圖200上的點202指示輸入到TDC 110的第一分數相位處的高IPN，而點204指示輸入到TDC 110的第二分數相位處的低IPN。如所看到的，第二分數相位處的IPN更低。如此，點204處的第二分數相位例如對於低IPN而言將是期望的，並且此類分數相位被稱為期望分數相位。由此，在本案的各態樣，將認識到，經由控制ADPLL的分數相位，有可能將輸入到TDC 110的分數相位偏置到期望分數相位，這進而可以導致較低且改進的IPN。

相應地，在本案的各示例性態樣，揭示用於調節相位偏移（或更具體地，DCO與ADPLL的輸入信號之間的分數相位偏移）的系統和方法。在一些態樣，揭示示例性鑒相器（基於頻率的PD和基於相位的PD兩者），其中示例性鑒相器被配置成當ADPLL在鎖相模式中操作時調節DCO與輸入參考信號之間的相位偏移。經由調節該相位偏移，輸入到TDC的分數相位被偏置成使得IPN被最小化。

在一個示例性ADPLL實現中，可以使用基於頻率的鑒相器，其中在鎖相迴路封閉時（亦即，在ADPLL從復位出來時）ADPLL的鎖定相位與DCO相位相同。儘管DCO相位一般在迴路封閉時不受控制，但是可以利用以下進一步解釋的初始相位取樣技術來取樣迴路封閉時的DCO相位。隨後可以從ADPLL的已知或期望分數相位中減去取樣出的DCO相位以決定相位偏移誤差。可以將該相位偏移誤差與輸入到DCO的相位相加（或相減），以使得DCO相位（以及相應地，輸入到示例性TDC的相位）被偏置為使IPN最小化的值。

在另一示例性ADPLL實現中，可以採用基於相位的鑒相器，其中ADPLL的鎖定相位被辨識為基於相位的鑒相器中所採用的FCW積分器的初始相位。隨後將相位偏移與ADPLL的鎖定相位相加以將TDC偏置為使IPN最小化的值。

現在將參照圖3-4更詳細地論述以上示例性ADPLL實現。

參照圖3A，圖示一般ADPLL 300，其包括配置成接收輸入信號Fref（其可以如先前所解釋的從任何類型的晶體振盪器產生）的基於頻率的鑒相器（PD）302，從輸入信號Fref推導出FCW。ADPLL 300亦被示為包括數位迴路濾波器304、數位DCO 306、以及從輸出信號Fout到基於頻率的PD 302的回饋路徑。回饋路徑被示為包括相位增量器（PI）308、TDC 310以及加法器312。

在圖3A中圖示了基於頻率的PD 302的進一步細節，其中積分器320被配置成在重定模式下啟動。在重定模式下，ADPLL 300的操作在迴路基於重定信號被解除斷言（例如，不失一般性地，在重定信號為高信號活躍的實現中當重定信號變為低時）而封閉時開始。由此，重定信號變為低被認為是操作的起始點或初始時間實例t=0。

將回想起，DCO 306的相位在迴路封閉時使用PI 308（整數計數）和TDC 310（分數DCO相位）來取樣，並在加法器312中進行相加以產生在迴路封閉之際測得的DCO相位Φ_DCO 。方塊324是配置成將來自加法器312的表示PI 308和TDC 310的總和的DCO相位輸出轉換成頻率的微分器，這使得能夠例如使用基於頻率的PD 302中的加法器322對照FCW的期望頻率來量測DCO 306的頻率（或「DCO」頻率）。

在基於頻率的PD 302中，輸出信號Fout相對於（輸入信號Fref的）參考時鐘被鎖定到的鎖定相位是迴路封閉時（亦即，重定信號被釋放或解除斷言時）DCO 306的相位或即「DCO相位」。若DCO 306的DCO相位不被控制，則TDC 310的偏置點可能偏離將使IPN最小化的值。

由此，在各示例性態樣，DCO 306的相位可以經由擴增包括基於頻率的PD 302的一般ADPLL 300來控制，進而將TDC 310偏置為使IPN最小化的值。

現在參照圖3B，將描述配置成使用初始相位取樣技術來控制DCO相位的示例性ADPLL 350。圖3B的ADPLL 350包括對圖3A的ADPLL 300的修改及/或添加，ADPLL 350被配置成控制迴路封閉時的分數相位偏移，即TDC偏置。相似的組件符號已經被用來標識ADPLL 300與ADPLL 350之間的共同或類似組件，並且以下論述將主要專注於這些電路之間的差異，而不重複對相似編號的組件的窮盡性描述。

如圖3B中所示，存在增加的從TDC 310的輸出到包括多工器360和延遲組件358的取樣電路的連接或路徑364。取樣電路被配置成在重定被解除斷言時保持TDC 310的輸出，這是在ADPLL 350的鎖相迴路封閉時（或簡言之，在迴路封閉時）的分數DCO相位偏移。更具體地，在復位為低時，多工器360選擇來自延遲組件358的輸出（而非路徑364），這意味著TDC 310的輸出被保持（方塊360和358可被稱為數位取樣和保持電路）。

在加法器356（實現為減法器）中，從期望分數相位中減去迴路封閉時取樣出的分數DCO相位。迴路封閉時取樣出的分數DCO相位與期望分數相位之間的差值被用來有效地規範化或抵消在迴路封閉時從DCO相位取樣出的分數DCO相位。為此，多工器354在復位保持被斷言時輸出值「0」（由此在迴路封閉之前防止初始相位取樣電路計算出的相位影響迴路），並且一旦復位被解除斷言且迴路被封閉，多工器354就輸出迴路封閉時取樣出的分數DCO相位與由加法器356計算出的期望分數相位之間的差值。

隨後將迴路封閉時取樣出的分數DCO相位與期望分數相位之間的該差值從多工器354提供給ADPLL 350的示例性的基於頻率的PD 352。基於頻率的PD 352包括附加的加法器353，其被配置成從（使用先前所描述的圖3A的基於頻率的PD 302的組件320、322、324）通常計算出的相位偏移中減去由多工器354提供的在迴路封閉時取樣出的分數DCO相位之間的差值。由此，加法器353有效地抵消了迴路封閉時TDC 310的輸出，其表示ADPLL 350的鎖相迴路封閉之際的初始DCO相位或TDC偏置。以此方式，TDC 310的TDC偏置可（經由消除迴路封閉時DCO 306的分數DCO相位並且施加期望分數相位Φ_期望 ）被控制，這相應地導致消除ADPLL 350中的相位雜訊或IPN。

現在參照圖4A，一般ADPLL 400被配置成接收輸入信號Fref（其可以如先前所解釋的從任何類型的晶體振盪器產生），從輸入信號Fref推導出FCW。ADPLL 400被示為包括基於相位的鑒相器（PD）402，其將進一步解釋。ADPLL 400亦被示為包括數位迴路濾波器404、具有輸出Fout的DCO 406、相位增量器（PI）408、TDC 410、以及加法器412，它們類似於先前所描述的ADPLL 100和300的相似組件來配置。

更詳細地考慮基於相位的PD 402，圖示組件FCW積分器420和加法器422。重定信號被解除斷言呈現了基於相位的PD 402的初始狀況，其中FCW積分器420被配置成決定ADPLL 400的初始或鎖定相位。在一般實現中，觸發器或暫存器儲存初始鎖定相位，其在觸發器中被設定為常數以防止ADPLL 400的時序封閉期間的問題。由此，基於相位的PD 402從復位出來時的初始相位偏移可以是已知常數，但是這可能不對應於將合適地偏置TDC 410以使IPN最小化的DCO相位。在加法器422中從PI 408和TDC 410的總和中減去FCW積分器420的初始鎖定相位以形成相位誤差，其在傳遞經由迴路濾波器404之後提供DCO 406的DCO相位，並且相應地，DCO相位的分數部分形成TDC 410的初始TDC偏置（其在一般實現中是不受控制的）。

相應地，在各示例性態樣，設計電路修改及/或添加以將相位偏移添加到基於相位的PD 402的初始鎖定相位，以使得所添加的相位偏移和FCW積分器420從復位出來時的初始鎖定相位的總和將有效地導致DCO 406的分數DCO相位或TDC 410的TDC偏置被設為期望值以使IPN最小化。在一個實現中，若FCW積分器420的初始鎖定相位被設為零（例如，FCW積分器420的輸出在復位被解除斷言時被復位為零），則所添加的相位偏移是鎖定相位，可以基於該鎖定相位來控制TDC偏置。

現在參照圖4B，將描述根據各示例性態樣配置的ADPLL 450。圖4B的ADPLL 450包括對圖4A的ADPLL 400的修改及/或添加。相似的元件符號已經被用來標識ADPLL 400與ADPLL 450之間的共同或類似組件，並且以下論述將主要專注於這些電路之間的差異，而不重複對相似編號的組件的窮盡性描述。

相應地，如圖4B中所示，多工器454被配置成在ADPLL 450從復位出來時（亦即，一旦重定信號被解除斷言）就選擇期望分數相位（例如，0/0.25/0.5/0.75等）。FCW積分器420可以在復位被解除斷言之際被配置為零（例如，基於將零值儲存在觸發器中以被輸入為FCW積分器420的初始狀況）。如圖所示，基於相位的PD 452設有額外的加法器453，其在迴路封閉時加上期望分數相位作為相位誤差。因為FCW積分器420的相位輸出為零，因此期望分數相位形成ADPLL 450的初始鎖定相位。由此，按以上方式產生的期望分數相位有效地形成DCO相位的分數部分，並且同樣地形成TDC 410的TDC偏置，從而將TDC偏置設為使IPN被最小化或消除的值。多工器454亦被配置成在重定信號被斷言時或者在ADPLL 450進入鎖相迴路之前防止鎖定相位影響DCO。

圖5圖示了採用本文中所描述的用於經由控制TDC偏置來減少ADPLL中的IPN的機制的系統的模擬結果的圖形500。更具體地，圖形500圖示使用如參照圖3B的ADPLL 350描述的初始相位取樣技術的標繪為時間（x軸）的函數的分數相位（y軸），ADPLL 350包括根據本文中所論述的各示例性態樣配置的基於頻率的PD 352。在圖5中，圖示了TDC偏置下ADPLL 350的分數相位被設定為對應於值0.25的期望分數相位。相應地，圖5圖示ADPLL 350的鎖定相位可被控制為期望值。從圖2將回想起，IPN隨相位偏移而變化，其中IPN在TDC偏置等於期望分數相位時最低。由此，經由將TDC偏置控制為基本上等於期望分數相位，可以基本上消除相位雜訊。

將認識到，在示例性ADPLL實現中，可以控制輸出信號與輸入信號之間的相位差（其是鎖定相位），由此有利地使得ADPLL的鎖定相位在每次操作或打開實現該示例性ADPLL的電路（例如，無線電）時被設為常數值。

因此，將領會，諸態樣包括用於執行本文中所揭示的程序、功能及/或演算法的各種方法。例如，如圖6中所圖示的，一態樣可以包括控制全數位鎖相迴路（ADPLL）中的相位雜訊的方法600。

方塊602包括取樣ADPLL的鎖定相位的分數部分，其中鎖定相位是在ADPLL進入鎖相迴路時ADPLL的輸出信號與ADPLL的輸入信號之間的相位偏移（例如，在ADPLL 350包括基於頻率的PD 352的情形中，在復位被解除斷言時使用包括多工器360和延遲組件358的取樣電路來取樣DCO 306的分數相位（或在ADPLL進入鎖相迴路時取樣加法器的分數相位）以決定取樣出的DCO分數相位；或者在ADPLL 450包括基於頻率的PD 352的情形中，斷言重定信號以將基於頻率的PD 352的FCW積分器420復位為零）。

方塊604包括用期望分數相位替代鎖定相位的分數部分，其中期望分數相位是輸入信號的一或多個分數相位之一（例如，在ADPLL 350的情形中，使用從期望分數相位中減去取樣出的DCO分數相位的電路（諸如加法器356）來決定相位差；或者在ADPLL 450的情形中，一旦重定信號被解除斷言，就使用將期望分數相位與FCW積分器420的輸出相加的電路（諸如加法器453））。

方塊606包括將ADPLL的時間-數位轉換器（TDC）的相位偏置為期望分數相位（例如，偏置ADPLL 350的TDC 310或ADPLL 450的TDC 410），其中TDC被配置成偵測用於產生ADPLL的輸出信號的數控振盪器（DCO）（例如，ADPLL 350的DCO 306或ADPLL 450的DCO 406）的分數相位，並且其中ADPLL的相位雜訊在TDC的相位被偏置為期望分數相位時被最小化（例如，如圖5中所示）。

現在參照圖7，圖示了其中可以採用本案的各態樣的實例無線通訊系統700。如圖所示，無線通訊系統700包括與存取終端（AT）720處於通訊的存取點（AP）710。除非另外指明，否則術語「存取終端」和「存取點」並非意欲專用於或限於任何特定的無線電存取技術（RAT）。一般而言，存取終端可以是允許使用者在通訊網路上進行通訊的任何無線通訊設備（例如，行動電話、路由器、個人電腦、伺服器、娛樂設備、具有物聯網路（IoT）/萬物聯網路（IoE）能力的設備、車載通訊設備等），並且可以在不同的RAT環境中被替代地稱為使用者設備（UD）、行動站（MS）、用戶站（STA）、使用者裝備（UE）等。

類似地，存取點可取決於該存取點被部署在的網路而在與存取終端通訊時根據一或多個RAT操作，並且可替代地被稱為基地台（BS）、網路節點、B節點、演變型B節點（eNB）等。

在圖7的實例中，AP 710和AT 720一般各自包括用於經由至少一種指定RAT與其他網路節點進行通訊的無線通訊設備（由通訊設備772和722表示）。通訊設備772和722可根據指定RAT來以各種方式被配置成用於傳送和編碼信號（例如，訊息、指示、資訊等），以及反之被配置成用於接收和解碼信號（例如，訊息、指示、資訊、引導頻等）。AP 710的通訊設備772包括配置成根據給定RAT（例如，藍芽®、藍芽®低能量、Wi-Fi等）操作的RAT收發機740。類似地，AT 720的通訊設備722包括配置成根據RAT操作的RAT收發機750。如本文中所使用的，「收發機」可包括發射器電路、接收器電路、或其組合，但不需要在所有設計中提供傳送和接收功能性兩者。例如，當不必提供全通訊時，可在一些設計中採用低功能性接收器電路以降低成本（例如，僅提供低級嗅探的Wi-Fi晶片或類似電路系統）。RAT收發機740和750可以分別包括ADPLL 742和ADPLL 752，這些ADPLL可以根據先前描述的示例性ADPLL 350/450來配置。

此外，AP 710和AT 720一般亦可各自包括用於控制其各自相應的通訊設備772和722的操作（例如，指導、修改、啟用、禁用等）的通訊控制器（由通訊控制器714和724表示）。通訊控制器714和724可以在相應的主機系統功能性的指導下或者以其他方式結合主機系統功能性來操作（主機系統功能性被圖示為處理系統716和726以及記憶體組件718和728）。在一些設計中，通訊控制器714和724可部分地或完全地被歸入相應的主機系統功能性。

轉到更詳細地圖示的通訊，AT 720可以經由無線鏈路730與AP 710傳送和接收訊息，該訊息包括與各種類型的通訊（例如，語音、資料、多媒體服務、相關聯的控制訊號傳遞等）相關的資訊。無線鏈路730可以在感興趣的通訊媒體（作為實例，在圖7中被示為可以與其他通訊以及其他RAT共享的媒體732）上操作。這種類型的媒體可以包括與一或多個發射器/接收器對之間（諸如針對媒體732的AP 710與AT 720之間）的通訊相關聯的一或多個頻率、時間、及/或空間通訊資源（例如，涵蓋跨一或多個載波的一或多個通道）。

作為特定實例，媒體732可以對應於與其他RAT共享的無執照頻帶的至少一部分。一般而言，AP 710和AT 720可以取決於其被部署在的網路而根據一或多個RAT經由無線鏈路730來操作。這些網路可包括例如分碼多工存取（CDMA）網路、分時多工存取（TDMA）網路、分頻多工存取（FDMA）網路、正交FDAM（OFDMA）網路、單載波FDAM（SC-FDMA）網路等的不同變型。儘管不同的有執照頻帶已經被保留用於此類通訊（例如，由諸如美國的聯邦通訊委員會（FCC）之類的政府實體保留），但是某些通訊網路、特別是採用小型細胞存取點的那些通訊網路已經將操作擴展至無執照頻帶之內，諸如由無線區域網路（WLAN）技術、最值得注意的是一般稱為「Wi-Fi」的IEEE 802.11x WLAN技術使用的無執照國家資訊基礎設施（U-NII）頻帶。

本發明所屬領域中具有通常知識者將領會，資訊和信號可使用各種不同技術和技藝中的任何一種來表示。例如，貫穿上面說明始終可能被述及的資料、指令、命令、資訊、信號、位元、符號和碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子、或其任何組合來表示。

此外，本發明所屬領域中具有通常知識者將領會，結合本文所揭示的各實施例描述的各種說明性邏輯區塊、模組、電路和演算法步驟可被實現為電子硬體、電腦軟體、或兩者的組合。為清楚地圖示硬體與軟體的這種可互換性，各種說明性組件、方塊、模組、電路、以及步驟在上面是以其功能性的形式作一般化描述的。此類功能性是被實現為硬體還是軟體取決於具體應用和施加於整體系統的設計約束。具有通常知識者可針對每種特定應用以不同方式來實現所描述的功能性，但此類實現決策不應被解讀為致使脫離本發明的範疇。

結合本文中所揭示的各實施例描述的方法、序列及/或演算法可直接在硬體中、在由處理器執行的軟體模組中、或在這兩者的組合中體現。軟體模組可常駐在RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、可移除磁碟、CD-ROM、或本發明所屬領域內已知的任何其他形式的儲存媒體中。示例性儲存媒體被耦合到處理器，以使得處理器能從/向該儲存媒體讀取/寫入資訊。替換地，儲存媒體可以被整合到處理器。

相應地，本發明的一實施例可以包括實施用於改進ADPLL中的相位雜訊的方法的電腦可讀取媒體。因此，本發明並不限於所圖示的實例且任何用於執行本文中所描述的功能性的手段均被包括在本發明的實施例中。

儘管上述揭示圖示本發明的說明性實施例，但是應當注意到，在其中可作出各種變更和修改而不會脫離如所附請求項定義的本發明的範疇。根據本文中所描述的本發明實施例的方法請求項的功能、步驟及/或動作不必按任何特定次序來執行。此外，儘管本發明的要素可能是以單數來描述或主張權利的，但是複數也是已料想了的，除非顯式地聲明了限定於單數。

100‧‧‧全數位PLL（ADPLL）

102‧‧‧數位鑒相器或PD

104‧‧‧數位迴路濾波器或迴路濾波器

106‧‧‧數控振盪器或DCO

108‧‧‧PI

110‧‧‧TDC

112‧‧‧加法器

120‧‧‧元件符號

200‧‧‧曲線圖

202‧‧‧點

204‧‧‧點

300‧‧‧一般ADPLL

302‧‧‧基於頻率的鑒相器（PD）

304‧‧‧數位迴路濾波器

306‧‧‧數位DCO

308‧‧‧相位增量器（PI）

310‧‧‧TDC

312‧‧‧加法器

320‧‧‧積分器

322‧‧‧加法器

324‧‧‧塊

350‧‧‧ADPLL

352‧‧‧基於頻率的PD

353‧‧‧加法器

354‧‧‧多工器

356‧‧‧方塊

358‧‧‧延遲組件

360‧‧‧多工器

364‧‧‧路徑

400‧‧‧一般ADPLL

402‧‧‧基於相位的鑒相器（PD）

404‧‧‧數位迴路濾波器

406‧‧‧DCO

408‧‧‧相位增量器（PI）

410‧‧‧TDC

412‧‧‧加法器

420‧‧‧FCW積分器

422‧‧‧加法器

450‧‧‧ADPLL

452‧‧‧基於相位的PD

453‧‧‧加法器

454‧‧‧多工器

500‧‧‧圖形

600‧‧‧方法

602‧‧‧方塊

604‧‧‧方塊

606‧‧‧方塊

700‧‧‧無線通訊系統

710‧‧‧存取點（AP）

714‧‧‧通訊控制器

716‧‧‧處理系統

718‧‧‧記憶體組件

720‧‧‧AT

722‧‧‧通訊設備

724‧‧‧通訊控制器

726‧‧‧處理系統

728‧‧‧記憶體組件

740‧‧‧RAT收發機

742‧‧‧ADPLL

750‧‧‧RAT收發機

752‧‧‧ADPLL

提供附圖以幫助對本發明的實施例進行描述，且提供附圖僅用於圖示實施例而非對其進行限定。

圖1圖示了一般ADPLL實現。

圖2圖示了其中相位雜訊被示為隨相位偏移而變化的曲線圖。

圖3A圖示了包括基於頻率的鑒相器的一般ADPLL設計。

圖3B圖示了根據各示例性態樣的示例性ADPLL，其包括配置成用於減少相位雜訊的基於頻率的鑒相器。

圖4A圖示了包括基於相位的鑒相器的一般ADPLL設計。

圖4B圖示了根據各示例性態樣的示例性ADPLL，其包括配置成用於減少相位雜訊的基於相位的鑒相器。

圖5圖示了程式設計為將TDC偏置到分數相位的初始相位取樣的曲線圖。

圖6圖示了根據各示例性態樣的控制全數位鎖相迴路（ADPLL）中的相位雜訊的方法的流程圖。

圖7圖示了其中可有利地採用本案的各態樣的實例無線通訊系統。

國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無

國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (30)

1. 一種控制一全數位鎖相迴路（ADPLL）中的相位雜訊的方法，該方法包括： 取樣該ADPLL的一鎖定相位的一分數部分，其中該鎖定相位是在該ADPLL進入一鎖相迴路時該ADPLL的一輸出信號與該ADPLL的一輸入信號之間的一相位偏移； 用一期望分數相位替代該鎖定相位的該分數部分，其中該期望分數相位是該輸入信號的一或多個分數相位之一；及 將該ADPLL的一時間-數位轉換器（TDC）的一相位偏置為該期望分數相位，其中該TDC被配置成偵測用於產生該ADPLL的該輸出信號的一數控振盪器（DCO）的一分數相位，並且其中該ADPLL的該相位雜訊在該TDC的該相位被偏置為該期望分數相位時被最小化。
2. 如請求項1之方法，其中該ADPLL包括一基於頻率的鑒相器，並且其中取樣該ADPLL的該鎖定相位的該分數部分包括在該ADPLL進入該鎖相迴路時取樣該DCO的該分數相位以決定一取樣出的DCO分數相位。
3. 如請求項2之方法，其中用該期望分數相位替代該鎖定相位的該分數部分包括從該期望分數相位中減去該取樣出的DCO分數相位以決定一相位差。
4. 如請求項3之方法，其中將該ADPLL的該TDC的該相位偏置為該期望分數相位包括將該相位差與該鎖定相位相加。
5. 如請求項2之方法，其中該ADPLL在一重定信號被解除斷言時進入該鎖相迴路。
6. 如請求項5之方法，進一步包括防止該鎖定相位在該重定信號被斷言時影響該DCO。
7. 如請求項1之方法，其中該ADPLL包括一基於相位的鑒相器，並且其中取樣該ADPLL的該鎖定相位的該分數部分包括斷言一重定信號以將該基於相位的鑒相器的一頻率控制字（FCW）積分器復位為零。
8. 如請求項7之方法，其中用該期望分數相位替代該鎖定相位的該分數部分包括一旦該重定信號被解除斷言就將該期望分數相位與該FCW積分器的一輸出相加。
9. 如請求項7之方法，其中該ADPLL在該重定信號被解除斷言時進入該鎖相迴路。
10. 如請求項7之方法，進一步包括防止該鎖定相位在該重定信號被斷言時影響該DCO。
11. 一種裝置，包括： 一全數位鎖相迴路（ADPLL），其中該ADPLL包括： 一數控振盪器（DCO），其被配置成產生該ADPLL的一輸出信號； 一時間-數位轉換器（TDC），其被配置成偵測該DCO的一分數相位； 一取樣電路，其被配置成取樣該ADPLL的一鎖定相位的一分數部分，其中該鎖定相位是在該ADPLL進入一鎖相迴路時該ADPLL的該輸出信號與該ADPLL的一輸入信號之間的一相位偏移；及 一電路，其被配置成用一期望分數相位替代該鎖定相位的該分數部分，其中該期望分數相位是該輸入信號的一或多個分數相位之一； 其中該TDC的一相位被偏置為該期望分數相位以使該ADPLL的相位雜訊最小化。
12. 如請求項11之裝置，其中該ADPLL包括一基於頻率的鑒相器，並且其中該取樣電路被配置成在該ADPLL進入該鎖相迴路時取樣該DCO的該分數相位以決定一取樣出的DCO分數相位。
13. 如請求項12之裝置，其中該電路被配置成從該期望分數相位中減去該取樣出的DCO分數相位以決定一相位差。
14. 如請求項13之裝置，進一步包括一加法器，其配置成將該相位差與該鎖定相位相加，以將該TDC的該相位偏置為該期望分數相位。
15. 如請求項12之裝置，其中該ADPLL被配置成在一重定信號被解除斷言時進入該鎖相迴路。
16. 如請求項15之裝置，進一步包括一多工器，其配置成防止該鎖定相位在該重定信號被斷言時影響該DCO。
17. 如請求項11之裝置，其中該ADPLL包括一基於相位的鑒相器，並且其中該取樣電路被配置成斷言一重定信號以將該基於相位的鑒相器的一頻率控制字（FCW）積分器復位為零，以取樣該ADPLL的該鎖定相位的該分數部分。
18. 如請求項17之裝置，其中該電路被配置成一旦該重定信號被解除斷言就將該期望分數相位與該FCW積分器的一輸出相加，以用該期望分數相位替代該鎖定相位的該分數部分。
19. 如請求項17之裝置，其中該ADPLL在該重定信號被解除斷言時進入該鎖相迴路。
20. 如請求項17之裝置，進一步包括一多工器，其配置成防止該鎖定相位在該重定信號被斷言時影響該DCO。
21. 一種設備，包括： 一全數位鎖相迴路（ADPLL），其包括： 用於取樣該ADPLL的一鎖定相位的一分數部分的裝置，其中該鎖定相位是在該ADPLL進入一鎖相迴路時該ADPLL的一輸出信號與該ADPLL的一輸入信號之間的一相位偏移； 用於用一期望分數相位替代該鎖定相位的該分數部分的裝置，其中該期望分數相位是該輸入信號的一或多個分數相位之一；及 用於將該ADPLL的一時間-數位轉換器（TDC）的一相位偏置為該期望分數相位的裝置，其中該TDC包括用於偵測用於產生該ADPLL的該輸出信號的一數控振盪器（DCO）的一分數相位的裝置，並且其中該ADPLL的相位雜訊在該TDC的該相位被偏置為該期望分數相位時被最小化。
22. 如請求項21之設備，其中該ADPLL包括用於基於頻率的相位偵測的裝置，並且其中該用於取樣該ADPLL的該鎖定相位的該分數部分的裝置包括用於在該ADPLL進入該鎖相迴路時取樣該DCO的該分數相位以決定一取樣出的DCO分數相位的裝置。
23. 如請求項22之設備，其中該用於用該期望分數相位替代該鎖定相位的該分數部分的裝置包括用於從該期望分數相位中減去該取樣出的DCO分數相位以決定一相位差的裝置。
24. 如請求項23之設備，其中該用於將該ADPLL的該TDC的該相位偏置為該期望分數相位的裝置包括用於將該相位差與該鎖定相位相加的裝置。
25. 如請求項22之設備，其中該ADPLL在一重定信號被解除斷言時進入該鎖相迴路。
26. 如請求項25之設備，進一步包括用於防止該鎖定相位在該重定信號被斷言時影響該DCO的裝置。
27. 如請求項21之設備，其中該ADPLL包括用於基於相位的相位偵測的裝置，並且其中取樣該ADPLL的該鎖定相位的該分數部分包括斷言一重定信號以將該用於基於相位的相位偵測的裝置的一頻率控制字（FCW）積分器復位為零。
28. 如請求項27之設備，其中該用於用該期望分數相位替代該鎖定相位的該分數部分的裝置包括用於一旦該重定信號被解除斷言就將該期望分數相位與該FCW積分器的一輸出相加的裝置。
29. 如請求項27之設備，進一步包括用於防止該鎖定相位在該重定信號被斷言時影響該DCO的裝置。
30. 一種包括代碼的非瞬態電腦可讀取儲存媒體，該代碼在由一處理器執行時使該處理器執行用於控制一全數位鎖相迴路（ADPLL）中的相位雜訊的操作，該非瞬態電腦可讀取儲存媒體包括： 用於取樣該ADPLL的一鎖定相位的一分數部分的代碼，其中該鎖定相位是在該ADPLL進入鎖相迴路時該ADPLL的一輸出信號與該ADPLL的一輸入信號之間的一相位偏移； 用於用一期望分數相位替代該鎖定相位的該分數部分的代碼，其中該期望分數相位是該輸入信號的一或多個分數相位之一；及 用於將該ADPLL的一時間-數位轉換器（TDC）的一相位偏置為該期望分數相位的代碼，其中該TDC被配置成偵測用於產生該ADPLL的該輸出信號的一數控振盪器（DCO）的一分數相位，並且其中該ADPLL的該相位雜訊在該TDC的該相位被偏置為該期望分數相位時被最小化。