TW201913992A - 相變化記憶結構 - Google Patents
相變化記憶結構 Download PDFInfo
- Publication number
- TW201913992A TW201913992A TW107129651A TW107129651A TW201913992A TW 201913992 A TW201913992 A TW 201913992A TW 107129651 A TW107129651 A TW 107129651A TW 107129651 A TW107129651 A TW 107129651A TW 201913992 A TW201913992 A TW 201913992A
- Authority
- TW
- Taiwan
- Prior art keywords
- heater
- phase change
- dielectric layer
- change memory
- memory unit
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 156
- 238000000034 method Methods 0.000 abstract description 48
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910000763 AgInSbTe Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- JPIIVHIVGGOMMV-UHFFFAOYSA-N ditellurium Chemical compound [Te]=[Te] JPIIVHIVGGOMMV-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- VGRFVJMYCCLWPQ-UHFFFAOYSA-N germanium Chemical compound [Ge].[Ge] VGRFVJMYCCLWPQ-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000005526 G1 to G0 transition Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001786 chalcogen compounds Chemical class 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000109 continuous material Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本發明實施例提供的相變化記憶單元在加熱器與相變化元件之間具有低偏差接觸區。相變化記憶單元包含底電極、介電層、加熱器、相變化元件、與頂電極。介電層位於底電極上。加熱器自底電極向上延伸穿過介電層。此外，加熱器的上表面實質上平坦，且低於介電層的上表面。相變化元件位於介電層上，並凸出至介電層中以接觸加熱器的上表面。本發明實施例亦提供相變化記憶單元的形成方法。
Description
本發明實施例關於相變化記憶結構與其形成方法。
快閃記憶體為廣泛應用的非揮發性記憶體。然而依據預測，將難以擴充快閃記憶體，因此需開發替代的非揮發性記憶體。這些替代的非揮發性記憶體之一為相變化記憶體。相變化記憶為一種非揮發性記憶體，其採用相變化元件的相表示資料單位。相變化記憶可快速讀取與寫入、可非破壞性地讀取、且可高度擴充。
本發明一實施例提供之相變化記憶結構，包括：底電極；介電層，位於底電極上；加熱器，自底電極向上延伸穿過介電層，其中加熱器的上表面實質上平坦，並比介電層的上表面低，以及相變化元件，位於介電層上，並凸出至介電層中以接觸加熱器的上表面。
A-A’、B-B’、C-C’、D-D’、E-E’、F-F’‧‧‧剖線
AD1,1、AD1,2、AD1,N、AD2,1、AD2,2、AD2,N、ADM,1、ADM,2、ADM,N、ADm,n、302‧‧‧存取裝置
BL1、BL2、BLM、BLm、304‧‧‧位元線
D‧‧‧距離
Da‧‧‧第一距離
Db‧‧‧第二距離
GL1、GL2、GLN、GLn、306‧‧‧地線
MC1,1、MC1,2、MC1,N、MC2,1、MC2,2、MC2,N、MCM,1、MCM,2、MCM,N、MCm,n、102‧‧‧相變化記憶單元
S‧‧‧垂直間隔
WL1、WL2、WLN、WLn、308‧‧‧字元線
100A、200A、500A、500B、600、700、800、900、1000、1100、1200、1300‧‧‧剖視圖
100B、200B‧‧‧上視圖
102a‧‧‧第一相變化記憶單元
102b‧‧‧第二相變化記憶單元
102c‧‧‧第三相變化記憶單元
104‧‧‧低偏差接觸區
106‧‧‧加熱器
106t、114t‧‧‧上表面
108‧‧‧相變化元件
108a‧‧‧主動相變化元件區
110‧‧‧底電極
112‧‧‧頂電極
114‧‧‧加熱器介電層
116‧‧‧加熱器開口
118‧‧‧頂角
202a‧‧‧第一內連線介電層
202b‧‧‧第二內連線介電層
300‧‧‧方塊圖
302a‧‧‧第一存取裝置
302b‧‧‧第二存取裝置
302c‧‧‧第三存取裝置
304a‧‧‧第一位元線
304b‧‧‧第二位元線
400‧‧‧電路圖
502‧‧‧半導體基板
504c‧‧‧共同源極/汲極區
504i‧‧‧個別源極/汲極區
506‧‧‧選擇性導電通道
508‧‧‧閘極
510‧‧‧閘極介電層
512‧‧‧內連線結構
514a‧‧‧第一相變化記憶單元通孔
514b‧‧‧第二相變化記憶單元通孔
514c‧‧‧第三相變化記憶單元通孔
516a‧‧‧第一位元線通孔
516b‧‧‧第二位元線通孔
516c‧‧‧第三位元線通孔
702、1202‧‧‧圖案化光阻層
802‧‧‧加熱器層
1102‧‧‧相變化層
1400‧‧‧流程
1402、1404、1406、1408、1410、1412、1414‧‧‧步驟
圖1A與1B係一些實施例中的相變化記憶結構的多種圖式，其包含的相變化記憶單元在加熱器與相變化元件之間的接觸區偏差小。
圖2A與2B係一些實施例中的相變化記憶結構的多種圖式，其包含的一對相變化記憶單元之加熱器至相變化元件的接觸區偏差小。
圖3係一些實施例中的相變化記憶結構之方塊圖，其包含的相變化記憶單元陣列之加熱器至相變化元件的接觸區偏差小。
圖4係一些實施例中，在圖3的相變化記憶單元陣列中的位元線與地線之間的相變化記憶單元其電性耦接的電路圖。
圖5A與5B係一些實施例中電路的多種剖面圖，其包含的多種相變化記憶單元之加熱器至相變化元件的接觸區偏差小。
圖6至13係一些實施例中，形成相變化記憶結構的方法之剖視圖，其包含一對相變化記憶單元之加熱器至相變化元件的接觸區偏差小。
圖14係一些實施例中，圖6至13的方法之流程圖。
下述內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化而非侷限本發明實施例。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化 說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
相變化記憶單元包含底電極、頂電極、介電層、電阻加熱器、與相變化元件。介電層與相變化元件堆疊於底電極與頂電極之間，且相變化元件位於介電層與頂電極之間。此外，電阻加熱器自相變化元件延伸穿過介電層至底電極。
在批次形成相變化記憶單元的方法中，形成多個加熱器開口於介電層中，並形成加熱器層以覆蓋介電層並填入加熱器開口。進行平坦化製程至加熱器層與介電層中，以分別形成多個加熱器於加熱器開口中。形成相變化層以覆蓋並接觸加熱器，並圖案化相變化層成各自接觸加熱器並位於加熱器上的多個相變化元件。
批次形成相變化記憶單元的挑戰在於平坦化形成加熱器時，加熱器的上表面的偏差高(即不一致)，因此加熱器至相變化元件的接觸區偏差也高。加熱器至相變化元件的接觸區偏差高，將導致設定電流與重置電流的偏差高。設定電流與重置電流為橫越加熱器的電流，其可改變對應相變化元件之主動區的結晶相至非晶相(或非晶相至結晶相)。
本發明多種實施例關於形成相變化記憶單元的方法，其加熱器與相變化元件之間的接觸區偏差小。在一些實施例中，加熱器介電層形成於底電極上。加熱器開口形成於加熱器介電層中。加熱器開口露出底電極。加熱器形成於加熱器開 口中。加熱器的上表面為弧面，且至少部份位於加熱器介電層的上表面上。進行回蝕刻至加熱器中，以平坦化加熱器上表面，並使加熱器的上表面凹陷至低於加熱器介電層上表面。相變化元件形成於加熱器上表面上並接觸加熱器上表面。
藉由平坦化加熱器上表面，並使加熱器上表面凹陷至低於加熱器介電層上表面，加熱器開口尺寸將定義加熱器與相變化元件之間的接觸區。由於可批次形成低尺寸偏差的加熱器開口，在批次形成相變化記憶單元時的接觸區可具有低偏差。這將使批次形成的相變化記憶單元具有低偏差的設定電流與重置電流，因此製程容忍度大且良率高。
如圖1A與1B的剖視圖100A與上視圖100B所示的一些實施例之相變化記憶結構，其包含的相變化記憶單元102之加熱器106與相變化元件108之間具有低偏差接觸區104。舉例來說，圖1A可沿著圖1B中的剖線B-B’。舉例來說，圖1B可沿著圖12A中的剖線A-A’。
如圖1A的剖視圖100A所示，相變化記憶單元102包含加熱器106、相變化元件108、底電極110、頂電極112、與加熱器介電層114。底電極110與頂電極112導電，且可為或包含鎢、銅、鋁銅、或上述之組合。此外，底電極110與頂電極112可為通孔及/或金屬線路。
加熱器介電層114位於底電極110上，且位於底電極110與頂電極112之間。此外，加熱器介電層114包含加熱器開口116，其自加熱器介電層114的上表面延伸穿過加熱器介電層114至底電極110。在一些實施例中，加熱器介電層114的頂 角118位於加熱器開口116中且為圓潤形狀或弧形。舉例來說，加熱器介電層114可為或包含氧化矽、氮化矽、一些其他介電物、或上述之組合。
加熱器106沿著加熱器開口116的底部部份地填入加熱器開口116，且其上表面凹陷至低於加熱器介電層114之上表面(凹陷量為距離D)。舉例來說，加熱器106的上表面可實質上平坦。此外，加熱器106電性耦接至底電極110，且一些實施例中的加熱器106接觸底電極110。加熱器106設置以產生熱，且熱正比於施加至加熱器106的電流。舉例來說，加熱器106可分別產生熱，及/或加熱器106可為氮化鈦、氮化鎢、碳化鈦、一些其他高電阻材料、或上述之組合。此外，加熱器106可具有方形或矩形輪廓。
相變化元件108位於加熱器介電層114上，並位於加熱器介電層114與頂電極112之間。此外，相變化元件108部份地填入加熱器開口116，並在低偏差接觸區104接觸加熱器106的上表面。在批次形成相變化記憶單元102時，由於加熱器開口116的尺寸實質上定義低偏差接觸區104，且批次形成相變化記憶單元102時的加熱器開口116之尺寸偏差低，因此低偏差接觸區104的偏差低。相變化元件108包含的主動相變化元件區108a，自低偏差接觸區104向上延伸至相變化元件108中。
主動相變化元件區108a具有可變的相以表示資料位元。舉例來說，主動相變化元件區108a的結晶相與非晶相可分別表示二進制位元「1」與二進制位元「0」，反之亦然。此外，主動相變化元件區108a具有可變電阻，其依主動相變化元 件區108a的可變相而改變。舉例來說，主動區108a在非晶相的電阻高，且在結晶相的電阻低。在一些實施例中，相變化記憶單元102的基體鄰接主動相變化元件區108a，且具有固定相如非晶相或結晶相。舉例來說，相變化元件108及主動相變化元件區108a可為或包含五碲化二鍺二銻、鍺-銦-銻-碲、銀-銦-銻-碲、或一些其他硫族化合物。
在操作相變化記憶單元102時，可量測相變化記憶單元102的電阻(如底電極110至頂電極112的電阻)以讀取相變化記憶單元的資料狀態。主動相變化元件區108a的相表示相變化記憶單元102的資料狀態與主動相變化元件區108a的電阻，因此相變化記憶單元102的電阻隨著主動相變化元件區108a的相改變。此外，可變地加熱主動相變化元件區108a可改變主動相變化元件區108a的相，以設定與重置相變化記憶單元102的資料狀態。
為了使主動相變化元件區108a改變成結晶相(比如設定相變化記憶單元102)，加熱器106需加熱主動相變化元件區108a至第一溫度，以誘導主動相變化元件區108a結晶。為了使主動相變化元件區108a改變成非晶相(比如重置相變化記憶單元102)，加熱器106加熱主動相變化元件區108a至第二溫度以熔融主動相變化元件區108a。第一溫度低於第二溫度。舉例來說，第一溫度可介於約100℃至150℃之間。舉例來說，第二溫度可大於約600℃、大於約800℃、或大於約1000℃，比如介於約600℃至800℃之間。
加熱器106產生的熱，將正比於施加至加熱器106 的電流。此外，在批次形成相變化記憶單元102時，產生給定量的熱之電流，隨著低偏差接觸區104中的偏差而變化。在批次形成相變化記憶單元102時，低偏差接觸區104的低偏差造成設定電流中與重置電流中的低偏差。此外，低偏差接觸區104在批次形成相變化記憶單元102時，可達製程容忍度大且良率高。
如圖1B的上視圖100B所示，加熱器106與加熱器開口116可具有方形佈局、矩形佈局、三角形佈局、或圓形佈局。此外，一些實施例中圖1A之低偏差接觸區104，具有與圖1B中的加熱器106相同的佈局。
如圖2A與2B的剖視圖200A與上視圖200B所示的一些實施例之相變化記憶結構，其包含的一對相變化記憶單元之加熱器至相變化元件接觸區的偏差低。舉例來說，圖2A可沿著圖2B中的剖線D-D’。舉例來說，圖2B可沿著圖2A中的剖線C-C’。
如圖2A的剖面圖200A所示，一對相變化記憶單元包含第一相變化記憶單元102a與第二相變化記憶單元102b。第一相變化記憶單元102a與第二相變化記憶單元102b各自為圖1A與1B所示的相變化記憶單元102。第一相變化記憶單元102a與第二相變化記憶單元102b共用加熱器介電層114，且各自包含底電極110、頂電極112、相變化元件108、與加熱器106。
加熱器介電層114位於底電極110上，且一些實施例中的底電極110凹陷至加熱器介電層114的底部中。另一方面，其他實施例中的底電極110凹陷至加熱器介電層114下的第 一內連線介電層202a中。加熱器介電層114包含一對加熱器開口116，其對應第一相變化記憶單元102a與第二相變化記憶單元102b。加熱器開口116分別自加熱器介電層114的上表面延伸穿過加熱器介電層114至底電極110，並分別露出底電極110。在一些實施例中，在加熱器開口116中的加熱器介電層114之頂角118為圓潤形或弧形。
加熱器106分別部份地填入加熱器開口116，並分別接觸底電極110。此外，加熱器106的上表面可凹陷至低於加熱器介電層114的上表面。舉例來說，加熱器106的上表面可實質上平坦。用於第一相變化記憶單元102a之加熱器106的上表面106t凹陷至低於加熱器介電層114的上表面114t(凹陷量為第一距離Da)，而用於第二相變化記憶單元102b之加熱器106的上表面106t凹陷至低於加熱器介電層114的上表面114t(凹陷量為第二距離Db)。舉例來說，由於形成加熱器106的平坦化步驟(如下述)的製程變異，第一距離Da可不同於第二距離Db。
相變化元件108位於加熱器介電層114上，並位於加熱器介電層114與頂電極112之間。此外，相變化元件108分別部份地填入加熱器開口116，並分別接觸加熱器106的上表面。相變化元件108分別接觸加熱器106的上表面具有低偏差接觸區104，且各自包含主動相變化元件區108a自低偏差接觸區104向上延伸至相變化元件中。
低偏差接觸區104之間的偏差低之原因，在於以加熱器開口116的尺寸定義低偏差接觸區104，且加熱器開口116的偏差低。低偏差接觸區104之間的偏差低，導致第一相變化 記憶單元102a與第二相變化記憶單元102b的設定電流之間的偏差低，且第一相變化記憶單元102a與第二相變化記憶單元102b的重置電流之間的偏差低。此外，設置電流與重置電流之間的偏差低，導致相變化記憶結構的批次形成方法具有較大的製程容忍度與較高良率。
如圖2B的上視圖200B所示，加熱器106與加熱器開口116可具有方形、矩形、三角形、或圓形的佈局。此外，一些實施例中圖2A的低偏差接觸區104分別具有與圖2B中的加熱器106相同的佈局。
雖然圖2A與2B所述的第一相變化記憶單元102a與第二相變化記憶單元102b具有個別的底電極110、個別的相變化元件108、與個別的頂電極112，但其他實施例中的第一相變化記憶單元102a與第二相變化記憶單元102b可共用底電極、頂電極、相變化元件、或上述之組合。在一些其他實施例中，第一相變化記憶單元102a與第二相變化記憶單元102b各自具有分開的區域或共用構件的部份，比如相變化元件或頂電極。
如圖3所示，一些實施例之相變化記憶結構的方塊圖300包含相變化記憶單元陣列，其加熱器至相變化元件的接觸區具有低偏差。如圖所示，相變化記憶單元陣列包含M行與N列的多個相變化記憶單元102，且M與N為大於0的整數。為清楚說明，相變化記憶單元102各自標示為MC<行>,<列>。相變化記憶單元102位於個別行與個別列的交界處，且各自如圖1A與1B所示。
多個存取裝置302對應相變化記憶單元102，並基 於一組字元線308選擇性地電性耦接一組位元線304與一組地線306之間的對應相變化記憶單元102。舉例來說，存取裝置可基於對應字元線，經由對應相變化記憶單元選擇性地電性耦接對應位元線至對應地線。舉例來說，相變化記憶單元102與存取裝置302之間的對應關係可為一對一，及/或存取裝置302可為絕緣閘極場效電晶體。為清楚說明，存取裝置302各自標示為AD<行>,<列>。
一組字元線308可藉由閘控存取裝置302以逐列地存取相變化記憶單元102，且包含用於每一列的字元線。為清楚說明，字元線308各自標示為WL<列>。一組位元線304可藉由選擇性地施加偏壓至相變化記憶單元102以逐行地存取相變化記憶單元(比如自相變化記憶單元讀取及/或寫入相變化記憶單元)，且包含用於每一行的位元線。為清楚說明，位元線304各自標示為BL<行>。一組地線306可逐列地提供位元線304接地的導電路徑，且包含用於每一列的地線。為清楚說明，地線306各自標示為GL<列>。
在操作相變化記憶單元陣列時，可活化用於列的字元線以存取相變化記憶單元的列。舉例來說，字元線WL1可設定至邏輯子「1」而其他位元線可設定至邏輯子「0」，此可採用對應的存取裝置，電性耦接用於列的地線與個別的位元線之間的相變化記憶單元。舉例來說，繼續以上述例子說明，可採用存取裝置AD1,1、AD2,1、與ADM,1，電性耦接地線GL1與個別的位元線BL1、BL2、與BLM之間的相變化記憶單元MC1,1、MC2,1、與MCM,1。選擇性施加偏壓至位元線304，即可自列的 相變化記憶單元讀取及/或寫入列的相變化記憶單元。
圖4係一些實施例中，圖3的相變化記憶單元陣列中位元線304與地線306之間的相變化記憶單元102其電性耦接的電路圖400。相變化記憶單元102對應圖3的相變化記憶單元陣列中第m行與第n列的相變化記憶單元MCm,n，其中m與n為大於0的整數且小於或等於圖3中的M與N。此外，位元線304為圖3的相變化記憶單元陣列中第m行的位元線BLm，而地線306為圖3的相變化記憶單元陣列中第n列的地線GLn。
如圖所示，相變化記憶單元102的一端電性耦接至字元線304，且相變化記憶單元102的另一端電性耦接至存取裝置302的第一源極/汲極。存取裝置302對應圖3的相變化記憶單元陣列中第m行與第n列的存取裝置ADm,n。此外，存取裝置302的第二源極/汲極電性耦接至地線306，且存取裝置302的閘極電性耦接至字元線308。字元線308為圖3的相變化記憶單元陣列中第n列的字元線WLn。雖然圖3與4中的相變化記憶單元102直接電性耦接至位元線304，且存取裝置302直接電性耦接至地線306，其他實施例中的電性耦接可能相反。換言之，其他實施例中的相變化記憶單元102可直接電性耦接至地線306，而存取裝置302可直接電性耦接至位元線304。
如圖5A與5B的一些實施例之多種剖視圖500A與500B所示，積體電路包括多個相變化記憶單元，其加熱器至相變化元件的接觸區具有低偏差。圖5A與5B彼此正交。圖5A係積體電路的剖視圖500A，其沿著圖5B中的剖線F-F’。圖5B係積體電路的剖視圖500B，其沿著圖5A中的剖線E-E’。
如圖5A的剖視圖500A所示，半導體基板502支撐第一存取裝置302a與第二存取裝置302b。舉例來說，第一存取裝置302a與第二存取裝置302b可為絕緣閘極場效電晶體，及/或半導體基板502可為基體矽基板、絕緣層上矽基板、或一些其他種類的半導體基板。
第一存取裝置302a與第二存取裝置302b共用共同源極/汲極區504c，且具有個別源極/汲極區504i。個別源極/汲極區504i與共同源極/汲極區504c位於半導體基板502中，並沿著半導體基板502的上表面。此外，個別源極/汲極區504i與共同源極/汲極區504c定義半導體基板502中的選擇性導電通道506。選擇性導電通道506分別對應第一存取裝置302a與第二存取裝置302b，且各自由共同源極/汲極區504c延伸至個別源極/汲極區504i。在一些實施例中，共同源極/汲極區504c為地線(如圖3中的地線GL1)。
第一存取裝置302a與第二存取裝置302b各自包含閘極508與閘極介電層510。為簡化圖式，僅標示一閘極508與一閘極介電層510。閘極508與閘極介電層510堆疊於共同源極/汲極區504c與個別源極/汲極區504i之一者之間。此外，閘極508位於閘極介電層510上且導電。舉例來說，閘極508可為金屬或摻雜多晶矽，及/或可為字元線(如圖3中的字元線WL1)。舉例來說，閘極介電層510可為氧化物、高介電常數介電層、一些其他介電層、或上述之組合。此處所述的高介電常數介電層為介電常數大於約3.9、大於約5、大於約10、大於約15、或大於約20的介電層。
後段製程的內連線結構512覆蓋半導體基板502、第一存取裝置302a、與第二存取裝置302b。後段製程的內連線結構包括多個介電層堆疊在一起。介電層包含第一內連線介電層202a、第一內連線介電層202a上的加熱器介電層114、與加熱器介電層114上的第二內連線介電層202b。舉例來說，加熱器介電層114可為氧化物、氮化物、一些其他介電層、或上述之組合，及/或第一內連線介電層202a與第二內連線介電層202b可為氧化物、氮化物、低介電常數介電層、一些其他介電層、或上述之組合。此處所述的低介電常數介電層為介電常數低於3.9、低於3、低於2、或低於1的介電層。
後段製程的內連線結構512更包括多個導電結構堆疊於多個介電層(比如第一內連線介電層202a)中。導電結構包含第一相變化記憶單元通孔514a、第二相變化記憶單元通孔514b、第一位元線304a、第一位元線通孔516a、與第二位元線通孔516b。第一相變化記憶單元通孔514a與第二相變化記憶單元通孔514b分別自個別源極/汲極區504i延伸至第一相變化記憶單元102a與第二相變化記憶單元102b。第一位元線通孔516a與第二位元線通孔516b各自由第一相變化記憶單元102a與第二相變化記憶單元102b延伸至第一位元線304a。
第一相變化記憶單元102a與第二相變化記憶單元102b位於第一位元線304a下，並分別位於第一存取裝置302a與第二存取裝置302b上。第一相變化記憶單元102a與第二相變化記憶單元102b可如圖2A與2B所示，及/或各自如圖1A與1B所示的相變化記憶單元102。第一相變化記憶單元102a與第二相變 化記憶單元102b各自包含底電極110、頂電極112、相變化元件108、與加熱器106。為簡化圖示，只標示一底電極110、一頂電極112、一相變化元件108、與一加熱器106。
如圖5B的剖視圖500B所示，第三存取裝置302c與第一存取裝置302a相鄰。隨然只部份圖示，但第三存取裝置302c如圖5A所示的第一存取裝置302a與第二存取裝置302b。此外，第一相變化記憶單元通孔514a與第三相變化記憶單元通孔514c分別自第一存取裝置302a與第三存取裝置302c之個別源極/汲極區504i，延伸至第一相變化記憶單元102a與第三相變化記憶單元102c。
第一相變化記憶單元102a與第三相變化記憶單元102c各自如圖1A與1B所示的前述相變化記憶單元102，因此第一相變化記憶單元102a與第三相變化記憶單元102c各自包含底電極110、頂電極112、相變化元件108、與加熱器106。為簡化圖式，只標示一底電極110、一頂電極112、一相變化元件108、與一加熱器106。此外，第一相變化記憶單元102a與第三相變化記憶單元102c分別位於第一位元線304a與第二位元線304b下，並藉由第一位元線通孔516a與第三位元線通孔516c分別電性耦接至第一位元線304a與第二位元線304b。
圖6至13係一些實施例中，形成相變化記憶結構的方法之系列剖視圖600至1300，其包括的一對相變化記憶單元之加熱器至相變化元件的接觸區偏差小。舉例來說，相變化記憶結構可為圖2A與2B的相變化記憶結構，及/或圖5A與5B的積體電路之部份。
如圖6的剖視圖600所示，提供一對底電極110。在一些實施例中，底電極110橫向分隔並陷入第一內連線介電層202a中，因此底電極110的上表面分別與第一內連線介電層202a的上表面等高。舉例來說，底電極110可為金屬。
亦如圖6的剖視圖600所示，加熱器介電層114形成於底電極110上。在一些實施例中，加熱器介電層114的上表面平坦。此外，一些實施例可省略第一內連線介電層202a，因此加熱器介電層114取代第一內連線介電層202a。舉例來說，加熱器介電層114的組成可為氧化矽、氮化矽、一些其他介電物、或上述之組合。
在一些實施例中，形成加熱器介電層114的製程包含沉積或成長加熱器介電層114於底電極110上，接著進行平坦化至加熱器介電層114的上表面中。舉例來說，沉積或成長加熱器介電層114的方法可為熱氧化、氣相沉積、濺鍍、或一些其他沉積製程。此外，平坦化製程可為化學機械研磨。
如圖7的剖視圖700所示，一對加熱器開口116形成於加熱器介電層114中。加熱器開口116分別露出底電極110。此外，可形成實質上相同尺寸的加熱器開口116，及/或加熱器開口116之間的尺寸偏差低。在一些實施例中，用以形成加熱器開口116的製程包括在圖案化光阻層702選擇性地覆蓋加熱器介電層114時進行蝕刻至加熱器介電層114中，接著剝除圖案化光阻層702。舉例來說，圖案化光阻層702的圖案化方法可採用光微影。
如圖8的剖視圖800所示，形成加熱器層802以覆蓋 加熱器介電層114並填入加熱器開口116。在一些實施例中，加熱器層802的組成為氮化鈦，或電阻為10、50、100、500、1000、或5000的一些其他材料。此外，一些實施例中的加熱器層802其形成方法為化學氣相沉積、物理氣相沉積、或一些其他沉積或成長製程。
如圖9的剖視圖900所示，進行平坦化製程至加熱器層802(見圖8)與加熱器介電層114中，以形成一對加熱器106。加熱器106各自形成於加熱器開口116中，且加熱器106的上表面106t幾乎與加熱器介電層114的上表面114t等高。在一些實施例中，加熱器106的上表面106t具有不同輪廓及/或不同表面積。舉例來說，平坦化可為化學機械研磨。
在一些實施例中，由於加熱器層802與加熱器介電層114之間的硬度差異，平坦化步驟自加熱器層802與加熱器介電層114移除材料的速率可能不同。舉例來說，當加熱器層802比加熱器介電層114硬時，平坦化製程自加熱器層802移除材料的速率會比自加熱器介電層114移除材料的速率慢。如此一來，加熱器106的上表面106t將具有弧形輪廓。如此一來，一些實施例之加熱器106的上表面可具有弧形輪廓。舉例來說，加熱器106的上表面106t可為凸形，因此加熱器106的上表面106t自上表面106t的邊緣朝上表面106t的中心上凸，即上表面106t的中心比邊緣高。在另一例中，加熱器106的上表面106t可為凹形，因此加熱器106的上表面106t自上表面106t的邊緣朝上表面106t的中心下凹，即上表面106t的中心比邊緣低。此外，由於平坦化相關的製程變異，一些實施例中的加熱器106其上 表面具有偏差(比如輪廓及/或底電極110少的高度)。舉例來說，加熱器106的上表面106t的中心之間可能具有垂直間隔S。舉例來說，製程變異可能來自於化學機械研磨頭的局部負載變異。
加熱器106的上表面106t之間的高偏差，將導致上表面106t具有高偏差的表面積。如此一來，相變化元件分別形成於加熱器106的上表面106t上並接觸上表面106t，且加熱器106與個別相變化元件之間將具有高偏差的接觸區。舉例來說，加熱器106的一者與其個別的相變化元件可具有第一接觸區，而加熱器106的另一者與其個別的相變化元件可具有第二接觸區，且第二接觸區與第一接觸區實質上不同。接觸區之間的偏差高，導致形成的相變化記憶單元所用的設定電流之間的偏差高，且相變化記憶單元所用的重置電流之間的偏差高。此外，接觸區之間的偏差高導致相變化記憶單元的批量生產良率低且製程容忍度小。
如圖10的剖視圖1000所示，進行回蝕刻至加熱器106中，以減緩前述偏差。回蝕刻可平坦化加熱器106的上表面106t，亦使上表面106t凹陷至低於加熱器介電層114的上表面114t。在一些實施例中，加熱器106的上表面106t凹陷至低於加熱器介電層114的上表面114t，且因上表面106t之間的偏差而具有不同的凹陷量。舉例來說，加熱器106之一者的上表面106t凹陷至低於加熱器介電層114的上表面114t(凹陷量為第一距離Da)，而加熱器106之另一者的上表面106t凹陷至低於加熱器介電層114的上表面114t(凹陷量為第二距離Db)，且第一距離Da 不同於第二距離Db。此外，一些實施例中的回蝕刻使加熱器開口116中的加熱器介電層114之頂角118圓潤化或弧化。舉例來說，可由濕蝕刻或乾蝕刻進行回蝕刻。在一些實施例中，可由乾電漿蝕刻進行蝕刻，並控制形成電漿的製程氣體流速，以平坦化加熱器106的上表面106t。
回蝕刻可減少加熱器106的上表面106t之間的偏差。因為可平坦化上表面106t並以加熱器開口116定義上表面106t的尺寸。如前述內容所強調，加熱器開口116的尺寸可實質上相同，及/或加熱器開口116的尺寸之間的偏差低。
如圖11的剖視圖1100所示，相變化層1102形成於加熱器介電層114上，並填入加熱器開口116的保留部份。此外，相變化層1102接觸加熱器106的上表面106t之低偏差接觸區104。如上述內容所強調，加熱器106的上表面106t具有低偏差，因此低偏差接觸區104的偏差低。舉例來說，相變化元件108的形成方法可為化學或物理氣相沉積、濺鍍、或一些其他沉積或成長製程。此外，相變化元件108的組成可為五碲化二鍺二銻、鍺-銦-銻-碲、銀-銦-銻-碲、或一些其他硫族化合物。
如圖12的剖視圖1200所示，圖案化相變化層1102(見圖11)以形成一對相變化元件108，其各自位於加熱器106上並接觸加熱器106。在一些實施例中，形成相變化元件108的製程包含在圖案化光阻層1202選擇性地覆蓋相變化層1102時，進行蝕刻至相變化層1102中，接著剝除圖案化光阻層1202。舉例來說，圖案化光阻層1202的圖案化方法採用光微影。
如圖13的剖視圖1300所示，一對頂電極112形成於 相變化元件108上。頂電極112各自形成於相變化元件108上，且頂電極112的組成可為鎢、銅、鋁銅、或一些其他導電材料。在一些實施例中，用於形成頂電極112的製程包括沉積或成長頂電極層於相變化元件108上，接著圖案化頂電極層為頂電極112。舉例來說，沉積或成長頂極層的方法可採用氣相沉積、電化學鍍、或一些其他沉積或成長製程。此外，圖案化頂電極的方法可採用光微影。
如圖14所示的流程1400，提供一些實施例中圖6至14的方法。
在步驟1402中，形成加熱器介電層以覆蓋一對底電極。舉例來說，見圖6。
在步驟1404中，形成一對加熱器開口於加熱器介電層中。加熱器開口各自露出底電極。舉例來說，見圖7。
在步驟1406中，形成加熱器層以覆蓋加熱器介電層並填入加熱器開口。舉例來說，見圖8。
在步驟1408中，進行平坦化製程至加熱器介電層與加熱器層的上表面，以分別形成一對加熱器於加熱器開口中。加熱器的上表面為弧面，且具有不同表面積。舉例來說，見圖9。
在步驟1410中，進行蝕刻至加熱器中，使加熱器的上表面凹陷至低於加熱器介電層的上表面，以圓潤化加熱器開口中的加熱器介電層的頂角。並平坦化加熱器的上表面。加熱器低於加熱器介電層的上表面的凹陷量不同。舉例來說，見圖10。蝕刻可減少加熱器上表面之間的偏差。藉由平坦化加熱 器的上表面，並使加熱器上表面凹陷至低於加熱器介電層上表面，加熱器開口的尺寸可定義加熱器上表面。此外，形成加熱器開口的方法可使加熱器開口的尺寸之間具有低偏差。如此一來，加熱器的上表面可具有高一致性。
在步驟1412中，形成一對相變化元件。相變化元件各自形成於加熱器上並接觸加熱器，且相變化元件接觸個別加熱器的接觸區實質上相同。舉例來說，見圖11與12。由於加熱器的上表面具有高一致性，加熱器與個別的相變化元件之間的接觸區偏差小，進而使此方法形成的相變化記憶單元的設定與重置電流偏差小，並使相變化記憶單元的形成方法具有高製程容忍度。
在步驟1414中，形成一對頂電極。頂電極各自形成於相變化元件上。舉例來說，見圖13。
此處所示的圖14之流程1400為一系列的步驟或事件，但應理解步驟或事件的上述順序並非用以侷限本發明實施例。舉例來說，可由不同順序進行一些步驟，及/或與此處未述的其他步驟同時進行一些步驟。此外，此處所述的一或多個實施例不需進行所有前述步驟，且可由一或多個分開步驟及/或階段進行此處所述的一或多個步驟。
如此一來，本發明一些實施例提供相變化記憶結構。相變化記憶結構包括：底電極；介電層，位於底電極上；加熱器，自底電極向上延伸穿過介電層，其中加熱器的上表面實質上平坦，並比介電層的上表面低，以及相變化元件，位於介電層上，並凸出至介電層中以接觸加熱器的上表面。
在一些實施例中，面對相變化元件的介電層頂角為弧形，且相變化元件與介電層頂角共形。
在一些實施例中，介電層的弧形側壁表面自介電層的上表面至介電層的實質上平坦側壁表面呈連續的弧狀，介電層的上表面實質上平坦，且其中相變化元件與加熱器的上表面之間的界面低於弧形側壁表面的底部邊緣。
在一些實施例中，加熱器與相變化元件接觸介電層的實質上平坦側壁表面，且相變化元件更接觸介電層的弧形側壁表面與上表面。
在一些實施例中，相變化元件具有T形輪廓。
在一些實施例中，加熱器的下表面接觸底電極，加熱器橫向接觸介電層的側壁，相變化元件橫向接觸介電層的側壁，且相變化元件接觸介電層的上表面。
在一些實施例中，介電層係由介電層的下表面至介電層的上表面之連續材料。
在一些實施例中，一對相對的側壁鄰接加熱器與相變化元件，並自介電層的上表面連續地延伸至底電極。
在一些實施例中，相變化記憶結構更包含介電層圍繞的第二加熱器；以及第二加熱器上的第二相變化元件，且第二相變化元件接觸第二加熱器，其中第二相變化元件與第二加熱器接觸的位位置低於介電層的上表面。
本發明其他實施例提供相變化記憶結構的形成方法。形成加熱器介電層於底電極上。形成加熱器開口於加熱器介電層中。加熱器開口露出底電極。形成加熱器於加熱器開口 中。加熱器的上表面為弧形。加熱器的上表面比加熱器介電層的上表面高至少一段距離。進行回蝕刻至加熱器中，以平坦化加熱器的上表面，並使加熱器的上表面完全凹陷至低於加熱器介電層的上表面。形成相變化元件於加熱器的上表面上，且相變化元件接觸加熱器的上表面。
在一些實施例中，形成加熱器的步驟包括：形成加熱器層以覆蓋加熱器介電層並填入加熱器開口中；以及進行平坦化步驟至加熱器層與加熱器介電層中，以自加熱器層形成加熱器。
在一些實施例中，回蝕刻亦使加熱器開口中的加熱器介電層的頂角弧形化。
在一些實施例中，上述方法包括形成第二加熱器開口於加熱器介電層中；以及形成第二加熱器於第二加熱器開口中，其中第二加熱器的上表面為弧形，且與加熱器的上表面不等高；其中回蝕刻步驟亦進行至第二加熱器以平坦化第二加熱器的上表面，並使第二加熱器的上表面凹陷至低於加熱器介電層的上表面，且其中回蝕刻後的加熱器與第二加熱器的上表面等高。
在一些實施例中，形成加熱器開口與第二加熱器開口的步驟包括進行蝕刻至加熱器介電層中，且蝕刻同時形成加熱器開口與第二加熱器開口。
在一些實施例中，回蝕刻同時使加熱器開口與第二加熱器開口中的加熱器介電層之頂角弧形化。
在一些實施例中，上述方法更包括形成第二相變 化元件於第二加熱器的上表面上，且第二相變化元件接觸第二加熱器的上表面，其中第二相變化元件與第二加熱器之間的界面與相變化元件及加熱器之間的介面隔有一段垂直距離。
在一些實施例中，形成加熱器與第二加熱器的步驟包括：形成加熱器層以覆蓋加熱器介電層並填入加熱器開口與第二加熱器開口；以及進行平坦化至加熱器層與加熱器介電層中，以自加熱器層同時形成加熱器與第二加熱器。
本發明其他實施例提供另一相變化記憶結構。其他相變化記憶結構包括介電層；第一加熱器，自與介電層下表面大致等高處向上延伸穿過介電層到第一加熱器的上表面；第二加熱器，自與介電層下表面大致等高處向上延伸穿過介電層到第二加熱器的上表面；以及相變化元件，位於介電層上並向下凸起至介電層中以接觸第一加熱器的上表面，其中第一加熱器與第二加熱器的上表面比介電層的上表面低且實質上平坦。
在一些實施例中，上述相變化記憶結構包括第二相變化元件於介電層上，且第二相變化元件接觸第二加熱器的上表面。
在一些實施例中，面對相變化元件的介電層頂角為弧形。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明實施例作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明實施例的精神 與範疇，並可在未脫離本發明實施例的精神與範疇的前提下進行改變、替換、或更動。
Claims (1)
- 一種相變化記憶結構，包括：一底電極；一介電層，位於該底電極上；一加熱器，自該底電極向上延伸穿過該介電層，其中該加熱器的上表面實質上平坦，並比該介電層的上表面低；以及一相變化元件，位於該介電層上，並凸出至該介電層中以接觸該加熱器的上表面。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762550770P | 2017-08-28 | 2017-08-28 | |
| US62/550,770 | 2017-08-28 | ||
| US16/007,116 US10490742B2 (en) | 2017-08-28 | 2018-06-13 | Method for forming a phase change memory (PCM) cell with a low deviation contact area between a heater and a phase change element |
| US16/007,116 | 2018-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW201913992A true TW201913992A (zh) | 2019-04-01 |
Family
ID=65436349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107129651A TW201913992A (zh) | 2017-08-28 | 2018-08-24 | 相變化記憶結構 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US10490742B2 (zh) |
| CN (1) | CN109427971A (zh) |
| TW (1) | TW201913992A (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10269682B2 (en) * | 2015-10-09 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cooling devices, packaged semiconductor devices, and methods of packaging semiconductor devices |
| KR102595902B1 (ko) * | 2018-08-23 | 2023-10-30 | 삼성전자주식회사 | 저항성 메모리 소자 |
| US10971223B2 (en) | 2018-09-28 | 2021-04-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Phase change memory operation method and circuit |
| DE102019123183A1 (de) | 2018-09-28 | 2020-04-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Verfahren und schaltung zum betreiben von phasenwechselspeicher |
| US11437102B1 (en) * | 2021-03-05 | 2022-09-06 | International Business Machines Corporation | Memory erasure using proximity heaters |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420725B1 (en) * | 1995-06-07 | 2002-07-16 | Micron Technology, Inc. | Method and apparatus for forming an integrated circuit electrode having a reduced contact area |
| CN101164176A (zh) | 2005-01-25 | 2008-04-16 | Nxp股份有限公司 | 使用后端工艺的相变电阻器的制造 |
| US8426967B2 (en) * | 2007-01-05 | 2013-04-23 | International Business Machines Corporation | Scaled-down phase change memory cell in recessed heater |
| JP2009212202A (ja) * | 2008-03-03 | 2009-09-17 | Elpida Memory Inc | 相変化メモリ装置およびその製造方法 |
| US8324605B2 (en) * | 2008-10-02 | 2012-12-04 | Macronix International Co., Ltd. | Dielectric mesh isolated phase change structure for phase change memory |
| KR101019986B1 (ko) * | 2008-10-10 | 2011-03-09 | 주식회사 하이닉스반도체 | 성장 방식에 의해 형성되는 콘택 구조를 절연시키는 절연막을 포함하는 상변화 메모리 소자, 이를 포함하는 반도체 소자, 및 그들의 제조방법 |
| US9111856B2 (en) * | 2008-12-30 | 2015-08-18 | Micron Technology, Inc. | Method for fabricating a phase-change memory cell |
| US8105859B2 (en) * | 2009-09-09 | 2012-01-31 | International Business Machines Corporation | In via formed phase change memory cell with recessed pillar heater |
| JP2011091156A (ja) * | 2009-10-21 | 2011-05-06 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US9183928B2 (en) * | 2009-12-29 | 2015-11-10 | Micron Technology, Inc. | Descending set verify for phase change memory |
| US8530875B1 (en) * | 2010-05-06 | 2013-09-10 | Micron Technology, Inc. | Phase change memory including ovonic threshold switch with layered electrode and methods for forming same |
| US20140301137A1 (en) * | 2011-10-20 | 2014-10-09 | SK Hynix Inc. | Phase-change memory device having phase-change region divided into multi layers and operating method thereof |
| US20160072059A1 (en) * | 2011-10-20 | 2016-03-10 | SK Hynix Inc. | Phase-change memory device having phase-change region divided into multi layers and operating method thereof |
| US9412602B2 (en) * | 2013-03-13 | 2016-08-09 | Asm Ip Holding B.V. | Deposition of smooth metal nitride films |
| US9257643B2 (en) * | 2013-08-16 | 2016-02-09 | International Business Machines Corporation | Phase change memory cell with improved phase change material |
-
2018
- 2018-06-13 US US16/007,116 patent/US10490742B2/en active Active
- 2018-08-24 TW TW107129651A patent/TW201913992A/zh unknown
- 2018-08-28 CN CN201810989997.6A patent/CN109427971A/zh active Pending
-
2019
- 2019-09-30 US US16/587,447 patent/US10790444B2/en active Active
-
2020
- 2020-08-11 US US16/990,069 patent/US11189787B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US11189787B2 (en) | 2021-11-30 |
| US20200373484A1 (en) | 2020-11-26 |
| US10790444B2 (en) | 2020-09-29 |
| US20190067570A1 (en) | 2019-02-28 |
| CN109427971A (zh) | 2019-03-05 |
| US10490742B2 (en) | 2019-11-26 |
| US20200028075A1 (en) | 2020-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10991759B2 (en) | Methods of forming vertical field-effect transistor with selfaligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby | |
| TW201913992A (zh) | 相變化記憶結構 | |
| US8138028B2 (en) | Method for manufacturing a phase change memory device with pillar bottom electrode | |
| US7989251B2 (en) | Variable resistance memory device having reduced bottom contact area and method of forming the same | |
| US7414258B2 (en) | Spacer electrode small pin phase change memory RAM and manufacturing method | |
| US7161167B2 (en) | Lateral phase change memory | |
| US8525298B2 (en) | Phase change memory device having 3 dimensional stack structure and fabrication method thereof | |
| US9419058B1 (en) | Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof | |
| JP2009520374A (ja) | 縦型相変化メモリセルおよびその製造方法 | |
| US20060091476A1 (en) | Sub-lithographic structures, devices including such structures, and methods for producing the same | |
| US9893281B2 (en) | Semiconductor device and method of fabricating the same | |
| US10658428B2 (en) | Methods of operating memory devices and apparatuses | |
| JP2007005785A (ja) | 互いに自己整合的に形成されたセルダイオード及び下部電極を有する相変化記憶セル及びその製造方法 | |
| US10431739B2 (en) | Clamp elements for phase change memory arrays | |
| US8981330B2 (en) | Thermally-confined spacer PCM cells | |
| US9293703B2 (en) | Memory device, semiconductor device, method for producing memory device, and method for producing semiconductor device | |
| US9672906B2 (en) | Phase change memory with inter-granular switching | |
| US10854673B2 (en) | Elementary cell comprising a resistive random-access memory and a selector, stage and matrix of stages comprising a plurality of said cells and associated manufacturing method | |
| US8278639B2 (en) | High integration phase change memory device having reduced thickness phase change layer and fabrication method thereof | |
| CN210897286U (zh) | 内存单元及nand型内存 | |
| KR20070069767A (ko) | 상변환 기억 소자 및 그의 제조방법 |