TW201911499A - 半導體封裝結構 - Google Patents

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Abstract

本發明公開一種半導體封裝結構,包括:封裝基板,具有第一表面和與第一表面相對的第二表面;至少一個半導體晶粒,位於該封裝基板的第一表面上並由封裝層圍繞;蓋結構,圍繞該封裝層並與該封裝層間隔開;其中該蓋結構包括第一開口,該第一開口由該封裝基板的第一表面所覆蓋;第一電子部件,位於該封裝基板的第一表面上方,並設置在該蓋結構的第一開口之內。

Description

半導體封裝結構
本發明涉及半導體技術領域,尤其涉及一種半導體封裝結構。
在半導體封裝行業中,業界希望降低封裝半導體晶粒的成本。為了實現這一點,已經開發了各種各樣的封裝結構設計。目前使用的封裝結構設計之一是倒裝晶片(flip-chip)封裝結構。
在倒裝晶片封裝結構中,通常將與焊料凸塊(solder bump)一起形成的半導體晶粒(亦稱為積體電路(IC,integrated circuit)晶片或“晶片”)直接接合(bond)到封裝基板的金屬焊墊。這樣焊料凸塊就被固定到半導體晶粒的I/O(input/output)接合焊墊(例如上述金屬焊墊)上。在封裝期間,半導體晶粒被“翻轉(flip)”,使得焊料凸塊在半導體晶粒和封裝基板之間形成電性互連(interconnection)。相比早期的引線接合技術,倒裝晶片封裝技術可以提供更高速的電氣性能,因為倒裝晶片封裝技術大大縮短了半導體晶粒和封裝基板之間的互連路徑。
為了確保電子產品和通訊設備的持續小型化和多功能性,業界期望倒裝晶片封裝尺寸小,高速運轉並且具有高 功能性。然而,一旦製造過於復雜,封裝翹曲就成為製造倒裝晶片封裝的挑戰。儘管習知的倒裝晶片封裝製造方法通常對於倒裝晶片封裝預期目的來說是足夠的,但倒裝晶片封裝製造方法在各方面都不是完全令人滿意的。
因此,亟需一種更理想的新型半導體封裝結構。
有鑑於此,本發明提供一種半導體封裝結構,以更好的避免封裝翹曲問題。
根據本發明的第一方面,公開一種半導體封裝結構,包括:封裝基板,具有第一表面和與該第一表面相對的第二表面;至少一個半導體晶粒,位於該封裝基板的第一表面上並由封裝層圍繞;蓋結構,圍繞該封裝層並與該封裝層間隔開;其中該蓋結構包括第一開口,該第一開口由該封裝基板的第一表面所覆蓋;第一電子部件,位於該封裝基板的第一表面上方,並設置在該蓋結構的第一開口之內。
根據本發明的第二方面,公開一種半導體封裝結構,包括:封裝基板,具有第一表面和與第一表面相對的第二表面;至少一個半導體晶粒,位於該封裝基板的第一表面上並由封裝層圍繞; 蓋結構,圍繞該封裝層並與該封裝層間隔開,其中該蓋結構包括第一凹部,該第一凹部從蓋結構的內側壁向內凹陷以形成第一屋簷部;第一電子部件,位於該封裝基板的第一表面上方,並由該蓋結構的第一屋簷部覆蓋。
本發明提供的半導體封裝結構由於包括蓋結構,蓋結構圍繞半導體晶粒,該蓋結構包還包括第一開口,並將第一電子部件設置在蓋結構的第一開口之內。這樣電子部件不會佔用封裝基板的第一表面上的額外位置,因此蓋結構不必為了給電子部件讓出空間而縮小寬度,蓋結構的寬度可以更大,因此蓋結構可以更大面積的覆蓋封裝基板,並且增強了蓋結構的結構強度,從而可以更好的防止在製造半導體封裝結構期間的封裝翹曲,以及在隨後的半導體封裝結構的使用中亦可以防止封裝翹曲;並且還增加了整個半導體封裝結構的機械強度;此外將電子部件設置在蓋結構的開口中,可以保護電子部件,提高封裝結構的安全性。
10a、10b、10c、10d、10e、10f、10g、10h、10i、10j、 20a、20b、20c、20d‧‧‧半導體封裝結構
100‧‧‧封裝基板
100a‧‧‧第一表面
100b‧‧‧第二表面
101‧‧‧絕緣層
103‧‧‧圖案化導電層
110、120、130‧‧‧半導體晶粒
150‧‧‧封裝層
160‧‧‧RDL結構
162、188‧‧‧導電結構
164‧‧‧底部填充材料
170a、170b‧‧‧蓋結構
171‧‧‧內側壁
172a、172b、172c、172d、172e、172f、172g‧‧‧開口
173‧‧‧外側壁
174a、174b‧‧‧凹部
175a、175b‧‧‧屋簷部
180a‧‧‧第一電子部件
180b‧‧‧第二電子部件
180c‧‧‧第三電子部件
190‧‧‧散熱器
192‧‧‧冷卻材料
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明,該實施例參照附圖給出,其中:第1圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第2A圖是根據一些實施例的半導體封裝結構的平面圖並且示出了半導體封裝結構的蓋結構中的開口的形狀; 第2B圖是根據一些實施例的半導體封裝結構的平面圖並且示出了半導體封裝結構的蓋結構中的開口的形狀;第3圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第4A圖是根據一些實施例的半導體封裝結構的平面圖並且示出了半導體封裝結構的蓋結構中的開口的佈置;第4B圖是根據一些實施例的半導體封裝結構的平面圖並且示出了半導體封裝結構的蓋結構中的開口的佈置;第4C圖是根據一些實施例的半導體封裝結構的平面圖並且示出了半導體封裝結構的蓋結構中的開口的佈置;第5A圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第5B圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第5C圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第6A圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第6B圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第6C圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第6D圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖; 第6E圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第7A圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第7B圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第7C圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖;第7D圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構的橫截面圖。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵,並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解,製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式,而係以元件在功能上的差異來作為區別的基準。本發明的範圍應當參考後附的申請專利範圍來確定。本發明中使用的術語“元件”、“系統”和“裝置”可以係與電腦相關的實體,其中,該電腦可以係硬體、軟體、或硬體和軟體的結合。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語,故應解釋成“包含,但不限定於...”的意思。此外,術語“耦接”意指間接或直接的電氣連接。因此,若文中描述一個裝置耦接至另一裝置,則代表該裝 置可直接電氣連接於該另一裝置,或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
對這些實施例進行了詳細的描述係為了使本領域的技術人員能夠實施這些實施例,並且應當理解,在不脫離本發明的精神和範圍情況下,可以利用其他實施例進行機械、化學、電氣和程式上的改變。因此,以下詳細描述並非係限制性的,並且本發明的實施例的範圍僅由所附申請專利範圍限定。
下面將參考特定實施例並且參考某些附圖來描述本發明,但係本發明不限於此,並且僅由申請專利範圍限制。所描述的附圖僅係示意性的而並非限制性的。在附圖中,為了說明的目的,一些元件的尺寸可能被誇大,而不係按比例繪製。在本發明的實踐中,尺寸和相對尺寸不對應於實際尺寸。
第1圖是根據一些實施例的具有蓋(lid)結構的示例性半導體封裝結構10a的橫截面圖。第2A圖和第2B圖是根據一些實施例的半導體封裝結構10a的平面圖,並且分別示出了半導體封裝結構10a的蓋結構中的開口的形狀,其中第2A圖和第2B圖可以理解為從第1圖的俯視角度觀察的圖示,此時可以透視蓋結構170a,以便觀察到開口(如開口172a,172b和172c)和電子部件(如第一電子部件180a,第二電子部件180b和第三電子部件180c)的佈置。在一些實施例中,半導體封裝結構10a可以是例如晶圓級(wafer-level)半導體封裝結構。此外半導體封裝結構10a可以是例如倒裝晶片(flip-chip)半導體封裝結構。
如第1圖所示,根據一些實施例,半導體封裝結構 10a包括系統單晶片(SOC,system-on-chip)封裝結構。如第1圖所示,半導體封裝結構10a包括封裝基板100,封裝基板100具有第一表面100a和與第一表面100a相對的第二表面100b。半導體封裝結構10a中的封裝基板100的第二表面100b可以安裝在基座(未示出)上。在一些實施例中,基座包括印刷電路板(PCB,printed circuit board)並且可以由聚丙烯(PP,polypropylene)形成。在一些實施例中,半導體封裝結構10a可以透過接合製程安裝在基座上。在一些實施例中,半導體封裝結構10a包括設置在封裝基板100的第二表面100b上的導電結構188(例如焊料凸塊結構)。導電結構188可以透過接合製程安裝在基座上並與基座電連接。在一些其他實施例中,導電結構188包括銅凸塊,導電柱結構,導線結構或導電膏結構等。
在一些實施例中,封裝基板100包括在封裝基板100中的再分佈層(RDL,redistribution layer)結構(例如扇出(fan-out)結構)。在一些實施例中,封裝基板100包括絕緣層101和用作導電跡線並設置在絕緣層101中的一個或複數個圖案化導電層103。例如,圖案化導電層103設置在絕緣層101的各個層面並彼此電連接。
在一些實施例中,這些圖案化導電層103由金屬形成,例如銅、鋁、銀、不鏽鋼或合金等。在一些實施例中,絕緣層101包括子介電(sub-dielectric)層(圖未示),子介電層從封裝基板100的第二表面100b朝向封裝基板100的第一表面100a連續堆疊。在一些實施例中,絕緣層101可以由有 機材料(例如包括聚合物基底材料)形成,亦可以由非有機材料形成(例如包括氮化矽(SiNX),氧化矽(SiOX)等)。例如,這些子介電層由聚合物基底(polymer base)材料製成。在一些實施例中,絕緣層101是高k介電層(k是介電層的介電常數)。需要說明的是,第1圖所示的圖案化導電層103的數量以及封裝基板100的子介電層的數量僅僅是一個示例,並不構成對本發明的限制。
在一些實施例中,位於絕緣層101的最上層中的圖案化導電層103與第一表面100a相鄰,以使得該圖案化導電層103具有基本上或完全地與第一表面100a平齊的上表面。
如第1圖所示,根據一些實施例,半導體封裝結構10a還包括安裝到封裝基板100的第一表面100a上的一個或複數個半導體設備。在一些實施例中,半導體設備可以包括設置在封裝基板100的第一表面100a上的半導體晶粒110,120和130(其中半導體晶粒130未在第1圖中示出,而在第2A和2B圖中示出)。
半導體晶粒110,120和130可以包括微控制器(MCU,microcontroller),微處理器(MPU,microprocessor),隨機存取記憶體(RAM,random access memory),電源管理積體電路(PMIC,power management integrated circuit),快閃式記憶體(flash memory),全球定位系統(GPS,global positioning system)設備,或射頻(RF,radio frequency)設備或上述這些的任意組合。在一些實施例中,半導體晶粒110,120和130中的至少一個是SOC晶粒。例如,半導體晶粒110, 120和130均是SOC晶粒。或者,半導體晶粒110,120和130中的一個是記憶體晶粒或基帶晶粒。應該注意的是,半導體晶粒的位置佈置不限於所公開的實施方式。此外,還應該注意的是,集成在半導體封裝結構10a中的半導體晶粒的數量不限於本實施例中公開的半導體晶粒的數量,還可以具有更多數量的半導體晶粒,例如1個、2個、4個、5個或更多個。
在一些實施例中,半導體晶粒110,120和130透過封裝基板100(例如透過封裝基板100中的圖案化導電層103)電耦合到導電結構188。在一些實施例中,半導體晶粒110,120和130透過倒裝晶片技術製造。半導體晶粒110,120和130分別包括可以與RDL結構160接觸的焊墊。RDL結構160插入在封裝基板100和半導體晶粒110,120和130之間。上方具有半導體晶粒110,120和130的RDL結構160分別經由導電結構162安裝到封裝基板100的最上面的圖案化導電層103上。
在一些實施例中,導電結構162包括焊料凸塊結構。在一些其他實施例中,導電結構162包括銅凸塊,導電柱結構,導線結構或導電膏結構等。在一些實施例中,設有底部填充材料164填充導電結構162之間的間隙並且圍繞RDL結構160和RDL結構160上的半導體晶粒110,120和130。底部填充材料164可以保護導電結構162以及半導體晶粒110,120和130,並且由於底部填充材料164填充了間隙,還可以提高半導體封裝的結構穩定性,此外底部填充材料還可以採用導熱性能較好的材料,從而幫助半導體晶粒、電子部件等散 熱。當然底部填充材料164亦可以省略,即在導電結構162之間的間隙以及圍繞RDL結構160和RDL結構160上的半導體晶粒110,120和130處未設有底部填充材料164。
如第1圖和第2A或2B圖所示,半導體封裝結構10a進一步包括一個或複數個第一電子部件180a,一個或複數個第二電子部件180b以及一個或複數個第三電子部件180c,上述這些電子部件安裝在第一表面100a上。在一些實施例中,第一電子部件180a,第二電子部件180b和第三電子部件180c可以透過導電跡線(例如圖案化導電層103及RDL結構160)電耦合到半導體晶粒110,120和130。
如第2A或2B圖所示,根據一些實施例,第一電子部件180a大致上排列成一排並且與半導體晶粒110相鄰。類似地,第二電子部件180b和第三電子部件180c與半導體晶粒120和130相鄰並且分別大致上並排排列。應該注意的是,半導體封裝結構10a中電子部件的這些佈置和數量不限於本實施例中公開的那樣。第一電子部件180a,第二電子部件180b和第三電子部件180c可以與底部填充材料164間隔開,這樣可以給其他部件留出安裝空間,並且在安裝蓋結構和這些電子部件時,操作空間更大,方便製造,此外還可以為其他結構的形變留出空間,防止形變損害到半導體晶粒。
在一些實施例中,第一電子部件180a,第二電子部件180b和第三電子部件180c包括被動器件或主動器件。例如,被動器件可以包括電容器,電感器,電阻器或其組合。主動器件可以是電晶體,放大器等等。此外,每個電子部件(例 如第一電子部件180a,第二電子部件180b或第三電子部件180c)均可以包括電耦合到封裝基板100的最上面的圖案化導電層103的至少一個電極(圖未示)。
如第1圖所示,半導體封裝結構10a還包括覆蓋RDL結構160的一部分並圍繞半導體晶粒110,120和130的封裝層150。在一些實施例中,底部填充材料164可以延伸到封裝層150的側壁上,以包圍封裝層150,從而保護封裝層150和半導體晶粒110,120和130,並使半導體晶粒的更加穩固。在一些實施例中,封裝層150可以由模塑料(molding compound)層形成。例如,模塑料層可以由環氧樹脂,樹脂,可模製聚合物等形成。模塑料層可以在基本上為液體的情況下施加,然後可以透過化學反應例如在環氧樹脂或樹脂中固化。在一些其他實施例中,模塑料層可以是能夠設置在半導體晶粒110,120和130周圍、並作為凝膠或可延展固體施加的紫外線(UV,ultraviolet)或熱固化聚合物,然後可以透過UV或熱固化製程固化。模塑料層可以用模具(圖未示)固化。
如第1圖所示,半導體封裝結構10進一步包括設置在封裝基板100的第一表面100a上的蓋結構170a。在一些實施例中,蓋結構170a可以具有環形形狀,因此亦可以稱為環形(ring-type)蓋結構,環形的蓋結構可以例如為圓形的環形,矩形的環形,多邊形的環形等等。蓋結構170a圍繞封裝層150和底部填充材料164,這樣半導體晶粒110,120和130從蓋結構170a暴露出。蓋結構170a圍繞封裝層150和底部填充材料164可以從側面對半導體晶粒110,120和130,封裝層 150,底部填充材料164以及RDL結構160等提供保護。蓋結構170a安裝後的高度可以與半導體晶粒110,120和130安裝後的高度相等,這樣在安裝下述的散熱器190之後,散熱器190可以與半導體晶粒110,120和130直接接觸,從而提高散熱效率。當然亦可以是蓋結構170a安裝後的高度更高或更低,以適應不同的安裝要求。當然散熱器190亦可以與半導體晶粒110,120和130不直接接觸,例如散熱器190亦可以與半導體晶粒110,120和130之間設有間隔,該間隔可以是例如間隙,導熱層,熱界面材料層,或者蓋結構等。蓋結構170a亦與封裝層150和底部填充材料164間隔開,這樣可以給其他部件留出安裝空間,並且在安裝蓋結構和其他部件時,操作空間更大,方便製造。
在一些實施例中,如第1圖和第2A圖或第2B圖所示,蓋結構170a包括由封裝基板100的第一表面100a覆蓋的開口172a,172b和172c。這些開口172a,172b和172c分別對應於第一電子部件180a,第二電子部件180b和第三電子部件180c。如第2A圖或第2B圖所示,在一些實施例中,每個第一電子部件180a佈置在對應的每個開口172a內。類似地,每個第二電子部件180b佈置在對應的每個開口172b內,以及每個第三電子部件180c佈置在對應的每個開口172c內,這樣設置在蓋結構170a中的開口的數量(例如開口172a,172b和172c)與設置在封裝基板的第一表面100a上的電子部件(例如電子部件180a,180b和180c)的數量相等。
由於第一電子部件180a,第二電子部件180b和第 三電子部件180c分別佈置在蓋結構170a的開口172a,172b和172c內,電子部件不會佔用第一表面100a上的額外位置,因此蓋結構不必為了給電子部件讓出空間而縮小寬度,蓋結構的寬度可以更大,所以蓋結構170a的內側壁可以靠近底部填充材料164或/和封裝層150,以便大大增加從蓋結構170a的內側壁171到蓋結構170a的外側壁173的最小距離(即蓋結構170a的寬度),因此蓋結構可以更大面積的覆蓋封裝基板,並且增強了蓋結構170a的結構強度,從而可以更好的防止在製造半導體封裝結構10a期間的封裝翹曲,以及在隨後的半導體封裝結構的使用中亦可以防止封裝翹曲;並且還增加了整個半導體封裝結構的機械強度。也即,如果將電子部件佈設在蓋結構之外的位置,蓋結構170a的內側與底部填充材料164之間就需要預留出電子部件的安裝位置,所以蓋結構170a寬度就會變窄,蓋結構的機械強度就會變弱,整個半導體封裝結構的機械強度亦會變弱。而將電子部件容納在蓋結構的開口在內部,可以節省空間,並使得蓋結構可以更寬,以提高蓋結構的機械強度,不僅可以防止封裝製造器件的翹曲,還可以防止封裝使用期間的翹曲;此外將電子部件設置在蓋結構的開口中,可以保護電子部件,提高封裝結構的安全性。
在一些實施例中,如第2A圖所示,從俯視角度來看,蓋結構170a的開口172a,172b和172c具有矩形形狀。在一些實施例中,如第2B圖所示,從俯視角度來看,蓋結構170a的開口172a,172b和172c具有圓形形狀。圓形的開口172a,172b和172c可以減小應力集中。而且,圓形的開口 172a,172b和172c可以容易地製造。例如,圓形的開口172a,172b和172c可以透過鐳射鑽孔(laser drilling)製程形成。開口還可以具有其它形狀,例如三角形、棱形、平行四邊形或其他多邊形等。此外,設置開口以將電子部件安裝在開口中,可以保護電子部件,提高封裝結構的安全性,保證封裝使用時的穩定運轉。每個開口可以容納一個電子部件,每個開口的大小(面積)可以相同或不同,以適應不同類型的電子部件。當然開口可以更大(面積更大),以容納更多個的電子部件。
如第1圖所示,半導體封裝結構10a還包括覆蓋蓋結構170a和半導體晶粒110,120和130的散熱器190。由於半導體晶粒110,120和130從蓋結構170a暴露出,散熱器190可以與這些半導體晶粒110,120和130直接接觸,從而改善散熱性能,幫助半導體晶粒110,120和130散熱。此外,蓋結構170a可以採用導熱性能較好的材質形成,以加快封裝結構的散熱,例如蓋結構可以採用金屬材質,如不鏽鋼、銅、鋁或合金等。當然蓋結構亦可以採用其他材質,如環氧樹脂、樹脂、可模製聚合物等,並且可以在蓋結構中增加導熱性能好的材質,如不鏽鋼、銅、鋁等金屬。在一些其他實施例中,熱界面材料(TIM,thermal interface material)層(圖未示)設置在散熱器190的底表面與半導體晶粒110,120和130的上表面之間,熱界面材料層可以幫助散熱,提高散熱效率,讓熱量盡快的散發出去。本實施例中透過蓋結構來增加封裝結構的機械強度,提高封裝結構的機械性能,並且還可以防止封裝結構在製造期間的封裝翹曲。並且將電子部件設置在蓋結構的開口 中,可以保護電子部件,提高封裝結構的安全性。此外,在半導體晶粒和蓋結構上設有散熱器,可以幫助半導體晶粒和封裝結構的其他部件(如電子部件)的散熱,提高散熱效率,保證半導體封裝結構在運轉時的穩定和安全。本實施例中半導體晶粒與散熱器直接接觸可以提高散熱效率,當然半導體晶粒與散熱器之間亦可以設有間隙,以增加封裝設計的靈活性,當然在該間隙內亦可以填充導熱材料等。
第3圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構10b的橫截面圖。第4A圖,第4B圖和第4C圖是根據一些實施例的半導體封裝結構10b的平面圖並且示出了半導體封裝結構10b的蓋結構中的開口的佈置,其中第4A圖,第4B圖和第4C圖可以理解為從第3圖的俯視角度觀察的圖示,此時可以透視蓋結構170a,以便觀察到開口(如開口172d和172e)和電子部件(如第一電子部件180a,第二電子部件180b和第三電子部件180c)的佈置。為了簡潔起見,下文實施例中省略了與上文參考第1,2A和2B圖所描述的那些相同或相似的元件的描述。半導體封裝結構10b與第1圖所示的半導體封裝結構10a類似。如第3圖和第4A圖所示,與第1圖所示的半導體封裝結構10a不同,從俯視角度看(例如如第4A圖所示),蓋結構170a可以包括彼此具有不同面積的開口172d和172e。在這種情況下,從俯視角度看(例如如第4A圖所示),開口172e的面積可以大於開口172d的面積。此外,在開口172d內佈置有多於一個的第一電子部件180a,並且在開口172e內還佈置有多於一個的第二電子部件180b和多於一 個的第三電子部件180c。例如,如第4A圖所示,在開口172d內佈置有五個第一電子部件180a,並且在開口172e內分別佈置有五個第二電子部件180b和五個第三電子部件180c。當然上述電子部件的數量僅為舉例,電子部件的數量可以有多種選擇,可根據需要設計。
在一些其他實施例中,從俯視角度來看,蓋結構170a包括多於兩個的開口,並且這些開口亦具有彼此不同的面積。例如,如第3圖和第4B圖所示,從俯視角度看(例如如第4B圖所示),蓋結構170a包括彼此具有不同面積的開口172d,172e,172f和172g(其中開口172f和172g在第3圖中未示出而在第4B圖中示出),也即開口172d,172e,172f和172g的面積可以各不相同,當然亦可以是其中兩個或三個等的面積相同。例如開口172e面積最大,開口的172g面積小於開口172e的面積,開口172d的面積小於開口172g的面積,而開口172f的面積最小(小於開口172d的面積)。而且,在開口172d,172e,172f或172g內均佈置有多於一個的電子部件。例如,在開口172d內佈置有三個第一電子部件180a,以及在開口172f內佈置有兩個第一電子部件180a。類似地,在開口172e內佈置有三個第二電子部件180b和三個第三電子部件180c,以及在開口172g內佈置有兩個第二電子部件180b和兩個第三電子部件180c。當然上述電子部件的數量僅為舉例,電子部件的數量可以有多種選擇,可根據需要設計。
又例如,如第3圖和第4C圖所示,從俯視角度看(例如如第4C圖所示),蓋結構170a包括彼此具有不同面積 的開口172a,172d,172e和172g(其中開口172a和172g未在第3圖中示出而在第4C圖中示出),也即開口172a,172d,172e和172g的面積可以各不相同,當然亦可以是其中兩個或三個等的面積相同。例如開口172e面積最大,開口的172g面積小於開口172e的面積,開口172d的面積小於開口172g的面積,而開口172a的面積最小(小於開口172d的面積)。例如,在開口172a內佈置有一個第一電子部件180a,以及在開口172d內佈置有三個第一電子部件180a。類似地,在開口172e內佈置有三個第二電子部件180b和三個第三電子部件180c,以及在開口172g內佈置有兩個第二電子部件180b和兩個第三電子部件180c。當然上述電子部件的數量僅為舉例,電子部件的數量可以有多種選擇,可根據需要設計。
在半導體封裝結構10b中,具有較大面積的開口可用於在開口中放置多於一個的電子部件,從而可以減少在蓋結構170a中形成的開口的數量,從而降低製造成本。當然其他的開口亦可以設置多於一個的電子部件,或者有一些開口中進設置一個電子部件。此外,由於蓋結構170a中的開口的面積和數量可以根據電子部件的佈置和數量而改變,因此可以增加蓋結構170a的設計靈活性。
由於半導體封裝結構10b具有與半導體封裝結構10a(如第1圖所示)類似的結構,因此半導體封裝結構10b具有與半導體封裝結構10a(如第1圖所示)大致相同的優點。即透過蓋結構來增加封裝結構的機械強度,提高封裝結構的機械性能,並且還可以防止封裝結構在製造期間的封裝翹曲。並 且將電子部件設置在蓋結構的開口中,可以保護電子部件,提高封裝結構的安全性。此外,在半導體晶粒和蓋結構上設有散熱器,可以幫助半導體晶粒和封裝結構的其他部件(如電子部件)的散熱,提高散熱效率,保證半導體封裝結構在運轉時的穩定和安全。此外,半導體封裝結構10b的開口中可以容納更多的電子部件,可以提高封裝的整合度,並且可以減少在蓋結構170a中形成的開口的數量,從而降低製造成本。
第5A圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構10c的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第1圖或第3圖所描述的那些相同或相似的元件的描述。半導體封裝結構10c類似於第1圖所示的半導體封裝結構10a或第3圖所示的半導體封裝結構10b。與第1圖和第3圖所示的半導體封裝結構10a和10b不同,第5A圖所示的半導體封裝結構10c中的蓋結構170b包括一個或複數個凹部(recess),該凹部從蓋結構170b的內側壁171向內凹陷以形成屋簷(eave)部。凹部亦可以認為是在蓋結構170b上形成的缺口,該缺口形成在蓋結構170a的內側壁171與蓋結構170b的下表面的交界處。
如第5A圖所示,半導體封裝結構10c中的蓋結構170b包括一個或複數個凹部174a,該凹部從蓋結構170b的內側壁171向內凹陷以形成一個或複數個對應的屋簷部175a,屋簷部175a與半導體晶粒110相鄰,並且蓋結構170b包括一個或複數個凹部174b,該凹部從蓋結構170b的內側壁171向內凹陷以形成一個或複數個對應的屋簷部175b,屋簷部175b與 半導體晶粒120相鄰。為了簡化圖示,僅示出了兩個凹部174a和174b以及兩個屋簷部175a和175b。在一些實施例中,一個或複數個第一電子部件180a佈置在凹部174a內,這樣屋簷部175a形成在一個或複數個第一電子部件180a的上方並覆蓋一個或複數個第一電子部件180a。類似地,一個或複數個第二電子部件180b佈置在凹部174b內,這樣屋簷部175b形成在一個或複數個第二電子部件180b的上方並覆蓋一個或複數個第二電子部件180b。而且,一個或複數個第三電子部件180c亦佈置在凹部174b內,這樣屋簷部175b亦形成在一個或複數個第三電子部件180c的上方並覆蓋一個或複數個第三電子部件180c。應該注意的是,形成在蓋結構170b中的凹部的面積可以彼此相同或不同。例如,從俯視角度看,凹部174b的面積可以大於凹部174a的面積。此外,蓋結構170b中形成的凹部的面積,佈置和數量可以根據設計要求進行修改。在一些實施例中,形成在蓋結構170b中的凹部的面積,佈置和數量可以與第4A,4B和4C圖中所示的蓋結構170a中形成的開口的面積,佈置和數量相同或相似。在一些其他實施例中,可以從屋簷部175b延伸地形成外側壁(圖未示),外側壁可以不與封裝基板100的第一表面100a接觸,這樣可以增加設計的靈活性和設計彈性,以便於適應不同的設計需求,當然外側壁亦可以與第一表面100a接觸。本實施例中半導體晶粒110和120從蓋結構173中暴露出來,使得散熱器190可以與半導體晶粒110和120直接接觸,或散熱器190與半導體晶粒110和120設有導熱層(如TIM層),以提高散熱效率。
在半導體封裝結構10c中,具有較大面積的凹部可用於在凹部中放置多於一個電子部件,從而可減少形成在蓋結構170b中的凹部的數量,以降低製造成本。此外,由於蓋結構170b中的凹部的面積和數量可以根據電子部件的佈置和數量而改變,所以蓋結構170b的設計靈活性可以增加。另外,由於凹部的製造比開口的製造容易,因此可以進一步簡化蓋結構的製造製程。
由於半導體封裝結構10c具有與半導體封裝結構10a(如第1圖所示)類似的結構,所以半導體封裝結構10c具有與半導體封裝結構10a(如第1圖所示)大致相同的優點。即透過蓋結構來增加封裝結構的機械強度,提高封裝結構的機械性能,並且還可以防止封裝結構在製造期間的封裝翹曲。並且將電子部件設置在蓋結構的凹部中,可以保護電子部件,提高封裝結構的安全性。此外,在半導體晶粒和蓋結構上設有散熱器,可以幫助半導體晶粒和封裝結構的其他部件(如電子部件)的散熱,提高散熱效率,保證半導體封裝結構在運轉時的穩定和安全。此外,半導體封裝結構10c的凹部更容易製造,可以進一步簡化蓋結構的製造製程,提高生產效率,降低生產成本。
第5B圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構10d的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第3圖或第5A圖所描述的那些相同或相似的元件的描述。半導體封裝結構10d類似於第3圖所示的半導體封裝結構10b或第5A圖所示的半導體封裝結構10c。與 第3圖和第5A圖所示的半導體封裝結構10b和10c不同,第5B圖所示的半導體封裝結構10d中的蓋結構170b包括一個或複數個凹部和一個或複數個開口。
如第5B圖所示,半導體封裝結構10d中的蓋結構170b包括一個或複數個凹部174a,該凹部174a從蓋結構170b的內側壁171向內凹陷以形成一個或複數個對應的屋簷部175a,屋簷部175a鄰近半導體晶粒110以及蓋結構170b包括一個或複數個開口172e,開口172e鄰近半導體晶粒120。為了簡化圖示,僅示出了一個凹部174a和一個開口172e。在一些實施例中,具有與第5A圖所示類似佈置的一個或複數個第一電子部件180a被佈置在凹部174a內,這樣屋簷部175a形成在一個或複數個第一電子部件180a的上方並覆蓋一個或複數個第一電子部件180a。此外,一個或複數個第二電子部件180b和一個或複數個第三電子部件180c佈置在開口172e內。此外,從俯視角度看,開口172e的面積可以大於凹部174a的面積,這樣可以在開口172e中設置更多個電子部件,或者設置更多排的電子部件。在其他一些實施例中,可以從屋簷部175a延伸地形成外側壁(圖未示),外側壁可以不與封裝基板100的第一表面100a接觸,這樣可以增加設計的靈活性和設計彈性,以便於適應不同的設計需求,當然外側壁亦可以與第一表面100a接觸。蓋結構170b包括凹部174a和開口172e,凹部更容易製造,可以進一步簡化蓋結構的製造製程,提高生產效率,降低生產成本;而開口可以為電子部件提供更好、更全面的保護,因此半導體封裝結構10d不僅方便製造,亦可以使 電子部件更加安全。
第5C圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構10d的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第3圖或第5A圖所描述的那些相同或相似的元件的描述。半導體封裝結構10e類似於第3圖所示的半導體封裝結構10b或第5A圖所示的半導體封裝結構10c。與第3圖和第5A圖所示的半導體封裝結構10b和10c不同,第5C圖所示的半導體封裝結構10e中的蓋結構170b包括一個或複數個凹部和一個或複數個開口。
如第5C圖所示,半導體封裝結構10d中的蓋結構170b包括一個或複數個開口172a,開口172a與半導體晶粒110相鄰,以及蓋結構170b包括一個或複數個凹部174b,凹部174b從蓋結構170b的內側壁171向內凹陷的以形成與半導體晶粒120相鄰的一個或複數個相應的屋簷部175b。為了簡化圖示,僅示出了一個開口172a和一個凹部174b。在一些實施例中,一個或複數個第一電子部件180a佈置在開口172a內。此外,一個或複數個第二電子部件180b和一個或複數個第三電子部件180c佈置在凹部174b內,這樣屋簷部175b形成在一個或複數個第二電子部件180b和一個或複數個第三電子部件180c的上方並覆蓋一個或複數個第二電子部件180b和一個或複數個第三電子部件180c。應該注意,第5B或5C圖所示的形成在蓋結構170b中的凹部和開口的面積可以彼此相同或不同。例如,如第5B圖所示,凹部174a的面積小於開口172e的面積。此外,如第5C圖所示,凹部174b的面積大於開口172a 的面積,這樣可以在開口172e中設置更多個電子部件,或者設置更多排的電子部件。而且,形成在蓋結構170b中的凹部和開口的面積,佈置和數量可以根據設計要求進行修改。在其他一些實施例中,可以從屋簷部175a延伸地形成外側壁(圖未示),這樣可以增加設計的靈活性和設計彈性,以便於適應不同的設計需求,當然外側壁亦可以與第一表面100a接觸。蓋結構170b包括開口172a和凹部174b,開口可以為電子部件提供更好、更全面的保護;而凹部更容易製造,可以進一步簡化蓋結構的製造製程,提高生產效率,降低生產成本,因此半導體封裝結構10d不僅方便製造,亦可以使電子部件更加安全。
在一些實施例中,形成在半導體封裝結構10d和10e中的蓋結構170b中的凹部和開口的面積,佈置和數量與形成在第4A,4B和4C圖中的蓋結構170a的開口的面積,佈置和數量相同或相似。
在半導體封裝結構10d或10e中,具有較大面積的凹部或開口可用於在凹部或開口中放置多於一個的電子部件,使得形成在蓋結構170b中的凹部和/或開口的數量可以減少,從而降低製造成本。此外,由於能夠根據電子部件的配置和數量來改變蓋結構170b中的凹部和/或開口的面積和數量,所以能夠增加蓋結構170b的設計靈活性。
由於半導體封裝結構10d和10e具有與半導體封裝結構10a(如第1圖所示)類似的結構,因此半導體封裝結構10d和10e亦具有與半導體封裝結構10a(如第1圖所示)相同或相似的優點。此外,由於蓋結構包括凹部和開口,凹部更 容易製造,可以進一步簡化蓋結構的製造製程,提高生產效率,降低生產成本;而開口可以為電子部件提供更好、更全面的保護,因此半導體封裝結構10d和10e不僅方便製造,亦可以使電子部件更加安全。
第6A圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構10f的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第1圖所描述的那些相同或相似的元件的描述。半導體封裝結構10f類似於第1圖所示的半導體封裝結構10a。與第1圖中所示的半導體封裝結構10a相比,第6A圖所示的半導體封裝結構10f還包括設置在封裝層150和蓋結構170a之間並與封裝層150和蓋結構170a直接接觸的冷卻材料192。此外,與第1圖及第2A和2B圖類似的,第6A圖中蓋結構170a的每個開口中可以僅設有一個電子部件,例如每個開口172a中僅設有一個第一電子部件180a,每個開口172b中僅設有一個第二電子部件180b,每個開口172c中設有一個第一電子部件180c。當然亦可以有一些開口中僅設有一個電子部件,而其他的一些開口中設有多於一個的電子部件。
在一些實施例中,冷卻材料192亦與散熱器190和底部填充材料164直接接觸。冷卻材料192可提供用於進一步改進半導體晶粒110和120的散熱性能的熱路徑(thermal path),冷卻材料192還可以用作緩衝層以減小在製造半導體封裝結構10f期間產生的應力;以及填充各部件之間的間隙,提高封裝結構的穩定性和封裝結構整體的機械性能。
在一些實施例中,冷卻材料192由與底部填充材料 164或封裝層150的材料相同或相似的材料形成。在一些實施例中,冷卻材料192由TIM(即熱界面材料層),模塑料,底部填充材料或其他合適的冷卻材料形成。在一些其他實施例中,冷卻材料192可以由矽樹脂製成,矽樹脂包括但不限於矽,碳,氫,氧或其他元素的聚合物。冷卻材料192可以包括導電材料,例如與矽樹脂混合的氧化鋁(Al2O3)或氧化鋅(ZnO2)。
由於半導體封裝結構10f具有與半導體封裝結構10a(如第1圖所示)類似的結構,所以半導體封裝結構10f具有與半導體封裝結構10a(如第1圖所示)大致相同的優點。此外,半導體封裝結構10f中的冷卻材料192可提供用於進一步改進半導體晶粒和的散熱性能的熱路徑,提高散熱效率,冷卻材料192還可以用作緩衝層以減小在製造半導體封裝結構10f期間產生的應力;以及填充各部件之間的間隙,提高封裝結構的穩定性和封裝結構整體的機械性能。
第6B圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構10g的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第3圖和第6A圖所描述的那些相同或相似的元件的描述。半導體封裝結構10g與第3圖所示的半導體封裝結構10b類似。與第3圖中所示的半導體封裝結構10b相比,第6B圖所示的半導體封裝結構10g還包括設置在封裝層150和蓋結構170a之間並與封裝層150和蓋結構170a直接接觸的冷卻材料192。此外,與第3圖及第4A,4B和4C圖類似的,第6B圖中蓋結構170a的每個開口中可以設有多於一個的電子部件,例如每個開口172d中設有多於一個的第一電子部 件180a(例如設有三個第一電子部件180a),每個開口172e中設有多於一個的第二電子部件180b(例如設有五個第二電子部件180b)和多於一個的第三電子部件180c(例如設有五個第三電子部件180c)。當然亦可以有一些開口中僅設有一個電子部件,類似於第4C圖中所示的一個開口172a中僅設有一個第一電子部件180a,而一個開口172d中設有三個第一電子部件180a。
在一些實施例中,冷卻材料192亦與散熱器190和底部填充材料164直接接觸。冷卻材料192可提供用於進一步改進半導體晶粒110和120的散熱性能的熱路徑,冷卻材料192還可以用作緩衝層以減小在製造半導體封裝結構10f期間產生的應力;以及填充各部件之間的間隙,提高封裝結構的穩定性和封裝結構整體的機械性能。
由於半導體封裝結構10g具有與半導體封裝結構10b(如第3圖所示)類似的結構,所以半導體封裝結構10g具有與半導體封裝結構10b(如第3圖所示)基本相同的優點。半導體封裝結構10g的開口中可以容納更多的電子部件,可以提高封裝的整合度,並且可以減少在蓋結構170a中形成的開口的數量,從而降低製造成本。此外,半導體封裝結構10g中的冷卻材料192可提供用於進一步改進半導體晶粒和的散熱性能的熱路徑,提高散熱效率,冷卻材料192還可以用作緩衝層以減小在製造半導體封裝結構10g期間產生的應力;以及填充各部件之間的間隙,提高封裝結構的穩定性和封裝結構整體的機械性能。
第6C圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構10h的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第5A圖和第6A圖所描述的那些相同或相似的元件的描述。半導體封裝結構10h類似於第5A圖所示的半導體封裝結構10c。與第5A圖所示的半導體封裝結構10c相比,第6C圖所示的半導體封裝結構10h還包括設置在封裝層150和蓋結構170a之間並與封裝層150和蓋結構170a直接接觸的冷卻材料192,這樣冷卻材料192覆蓋了凹部174a和174b,從而可以進一步的保護位於凹部內的電子部件,並且可以幫助電子部件散熱。
在一些實施例中,冷卻材料192亦與散熱器190和底部填充材料164直接接觸。冷卻材料192可提供用於進一步改進半導體晶粒110和120的散熱性能的熱路徑,冷卻材料192還可以用作緩衝層以減小在製造半導體封裝結構10f期間產生的應力;以及填充各部件之間的間隙,提高封裝結構的穩定性和封裝結構整體的機械性能。
由於半導體封裝結構10h具有與半導體封裝結構10c(如第5A圖所示)類似的結構,所以半導體封裝結構10h具有與半導體封裝結構10c(如第5A圖所示)基本相同的優點。半導體封裝結構10h的凹部更容易製造,可以進一步簡化蓋結構的製造製程,提高生產效率,降低生產成本。此外,半導體封裝結構10h中的冷卻材料192可提供用於進一步改進半導體晶粒和的散熱性能的熱路徑,提高散熱效率,冷卻材料192還可以用作緩衝層以減小在製造半導體封裝結構10h期間產生 的應力;以及填充各部件之間的間隙,提高封裝結構的穩定性和封裝結構整體的機械性能。
第6D圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構10i的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第5B圖和第6A圖所描述的那些相同或相似的元件的描述。半導體封裝結構10i類似於第5B圖所示的半導體封裝結構10d。與第5B圖中所示的半導體封裝結構10d相比,第6D圖所示的半導體封裝結構10i還包括設置在封裝層150和蓋結構170a之間並與封裝層150和蓋結構170a直接接觸的冷卻材料192,這樣冷卻材料192覆蓋了凹部174a和開口174e。
在一些實施例中,冷卻材料192亦與散熱器190和底部填充材料164直接接觸。冷卻材料192可提供用於進一步改進半導體晶粒110和120的散熱性能的熱路徑,冷卻材料192還可以用作緩衝層以減小在製造半導體封裝結構10f期間產生的應力;以及填充各部件之間的間隙,提高封裝結構的穩定性和封裝結構整體的機械性能。
由於半導體封裝結構10i具有與半導體封裝結構10d(如第5B圖所示)類似的結構,所以半導體封裝結構10i具有與半導體封裝結構10d(如第5B圖所示)基本相同的優點。半導體封裝結構10i的蓋結構170b包括凹部和開口,凹部更容易製造,可以進一步簡化蓋結構的製造製程,提高生產效率,降低生產成本;而開口可以為電子部件提供更好、更全面的保護,因此半導體封裝結構10i不僅方便製造,亦可以使 電子部件更加安全。此外,半導體封裝結構10i中的冷卻材料192可提供用於進一步改進半導體晶粒和的散熱性能的熱路徑,提高散熱效率,冷卻材料192還可以用作緩衝層以減小在製造半導體封裝結構10i期間產生的應力;以及填充各部件之間的間隙,提高封裝結構的穩定性和封裝結構整體的機械性能。
第6E圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構10j的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第5C圖和第6A圖所描述的那些相同或相似的元件的描述。半導體封裝結構10j類似於第5C圖所示的半導體封裝結構10e。與第5C圖中所示的半導體封裝結構10e相比,第6E圖所示的半導體封裝結構10j還包括設置在封裝層150和蓋結構170a之間並與封裝層150和蓋結構170a直接接觸的冷卻材料192,這樣冷卻材料192覆蓋了凹部174b。
在一些實施例中,冷卻材料192亦與散熱器190和底部填充材料164直接接觸。冷卻材料192可提供用於進一步改進半導體晶粒110和120的散熱性能的熱路徑,冷卻材料192還可以用作緩衝層以減小在製造半導體封裝結構10f期間產生的應力;以及填充各部件之間的間隙,提高封裝結構的穩定性和封裝結構整體的機械性能。
由於半導體封裝結構10j具有與半導體封裝結構10e(如第5C圖所示)類似的結構,所以半導體封裝結構10j具有與半導體封裝結構10e(如第5C圖所示)基本相同的優點。半導體封裝結構10j的蓋結構170b包括凹部和開口,凹 部更容易製造,可以進一步簡化蓋結構的製造製程,提高生產效率,降低生產成本;而開口可以為電子部件提供更好、更全面的保護,因此半導體封裝結構10j不僅方便製造,亦可以使電子部件更加安全。此外,半導體封裝結構10j中的冷卻材料192可提供用於進一步改進半導體晶粒和的散熱性能的熱路徑,提高散熱效率,冷卻材料192還可以用作緩衝層以減小在製造半導體封裝結構10j期間產生的應力;以及填充各部件之間的間隙,提高封裝結構的穩定性和封裝結構整體的機械性能。
第7A圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構20a的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第6A圖所描述的那些相同或相似的元件的描述。半導體封裝結構20a與第6A圖所示的半導體封裝結構10f類似。與半導體封裝結構10f(如第6A圖所示)的蓋結構170a不同,第7A圖所示的蓋結構170c不僅圍繞封裝層150,而且還覆蓋半導體晶粒110和120的上表面,因此蓋結構170c亦稱為帽形(cap-type)蓋結構。帽形的蓋結構俯視圖的形狀可以例如為圓形,矩形,多邊形等等。此外,這些半導體晶粒110和120透過蓋結構170c的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分)與散熱器190間隔開。因此散熱器覆蓋該蓋結構,使得該蓋結構170c的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分)位於散熱器190和半導體晶粒110和120之間。
在一些實施例中,兩個TIM層(圖未示)分別設 置在蓋結構170c覆蓋半導體晶粒110和120的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分)的上表面和底表面上,這樣從那些半導體晶粒110和120產生的熱量可以透過TIM層,蓋結構170c和散熱器190散發出去。本實施例中蓋結構173包括覆蓋報道體晶粒110和120的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分),以增強蓋結構的機械強度,更好的防止封裝翹曲。
由於半導體封裝結構20a具有與半導體封裝結構10f(如第6A圖所示)類似的結構,所以半導體封裝結構20a具有與半導體封裝結構10f(如第6A圖所示)大致相同的優點。此外與第6A圖中所示的半導體封裝結構10f的蓋結構170a相比,第7A圖所示的蓋結構170c提供更高的結構強度,以進一步防止在製造半導體封裝結構20a期間的封裝翹曲。
第7B圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構20b的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第6B圖所描述的那些相同或相似的元件的描述。半導體封裝結構20b類似於第6B圖所示的半導體封裝結構10g。與半導體封裝結構10g(如第6B圖所示)不同,第7B圖所示的半導體封裝結構20b具有蓋結構170c,蓋結構170c圍繞封裝層150並且覆蓋半導體晶粒110和120的上表面,這樣半導體晶粒110和120即透過蓋結構170c的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分)與散熱器190間隔開。
在一些實施例中,兩個TIM層(圖未示)分別設 置在蓋結構170c覆蓋半導體晶粒110和120的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分)的上表面和底表面上,這樣從那些半導體晶粒110和120產生的熱量可以透過TIM層,蓋結構170c和散熱器190散發出去。本實施例中蓋結構173包括覆蓋報道體晶粒110和120的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分),以增強蓋結構的機械強度,更好的防止封裝翹曲。
由於半導體封裝結構20b具有與半導體封裝結構10g(如第6B圖所示)類似的結構,所以半導體封裝結構20b具有與半導體封裝結構10g(如第6B圖所示)大致相同的優點。此外,與第6B圖所示的半導體封裝結構10g的蓋結構170a相比,第7B圖所示的蓋結構170c提供更高的結構強度,以進一步防止在製造半導體封裝結構20b期間的封裝翹曲。
第7C圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構20c的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第6D圖所描述的那些相同或相似的元件的描述。半導體封裝結構20c類似於第6D圖所示的半導體封裝結構10i。不同於半導體封裝結構10i(如第6D圖所示),第7C圖所示的半導體封裝結構20c具有蓋結構170c,蓋結構170c圍繞封裝層150並且覆蓋半導體晶粒110和120的上表面,這樣半導體晶粒110和120即透過蓋結構170c的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分)與散熱器190間隔開。此外,雖然未以圖示出,亦可以將第6C圖所示蓋結構170b替換為如第7C圖所示的蓋結構170c,即第 6C圖所示蓋結構170b可以為帶有蓋板部分的蓋結構。
在一些實施例中,兩個TIM層(圖未示)分別設置在蓋結構170c覆蓋半導體晶粒110和120的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分)的上表面和底表面上,這樣從那些半導體晶粒110和120產生的熱量可以透過TIM層,蓋結構170c和散熱器190散發出去。本實施例中蓋結構173包括覆蓋報道體晶粒110和120的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分),以增強蓋結構的機械強度,更好的防止封裝翹曲。
由於半導體封裝結構20c具有與半導體封裝結構10i(如第6D圖所示)類似的結構,所以半導體封裝結構20c具有與半導體封裝結構10i(如第6D圖所示)大致相同的優點。此外,與第6D圖所示的半導體封裝結構10i的蓋結構170b相比,第7C圖所示的蓋結構170c提供更高的結構強度,以進一步防止在製造半導體封裝結構20c期間的封裝翹曲。
第7D圖是根據一些實施例的具有蓋結構的示例性半導體封裝結構20d的橫截面圖。為了簡潔起見,下文實施例中省略了與上文參考第6E圖所描述的那些相同或相似的元件的描述。半導體封裝結構20d類似於第6E圖所示的半導體封裝結構10j。與半導體封裝結構10j(如第6E圖所示)不同,第7D圖所示的半導體封裝結構20d具有蓋結構170c,蓋結構170c圍繞封裝層150並且覆蓋半導體晶粒110和120的上表面,這樣半導體晶粒110和120即透過蓋結構170c的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分)與散 熱器190間隔開。
在一些實施例中,兩個TIM層(圖未示)分別設置在蓋結構170c覆蓋半導體晶粒110和120的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分)的上表面和底表面上,這樣從那些半導體晶粒110和120產生的熱量可以透過TIM層,蓋結構170c和散熱器190散發出去。本實施例中蓋結構173包括覆蓋報道體晶粒110和120的一部分(例如覆蓋半導體晶粒110和120的上表面的蓋板部分),以增強蓋結構的機械強度,更好的防止封裝翹曲。
由於半導體封裝結構20d具有與半導體封裝結構10j(如第6E圖所示)類似的結構,所以半導體封裝結構20d具有與半導體封裝結構10j(如第6E圖所示)大致相同的優點。此外,與第6E圖中所示的半導體封裝結構10j的蓋結構170b相比,第7D圖所示的蓋結構170c提供更高的結構強度,以進一步防止在製造半導體封裝結構20d期間的封裝翹曲。
根據前述實施例,蓋結構包括用於放置一個或複數個電子部件的至少一個開口和/或至少一個凹部,因此電子部件不會佔用第一表面100a上的額外位置,蓋結構不必為了給電子部件讓出空間而縮小寬度,可以大大增加蓋結構的寬度,由此增強蓋結構的結構強度,從而可以更好的防止在製造半導體封裝結構期間的封裝翹曲,以及在隨後的半導體封裝結構的使用中亦可以防止封裝翹曲;並且還增加了整個半導體封裝結構的機械強度。此外由於這種蓋結構在半導體封裝結構中暴露出一個或複數個半導體晶粒,所以蓋結構上的散熱器可以與半 導體晶粒更加接近,甚至可以直接與半導體晶粒接觸,從而改善或保持散熱性能。
根據前述實施例,帽形的蓋結構還包括用於放置一個或複數個電子部件的至少一個開口和/或至少一個凹部,因此電子部件不會佔用第一表面100a上的額外位置,蓋結構不必為了給電子部件讓出空間而縮小寬度,可以大大增加蓋結構的寬度,並且帽形的蓋結構具有更高的結構強度和機械強度,由此更好的防止在製造半導體封裝結構期間的封裝翹曲,以及在隨後的半導體封裝結構的使用中亦可以防止封裝翹曲;並且進一步增加了整個半導體封裝結構的機械強度。
根據前述實施例,與封裝層,蓋結構和散熱器直接接觸的冷卻材料的使用提供了用於進一步改善散熱性能的熱路徑。而且,冷卻材料可以用作緩衝層以減少在製造半導體封裝結構期間產生的應力。
儘管已經對本發明實施例及其優點進行了詳細說明,但應當理解的係,在不脫離本發明的精神以及申請專利範圍所定義的範圍內,可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

Claims (13)

  1. 一種半導體封裝結構,包括:封裝基板,具有第一表面和與該第一表面相對的第二表面;至少一個半導體晶粒,位於該封裝基板的第一表面上並由封裝層圍繞;蓋結構,圍繞該封裝層並與該封裝層間隔開;其中該蓋結構包括第一開口,該第一開口由該封裝基板的第一表面所覆蓋;第一電子部件,位於該封裝基板的第一表面上方,並設置在該蓋結構的第一開口之內。
  2. 如申請專利範圍第1項所述的半導體封裝結構,其中該至少一個半導體晶粒從該蓋結構中暴露出來,或該蓋結構還包括覆蓋該至少一個半導體晶粒的一部分。
  3. 如申請專利範圍第1項所述的半導體封裝結構,還包括散熱器,覆蓋該蓋結構和該半導體晶粒。
  4. 如申請專利範圍第1項所述的半導體封裝結構,還包括複數個導電結構,設置在該封裝基板的第二表面上並透過封裝基板電耦合到該半導體晶粒。
  5. 如申請專利範圍第1項所述的半導體封裝結構,其中,該蓋結構的第一開口具有矩形或圓形形狀。
  6. 如申請專利範圍第1項所述的半導體封裝結構,還包括第二電子部件,在該封裝基板的第一表面上方並且佈置在該蓋結構的第一開口之內。
  7. 如申請專利範圍第1項所述的半導體封裝結構,其中該蓋 結構還包括第二開口,該第二開口由該封裝基板的第一表面所覆蓋;並且其中該第二開口的面積不等於該第一開口的面積。
  8. 如申請專利範圍第7項所述的半導體封裝結構,還包括第二電子部件和第三電子部件,在該封裝基板的第一表面上方,該第二電子部件和第三電子部件佈置在該蓋結構的第二開口內;其中該第二開口的面積大於該第一開口的面積。
  9. 如申請專利範圍第1項所述的半導體封裝結構,還包括第二電子部件,在該封裝基板的第一表面上方;其中該蓋結構還包括從該蓋結構的內側壁向內凹陷的凹部,以形成覆蓋該第二電子部件的屋簷部。
  10. 如申請專利範圍第9項所述的半導體封裝結構,還包括第三電子部件,在該封裝基板的第一表面上方;其中該屋簷部覆蓋該第三電子部件。
  11. 如申請專利範圍第9項所述的半導體封裝結構,還包括第三電子部件,在該封裝基板的第一表面上方;其中該第三電子部件佈置在該蓋結構的第一開口內。
  12. 如申請專利範圍第1項所述的半導體封裝結構,還包括冷卻材料,在該封裝層和該蓋結構之間並與該封裝層和該蓋結構直接接觸。
  13. 一種半導體封裝結構,包括:封裝基板,具有第一表面和與第一表面相對的第二表面;至少一個半導體晶粒,位於該封裝基板的第一表面上並由封裝層圍繞; 蓋結構,圍繞該封裝層並與該封裝層間隔開,其中該蓋結構包括第一凹部,該第一凹部從該蓋結構的內側壁向內凹陷以形成第一屋簷部;第一電子部件,位於該封裝基板的第一表面上方,並由該蓋結構的第一屋簷部覆蓋。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826584B (zh) * 2019-05-28 2023-12-21 南韓商愛思開海力士有限公司 包括互連結構的堆疊封裝件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770369B2 (en) * 2018-08-24 2020-09-08 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN111211059B (zh) * 2018-11-22 2023-07-04 矽品精密工业股份有限公司 电子封装件及其制法与散热件
US11728278B2 (en) * 2019-03-25 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Board substrates, three-dimensional integrated circuit structures and methods of forming the same
US11469152B2 (en) * 2019-10-14 2022-10-11 Mediatek Inc. Semiconductor chip package and fabrication method thereof
US11315860B2 (en) * 2019-10-17 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing process thereof
US11410910B2 (en) 2020-07-30 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Packaged semiconductor device including liquid-cooled lid and methods of forming the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100446290B1 (ko) * 2001-11-03 2004-09-01 삼성전자주식회사 댐을 포함하는 반도체 패키지 및 그 제조방법
US6710444B2 (en) * 2002-03-21 2004-03-23 Intel Corporation Molded substrate stiffener with embedded capacitors
US6784535B1 (en) * 2003-07-31 2004-08-31 Texas Instruments Incorporated Composite lid for land grid array (LGA) flip-chip package assembly
US20080054490A1 (en) * 2006-08-31 2008-03-06 Ati Technologies Inc. Flip-Chip Ball Grid Array Strip and Package
US8008133B2 (en) * 2008-02-11 2011-08-30 Globalfoundries Inc. Chip package with channel stiffener frame
US8216887B2 (en) * 2009-05-04 2012-07-10 Advanced Micro Devices, Inc. Semiconductor chip package with stiffener frame and configured lid
US8013438B2 (en) * 2009-07-21 2011-09-06 Stmicroelectronics Asia Pacific Pte. Ltd. Semiconductor package with a stiffening member supporting a thermal heat spreader
JP5779042B2 (ja) * 2011-08-18 2015-09-16 新光電気工業株式会社 半導体装置
US9153520B2 (en) * 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US9041192B2 (en) * 2012-08-29 2015-05-26 Broadcom Corporation Hybrid thermal interface material for IC packages with integrated heat spreader
US9583415B2 (en) 2013-08-02 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal interface material on the sidewalls of stacked dies
US9082743B2 (en) * 2013-08-02 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packages with heat dissipation structures
US9735082B2 (en) 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US9627346B2 (en) * 2013-12-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill pattern with gap
US9269694B2 (en) * 2013-12-11 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal management features for reduced thermal crosstalk and methods of forming same
US9659878B2 (en) * 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level shielding in multi-stacked fan out packages and methods of forming same
KR101877503B1 (ko) * 2015-12-24 2018-07-11 주식회사 모다이노칩 복합 소자 및 이를 구비하는 전자기기
US10366968B2 (en) * 2016-09-30 2019-07-30 Intel IP Corporation Interconnect structure for a microelectronic device
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US10515867B2 (en) * 2017-11-14 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR101942748B1 (ko) * 2018-01-31 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826584B (zh) * 2019-05-28 2023-12-21 南韓商愛思開海力士有限公司 包括互連結構的堆疊封裝件

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