TW201905925A - 解碼方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

解碼方法、記憶體儲存裝置及記憶體控制電路單元

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TW201905925A TW106120804A TW106120804A TW201905925A TW 201905925 A TW201905925 A TW 201905925A TW 106120804 A TW106120804 A TW 106120804A TW 106120804 A TW106120804 A TW 106120804A TW 201905925 A TW201905925 A TW 201905925A
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Abstract

本發明的一範例實施例提供一種用於可複寫式非揮發性記憶體模組的解碼方法，包括：從可複寫式非揮發性記憶體模組的記憶胞讀取第一資料，其中第一資料包括儲存於第一記憶胞的第一位元；獲得至少一第二記憶胞的儲存狀態，其中第二記憶胞不同於第一記憶胞；根據第二記憶胞的儲存狀態獲得對應第一位元的第一可靠度資訊，其中第一可靠度資訊不同於對應第一位元的預設可靠度資訊；以及根據第一可靠度資訊解碼第一資料。藉此，可提升解碼效率。

Description

解碼方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種解碼技術，且特別是有關於一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
資料是以電荷的形式存在於可複寫式非揮發性記憶體模組的記憶胞中。在可複寫式非揮發性記憶體模組的使用過程中，記憶胞中的電荷可能會因各種因素流失，進而導致記憶胞的讀取發生錯誤。因此，在某些記憶體儲存裝置中，來自主機系統的資料會被編碼然後再被儲存。當主機系統欲讀取此資料時，編碼資料會被讀取並解碼以嘗試更正其中的錯誤。然後，被解碼並確認無誤的資料才會被傳送給主機系統。然而，在某些狀況下，若所讀取的資料中存在太多的錯誤，則此資料可能無法被成功地解碼。特別是，若可複寫式非揮發性記憶體模組包含三維結構的記憶胞陣列，則更容易因記憶胞之間的距離太近而加速記憶胞中的電荷流失。
有鑑於此，本發明提供一種解碼方法、記憶體儲存裝置及記憶體控制電路單元，可提升解碼效率。
本發明的一範例實施例提供一種解碼方法，其用於包括多個記憶胞的可複寫式非揮發性記憶體模組，所述解碼方法包括：從所述記憶胞中的至少一記憶胞讀取第一資料，其中所述第一資料包括第一位元，且所述第一位元儲存於所述記憶胞中的第一記憶胞；獲得所述記憶胞中的至少一第二記憶胞的儲存狀態，其中所述第二記憶胞不同於所述第一記憶胞；根據所述第二記憶胞的所述儲存狀態獲得對應所述第一位元的第一可靠度資訊，其中所述第一可靠度資訊不同於對應所述第一位元的預設可靠度資訊；以及根據所述第一可靠度資訊解碼所述第一資料。
在本發明的一範例實施例中，根據所述第二記憶胞的所述儲存狀態獲得對應所述第一位元的所述第一可靠度資訊的步驟包括：根據所述第二記憶胞的所述儲存狀態與所述第一記憶胞的臨界電壓決定所述第一可靠度資訊。
在本發明的一範例實施例中，根據所述第二記憶胞的所述儲存狀態與所述第一記憶胞的所述臨界電壓決定所述第一可靠度資訊的步驟包括：識別所述第一記憶胞的所述臨界電壓所屬的第一電壓範圍；以及根據所述第二記憶胞的所述儲存狀態與所述第一電壓範圍決定所述第一可靠度資訊。
在本發明的一範例實施例中，根據所述第二記憶胞的所述儲存狀態與所述第一電壓範圍決定所述第一可靠度資訊的步驟包括：獲得對應於所述第一電壓範圍的所述預設可靠度資訊；以及根據所述第二記憶胞的所述儲存狀態與所述預設可靠度資訊決定所述第一可靠度資訊。
在本發明的一範例實施例中，根據所述第二記憶胞的所述儲存狀態與所述預設可靠度資訊決定所述第一可靠度資訊的步驟包括：根據所述第二記憶胞的所述儲存狀態，將所述預設可靠度資訊減去第一調整值或加上第二調整值，以獲得所述第一可靠度資訊。
在本發明的一範例實施例中，所述的解碼方法更包括：在根據所述第一可靠度資訊解碼所述第一資料之前，根據所述預設可靠度資訊解碼所述第一資料。
在本發明的一範例實施例中，所述第一資料更包括第二位元，且所述第二位元儲存於所述記憶胞中的第三記憶胞，其中所述第一記憶胞與所述第三記憶胞的臨界電壓皆屬於第一電壓範圍，其中根據所述第一可靠度資訊解碼所述第一資料的步驟包括：獲得對應所述第二位元的第二可靠度資訊，其中所述第二可靠度資訊不同於所述第一可靠度資訊；以及根據所述第一可靠度資訊與所述第二可靠度資訊解碼所述第一資料。
在本發明的一範例實施例中，根據所述第二記憶胞的所述儲存狀態獲得所述第一位元的所述第一可靠度資訊的步驟包括：若所述第二記憶胞的所述儲存狀態為第一狀態，將對應所述第一位元的所述預設可靠度資訊減去第一調整值；以及若所述第二記憶胞的所述儲存狀態為第二狀態，將對應所述第一位元的所述預設可靠度資訊加上第二調整值，其中所述第一狀態所對應的記憶胞電壓不同於所述第二狀態所對應的記憶胞電壓。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以發送讀取指令序列，所述讀取指令序列用以指示從所述記憶胞中的至少一記憶胞讀取第一資料，其中所述第一資料包括第一位元，且所述第一位元儲存於所述記憶胞中的第一記憶胞，其中所述記憶體控制電路單元更用以獲得所述記憶胞中的至少一第二記憶胞的儲存狀態，其中所述第二記憶胞不同於所述第一記憶胞，其中所述記憶體控制電路單元更用以根據所述第二記憶胞的所述儲存狀態獲得對應所述第一位元的第一可靠度資訊，其中所述第一可靠度資訊不同於對應所述第一位元的預設可靠度資訊，其中所述記憶體控制電路單元更用以根據所述第一可靠度資訊解碼所述第一資料。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第二記憶胞的所述儲存狀態獲得對應所述第一位元的所述第一可靠度資訊的操作包括：根據所述第二記憶胞的所述儲存狀態與所述第一記憶胞的臨界電壓決定所述第一可靠度資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第二記憶胞的所述儲存狀態與所述第一記憶胞的所述臨界電壓決定所述第一可靠度資訊的操作包括：識別所述第一記憶胞的所述臨界電壓所屬的第一電壓範圍；以及根據所述第二記憶胞的所述儲存狀態與所述第一電壓範圍決定所述第一可靠度資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第二記憶胞的所述儲存狀態與所述第一電壓範圍決定所述第一可靠度資訊的操作包括：獲得對應於所述第一電壓範圍的所述預設可靠度資訊；以及根據所述第二記憶胞的所述儲存狀態與所述預設可靠度資訊決定所述第一可靠度資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第二記憶胞的所述儲存狀態與所述預設可靠度資訊決定所述第一可靠度資訊的操作包括：根據所述第二記憶胞的所述儲存狀態，將所述預設可靠度資訊減去第一調整值或加上第二調整值，以獲得所述第一可靠度資訊。
在本發明的一範例實施例中，在根據所述第一可靠度資訊解碼所述第一資料之前，所述記憶體控制電路單元更用以根據所述預設可靠度資訊解碼所述第一資料。
在本發明的一範例實施例中，所述第一資料更包括第二位元，且所述第二位元儲存於所述記憶胞中的第三記憶胞，其中所述第一記憶胞與所述第三記憶胞的臨界電壓皆屬於第一電壓範圍，其中所述記憶體控制電路單元根據所述第一可靠度資訊解碼所述第一資料的操作包括：獲得對應所述第二位元的第二可靠度資訊，其中所述第二可靠度資訊不同於所述第一可靠度資訊；以及根據所述第一可靠度資訊與所述第二可靠度資訊解碼所述第一資料。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第二記憶胞的所述儲存狀態獲得對應所述第一位元的所述第一可靠度資訊的操作包括：若所述第二記憶胞的所述儲存狀態為第一狀態，將對應所述第一位元的所述預設可靠度資訊減去第一調整值；以及若所述第二記憶胞的所述儲存狀態為第二狀態，將對應所述第一位元的所述預設可靠度資訊加上第二調整值，其中所述第一狀態所對應的記憶胞電壓不同於所述第二狀態所對應的記憶胞電壓。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制包括多個記憶胞的可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路，其中所述記憶體管理電路用以發送讀取指令序列，所述讀取指令序列用以指示從所述記憶胞中的至少一記憶胞讀取第一資料，其中所述第一資料包括第一位元，且所述第一位元儲存於所述記憶胞中的第一記憶胞，其中所述記憶體管理電路更用以獲得所述記憶胞中的至少一第二記憶胞的儲存狀態，其中所述第二記憶胞不同於所述第一記憶胞，其中所述記憶體管理電路更用以根據所述第二記憶胞的所述儲存狀態獲得對應所述第一位元的第一可靠度資訊，其中所述第一可靠度資訊不同於對應所述第一位元的預設可靠度資訊，其中所述錯誤檢查與校正電路用以根據所述第一可靠度資訊解碼所述第一資料。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第二記憶胞的所述儲存狀態獲得對應所述第一位元的所述第一可靠度資訊的操作包括：根據所述第二記憶胞的所述儲存狀態與所述第一記憶胞的臨界電壓決定所述第一可靠度資訊。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第二記憶胞的所述儲存狀態與所述第一記憶胞的所述臨界電壓決定所述第一可靠度資訊的操作包括：識別所述第一記憶胞的所述臨界電壓所屬的第一電壓範圍；以及根據所述第二記憶胞的所述儲存狀態與所述第一電壓範圍決定所述第一可靠度資訊。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第二記憶胞的所述儲存狀態與所述第一電壓範圍決定所述第一可靠度資訊的操作包括：獲得對應於所述第一電壓範圍的所述預設可靠度資訊；以及根據所述第二記憶胞的所述儲存狀態與所述預設可靠度資訊決定所述第一可靠度資訊。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第二記憶胞的所述儲存狀態與所述預設可靠度資訊決定所述第一可靠度資訊的操作包括：根據所述第二記憶胞的所述儲存狀態，將所述預設可靠度資訊減去第一調整值或加上第二調整值，以獲得所述第一可靠度資訊。
在本發明的一範例實施例中，在根據所述第一可靠度資訊解碼所述第一資料之前，所述錯誤檢查與校正電路更用以根據所述預設可靠度資訊解碼所述第一資料。
在本發明的一範例實施例中，所述第一資料更包括第二位元，且所述第二位元儲存於所述記憶胞中的第三記憶胞，其中所述第一記憶胞與所述第三記憶胞的臨界電壓皆屬於第一電壓範圍，其中所述錯誤檢查與校正電路根據所述第一可靠度資訊解碼所述第一資料的操作包括：獲得對應所述第二位元的第二可靠度資訊，其中所述第二可靠度資訊不同於所述第一可靠度資訊；以及根據所述第一可靠度資訊與所述第二可靠度資訊解碼所述第一資料。
在本發明的一範例實施例中，所述第一資料更包括第三位元，且所述第三位元是儲存於所述記憶胞中的第四記憶胞，其中所述第一記憶胞的臨界電壓屬於第一電壓範圍，所述第四記憶胞的臨界電壓屬於第二電壓範圍，所述第二電壓範圍不同於所述第一電壓範圍，且對應所述第一位元的所述預設可靠度資訊不同於對應所述第三位元的預設可靠度資訊。
在本發明的一範例實施例中，所述第二記憶胞的所述儲存狀態對應於所述第二記憶胞所儲存的位元資料。
在本發明的一範例實施例中，所述可複寫式非揮發性記憶體模組包括堆疊設置的多個字元線層，其中所述第一記憶胞是設置於所述字元線層中的第一字元線層，所述第二記憶胞是設置於所述字元線層中的至少一第二字元線層，且所述第一字元線層相鄰於所述第二字元線層。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第二記憶胞的所述儲存狀態獲得對應所述第一位元的所述第一可靠度資訊的操作包括：若所述第二記憶胞的所述儲存狀態為第一狀態，將對應所述第一位元的所述預設可靠度資訊減去第一調整值；以及若所述第二記憶胞的所述儲存狀態為第二狀態，將對應所述第一位元的所述預設可靠度資訊加上第二調整值，其中所述第一狀態所對應的記憶胞電壓不同於所述第二狀態所對應的記憶胞電壓。
基於上述，在讀取包含第一記憶胞所儲存之第一位元的第一資料後，不同於第一記憶胞的第二記憶胞的儲存狀態可被獲得，並且第一位元的第一可靠度資訊可基於第二記憶胞的儲存狀態而被獲得。然後，對於第一資料的解碼可根據此第一可靠度資訊執行，從而提高第一資料的解碼成功率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在本範例實施例中，可複寫式非揮發性記憶體模組406中的記憶胞是以三維陣列的方式設置。然而，在另一範例實施例中，可複寫式非揮發性記憶體模組406中的記憶胞則是以二維陣列的方式設置。
圖5A是根據本發明的一範例實施例所繪示的三維記憶胞陣列的示意圖。
請參照圖5A，記憶胞陣列51包括用以儲存資料的多個記憶胞52、多個位元線組531~534及多個字元線層541~548。位元線組531~534彼此獨立(例如，彼此分離)並且沿第一方向(例如，X軸)排列。位元線組531~534中的每一個位元線組包括彼此獨立(例如，彼此分離)的多條位元線530。包含於每一位元線組中的位元線530沿第二方向(例如，Y軸)排列並且往第三方向(例如，Z軸)延伸。字元線層541~548彼此獨立(例如，彼此分離)並且沿第三方向堆疊設置。
在本範例實施例中，字元線層541~548中的每一個字元線層亦可視為一個字元線平面。每一個記憶胞52被配置於位元線組531~534中的每一位元線530與字元線層541~548之間的每一個交錯處。須注意的是，圖5A的記憶胞陣列51只是一個範例，在其他未提及的範例實施例中，記憶胞52的總數、位元線組531~534的總數及字元線層541~548的總數皆可能不同。此外，在另一範例實施例中，一個位元線組可以包括更多或更少的位元線，並且一個字元線層也可以讓更多或更少的位元線組通過。
圖5B是根據本發明的一範例實施例所繪示的三維記憶胞陣列之等效電路的示意圖。
請參照圖5A與圖5B，電晶體單元521(1)~521(n)位於字元線層541。電晶體單元522(1)~522(n)位於字元線層542。電晶體單元523(1)~523(n)位於字元線層543。電晶體單元528(1)~528(n)位於字元線層548。一個電晶體單元可等效為一個記憶胞。位元線組531包括位元線531(1)~531(n)。位元線531(1)串接電晶體單元521(1)、電晶體單元522(1)、電晶體單元523(1)…及電晶體單元528(1)。位元線531(2)串接電晶體單元521(2)、電晶體單元522(2)、電晶體單元523(2)…及電晶體單元528(2)。位元線531(3)串接電晶體單元521(3)、電晶體單元522(3)、電晶體單元523(3)…及電晶體單元528(3)。位元線531(n)串接電晶體單元521(n)、電晶體單元522(n)、電晶體單元523(n)…及電晶體單元528(n)。
字元線551位於字元線層541。字元線552位於字元線層542。字元線553位於字元線層543。字元線558位於字元線層548。字元線551串接電晶體單元521(1)~521(n)。字元線552串接電晶體單元522(1)~522(n)。字元線553串接電晶體單元523(1)~523(n)。字元線558串接電晶體單元528(1)~528(n)。須注意的是，圖5B僅繪示圖5A中各字元線層中一部分的構件，其餘未繪示之部分可依此類推。
在本範例實施例中，同一個字元線所串接的電晶體單元之總數會等於一個實體單元所包含的記憶胞之總數。例如，電晶體單元521(1)~521(n)包含於實體單元561，電晶體單元522(1)~522(n)包含於實體單元562，電晶體單元523(1)~523(n)包含於實體單元563，並且電晶體單元528(1)~528(n)包含於實體單元568。以實體單元561為例，當欲讀取實體單元561所儲存的資料時，電晶體單元521(1)~521(n)的儲存狀態可同時被讀取；此外，當欲將資料存入實體單元561時，電晶體單元521(1)~521(n)可同時被程式化。在一範例實施例中，實體單元561~568所各別包含的記憶胞之總數皆等於一個實體程式化單元所包含的記憶胞之總數。
圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖6，記憶體控制電路單元404包括記憶體管理電路602、主機介面604、記憶體介面606及錯誤檢查與校正電路608。
記憶體管理電路602用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路602具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路602的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路602的控制指令是以韌體型式來實作。例如，記憶體管理電路602具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路602的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路602具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路602的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路602的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路602包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路602還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面604是耦接至記憶體管理電路602並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面604來傳送至記憶體管理電路602。在本範例實施例中，主機介面604是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面604亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面606是耦接至記憶體管理電路602並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面606轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路602要存取可複寫式非揮發性記憶體模組406，記憶體介面606會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路602產生並且透過記憶體介面606傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路608是耦接至記憶體管理電路602並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路602從主機系統11中接收到寫入指令時，錯誤檢查與校正電路608會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路602會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路602從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路608會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在本範例實施例中，錯誤檢查與校正電路608所使用的是低密度奇偶檢查碼(low density parity check code, LDPC code)。然而，在另一範例實施例中，錯誤檢查與校正電路608所使用的也可以是BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)等等。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體610與電源管理電路612。緩衝記憶體610是耦接至記憶體管理電路602並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路612是耦接至記憶體管理電路602並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，記憶體管理電路602會配置邏輯單元以映射可複寫式非揮發性記憶體模組406中的實體單元。在本範例實施例中，一個實體單元是指一個實體程式化單元，而一個邏輯單元可以是指一個邏輯位址、一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，一個邏輯單元可被映射至一或多個實體單元。例如，記憶體管理電路602可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路602可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
在低密度奇偶檢查碼中，是用一個奇偶檢查矩陣來定義有效的碼字。以下將奇偶檢查矩陣標記為矩陣H ，並且一碼字標記為CW 。依照以下方程式(1)，若奇偶檢查矩陣H 與碼字CW 的相乘是零向量，表示碼字CW 為有效的碼字。其中運算子表示模2(mod 2)的矩陣相乘。換言之，矩陣H 的零空間(null space)便包含了所有的有效碼字。然而，本發明並不限制碼字CW 的內容。例如，碼字CW 也可以包括用任意演算法所產生的錯誤更正碼或是錯誤檢查碼。
…(1)
其中矩陣H 的維度是k -乘-n (k-by-n)，碼字CW 的維度是1-乘-n 。k 與n 為正整數。碼字CW 中包括了訊息位元與奇偶位元，即碼字CW 可以表示成[M P]，其中向量M 是由訊息位元所組成，向量P 是由奇偶位元所組成。向量M 的維度是1-乘-(n-k )，而向量P 的維度是1-乘-k 。以下將訊息位元與奇偶位元統稱為資料位元。換言之，碼字CW 中具有n 個資料位元，其中訊息位元的長度為(n-k )位元，並且奇偶位元的長度是k 位元，即碼字CW 的碼率(code rate)為(n-k)/n 。
一般來說在編碼時會使用一個產生矩陣(以下標記為G )，使得對於任意的向量M 都可滿足以下方程式(2)。其中產生矩陣G的維度是(n-k )-乘-n 。
…(2)
由方程式(2)所產生的碼字CW 為有效的碼字。因此可將方程式(2)代入方程式(1)，藉此得到以下方程式(3)。
…(3)
由於向量M 可以是任意的向量，因此以下方程式(4)必定會滿足。也就是說，在決定奇偶檢查矩陣H 以後，對應的產生矩陣G 也可被決定。
…(4)
在解碼一個碼字CW 時，會先對碼字中的資料位元執行一個奇偶檢查程序，例如將奇偶檢查矩陣H 與碼字CW 相乘以產生一個向量(以下標記為S ， 如以下方程式(5)所示)。若向量S 是零向量，則可直接輸出碼字CW 。若向量S 不是零向量，則表示碼字CW 不是有效的碼字。
…(5)
向量S 的維度是k -乘-1 ，其中每一個元素亦稱為校驗子(syndrome)。若碼字CW 不是有效的碼字，則錯誤檢查與校正電路1108會執行一個解碼程序(亦稱為解碼操作)，以嘗試更正碼字CW 中的錯誤(即，錯誤位元)。
圖7是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。請參照圖7，一般來說，奇偶檢查矩陣H 可以表示為二分圖(bipartite graph)730，其包括奇偶節點732(1)~732(k)與訊息節點734(1)~734(n)。每一個奇偶節點732(1)~732(k)是對應到一個校驗子，而每一個訊息節點734(1)~734(n)是對應一個資料位元。資料位元與校驗子之間的對應關係(即，訊息節點734(1)~734(n)與奇偶節點732(1)~732(k)之間的連結)是根據奇偶檢查矩陣H 所產生。具體來說，若奇偶檢查矩陣H 中第i 列(row)第j 行(column)的元素為1，則第i個奇偶節點732(i)便會連接到第j 個訊息節點734(j)，其中i 與j 為正整數。
當記憶體管理電路602從可複寫式非揮發性記憶體模組406中讀取n 個資料位元(形成一個碼字)時，則記憶體管理電路602也會取得每一個資料位元的可靠度資訊(亦稱為通道可靠度資訊)。此可靠度資訊是用以表示對應的資料位元被解碼為位元“1”或是“0”的機率(或稱信心度)。在二分圖730中，訊息節點734(1)~734(n)也會接收到對應的可靠度資訊。例如，訊息節點732(1)會接收第1個資料位元的可靠度資訊L1 ，而訊息節點732(j)會接收第j 個資料位元的可靠度資訊Lj 。
錯誤檢查與校正電路608會根據二分圖730的結構與可靠度資訊L1 ~Ln 來執行解碼操作。例如，此解碼操作會包括迭代解碼。在迭代解碼中，訊息節點734(1)~734(n)會計算出可靠度資訊給奇偶節點732(1)~732(k)，並且奇偶節點732(1)~732(k)也會計算出可靠度資訊給訊息節點734(1)~734(n)。這些可靠度資訊會沿著這些二分圖730中的邊(edge)來傳送。例如，奇偶節點732(i)傳送給訊息節點734(j)的是可靠度資訊，而訊息節點734(j)傳送給奇偶節點732(i)是可靠度資訊。這些可靠度資訊是用來表示一個節點認為某一個資料位元被解碼為“1”或是“0”的機率(即，信心度)。例如，可靠度資訊表示訊息節點734(j)認為第j個資料位元被解碼為“1”或是“0”的信心度(可為正或是負)，而可靠度資訊表示奇偶節點732(i)認為第j個資料位元被解碼為“1”或是“0”的信心度。此外，訊息節點734(1)~734(n)與奇偶節點732(1)~732(k)會根據輸入的可靠度資訊來計算輸出的可靠度資訊，其近似於計算一個資料位元被解碼為“1”或是“0”的條件機率。因此，上述傳送可靠度資訊的過程又被稱為置信傳播(belief propagation)。
基於不同的演算法，訊息節點734(1)~734(n)及/或奇偶節點732(1)~732(k)會計算出不同型態的可靠度資訊。例如，錯誤檢查與校正電路608可以採用總和-乘積演算法(Sum-Product Algorithm)、最小值-總和演算法(Min-Sum Algorithm)、或是位元翻轉(bit-flipping Algorithm)等演算法，本發明不加以限制。
在迭代解碼的每一次迭代中，訊息節點734(1)~734(n)會傳遞可靠度資訊給奇偶節點732(1)~732(k)，並且奇偶節點732(1)~732(k)也會傳遞可靠度資訊給訊息節點734(1)~734(n)。在每一次迭代過後，訊息節點734(1)~734(n)會根據目前的可靠度資訊計算出每一個資料位元應該被解碼為位元“1”或是“0”。在對這些計算出的資料位元執行奇偶檢查程序(例如，將資料位元所形成的碼字與奇偶檢查矩陣相乘)後，可判斷該碼字是否為有效的碼字。若所產生的碼字為有效的碼字，表示解碼成功並且迭代解碼會停止。然而，若所產生的碼字不是有效的碼字，則會進行下一次的迭代。若迭代解碼的迭代次數達到一個預設值，則表示解碼失敗並且迭代解碼也會停止。
在本範例實施例中，可靠度資訊包括對數可能性比值(Log Likelihood Ratio，LLR)。例如，圖7中的可靠度資訊L1 ~Ln 、及分別是一個對數可能性比值。一般來說，某一個資料位元的對數可能性比值(可能是正或負的)的絕對值越大，表示此資料位元的可靠度越高，因此，此資料位元當前的位元值就有越高的機率被視為是正確的。反之，某一個資料位元的對數可能性比值的絕對值越小，則表示此資料位元的可靠度越低，因此，此資料位元當前的位元值就有越高的機率被視為是錯誤的並且在當前的迭代解碼中被更正。在一範例實施例中，迭代解碼中使用的可靠度資訊(例如，對數可能性比值)是藉由查表而獲得。然後，在另一範例實施例中，迭代解碼中使用的可靠度資訊亦可以是在迭代解碼中根據特定的演算法而動態地計算產生。
須注意的是，若可複寫式非揮發性記憶體模組406包含三維記憶胞陣列(如圖5A與圖5B所示)，則經由同一位元線串接的多個記憶胞(或電晶體單元)可能會因記憶胞彼此之間的距離太近，而造成記憶胞中的電荷受到相鄰的記憶胞吸引而流失。以圖5B為例，電晶體單元522(i)中的電子可能會受到電晶體單元521(i)及/或523(i)吸引而往電晶體單元521(i)及/或523(i)移動，使得電晶體單元522(i)的臨界電壓下降，並可能導致電晶體單元521(i)及/或523(i)的臨界電壓上升。其中0＜i＜n+1，且i為整數。若可複寫式非揮發性記憶體模組406中的許多電晶體單元都發生上述狀況，則可複寫式非揮發性記憶體模組406中的記憶胞的臨界電壓分布可能會嚴重偏移，並且導致從此些記憶胞讀取的資料無法被成功地解碼。
在本範例實施例中，根據來自主機系統11的讀取指令，記憶體管理電路602會發送一個讀取指令序列。例如，此讀取指令序列可指示讀取一或多個實體單元中的記憶胞所儲存的資料(亦稱為第一資料)。根據此讀取指令序列，可複寫式非揮發性記憶體模組406會使用至少一讀取電壓準位讀取此些記憶胞並回傳第一資料。其中，第一資料包括多個位元(即，資料位元)。以下為了說明方便，將第一資料的其中一個位元稱為第一位元，且第一位元是經由讀取某一個記憶胞(亦稱為第一記憶胞)而獲得。記憶體管理電路602會獲得可複寫式非揮發性記憶體模組406中不同於第一記憶胞的至少一記憶胞(亦稱為第二記憶胞)的儲存狀態。例如，若第一記憶胞是屬於某一個實體單元(亦稱為第一實體單元)，則第二記憶胞屬於不同於第一實體單元的一或多個實體單元(以下亦稱為第二實體單元)。以圖5B為例，第一實體單元若是實體單元562，則第二實體單元可以是實體單元561及/或563。
記憶體管理電路602會根據第二記憶胞的儲存狀態獲得對應第一位元的可靠度資訊(亦稱為第一可靠度資訊)。須注意的是，對應第一位元的第一可靠度資訊會不同於對應第一位元的一個預設可靠度資訊。然後，錯誤檢查與校正電路608會根據第一可靠度資訊解碼第一資料。例如，第一可靠度資訊可包含於圖7中的可靠度資訊L1 ~Ln 而輸入至錯誤檢查與校正電路608中。
圖8是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。圖9是根據本發明的一範例實施例所繪示的記憶胞的儲存狀態的示意圖。
請參照圖8與圖9，實體單元861包括記憶胞821(1)~821(n)，實體單元862包括記憶胞822(1)~822(n)，且實體單元863包括記憶胞823(1)~823(n)。例如，記憶胞821(1)~821(n)是用來代表圖5B中的電晶體單元521(1)~521(n)；記憶胞822(1)~822(n)是用來代表圖5B中的電晶體單元522(1)~522(n)；並且記憶胞823(1)~823(n)是用來代表圖5B中的電晶體單元523(1)~523(n)。此外，假設記憶胞822(1)~822(n)為第一記憶胞。在一範例實施例中，亦可視為記憶胞822(i)是相鄰於記憶胞821(i)與823(i)，其中0＜i＜n+1。
以TLC NAND型快閃記憶體為例，記憶胞821(1)~821(n)、記憶胞822(1)~822(n)及記憶胞823(1)~823(n)中每一者的儲存狀態可以是狀態901~908的其中之一。例如，若某一記憶胞的儲存狀態是狀態901，則此記憶胞當前可能是用以儲存位元“111”，並且此記憶胞的儲存狀態可表示為“Er”。若某一記憶胞的儲存狀態是狀態902，則此記憶胞當前可能是用以儲存位元“110”，並且此記憶胞的儲存狀態可表示為“A”。若某一記憶胞的儲存狀態是狀態903，則此記憶胞當前可能是用以儲存位元“101”，並且此記憶胞的儲存狀態可表示為“B”。若某一記憶胞的儲存狀態是狀態904，則此記憶胞當前可能是用以儲存位元“100”，並且此記憶胞的儲存狀態可表示為“C”。若某一記憶胞的儲存狀態是狀態905，則此記憶胞當前可能是用以儲存位元“011”，並且此記憶胞的儲存狀態可表示為“D”。若某一記憶胞的儲存狀態是狀態906，則此記憶胞當前可能是用以儲存位元“010”，並且此記憶胞的儲存狀態可表示為“E”。若某一記憶胞的儲存狀態是狀態907，則此記憶胞當前可能是用以儲存位元“001”，並且此記憶胞的儲存狀態可表示為“F”。 若某一記憶胞的儲存狀態是狀態908，則此記憶胞當前可能是用以儲存位元“000”，並且此記憶胞的儲存狀態可表示為“G”。此外，若可複寫式非揮發性記憶體模組406為MLC NAND型快閃記憶體或其他類型的快閃記憶體，則記憶胞821(1)~821(n)中每一者的儲存狀態則可以是四種狀態或具有更多或更少的狀態，本發明不加以限制。
在一範例實施例中，假設第一資料包括經由讀取記憶胞822(1)~822(n)而獲得的資料，並且第一資料中的第一位元是經由讀取記憶胞822(1)而獲得的位元資料。記憶體管理電路602會根據記憶胞821(1)及/或823(1)的儲存狀態決定記憶胞822(1)的第一可靠度資訊。例如，在一範例實施例中，記憶體管理電路602可根據記憶胞821(1)及/或823(1)的儲存狀態與記憶胞822(1)的臨界電壓決定記憶胞822(1)的第一可靠度資訊。須注意的是，在一範例實施例中，記憶體管理電路602可實際量測記憶胞822(1)的臨界電壓。或者，在一範例實施例中，記憶體管理電路602亦可利用其他技術手段來獲得與記憶胞822(1)的臨界電壓相關的資訊。所獲得的資訊(例如，記憶胞822(1)的軟位元資訊)即可用來代表記憶胞822(1)的臨界電壓。在一範例實施例中，記憶胞822(1)可視為第一記憶胞，而記憶胞821(1)與823(1)的至少其中之一則可視為第二記憶胞。
圖10是根據本發明的一範例實施例所繪示的第一記憶胞的臨界電壓分布的示意圖。請參照圖8與圖10，假設狀態1010與1020為記憶胞822(1)~822(n)的臨界電壓分布的一部分。狀態1010與1020涵蓋多個電壓範圍1001~1006。此些電壓範圍1001~1006是以讀取電壓準位VS1 ~VS5 (亦稱為軟決策讀取電壓準位)來區隔。
在一範例實施例中，記憶體管理電路602會識別記憶胞822(1)的臨界電壓是屬於電壓範圍1001~1006中的哪一個電壓範圍。例如，記憶體管理電路602可發送一個讀取指令序列(亦稱為軟決策讀取指令序列)至可複寫式非揮發性記憶體模組406。根據此軟決策讀取指令序列，可複寫式非揮發性記憶體模組406可使用讀取電壓準位VS1 ~VS5 來讀取記憶胞822(1)~822(n)並且將所獲得的資訊(例如，軟位元資訊1031)傳送給記憶體管理電路602。例如，軟位元資訊1031會包含使用讀取電壓準位VS1 ~VS5 來讀取記憶胞822(1)~822(n)中的某一個記憶胞而獲得的軟位元SB1 ~SB5 。例如，軟位元資訊1031包括使用讀取電壓準位VS1 ~VS5 來讀取記憶胞822(1)而獲得的軟位元SB1 ~SB5 ，以及使用讀取電壓準位VS1 ~VS5 來讀取記憶胞822(2)而獲得的軟位元SB1 ~SB5 等，以此類推。此外，在一範例實施例中，在傳送軟位元資訊給記憶體管理電路602之前，可複寫式非揮發性記憶體模組406會將對應於同一個記憶胞的至少部分軟位元作邏輯運算，以減少所需傳送的軟位元的總數。
根據軟位元資訊1031，記憶體管理電路602可識別記憶胞822(1)的臨界電壓是屬於電壓區間1001~1006中的哪一個。例如，若對應於記憶胞822(1)的軟位元資訊1031為“11111”，記憶體管理電路602可識別記憶胞822(1)的臨界電壓是屬於電壓區間1001；若對應於記憶胞822(1)的軟位元資訊1031為“01111”，記憶體管理電路602可識別記憶胞822(1)的臨界電壓是屬於電壓區間1002；若對應於記憶胞822(1)的軟位元資訊1031為“00111”，記憶體管理電路602可識別記憶胞822(1)的臨界電壓是屬於電壓區間1003；若對應於記憶胞822(1)的軟位元資訊1031為“00011”，記憶體管理電路602可識別記憶胞822(1)的臨界電壓是屬於電壓區間1004；若對應於記憶胞822(1)的軟位元資訊1031為“00001”，記憶體管理電路602可識別記憶胞822(1)的臨界電壓是屬於電壓區間1005；或者，若對應於記憶胞822(1)的軟位元資訊1031為“00000”，則記憶體管理電路602可識別記憶胞822(1)的臨界電壓是屬於電壓區間1006。
須注意的是，在圖10的一範例實施例中，讀取電壓準位VS1 ~VS5 的其中之一會被設定為正負號(sign)讀取電壓準位。此正負號讀取電壓準位是用來決定資料位元的位元值。例如，若讀取電壓準位VS3 為正負號讀取電壓準位，則使用讀取電壓準位VS3 從記憶胞822(1)讀取的一個資料位元(即，第一位元)的位元值會相同於從記憶胞822(1)讀取的軟位元SB3 的位元值。
在獲得對應於記憶胞822(1)的軟位元資訊1031之後，記憶體管理電路602可根據記憶胞821(1)及/或823(1)的儲存狀態與記憶胞822(1)的臨界電壓所屬的電壓範圍(亦稱為第一電壓範圍)決定記憶胞822(1)的第一可靠度資訊。例如，在一範例實施例中，記憶體管理電路602可根據對應於記憶胞822(1)的軟位元資訊1031查詢一查找表(亦稱為第一查找表)，以獲得對應於第一電壓範圍的可靠度資訊。其中，對應於第一電壓範圍的可靠度資訊即可視為對應第一位元的預設可靠度資訊。
圖11是根據本發明的一範例實施例所繪示的第一查找表的示意圖。圖12是根據本發明的一範例實施例所繪示的第二查照表的示意圖。
請參照圖8、圖10及圖11，查找表1100記錄了電壓範圍1001~1006與相應的預設可靠度資訊。例如，電壓範圍1001~1006依序對應於預設可靠度資訊“-12”、“-8”、“-2”、“+2”、“+8”及“+12”。須注意的是，在圖11的範例實施例中，是以對數可能性比值來表示可靠度資訊，並且是以電壓範圍1001~1006所涵蓋的臨界電壓由小到大來逐漸增加相應的對數可能性比值。然而，在另一範例實施例中，可靠度資訊也可以是以其他類型的資訊來表示，及/或以電壓範圍1001~1006所涵蓋的臨界電壓由小到大來逐漸減少相應的對數可能性比值，本發明不加以限制。
根據查找表1100，假設記憶胞822(1)的臨界電壓屬於電壓範圍1002(即，對應於記憶胞822(1)的軟位元資訊1031為“01111”)，則記憶體管理電路602可決定對應第一位元的預設可靠度資訊為“-8”。然後，記憶體管理電路602可根據記憶胞821(1)及/或823(1)的儲存狀態與對應第一位元的預設可靠度資訊決定對應第一位元的第一可靠度資訊。例如，根據記憶胞821(1)及/或823(1)的儲存狀態，記憶體管理電路602可查詢另一查找表(亦稱為第二查找表)，並根據查詢結果將對應第一位元的預設可靠度資訊減去一調整值(亦稱為第一調整值)或加上一調整值(亦稱為第二調整值)，從而獲得對應第一位元的第一可靠度資訊。
請參照圖8、圖9、圖11及圖12，根據查找表1200，若相鄰記憶胞的儲存狀態為某一預設狀態(亦稱為第一狀態)(例如，圖9中的狀態Er、A、B或C)，則可靠度資訊的調整值可決定為-Δ。其中，Δ亦稱為可靠度資訊調整值並且Δ為一個正數。而若相鄰記憶胞的儲存狀態為另一預設狀態(亦稱為第二狀態)(例如，圖9中的狀態D、E、F或G)，則可靠度資訊的調整值可決定為+Δ。須注意的是，圖12所提及的相鄰記憶胞是指與第一記憶胞相鄰的第二記憶胞。例如，若第一記憶胞是記憶胞822(1)，則圖12所提及的相鄰記憶胞即是指記憶胞821(1)與823(1)的至少其中之一。在一範例實施例中，若僅考慮記憶胞821(1)的儲存狀態，則當記憶胞821(1)的儲存狀態為第一狀態時，對應第一位元的預設可靠度資訊(例如，“-8”)可被減去Δ，以獲得對應第一位元的第一可靠度資訊(例如，“-(8+Δ)”)；或者，當記憶胞821(1)的儲存狀態為第二狀態時，對應第一位元的預設可靠度資訊(例如，“-8”)可被加上Δ，以獲得對應第一位元的第一可靠度資訊(例如，“-8+Δ”)。藉此，可根據記憶胞821(1)可能的電子流失狀況或電子增加狀況來調整對應第一位元的可靠度資訊，從而提升後續對於第一資料的解碼成功率。此外，上述記憶胞821(1)的儲存狀態亦可以取代為記憶胞823(1)的儲存狀態，在此便不贅述。
在一範例實施例中，亦可根據多個相鄰記憶胞的儲存狀態來決定對應第一位元的第一可靠度資訊。例如，在一範例實施例中，可根據記憶胞821(1)與823(1)各別可能的儲存狀態(例如，兩者皆為第一狀態，一個第一狀態一個第二狀態，或者兩者皆為第二狀態)來決定相應的可靠度資訊調整值。或者，在一範例實施例中，亦可更細節地根據記憶胞821(1)與823(1)的儲存狀態分別為“Er”與“A”、“Er”與“B”或者“B”與“G”等多種儲存狀態之配對來決定相應的可靠度資訊調整值，視實務上的需求而定。此外，須注意的是，在圖12的範例實施例中，是以第一調整值與第二調整值皆為Δ作為範例。然而，在另一範例實施例中，第一調整值亦可不同於第二調整值。
在一範例實施例中，若對應第一位元的預設可靠度資訊為已知，則記憶體管理電路602亦可直接根據第二記憶胞的儲存狀態與對應第一位元的預設可靠度資訊來決定對應第一位元的第一可靠度資訊，而可略過上述根據第一記憶胞的臨界電壓決定對應第一位元的第一可靠度資訊的操作。此外，上述第一查找表與第二查照表的記載內容與格式僅為範例。在其他未提及的實施例中，第一查找表與第二查照表的記載內容與格式皆可因應實務上的需求加以調整，本發明不加以限制。
在一範例實施例中，在根據對應第一位元的第一可靠度資訊解碼第一資料之前，錯誤檢查與校正電路608會根據對應第一位元的預設可靠度資訊解碼第一資料。其中，對應第一位元的預設可靠度資訊可根據前述提及之操作或其他方式取得，在此便不贅述。若根據對應第一位元的預設可靠度資訊解碼第一資料失敗，則記憶體管理電路602可基於第二記憶胞的儲存狀態與對應第一位元的預設可靠度資訊來決定對應第一位元的第一可靠度資訊。例如，記憶體管理電路602可根據第二記憶胞的儲存狀態來調整對應第一位元的預設可靠度資訊以獲得對應第一位元的第一可靠度資訊。相關的可靠度資訊調整操作皆已詳述於上，在此便不贅述。然後，錯誤檢查與校正電路608可根據對應第一位元的第一可靠度資訊來再次解碼第一資料。
請參照圖8與圖10，在一範例實施例中，假設第一資料包括從記憶胞822(1)讀取的位元(即，第一位元)以及從記憶胞822(2)讀取的位元(亦稱為第二位元)。其中，記憶胞822(2)亦稱為第三記憶胞，並且記憶胞822(1)與822(2)的臨界電壓皆屬於電壓範圍1002。在此範例實施例中，記憶體管理電路602也可以依據上述決定對應第一位元的第一可靠度資訊之操作來獲得對應第二位元的新的可靠度資訊(亦稱為第二可靠度資訊)。例如，記憶體管理電路602可根據記憶胞821(2)及/或823(2)的儲存狀態來查詢第二查找表並根據查詢結果決定對應第二位元的第二可靠度資訊。關於決定對應第二位元的第二可靠度資訊之操作可參考前述範例實施例之說明，在此便不贅述。
須注意的是，在一範例實施例中，記憶胞822(1)與822(2)的臨界電壓皆屬於電壓範圍1002。因此，根據圖11的查找表1100，對應記憶胞822(1)與822(2)的預設可靠度資訊皆為“-8”。但是，對應第一位元的第一可靠度資訊會不同於對應第二位元的第二可靠度資訊。例如，假設記憶胞821(1)與823(1)的儲存狀態皆為第一狀態，則對應第一位元的第一可靠度資訊可被決定為“-(8+Δ)”，其中“-(8+Δ)”小於“-8”；同時，假設記憶胞821(2)與823(2)的儲存狀態皆為第二狀態，則對應第二位元的第二可靠度資訊可被決定為“-8+Δ”，其中“-8+Δ”大於“-8”。然後，錯誤檢查與校正電路608可根據對應第一位元的第一可靠度資訊與對應第二位元的第二可靠度資訊解碼第一資料。
請參照圖8、圖10及圖11，在一範例實施例中，假設第一資料包括從記憶胞822(1)讀取的位元(即，第一位元)以及從記憶胞822(3)讀取的位元(亦稱為第三位元)。其中，記憶胞822(3)亦稱為第四記憶胞。假設記憶胞822(1)的臨界電壓屬於電壓範圍1002，而記憶胞822(3)的臨界電壓屬於電壓範圍1004。根據圖11的查找表1100，對應第一位元的預設可靠度資訊為“-8”，而對應第三位元的預設可靠度資訊則為“+2”。在一範例實施例中，對應第三位元的新的可靠度資訊(亦稱為第三可靠度資訊)亦可以根據記憶胞821(3)及/或823(3)的儲存狀態而被決定，且對應第三位元的第三可靠度資訊會不同於對應第三位元的預設可靠度資訊。相關操作皆已詳述於上，在此便不贅述。
在一範例實施例中，對應於至少一個電壓範圍的可靠度資訊調整值可相同於對應於至少另一個電壓範圍的可靠度資訊調整值。例如，在圖8、圖10及圖11的一範例實施例中，若記憶胞822(1)與822(3)的臨界電壓分別屬於電壓範圍1002與1004，則用於調整對應第一位元之預設可靠度資訊的一個可靠度資訊調整值(例如，Δ1 )相同於用於調整對應第三位元之預設可靠度資訊的一個可靠度資訊調整值(例如，Δ2 )。或者，在一範例實施例中，對應於至少一個電壓範圍的可靠度資訊調整值可不同於對應於至少另一個電壓範圍的可靠度資訊調整值。例如，在圖8、圖10及圖11的另一範例實施例中，若記憶胞822(1)與822(3)的臨界電壓分別屬於電壓範圍1002與1004，則用於調整對應第一位元之預設可靠度資訊的可靠度資訊調整值可不同於用於調整對應第三位元之預設可靠度資訊的可靠度資訊調整值。換言之，若Δ1 為對應於電壓範圍1002的可靠度資訊調整值並且Δ2 為對應於電壓範圍1004的可靠度資訊調整值，則Δ1 可相同或不同於Δ2 ，本發明不加以限制。或者，在一範例實施例中，亦可能所有電壓範圍皆對應相同或不同的可靠度資訊調整值，本發明不加以限制。
須注意的是，雖然前述範例實施例皆是以對應某一個位元的預設可靠度資訊加上或減去可靠度資訊調整值來作為調整此位元之可靠度資訊的範例，然而，本發明實際上並不限制如何根據相鄰記憶胞的儲存狀態來調整第一資料中各位元所對應的可靠度資訊。例如，在圖8與11的一範例實施例中，若第一資料中包括從記憶胞822(1)~822(n)中讀取的多個位元，則亦可參考記憶胞821(1)~821(n)及/或記憶胞823(1)~823(n)的儲存狀態而將對應此些位元的預設可靠度資訊輸入至特定公式或使用特定參數或調整比例來調整對應此些位元的可靠度資訊，本發明不加以限制。依此類推，第一資料中的每一個位元的可靠度資訊皆可以依據上述操作來調整至更符合記憶胞之實際電子儲存狀況的數值，從而提升後續對於第一資料的解碼成功率。此外，在另一範例實施例中，將對應第一位元的可靠度資訊增加或減少的規則亦可能相反，只要可根據第一記憶胞可能的電子流失狀況或電子增加狀況來調整第一位元的可靠度資訊至更符合第一記憶胞之實際電子儲存狀況即可。
須注意的是，本發明並不限制第一資料中哪些位元所對應的可靠度資訊會被調整。例如，在一範例實施例中，每一次執行的可靠度資訊調整操作會對第一資料中的所有位元所對應的可靠度資訊進行調整。或者，在另一範例實施例中，某一次執行的可靠度資訊調整操作亦可能僅調整第一資料中一部分位元所對應的可靠度資訊，本發明不加以限制。
在一範例實施例中，錯誤檢查與校正電路608可執行硬位元模式解碼操作與軟位元模式解碼操作。一般來說，對於同一個碼字(或，解碼訊框)，軟位元模式解碼操作可以更正的錯誤位元的總數多於硬位元模式解碼操作可以更正的錯誤位元的總數。此外，若一個碼字中的錯誤位元的總數超過一預設數目，則軟位元模式解碼操作的解碼成功率也會高於硬位元模式解碼操作的解碼成功率。然而，執行軟位元模式解碼操作的系統功耗一般會高於執行硬位元模式解碼操作的系統功耗，及/或執行軟位元模式解碼操作的所需時間一般也會多於執行硬位元模式解碼操作的所需時間。
在軟位元模式解碼操作中，用來讀取第一資料的讀取電壓準位亦稱為軟決策讀取電壓準位，並且錯誤檢查與校正電路608可至少一次地更新第一資料中至少一個位元所對應的可靠度資訊，並重覆根據所更新的可靠度資訊來解碼第一資料。在硬位元模式解碼操作中，記憶體管理電路602亦可發送讀取指令序列來讀取第一記憶胞以獲得相應的讀取資料，並對讀取資料執行硬位元模式解碼操作。須注意的是，在硬位元模式解碼操作中，每一個記憶胞只會被使用單一個讀取電壓準位(亦稱為硬決策讀取電壓準位)來讀取，而所讀取的位元亦稱為硬位元。
以圖10為例，在軟位元模式解碼操作中，讀取電壓準位VS1 ~VS5 可用來讀取同一個記憶胞以獲得多個軟位元SB1 ~SB5 。然而，在硬位元模式解碼操作中，只有單一個讀取電壓準位被用來讀取一個記憶胞。例如，在一範例實施例中，硬位元模式解碼操作中使用的讀取電壓準位可能會相同於軟決策讀取電壓準位中的正負號讀取電壓準位或者任一個軟決策讀取電壓準位。或者，在一範例實施例中，硬位元模式解碼操作中使用的讀取電壓準位也可能與每一個軟決策讀取電壓準位皆不同。須注意的是，上述基於可靠度資訊來執行的解碼操作皆屬於軟位元模式解碼操作。硬位元模式解碼操作可不使用上述可靠度資訊。此外，在一範例實施例中，硬位元模式解碼操作中使用的讀取電壓準位(即，硬決策讀取電壓準位)可以被更新至少一次。
圖13是根據本發明的一範例實施例所繪示的解碼方法的流程圖。請參照圖13，在步驟S1301中，讀取包括第一位元的第一資料，其中第一位元是儲存於第一記憶胞。在步驟S1302中，獲得第二記憶胞的儲存狀態，其中第二記憶胞不同於第一記憶胞。在步驟S1303中，根據第二記憶胞的儲存狀態獲得對應第一位元的第一可靠度資訊，其中對應第一位元的第一可靠度資訊不同於對應第一位元的預設可靠度資訊。在步驟S1304中，根據第一可靠度資訊解碼第一資料。
圖14、圖15及圖16是根據本發明的另一範例實施例所繪示的解碼方法的流程圖。請參照圖14，在步驟S1401中，從多個記憶胞讀取多個硬位元。在步驟S1402中，對所述硬位元執行硬位元模式解碼操作。在步驟S1403中，判斷所執行的硬位元模式解碼操作是否失敗。若所執行的硬位元模式解碼操作未失敗(即，成功)，在步驟S1404中，輸出成功解碼的位元。若所執行的硬位元模式解碼操作失敗，在步驟S1405中，判斷所執行的硬位元模式解碼操作的次數是否達到第一次數。若所執行的硬位元模式解碼操作的次數未達到第一次數，在步驟S1406，調整硬決策讀取電壓準位，然後回到步驟S1401，使用調整過的硬決策讀取電壓準位來重新讀取第一記憶胞以獲得新的硬位元。然後，步驟S1402接續執行。此外，若所執行的硬位元模式解碼操作的次數達到第一次數，在步驟S1405之後進入圖15的步驟S1501。
請參照圖15，在步驟S1501中，從多個記憶胞讀取多個軟位元。所述軟位元包含第一資料。在步驟S1502中，根據第一資料中每一個位元所對應的預設可靠度資訊對所述軟位元執行軟位元模式解碼操作。在步驟S1503中，判斷所執行的軟位元模式解碼操作是否失敗。若所執行的軟位元模式解碼操作未失敗，在步驟S1504中，輸出成功解碼的位元。若所執行的軟位元模式解碼操作失敗，在步驟S1505中，判斷所執行的軟位元模式解碼操作的次數是否達到第二次數。若所執行的軟位元模式解碼操作的次數未達到第二次數，在步驟S1506中，更新第一資料中至少一個位元所對應的預設可靠度資訊。然後，回到步驟S1502，根據所更新的預設可靠度資訊對所述軟位元再次執行軟位元模式解碼操作。然後，步驟S1503接續執行。
須注意的是，在步驟S1506中，預設可靠度資訊是根據一預設規則進行更新，而非根據與第一記憶胞相鄰的第二記憶胞的儲存狀態來進行更新。例如，在一範例實施例中，可複寫式非揮發性記憶體模組或者記憶體控制電路單元中儲存了多個第一查找表。每一個第一查找表都類似於圖11的查找表1100，但所記載的預設可靠度資訊不同。因此，在步驟S1506中，可藉由查詢不同的第一查找表來更新資料位元的預設可靠度資訊。此外，若所執行的軟位元模式解碼操作的次數達到第二次數，在步驟S1505之後進入圖16的步驟S1601。
請參照圖16，在步驟S1601中，基於預設可靠度資訊獲得第一可靠度資訊。在此，第一可靠度資訊是指第一資料中的第一位元更新後的可靠度資訊，並且此第一可靠度資訊是根據與第一記憶胞相鄰的第二記憶胞的儲存狀態而決定。例如，根據第二記憶胞的儲存狀態，對應第一位元的預設可靠度資訊可被加上一調整值或減去另一調整值，以獲得對應第一位元的第一可靠度資訊。此外，第一位元是從此第一記憶胞讀取，且第二記憶胞不同於第一記憶胞。
在步驟S1602中，根據第一可靠度資訊再次對所述軟位元執行軟位元模式解碼操作。在步驟S1603中，判斷所執行的軟位元模式解碼操作是否失敗。若所執行的軟位元模式解碼操作未失敗，在步驟S1604中，輸出成功解碼的位元。若所執行的軟位元模式解碼操作失敗，在步驟S1605中，判定解碼失敗。例如，在判定解碼失敗之後，記憶體管理電路602可傳送一個讀取失敗訊息給主機系統或執行其他的錯誤處理操作。
須注意的是，圖16中是以更新第一資料中的第一位元所對應的可靠度資訊為第一可靠度資訊作為範例。然而，在一範例實施例中，第一資料中的每一個位元的可靠度資訊皆可被更新為與此些位元的預設可靠度資訊不同。然後，再根據所更新的可靠度資訊來執行下一次的軟位元模式解碼操作，從而提高解碼成功率。
然而，圖14至圖16中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖14至圖16中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖14至圖16的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在讀取包含第一記憶胞所儲存之第一位元的第一資料後，與第一記憶胞相鄰的第二記憶胞的儲存狀態可被獲得。然後，對應第一位元的可靠度資訊可基於第二記憶胞的儲存狀態而被更新。更新後的可靠度資訊可用於對第一資料執行下一次的解碼，從而提高解碼成功率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
51‧‧‧記憶胞陣列
52、821(1)~821(n)、822(1)~822(n)、823(1)~823(n)‧‧‧記憶胞
530、531(1)~531(n)‧‧‧位元線
531~534‧‧‧位元線組
541~548‧‧‧字元線層
521(1)~521(n)、522(1)~522(n)、523(1)~523(n)、528(1)~528(n)‧‧‧電晶體單元
551~558‧‧‧字元線
561~568、861、862、863‧‧‧實體單元
602‧‧‧記憶體管理電路
604‧‧‧主機介面
606‧‧‧記憶體介面
608‧‧‧錯誤檢查與校正電路
610‧‧‧緩衝記憶體
612‧‧‧電源管理電路
730‧‧‧二分圖
732(1)~732(k)‧‧‧奇偶節點
734(1)~734(n)‧‧‧訊息節點
901~908、1010、1020‧‧‧狀態
1001~1006‧‧‧電壓範圍
1031‧‧‧軟位元資訊
1100、1200‧‧‧查找表
S1301‧‧‧步驟(讀取包括第一位元的第一資料)
S1302‧‧‧步驟(獲得第二記憶胞的儲存狀態，其中第二記憶胞不同於第一記憶胞)
S1303‧‧‧步驟(根據第二記憶胞的儲存狀態獲得對應第一位元的第一可靠度資訊)
S1304‧‧‧步驟(根據第一可靠度資訊解碼第一資料)
S1401‧‧‧步驟(從多個記憶胞讀取多個硬位元)
S1402‧‧‧步驟(對所述硬位元執行硬位元模式解碼操作)
S1403‧‧‧步驟(判斷所執行的硬位元模式解碼操作是否失敗)
S1404‧‧‧步驟(輸出成功解碼的位元)
S1405‧‧‧步驟(判斷所執行的硬位元模式解碼操作的次數是否達到第一次數)
S1406‧‧‧步驟(調整硬決策讀取電壓準位)
S1501‧‧‧步驟(從多個記憶胞讀取多個軟位元)
S1502‧‧‧步驟(根據預設可靠度資訊對所述軟位元執行軟位元模式解碼操作)
S1503‧‧‧步驟(判斷所執行的軟位元模式解碼操作是否失敗)
S1504‧‧‧步驟(輸出成功解碼的位元)
S1505‧‧‧步驟(判斷所執行的軟位元模式解碼操作的次數是否達到第二次數)
S1506‧‧‧步驟(更新預設可靠度資訊)
S1601‧‧‧步驟(基於預設可靠度資訊獲得第一可靠度資訊)
S1602‧‧‧步驟(根據第一可靠度資訊對所述軟位元執行軟位元模式解碼操作)
S1603‧‧‧步驟(判斷所執行的軟位元模式解碼操作是否失敗)
S1604‧‧‧步驟(輸出成功解碼的位元)
S1605‧‧‧步驟(判定解碼失敗)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5A是根據本發明的一範例實施例所繪示的三維記憶胞陣列的示意圖。 圖5B是根據本發明的一範例實施例所繪示的三維記憶胞陣列之等效電路的示意圖。 圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖7是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。 圖8是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。 圖9是根據本發明的一範例實施例所繪示的記憶胞的儲存狀態的示意圖。 圖10是根據本發明的一範例實施例所繪示的第一記憶胞的臨界電壓分布的示意圖。 圖11是根據本發明的一範例實施例所繪示的第一查找表的示意圖。 圖12是根據本發明的一範例實施例所繪示的第二查照表的示意圖。 圖13是根據本發明的一範例實施例所繪示的解碼方法的流程圖。 圖14、圖15及圖16是根據本發明的另一範例實施例所繪示的解碼方法的流程圖。

Claims (33)

  1. 一種解碼方法，用於包括多個記憶胞的一可複寫式非揮發性記憶體模組，該解碼方法包括： 從該多個記憶胞中的至少一記憶胞讀取一第一資料，其中該第一資料包括一第一位元，且該第一位元儲存於該多個記憶胞中的一第一記憶胞； 獲得該多個記憶胞中的至少一第二記憶胞的一儲存狀態，其中該至少一第二記憶胞不同於該第一記憶胞； 根據該至少一第二記憶胞的該儲存狀態獲得對應該第一位元的一第一可靠度資訊，其中該第一可靠度資訊不同於對應該第一位元的一預設可靠度資訊；以及 根據該第一可靠度資訊解碼該第一資料。
  2. 如申請專利範圍第1項所述的解碼方法，其中根據該至少一第二記憶胞的該儲存狀態獲得對應該第一位元的該第一可靠度資訊的步驟包括： 根據該至少一第二記憶胞的該儲存狀態與該第一記憶胞的一臨界電壓決定該第一可靠度資訊。
  3. 如申請專利範圍第2項所述的解碼方法，其中根據該至少一第二記憶胞的該儲存狀態與該第一記憶胞的該臨界電壓決定該第一可靠度資訊的步驟包括： 識別該第一記憶胞的該臨界電壓所屬的一第一電壓範圍；以及 根據該至少一第二記憶胞的該儲存狀態與該第一電壓範圍決定該第一可靠度資訊。
  4. 如申請專利範圍第3項所述的解碼方法，其中根據該至少一第二記憶胞的該儲存狀態與該第一電壓範圍決定該第一可靠度資訊的步驟包括： 獲得對應於該第一電壓範圍的該預設可靠度資訊；以及 根據該至少一第二記憶胞的該儲存狀態與該預設可靠度資訊決定該第一可靠度資訊。
  5. 如申請專利範圍第4項所述的解碼方法，其中根據該至少一第二記憶胞的該儲存狀態與該預設可靠度資訊決定該第一可靠度資訊的步驟包括： 根據該至少一第二記憶胞的該儲存狀態，將該預設可靠度資訊減去一第一調整值或加上一第二調整值，以獲得該第一可靠度資訊。
  6. 如申請專利範圍第1項所述的解碼方法，更包括： 在根據該第一可靠度資訊解碼該第一資料之前，根據該預設可靠度資訊解碼該第一資料。
  7. 如申請專利範圍第1項所述的解碼方法，其中該第一資料更包括一第二位元，且該第二位元儲存於該多個記憶胞中的一第三記憶胞， 其中該第一記憶胞與該第三記憶胞的臨界電壓皆屬於一第一電壓範圍， 其中根據該第一可靠度資訊解碼該第一資料的步驟包括： 　　獲得對應該第二位元的一第二可靠度資訊，其中該第二可靠度資訊不同於該第一可靠度資訊；以及 　　根據該第一可靠度資訊與該第二可靠度資訊解碼該第一資料。
  8. 如申請專利範圍第1項所述的解碼方法，其中該第一資料更包括一第三位元，且該第三位元是儲存於該多個記憶胞中的一第四記憶胞， 其中該第一記憶胞的臨界電壓屬於一第一電壓範圍，該第四記憶胞的臨界電壓屬於一第二電壓範圍，該第二電壓範圍不同於該第一電壓範圍，且對應該第一位元的該預設可靠度資訊不同於對應該第三位元的一預設可靠度資訊。
  9. 如申請專利範圍第1項所述的解碼方法，其中該至少一第二記憶胞的該儲存狀態對應於該至少一第二記憶胞所儲存的位元資料。
  10. 如申請專利範圍第1項所述的解碼方法，其中該可複寫式非揮發性記憶體模組包括堆疊設置的多個字元線層，其中該第一記憶胞是設置於該多個字元線層中的一第一字元線層，該至少一第二記憶胞是設置於該多個字元線層中的至少一第二字元線層，且該第一字元線層相鄰於該至少一第二字元線層。
  11. 如申請專利範圍第1項所述的解碼方法，其中根據該至少一第二記憶胞的該儲存狀態獲得該第一位元的該第一可靠度資訊的步驟包括： 若該至少一第二記憶胞的該儲存狀態為一第一狀態，將對應該第一位元的該預設可靠度資訊減去一第一調整值；以及 若該至少一第二記憶胞的該儲存狀態為一第二狀態，將對應該第一位元的該預設可靠度資訊加上一第二調整值， 其中該第一狀態所對應的一記憶胞電壓不同於該第二狀態所對應的一記憶胞電壓。
  12. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個記憶胞；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以發送一讀取指令序列，該讀取指令序列用以指示從該多個記憶胞中的至少一記憶胞讀取一第一資料，其中該第一資料包括一第一位元，且該第一位元儲存於該多個記憶胞中的一第一記憶胞， 其中該記憶體控制電路單元更用以獲得該多個記憶胞中的至少一第二記憶胞的一儲存狀態，其中該至少一第二記憶胞不同於該第一記憶胞， 其中該記憶體控制電路單元更用以根據該至少一第二記憶胞的該儲存狀態獲得對應該第一位元的一第一可靠度資訊，其中該第一可靠度資訊不同於對應該第一位元的一預設可靠度資訊， 其中該記憶體控制電路單元更用以根據該第一可靠度資訊解碼該第一資料。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該至少一第二記憶胞的該儲存狀態獲得對應該第一位元的該第一可靠度資訊的操作包括： 根據該至少一第二記憶胞的該儲存狀態與該第一記憶胞的一臨界電壓決定該第一可靠度資訊。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該至少一第二記憶胞的該儲存狀態與該第一記憶胞的該臨界電壓決定該第一可靠度資訊的操作包括： 識別該第一記憶胞的該臨界電壓所屬的一第一電壓範圍；以及 根據該至少一第二記憶胞的該儲存狀態與該第一電壓範圍決定該第一可靠度資訊。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該至少一第二記憶胞的該儲存狀態與該第一電壓範圍決定該第一可靠度資訊的操作包括： 獲得對應於該第一電壓範圍的該預設可靠度資訊；以及 根據該至少一第二記憶胞的該儲存狀態與該預設可靠度資訊決定該第一可靠度資訊。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該至少一第二記憶胞的該儲存狀態與該預設可靠度資訊決定該第一可靠度資訊的操作包括： 根據該至少一第二記憶胞的該儲存狀態，將該預設可靠度資訊減去一第一調整值或加上一第二調整值，以獲得該第一可靠度資訊。
  17. 如申請專利範圍第12項所述的記憶體儲存裝置，其中在根據該第一可靠度資訊解碼該第一資料之前，該記憶體控制電路單元更用以根據該預設可靠度資訊解碼該第一資料。
  18. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該第一資料更包括一第二位元，且該第二位元儲存於該多個記憶胞中的一第三記憶胞， 其中該第一記憶胞與該第三記憶胞的臨界電壓皆屬於一第一電壓範圍， 其中該記憶體控制電路單元根據該第一可靠度資訊解碼該第一資料的操作包括： 　　獲得對應該第二位元的一第二可靠度資訊，其中該第二可靠度資訊不同於該第一可靠度資訊；以及 　　根據該第一可靠度資訊與該第二可靠度資訊解碼該第一資料。
  19. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該第一資料更包括一第三位元，且該第三位元是儲存於該多個記憶胞中的一第四記憶胞， 其中該第一記憶胞的臨界電壓屬於一第一電壓範圍，該第四記憶胞的臨界電壓屬於一第二電壓範圍，該第二電壓範圍不同於該第一電壓範圍，且對應該第一位元的該預設可靠度資訊不同於對應該第三位元的一預設可靠度資訊。
  20. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該至少一第二記憶胞的該儲存狀態對應於該至少一第二記憶胞所儲存的位元資料。
  21. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組包括堆疊設置的多個字元線層，其中該第一記憶胞是設置於該多個字元線層中的一第一字元線層，該至少一第二記憶胞是設置於該多個字元線層中的至少一第二字元線層，且該第一字元線層相鄰於該至少一第二字元線層。
  22. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該至少一第二記憶胞的該儲存狀態獲得對應該第一位元的該第一可靠度資訊的操作包括： 若該至少一第二記憶胞的該儲存狀態為一第一狀態，將對應該第一位元的該預設可靠度資訊減去一第一調整值；以及 若該至少一第二記憶胞的該儲存狀態為一第二狀態，將對應該第一位元的該預設可靠度資訊加上一第二調整值， 其中該第一狀態所對應的一記憶胞電壓不同於該第二狀態所對應的一記憶胞電壓。
  23. 一種記憶體控制電路單元，用於控制包括多個記憶胞的一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一錯誤檢查與校正電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路， 其中該記憶體管理電路用以發送一讀取指令序列，該讀取指令序列用以指示從該多個記憶胞中的至少一記憶胞讀取一第一資料，其中該第一資料包括一第一位元，且該第一位元儲存於該多個記憶胞中的一第一記憶胞， 其中該記憶體管理電路更用以獲得該多個記憶胞中的至少一第二記憶胞的一儲存狀態，其中該至少一第二記憶胞不同於該第一記憶胞， 其中該記憶體管理電路更用以根據該至少一第二記憶胞的該儲存狀態獲得對應該第一位元的一第一可靠度資訊，其中該第一可靠度資訊不同於對應該第一位元的一預設可靠度資訊， 其中該錯誤檢查與校正電路用以根據該第一可靠度資訊解碼該第一資料。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該記憶體管理電路根據該至少一第二記憶胞的該儲存狀態獲得對應該第一位元的該第一可靠度資訊的操作包括： 根據該至少一第二記憶胞的該儲存狀態與該第一記憶胞的一臨界電壓決定該第一可靠度資訊。
  25. 如申請專利範圍第24項所述的記憶體控制電路單元，其中該記憶體管理電路根據該至少一第二記憶胞的該儲存狀態與該第一記憶胞的該臨界電壓決定該第一可靠度資訊的操作包括： 識別該第一記憶胞的該臨界電壓所屬的一第一電壓範圍；以及 根據該至少一第二記憶胞的該儲存狀態與該第一電壓範圍決定該第一可靠度資訊。
  26. 如申請專利範圍第25項所述的記憶體控制電路單元，其中該記憶體管理電路根據該至少一第二記憶胞的該儲存狀態與該第一電壓範圍決定該第一可靠度資訊的操作包括： 獲得對應於該第一電壓範圍的該預設可靠度資訊；以及 根據該至少一第二記憶胞的該儲存狀態與該預設可靠度資訊決定該第一可靠度資訊。
  27. 如申請專利範圍第26項所述的記憶體控制電路單元，其中該記憶體管理電路根據該至少一第二記憶胞的該儲存狀態與該預設可靠度資訊決定該第一可靠度資訊的操作包括： 根據該至少一第二記憶胞的該儲存狀態，將該預設可靠度資訊減去一第一調整值或加上一第二調整值，以獲得該第一可靠度資訊。
  28. 如申請專利範圍第23項所述的記憶體控制電路單元，其中在根據該第一可靠度資訊解碼該第一資料之前，該錯誤檢查與校正電路更用以根據該預設可靠度資訊解碼該第一資料。
  29. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該第一資料更包括一第二位元，且該第二位元儲存於該多個記憶胞中的一第三記憶胞， 其中該第一記憶胞與該第三記憶胞的臨界電壓皆屬於一第一電壓範圍， 其中該錯誤檢查與校正電路根據該第一可靠度資訊解碼該第一資料的操作包括： 　　獲得對應該第二位元的一第二可靠度資訊，其中該第二可靠度資訊不同於該第一可靠度資訊；以及 　　根據該第一可靠度資訊與該第二可靠度資訊解碼該第一資料。
  30. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該第一資料更包括一第三位元，且該第三位元是儲存於該多個記憶胞中的一第四記憶胞， 其中該第一記憶胞的臨界電壓屬於一第一電壓範圍，該第四記憶胞的臨界電壓屬於一第二電壓範圍，該第二電壓範圍不同於該第一電壓範圍，且對應該第一位元的該預設可靠度資訊不同於對應該第三位元的一預設可靠度資訊。
  31. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該至少一第二記憶胞的該儲存狀態對應於該至少一第二記憶胞所儲存的位元資料。
  32. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該可複寫式非揮發性記憶體模組包括堆疊設置的多個字元線層，其中該第一記憶胞是設置於該多個字元線層中的一第一字元線層，該至少一第二記憶胞是設置於該多個字元線層中的至少一第二字元線層，且該第一字元線層相鄰於該至少一第二字元線層。
  33. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該記憶體管理電路根據該至少一第二記憶胞的該儲存狀態獲得對應該第一位元的該第一可靠度資訊的操作包括： 若該至少一第二記憶胞的該儲存狀態為一第一狀態，將對應該第一位元的該預設可靠度資訊減去一第一調整值；以及 若該至少一第二記憶胞的該儲存狀態為一第二狀態，將對應該第一位元的該預設可靠度資訊加上一第二調整值， 其中該第一狀態所對應的一記憶胞電壓不同於該第二狀態所對應的一記憶胞電壓。
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