TW201838274A - 具有整合阻抗匹配網路之多層積體電路插座 - Google Patents

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皮爾－路克 凱廷
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美商谷歌有限責任公司
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Abstract

至少一項態樣係關於一種具有阻抗控制式信號線之積體電路(IC)插座。IC插座包含：第一複數個信號觸點，其經組態以與一積體電路之引線電連接；第二複數個信號觸點，其經組態以與一印刷電路板之墊電連接；一基板，其安置於第一複數個信號觸點與第二複數個信號觸點之間；及複數個信號線，其穿過基板。基板包括複數個層，該等層在介電層與至少一個導體層之間交替。每一信號線電連接第一複數個信號觸點中之一第一信號觸點與第二複數個信號觸點中之一第二信號觸點。每一導體層界定圍繞每一信號線之一間隙。每一信號線與每一導體層之接近會在兩者之間產生一電容。

Description

具有整合阻抗匹配網路之多層積體電路插座
一大積體電路(IC)可經歷相對於一印刷電路板(PCB) (其上安裝有該大積體電路)之不均勻熱膨脹及收縮，從而導致可引起故障的該兩者之間的連接上之應力。另外，在一連接故障或內部故障之事件中維修或替換該IC可係困難或不可能的。該IC因此可安裝至一IC插座，該IC插座自身安裝至該PCB。該IC插座可緩衝IC及PCB之不同膨脹及收縮，且可允許IC之容易移除及替換。然而，在高頻率下，IC插座之信號線呈現為一電感尖峰。IC、IC插座及PCB之間的不匹配阻抗導致可擾亂資料通信之反射及相互插入損耗。
至少一項態樣係關於一種具有阻抗控制式信號線之積體電路(IC)插座。該IC插座包含：第一複數個信號觸點，其經組態以與一IC之引線電連接；第二複數個信號觸點，其經組態以與一印刷電路板(PCB)之墊電連接；一基板，其安置於該第一複數個信號觸點與該第二複數個信號觸點之間；及複數個通孔導體，其穿過該基板。該基板包括複數個層，該等層在介電層與至少一個導體層之間交替。該複數個通孔導體中之每一通孔導體電連接該第一複數個信號觸點中之一第一信號觸點與該第二複數個信號觸點中之一第二信號觸點。每一導體層包含一導電材料，該導電材料界定毗鄰於每一通孔導體之一間隙，使得該導電材料與每一通孔導體接近但與每一通孔導體電絕緣。 在某些實施方案中，每一導體層之該導電材料經由一低阻抗連接件電連接至一電路接地。 在某些實施方案中，該導電材料貫穿該至少一個導體層係實質上連續的，惟在該間隙處除外。 在某些實施方案中，該導電材料包含一第一部分及複數個第二部分。該導電材料之該第一部分貫穿該至少一個導體層係實質上連續的。導電材料之該複數個第二部分中之每一者電連接至該複數個通孔導體中之一通孔導體，且導電材料之該第一部分界定毗鄰於導電材料之該複數個第二部分中之每一者的一間隙，使得該第一導電材料與導電材料之該複數個第二部分中之每一者接近但與導電材料之該複數個第二部分中之每一者電絕緣。 在某些實施方案中，該導電材料形成至少部分地環繞每一通孔導體之導電跡線。 在某些實施方案中，每一通孔導體包括界定於該基板中之一經鍍覆通孔。 在某些實施方案中，至少一個通孔導體之一特性阻抗介於40歐姆與50歐姆之間。 在某些實施方案中，一差動對通孔導體之一特性阻抗介於80歐姆與200歐姆之間。 在某些實施方案中，該IC插座包含至少五個導體層。在某些實施方案中，該IC插座包含至少十個導體層。 至少一項態樣係關於一種系統。該系統包含：一印刷電路板(PCB)，其具有複數個墊；一積體電路(IC)，其具有複數個引線；及一IC插座。該IC插座包含：第一複數個信號觸點，其電連接至該IC之該複數個引線；第二複數個信號觸點，其電連接至該PCB之該複數個墊；一基板，其安置於該第一複數個信號觸點與該第二複數個信號觸點之間；及複數個通孔導體，其穿過該基板。該基板包含複數個層，該等層在介電層與至少一個導體層之間交替。該複數個通孔導體中之每一通孔導體電連接該第一複數個信號觸點中之一第一信號觸點與該第二複數個信號觸點中之一第二信號觸點。每一導體層包含一導電材料，該導電材料界定通至每一通孔導體之一間隙，使得該導電材料與每一通孔導體接近但與每一通孔導體電絕緣。 在某些實施方案中，每一導體層之該導電材料經由一低阻抗連接件電連接至一電路接地。 在某些實施方案中，該IC插座包含複數個導體層，其中該等導體層之間的一間隔小於由該IC產生且穿過該複數個通孔導體中之一通孔導體之一信號之一波長的十分之一。在某些實施方案中，該信號之一尼奎斯特頻率大於10 GHz。在某些實施方案中，該信號之一尼奎斯特頻率大於14 GHz。 至少一項態樣係關於一種具有阻抗控制式信號線之積體電路(IC)插座。該IC插座包含：第一複數個信號觸點，其經組態以與一IC之引線電連接；第二複數個信號觸點，其經組態以與一印刷電路板(PCB)之墊電連接；一基板，其包含阻抗控制構件；及複數個通孔導體，其穿過該基板。該基板安置於該第一複數個信號觸點與該第二複數個信號觸點之間。該複數個通孔導體中之每一通孔導體電連接該第一複數個信號觸點中之一第一信號觸點與該第二複數個信號觸點中之一第二信號觸點。該等通孔導體中之至少一者具有實質上由該阻抗控制構件界定之一特性阻抗。 下文詳細論述此等及其他態樣及實施方案。前述資訊及以下詳細說明包含各種態樣及實施方案之說明性實例，且提供用於理解所主張態樣及實施方案之性質及特性之一概述或框架。圖式提供對各種態樣及實施方案之圖解說明及一進一步理解，且併入於本說明書中並構成本說明書之一部分。
本發明一般而言係關於具有一整合阻抗匹配網路之一個多層IC插座。IC插座可防止由不均勻熱膨脹導致的一積體電路(IC)與一印刷電路板(PCB)之間的電連接中之機械故障。IC插座亦改良PCB子總成之可維護性，此乃因其允許在不焊接之情況下用手迅速地替換IC。然而，隨著通信頻率增加，IC、IC插座及PCB之間的阻抗不匹配效應可導致信號反射及插入損耗。在此等高頻率下，將IC之個別引線連接至PCB的IC插座之信號線呈現IC與PCB之間的信號鏈中之一電感峰值(其可擾亂信號傳輸)。此在高於數吉赫之通信頻率下尤其成立。 為緩解阻抗不匹配，可將分路電容添加至IC插座之信號線，如本文中所揭示。結果係具有與IC及PCB之傳輸線之阻抗更接近之一阻抗的一分散式電感器-電容器(「LC」)網路。該分散式LC網路可藉由將IC插座之基板製作為具有交替導體層及介電層之一個多層堆疊而產生。該等導體層可連接至接地以形成接地平面。該等接地平面之邊緣可接近於信號線而界定以增加信號線與接地之間的電容。由於信號線之阻抗與電感除以分路電容之平方根成比例，因此增加分路電容會減小阻抗，從而允許與IC及PCB之傳輸線之更佳阻抗匹配。此阻抗匹配對於單端信號及差動對兩者皆有效。 用於產生阻抗匹配信號線之層之數目可取決於信號經傳輸之過渡時間，其中該過渡時間係一信號自高過渡至低或自低過渡至高所需要之時間長度。該等層可製成為足夠薄且眾多的，使得信號見證一分散LC網路而非一集總LC電路。以此方式，信號線可充當具有與IC及PCB兩者之阻抗匹配之一阻抗之一傳輸線。舉例而言，根據本發明之一IC插座可具有由一基板(包含散置在FR4介電層之間的銅導體層)中之鍍銅通孔組成之信號線。行進穿過此介質之一14 GHz信號可具有160 ps/進入穿過經鍍覆通孔之一波傳播及一20 ps過渡時間。接地平面之間的間隔可經設定使得信號跨越等於接地平面間隔之一距離之渡越時間係該過渡時間之一分率。舉例而言，接地平面之間的間隔可經設定為不大於穿過經鍍覆通孔之信號之波長的十分之一。因此，在此實例中，接地平面將間隔開不大於12.5密耳。 圖1A及圖1B 圖1A及圖1B圖解說明一積體電路(IC) 105及印刷電路板(PCB) 110之熱膨脹效應。大IC及其與PCB之連接可遭受由熱膨脹引起之應力。現代電腦系統(尤其係在高頻率下操作之具有高密度佈局之彼等電腦系統)產生大量熱。電腦系統之子總成之發熱導致PCB及組件之膨脹。取決於所使用之材料，PCB 110可具有低於IC 105之一熱膨脹係數(或反之亦然)。在某些情景中，該兩者可不均勻地發熱。在任一情形中，IC 105及PCB 110可以不同速率膨脹及收縮。不均勻發熱及不同熱膨脹係數可導致IC 105與PCB 110之間的連接中之應力。 舉例而言，圖1A及圖1B展示處於不同相對膨脹狀態中之相同IC與PCB總成100。圖1A展示其中IC 105比PCB 110膨脹的多之一狀態。此可歸因於IC 105具有一較高熱膨脹係數，或此乃因IC 105之溫度比PCB 110之溫度增加的多。圖1A展示在藉由使IC 105彎曲而向內拉動外接腳115且向上拉動內接腳115時IC 105之接腳115與PCB 110之墊120之間的焊料接頭經受剪切及拉伸應力。 圖1B展示其中PCB 110比IC 105膨脹的多之一狀態。此可歸因於PCB 110具有一較高熱膨脹係數，或此乃因PCB 110之溫度比IC 105之溫度增加的多。圖1B展示在向外拉動接腳115時IC 105之接腳115與PCB 110之墊120之間的焊料接頭經受剪切及拉伸應力。 為防止此等連接中之機械及電故障，設計者可採用一IC插座。該IC插座可用作PCB與IC之間的一緩衝器。IC可擱置於IC插座之撓性觸點上，而IC插座通常焊接至PCB。此允許IC、IC插座及PCB各自以不同塑料膨脹及收縮而不對彼此之間的電連接賦予機械應力。另外，IC插座可改良可維護性。若一IC由於不均勻熱膨脹或因任何其他機制而出故障，則替換IC (尤其若PCB上存在多個大IC)可係困難或昂貴的。然而，安裝於一IC插座中之一IC基本上係可使用者維護的，且可與致動IC插座之一槓桿一樣容易地改變。 圖2A 圖2A、圖2B及圖2C係一實例性積體電路(IC)插座200之圖式。圖2A係IC插座200之一部分之一圖式。圖2B係IC插座200之一部分之一展開透視圖之一圖式。圖2C係IC插座200之一部分之一剖面圖之一圖式。 參考圖2A至圖2C，IC插座200具有包含若干個經鍍覆通孔(PTH) 210 (圖2C中所展示)之一基板220。在基板220之頂部側處，PTH 210電耦合至若干個各別第一信號觸點205a至205c (統稱為第一信號觸點205)。在基板220之底部側處，PTH 210a至210c (統稱為PTH 210)電耦合至若干個各別第二信號觸點215a至215c (統稱為第二信號觸點215)。一經連接第一信號觸點205a、PTH 210a及第二信號觸點215a形成一信號連接。若干個信號連接可稱為若干個位置。一般而言，IC插座200可具有數目與IC插座200經設計以接納的特定IC封裝上之接腳之數目相等之位置；然而，IC或IC插座可能具有未使用位置或接腳，且位置與接腳之一完美1:1匹配係不必要的。 第一信號觸點205經組態以與一IC之一接腳或墊嵌合。第一信號觸點205可包含摩擦觸點，諸如用於接納IC接腳之插孔。此類型之信號觸點對(舉例而言)一雙列直插封裝(DIP)中之IC有效。此等類型之插座需要IC被推進彈簧觸點，該等彈簧觸點然後藉由摩擦夾緊。對於具有數百個接腳之一IC，總插入力可係非常大的(幾十牛頓)，從而導致在插入或移除IC期間對裝置或電路板之損壞之一危險。因此，信號觸點205可採取一彈簧觸點之形式，該彈簧觸點經組態以在一框或夾具將IC固持在適當位置中時藉由對IC之一墊施加恆定力而維持與IC之一電連接。由於觸點相對於將IC放置在插座內係無摩擦的，因此此類型之IC插座稱為一「零插入力」插座。此類型之信號觸點對一平台柵格陣列(LGA)封裝中之IC有效。另一類型之零插入力插座包含在一IC已位於插座中之後可藉由使用一槓桿而致動至逼近該IC之接腳周圍的觸點。此類型之信號觸點對一針柵陣列(PGA)封裝中之IC有效。IC插座觸點可包含任何適合導電材料。該等觸點可包含一抗腐蝕鍍層且改良與IC之接腳或墊之電連接。 第二信號觸點215經組態以與一PCB之一墊或一經鍍覆通孔接觸。第二信號觸點215可包含用於焊接至PCB之接腳、墊或焊料球中之一或多者。 第一信號觸點205及第二信號觸點215可由信號線(諸如圖2C中所展示之經鍍覆通孔(PTH) 210)電結合。該經鍍覆通孔可藉由在IC插座基板220中鑽出一孔且然後電鍍該孔之壁或使該孔配備有一鉚釘、管、棒或其他導體而形成。PTH 210之導電部分可稱為一桶。該桶通常包含銅，但可另外或替代地包含金、鋅、錫或任何其他適合導體。銅或其他適合導體之一環形圈可形成於孔之兩端處。稱為墊之環形圈電耦合至桶，且可將導電桶連接至在經鍍覆通孔210之兩端處之第一信號觸點205及第二信號觸點215。 基板220為第一信號觸點205、第二信號觸點215及經鍍覆通孔210提供結構支撐。基板220可包含一堅實、非導電、可機械加工及/或可模製介電材料。 雖然IC插座200可減小IC與PCB之間的應力，但IC插座內之信號線之阻抗可影響高頻率信號。信號線之阻抗可將自身作為一電感尖峰呈現給具有在吉赫至幾十吉赫範圍內之頻率之信號。此產生IC內之阻抗控制式信號線、IC插座及PCB中之阻抗控制式信號跡線之間的間斷。該間斷導致信號之反射及插入損耗，且使IC插座之信號線對於具有高於幾吉赫之頻率之信號不可操作。以下各圖圖解說明此挑戰。 圖3A 圖3A係不具有一整合阻抗匹配網路之一實例性IC插座之一模擬模型300。模型300包含穿過一進入埠310a、一受測試裝置(DUT) 315及一離開埠310b之一差動信號對305。DUT 315表示不具有一整合阻抗匹配網路之一IC插座之信號線。進入埠310a及離開埠310b在DUT 315之前及之後給予差動信號對305一受控制阻抗，類似於將分別存在於IC及PCB之信號線中之情形。在模擬中，沿DUT 315及離開埠310b之方向將一信號注入至進入埠310a中之差動信號對305中。模擬量測信號返回至進入埠310a之反射及信號在離開埠310b處之接收。圖3B中展示模擬之結果。 圖3B 圖3B展示不具有一整合阻抗匹配網路之實例性IC插座之一模擬之結果350。該模擬對模型300之一時域反射量測進行模擬。時域反射(TDR)係用於藉由觀察注入至信號線中之一步進或脈衝信號之反射而判定信號線之特性的一量測技術。信號線中之一間斷將導致所注入信號中之某些或全部信號之一反射。可依據所注入信號之傳輸與所反射信號之接收之間的延遲判定距間斷點之距離。 模擬結果350展示一初始平坦讀數355後續接著一電感峰值360及一最後平坦讀數365。模擬結果350另外展示在電感峰值360之兩側上之電容下降370及375。平坦讀數355及365定中心在大致90歐姆 (或針對差動信號對305之每一信號線之45歐姆)之一差動阻抗(Zdiff)處。平坦讀數355及365表示信號分別渡越穿過進入埠310a及離開埠310b。該等平坦讀數指示存在所注入信號自進入埠310a及離開埠310b內之極少(若存在)反射。然而，隨著信號橫越DUT 315，其遭遇間斷。電容下降370表示進入埠310a與DUT 315之間的間斷。進入埠310a與IC插座DUT 315之間的連接將自身呈現為差動信號對305之間的一電容增加，從而產生一較低表觀Zdiff。類似地，電容下降375表示DUT 315與離開埠310b之間的間斷。再次，DUT 315與離開埠310b之間的連接將自身呈現為差動信號對305之間的一電容增加，從而產生一較低表觀Zdiff。 電感峰值360表示由IC插座之經鍍覆通孔呈現之間斷。該等經鍍覆通孔具有產生一較高Zdiff之一串聯電感。模擬結果350展示對比於在平坦讀數355及365處之90歐姆，電感峰值360具有106.73歐姆之一Zdiff。電感峰值360導致在差動信號對305中行進之信號之反射。在充分高頻率(舉例而言，在吉赫及幾十吉赫中)下，電感峰值360致使信號之反射足夠嚴重以導致傳輸中之誤差或完全地擾亂傳輸。此可發生在信號之波長係大約經鍍覆通孔之長度時；舉例而言，經鍍覆通孔大於信號之波長之1/10時。因此，控制IC插座之阻抗以減小電感峰值且阻止高頻率信號之反射之一方式可改良信號傳輸效能。 圖4 圖4係根據一說明性實施方案之具有一整合阻抗匹配網路之一實例性IC插座400之一示意圖。IC插座400包含充當穿過基板410之一信號線之一通孔導體，諸如一經鍍覆通孔405。在某些實施方案中，該通孔導體可包含先前闡述之不同類型之導電部分中之任一者。然而，IC插座400由於包含夾置在介電材料440之層之間的導體層420而不同於IC插座200。在某些實施方案中，經鍍覆通孔405電耦合至在每一導體層420中之一環形圈415。每一環形圈415藉由一反墊(AP)與導體層420之其餘部分分開，該反墊形成導體層420與環形圈415之間的一平面隔離孔或間隙。該AP形成各別環形圈415與導體層420之間的一絕緣間隙，因此產生一電容430。在某些實施方案中，不存在環形圈415，且AP界定導體層420與經鍍覆通孔405之間的一間隙。導體層420可藉由包含一額外經鍍覆通孔或導通孔425之一低阻抗連接件結合且連接至接地。 每一電容430因此將係至接地之一分路電容。該分路電容可彌補經鍍覆通孔405之電感性質且因此使IC插座400之阻抗與線阻抗(亦即，IC中及PCB上之信號線之阻抗)更佳地匹配。IC插座400之所得特性阻抗將部分地基於經鍍覆通孔405之電感及分路電容430之量值。舉例而言，假定一無損耗線，IC插座400之特性阻抗將等於電感除以電容之平方根。在某些情形中，特性阻抗可使用電感及電容之每單位長度值來得出。在無損耗或幾乎無損耗條件中，特性阻抗將係純電阻的或非常接近純電阻的。 毗鄰導體層420之間的間隔可設定至小於將穿過經鍍覆通孔405之最高頻率信號之波長之1/10。因此，電感435及電容430對於信號表現為一分散式LC網路而非一集總元件網路。每一電容430可經設定以與電感435組合以產生適當阻抗之一信號線。舉例而言，一單端信號線可具有40歐姆、45歐姆或50歐姆之一特性阻抗，而一差動信號線(諸如差動信號線305)具有80歐姆、90歐姆或100歐姆之一特性阻抗。 一實例性IC晶片插座400可針對具有14 GHz之一尼奎斯特頻率之信號而形成。在具有FR4介電層440及銅導體層420之一IC插座中，信號之過渡時間(10%至90%上升時間)可係大約20皮秒。波傳播速度可係160皮秒/英吋。過渡時間電長度等於過渡時間除以速度；在此情形中為125密耳，其中1密耳等於一英吋之1/1,000。為將層間距離保持至小於波長之1/10，導體層間隔開不大於12.5密耳。對於足以提供充足實體穩定性之一80密耳基板，導體層420之數目係至少六。 導體層420可包含任何適合導體，諸如一銅、金或錫。導體層420可使用層壓、薄膜或厚膜沈積、電鍍或增材製造技術(諸如3D印刷)來形成。 介電層440可包含堅實、非導電、可機械加工及/或可模製材料，諸如氧化鋁、鋁合金、複合環氧樹脂材料(CEM)、氰酸酯、酞酸二烯丙酯(DAP)、含氟聚合物(FP)、FR1環氧玻璃、FR2環氧玻璃、FR4環氧玻璃、液晶聚合物(LCP)、酚醛樹脂、塑膠、聚醯胺(PA)尼龍、玻璃填充PA尼龍、聚對苯二甲酸丁二酯(PBT)、玻璃填充PBT、聚酯PBT、聚對苯二甲酸環己二亞甲酯(PCT)、玻璃填充PCT、聚酯PCT、玻璃填充聚酯PCT、聚酯、玻璃填充聚酯、玻璃填充聚醚醯亞胺(PEI)、玻璃填充聚醚醚銅(PEEK)、聚醚碸(PES)、玻璃填充PES、聚醯亞胺、聚苯硫醚(PPS)、玻璃填充PPS、玻璃填充聚碸(PSU)、聚四氟乙烯(PTFE)、熱塑性塑膠、玻璃填充熱塑性塑膠、聚酯熱塑性塑膠或玻璃填充聚酯熱塑性塑膠。介電層440材料可基於介電常數及損耗因數而選擇。 IC插座400可包含用於與IC之墊嵌合之信號觸點(未展示)。該等信號觸點可採取彈簧、接腳、摩擦觸點、爪或夾具之形式。在彈簧或接腳觸點之情形中，一保持框或夾具可用於抵靠觸點對IC施加相反壓力。在爪或夾具觸點之情形中，一槓桿可經致動以抵靠IC之引線嚙合或脫離爪或夾具。該等信號觸點可包含任何適合導電材料，包含鈹銅、鈹鎳、黃銅、銅合金、鎳硼、磷青銅、磷青銅合金或鋼。該等信號觸點可包含一抗腐蝕鍍層且改良與IC之接腳或墊之電連接。鍍覆材料可包含明亮鋅、金、鎳、鎳硼、具有閃金之鎳、銀、不銹鋼、錫或錫鉛。IC插座400可採用此等觸點來接納各種其他封裝類型中之IC，諸如球柵陣列(BGA)、陶瓷無引線芯片載體(CLCC)、陶瓷四面扁平封裝(CQFP)、雙列直插封裝(DIP)、平台柵格陣列(LGA)、針柵陣列(PGA)、塑膠引線晶片載體(PLCC)、塑膠四面扁平封裝(PQFP)、四面扁平無引線(QFN)、四面扁平封裝(QFP)、單列直插封裝(SIP)、小型積體電路(SOIC)、小型封裝(SOP)、薄四面扁平封裝(TQFP)等。IC插座400可包含用於與一PCB之墊接合之觸點(未展示)。該等觸點可包含適合用於接合至PCB之接腳、觸點或焊料球。 IC插座可藉由一系列沈積、蝕刻及機械加工步驟而製造。製造可包含增材製造技術，其包含3D印刷。 圖5A 圖5A係根據一說明性實施方案之一實例性導體層500之一圖式。在此實例性實施方案中，導體層500包含導體材料505之一實質上連續平面。導體層500包含沿實質上垂直於導體層500之平面之一方向穿過導體層500之複數個信號線510。導體層500亦包含用於將導體材料505電連接至一偏壓電壓或接地之額外導通孔525。由導通孔525產生之電連接可係至一電路接地之一低阻抗連接件。每一信號線510包含由一間隙520環繞之一通孔導體515。間隙520使通孔導體515與導體材料505電絕緣。間隙520因此在通孔導體515與導體材料505之間產生一電容。 圖5B 圖5B係根據一說明性實施方案之另一實例性導體層550之一圖式。在此實例性實施方案中，導體層550包含導體材料跡線580同時包含無導體材料之區域565。無導體材料之區域565最終成為電絕緣區。類似於圖5A中之實例性導體層500，導體層500包含沿實質上垂直於導體層550之平面之一方向穿過導體層500之複數個信號線560。導體層550亦包含用於將導體材料580之跡線電連接至一偏壓電壓或接地之額外導通孔575。由導通孔575產生之電連接可係至一電路接地之一低阻抗連接件。每一信號線560包含由一間隙570環繞之一通孔導體565。間隙570使通孔導體565與導體材料580之跡線電絕緣。間隙570因此在通孔導體565與導體材料580之跡線之間產生一電容。 圖6A 圖6A係根據一說明性實施方案之具有一整合阻抗匹配網路之一實例性IC插座之一模擬模型600。模擬模型600類似於圖3A及圖3B中所闡述之模擬模型300，但其包含在受測試裝置(DUT) 615中之一阻抗匹配網路。模擬模型600包含穿過一進入埠610a、DUT 615及一離開埠610b之一差動信號對605。DUT 615表示具有一整合阻抗匹配網路之一IC插座(諸如圖4中所闡述之IC插座400)之信號線。在此實例中，DUT 615具有七個導體層。進入埠610a及離開埠610b在DUT 615之前及之後給予差動信號對605一受控制阻抗，類似於將分別存在於IC及PCB之信號線中之情形。在模擬中，沿DUT 615及離開埠610b之方向將一信號注入至進入埠610a中之差動信號對605中。模擬量測信號返回至進入埠610a之反射及信號在離開埠610b處之接收。圖6B中展示模擬之結果。 圖6B 圖6B展示根據一說明性實施方案之具有一整合阻抗匹配網路之實例性IC插座之一模擬之結果650。該模擬類似於在模擬模型300上運行之時域反射模擬。模擬結果650展示一初始平坦讀數655後續接著一電感峰值660及一最後平坦讀數665。模擬結果650另外展示在電感峰值660之兩側上之電容下降670及675。平坦讀數655及665定中心在大致90歐姆 (或每差動信號對605之信號線之45歐姆)之一差動阻抗(Zdiff)處。平坦讀數655及665表示信號渡越穿過進入埠610a及離開埠610b。該等平坦讀數指示存在所注入信號自進入埠610a及離開埠610b內之極少(若存在)反射。信號在其橫越DUT 615時遭遇中斷。電容下降670表示進入埠610a與DUT 615之間的中斷。進入埠610a與IC插座DUT 615之間的連接將自身呈現為差動信號對605之間的一電容增加，從而產生一較低表觀Zdiff。類似地，電容下降675表示DUT 615與離開埠610b之間的中斷。再次，DUT 615與離開埠610b之間的連接將自身呈現為差動信號對605之間的一電容增加，從而產生一較低表觀Zdiff。 電感峰值660表示由IC插座之經鍍覆通孔呈現之中斷。然而，在此例項中，電感峰值已由分散式分路電容430緩解。模擬結果650因此展示IC插座400之Zdiff已使電感峰值660減小10歐姆，自模擬結果350中之106.73歐姆之一最大Zdiff減小至模擬結果650中之94.13歐姆之一最大Zdiff。IC、IC插座及PCB之間的經改良阻抗匹配將減小穿過介面之信號之插入損耗(S21)。回波損耗(S11)將減小一倒數量。經改良阻抗匹配亦將減少由反射(歸因於任一端處之阻抗不匹配)導致的經鍍覆通孔405內之駐波。 儘管本說明書含有諸多具體實施細節，但不應將此等具體實施細節視為對任何發明或可主張之內容之範疇之限制，而是應將其視為對特定發明之特定實施方案所特有之特徵之闡述。亦可將本說明書中在單獨實施方案之內容脈絡中闡述之特定特徵以組合形式實施於一單個實施方案中。相反地，在一單個實施方案之內容脈絡中闡述之各種特徵亦可單獨地或以任何適合子組合實施於多個實施方案中。此外，雖然上文可將特徵闡述為以特定組合起作用且甚至最初主張如此，但來自一所主張組合之一或多個特徵在某些情形中可自該組合去除，且該所主張組合可針對於一子組合或一子組合之變化形式。 對「或」之提及可解釋為包含性的，使得使用「或」所闡述之任何術語可指示一單個、一個以上及所有所闡述術語中之任一者。標籤「第一」、「第二」、「第三」及諸如此類未必意欲指示一排序且一般僅用於將相似或類似術語或元件區分開。 熟習此項技術者可易於明瞭對本發明中所闡述之實施方案之各種修改，且可將本文中所界定之一般原理應用於其他實施方案而不背離本發明之精神或範疇。因此，申請專利範圍不意欲限制於本文中所展示之實施方案，而欲被賦予與本發明、本文中所揭示之原理及新穎特徵相一致之最寬廣範疇。
100‧‧‧積體電路與印刷電路板總成
105‧‧‧積體電路
110‧‧‧印刷電路板
115‧‧‧外接腳/內接腳/接腳
120‧‧‧墊
200‧‧‧積體電路插座
205‧‧‧第一信號觸點/信號觸點
205a‧‧‧第一信號觸點
205b‧‧‧第一信號觸點
205c‧‧‧第一信號觸點
210a‧‧‧經鍍覆通孔
210b‧‧‧經鍍覆通孔
210c‧‧‧經鍍覆通孔
215‧‧‧第二信號觸點
215a‧‧‧第二信號觸點
215b‧‧‧第二信號觸點
215c‧‧‧第二信號觸點
220‧‧‧基板/積體電路插座基板
300‧‧‧模擬模型/模型
305‧‧‧差動信號對/差動信號線
310a‧‧‧進入埠
310b‧‧‧離開埠
315‧‧‧受測試裝置
350‧‧‧結果/模擬結果
355‧‧‧初始平坦讀數/平坦讀數
360‧‧‧電感峰值
365‧‧‧最後平坦讀數/平坦讀數
370‧‧‧電容下降
375‧‧‧電容下降
400‧‧‧積體電路插座/積體電路晶片插座
405‧‧‧經鍍覆通孔
410‧‧‧基板
415‧‧‧環形圈
420‧‧‧導體層/銅導體層
425‧‧‧經鍍覆通孔/導通孔
430‧‧‧電容/分路電容
435‧‧‧電感
440‧‧‧介電材料/介電層/FR4介電層
500‧‧‧導體層
505‧‧‧導體材料
510‧‧‧信號線
515‧‧‧通孔導體
520‧‧‧間隙
525‧‧‧導通孔
550‧‧‧導體層
560‧‧‧信號線
565‧‧‧區域/通孔導體
570‧‧‧間隙
575‧‧‧導通孔
580‧‧‧導體材料
600‧‧‧模擬模型
605‧‧‧差動信號對
610a‧‧‧進入埠
610b‧‧‧離開埠
615‧‧‧受測試裝置/積體電路插座受測試裝置
650‧‧‧結果/模擬結果
655‧‧‧初始平坦讀數/平坦讀數
660‧‧‧電感峰值
665‧‧‧最後平坦讀數/平坦讀數
670‧‧‧電容下降
675‧‧‧電容下降
AP‧‧‧反墊
附圖並不意欲按比例繪製。在各個圖式中，相似元件符號及名稱指示相似元件。出於清晰目的，並非每一組件皆可標記於每一圖式中。在圖式中： 圖1A及圖1B圖解說明一積體電路(IC)及印刷電路板(PCB)之熱膨脹效應。 圖2A係一實例性IC插座之一部分之一圖式。 圖2B係一實例性IC插座之一部分之一展開透視圖之一圖式。 圖2C係一實例性IC插座之一部分之一剖面圖之一圖式。 圖3A係不具有一整合阻抗匹配網路之一實例性IC插座之一模擬模型。 圖3B展示不具有一整合阻抗匹配網路之實例性IC插座之一模擬之結果。 圖4係根據一說明性實施方案之具有一整合阻抗匹配網路之一實例性IC插座之一示意圖。 圖5A係根據一說明性實施方案之一實例性導體層之一圖式。 圖5B係根據一說明性實施方案之另一實例性導體層之一圖式。 圖6A係根據一說明性實施方案之具有一整合阻抗匹配網路之一實例性IC插座之一模擬模型。 圖6B展示根據一說明性實施方案之具有一整合阻抗匹配網路之實例性IC插座之一模擬之結果。

Claims (20)

  1. 一種具有阻抗控制式信號線之積體電路(IC)插座，其包括： 第一複數個信號觸點，其經組態以與一IC之引線電連接； 第二複數個信號觸點，其經組態以與一印刷電路板(PCB)之墊電連接； 一基板，其安置於該第一複數個信號觸點與該第二複數個信號觸點之間，該基板包括複數個層，該等層在介電層與至少一個導體層之間交替；及 複數個通孔導體，其穿過該基板，該複數個通孔導體中之每一通孔導體電連接該第一複數個信號觸點中之一第一信號觸點與該第二複數個信號觸點中之一第二信號觸點，其中每一導體層包含一導電材料，該導電材料界定毗鄰於每一通孔導體之一間隙，使得該導電材料與每一通孔導體接近但與每一通孔導體電絕緣。
  2. 如請求項1之IC插座，其中每一導體層之該導電材料經由一低阻抗連接件電連接至一電路接地。
  3. 如請求項1之IC插座，其中該導電材料貫穿該至少一個導體層係實質上連續的，惟在該間隙處除外。
  4. 如請求項1之IC插座，其中： 該導電材料包含一第一部分及複數個第二部分， 該導電材料之該第一部分貫穿該至少一個導體層係實質上連續的， 導電材料之該複數個第二部分中之每一者電連接至該複數個通孔導體中之一通孔導體，且 導電材料之該第一部分界定毗鄰於導電材料之該複數個第二部分中之每一者的一間隙，使得導電材料之該第一部分與導電材料之該複數個第二部分中之每一者接近但與導電材料之該複數個第二部分中之每一者電絕緣。
  5. 如請求項1之IC插座，其中該導電材料形成至少部分地環繞每一通孔導體之導電跡線。
  6. 如請求項1之IC插座，其中每一通孔導體包括界定於該基板中之一經鍍覆通孔。
  7. 如請求項1之IC插座，其中至少一個通孔導體之一特性阻抗介於40歐姆與50歐姆之間。
  8. 如請求項1之IC插座，其中一差動對通孔導體之一特性阻抗介於80歐姆與200歐姆之間。
  9. 如請求項1之IC插座，其包括至少五個導體層。
  10. 如請求項1之IC插座，其包括至少十個導體層。
  11. 一種系統，其包括： 一印刷電路板(PCB)，其具有複數個墊； 一積體電路(IC)，其具有複數個引線；及 一IC插座，其包含： 第一複數個信號觸點，其電連接至該IC之該複數個引線； 第二複數個信號觸點，其電連接至該PCB之該複數個墊； 一基板，其安置於該第一複數個信號觸點與該第二複數個信號觸點之間，該基板包括複數個層，該等層在介電層與至少一個導體層之間交替；及 複數個通孔導體，其穿過該基板，該複數個通孔導體中之每一通孔導體電連接該第一複數個信號觸點中之一第一信號觸點與該第二複數個信號觸點中之一第二信號觸點，其中每一導體層包含一導電材料，該導電材料界定通至每一通孔導體之一間隙，使得該導電材料與每一通孔導體接近但與每一通孔導體電絕緣。
  12. 如請求項11之系統，其中每一導體層之該導電材料經由一低阻抗連接件電連接至一電路接地。
  13. 如請求項11之系統，其包括複數個導體層，其中該等導體層之間的一間隔小於由該IC產生且穿過該複數個通孔導體中之一通孔導體之一信號之一波長的十分之一。
  14. 如請求項13之系統，其中該信號之一尼奎斯特頻率大於10 GHz。
  15. 如請求項13之系統，其中該信號之一尼奎斯特頻率大於14 GHz。
  16. 一種具有阻抗控制式信號線之積體電路(IC)插座，其包括： 第一複數個信號觸點，其經組態以與一IC之引線電連接； 第二複數個信號觸點，其經組態以與一印刷電路板(PCB)之墊電連接；及 一基板，其包含阻抗控制構件，該基板安置於該第一複數個信號觸點與該第二複數個信號觸點之間；及 複數個通孔導體，其穿過該基板，該複數個通孔導體中之每一通孔導體電連接該第一複數個信號觸點中之一第一信號觸點與該第二複數個信號觸點中之一第二信號觸點，其中該等通孔導體中之至少一者具有實質上由該阻抗控制構件界定之一特性阻抗。
  17. 如請求項16之IC插座，其中該至少一個通孔導體之該特性阻抗介於40歐姆與50歐姆之間。
  18. 如請求項16之IC插座，其中一差動對通孔導體之特性阻抗介於80歐姆與200歐姆之間。
  19. 如請求項16之IC插座，其包括至少五個導體層。
  20. 如請求項16之IC插座，其包括至少十個導體層。
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