TW201826853A - 藉由使用高準確度時戳輔助裝置於乙太網路之精密時間協定下的奈秒準確度 - Google Patents

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Abstract

在方法、系統及裝置中，主方、從方節點時戳同步單元藉由匹配該時間協定信息中的數個模式與數個已知起始框定界標模式來識別在傳輸媒體上的一時間協定信息的一節點起始框定界標。該時戳同步單元的主方、從方節點處理器在各自識別該節點起始框定界標時，於藉由參考一對應節點時鐘信號識別該節點起始框定界標時擷取一對應節點時鐘時間。該主方及該從方節點處理器通過該節點時鐘時間針對已知時間延滯的調整來完成該節點時鐘時間的補償。然後，該主方及該從方節點時戳同步單元輸出該節點時鐘時間作為時戳至對應時戳單元。

Description

藉由使用高準確度時戳輔助裝置於乙太網路之精密時間協定下的奈秒準確度
本發明關於分散式網路的時間同步，其使用用於網路化測量及控制系統的精密時鐘同步協定的標準。
本文所論述的示範標準之一為由IEEE 1588-1008描述的精密時間協定(PTP)，為同步供分散式網路的節點通訊用的即時時鐘(real-time clocks)的基礎。此類協定使用諸如網路通訊、本地運算及分散物件之類的技術使得測量及控制系統的時鐘有可能準確及精密地同步。IEEE 1588為在網路上通過交換封包來提供同步的協定。硬體實現的目標是高精密度。設計實現全部IEEE 1588的硬體相當複雜。
PTP可應用於用支援多點傳輸信息(multicast messaging)的區域網路來通訊的系統，包括乙太網路電腦網路技術。PTP經設計成可用於超越用網路時間 協定(NTP)能得到的準確度的區域網路，網路時間協定(NTP)只達到一毫秒至數十毫秒的準確度。
IEEE 1588-1008致能各式各樣的系統，其包括有各種內在精密度、解析度及穩定性的時鐘以與主方時鐘(master clock)同步。在最少網路及本地時鐘運算資源下，IEEE 1588-1008也支援在次微秒範圍內的系統級同步準確度。IEEE 1588-1008適用於在各個同步節點無法負擔GPS接收器的成本或無法取得GPS信號的應用系統。
需要準確地計時及同步的測量及控制應用(例如網路通訊、本地運算、以及分散物件)越來越多運用分散技術。許多這些應用的增強是藉由在各個感測器、致動器或其他系統裝置中的分散式本地時鐘來實現時間的準確及精密的系統級測量。改善系統中這些分散式本地時鐘的準確度及粒度(最小可見時間長度)為活躍的研究領域。
一種示範時戳同步單元除其他元件以外還包括：一處理器，其內部電氣連接至各種元件，包括一時鐘連線、一時戳單元連線、一時間協定解碼器等等。該時鐘連線連接至一外部時鐘信號控制單元，以及接收來自該外部時鐘信號控制單元的一時鐘信號。該時戳單元連線連接至一外部時戳單元，以及該時間協定解碼器連接至傳輸媒體(例如，乙太網路媒體)。
當一時間協定信息正在該傳輸媒體上傳輸 時，該時間協定解碼器解碼該時間協定信息。該時間協定解碼器通過一實體層連接至該傳輸媒體。該實體層包括一加擾器(scrambler)/解擾器(descramber)，以及該時間協定解碼器解碼在該加擾器/解擾器的輸出中的該時間協定信息。
該處理器也藉由匹配該時間協定信息中的數個模式與數個已知起始框定界標模式(start frame delimiter pattern)來識別該時間協定信息的一起始框定界標。該實體層包括一串列器(serializer)/解串器(deserializer)，以及該處理器識別在該串列器/解串器的輸出中的該起始框定界標。
該處理器在識別該起始框定界標時於藉由參考該時鐘信號識別該起始框定界標時擷取一時鐘時間。該處理器通過該時鐘時間針對已知時間延滯(time latency)的調整來完成該時鐘時間的補償。該已知時間延滯包括該串列器/解串器的位元偏差(bit offset)加上由穿越該時戳同步單元造成的延滯的和。該處理器通過該時戳單元連線輸出經補償的時鐘時間作為一時戳至該時戳單元。
該時戳單元連接至一媒體存取控制裝置。該媒體存取控制裝置提供該時間協定信息給該時戳單元，以及在輸出該時戳作為自己的時戳前，該時戳單元等待直到該處理器輸出該時戳。
本文的一種時戳同步系統使用在各種主方及從方位置的前述時戳同步單元。具體言之，這些系統除其他元件以外還包括：一主方節點時戳同步單元，其電氣 連接至：傳輸媒體；產生一主方節點時鐘信號的一主方節點時鐘信號控制單元；一主方節點時戳單元等等。該從方節點時戳同步單元中的每一者同樣電氣連接至：該傳輸媒體；產生一從方節點時鐘信號的一從方節點時鐘信號控制單元；一從方節點時戳單元等等。
該主方節點時戳同步單元藉由匹配該時間協定信息中的數個模式與數個已知起始框定界標模式來識別在該傳輸媒體上的一時間協定信息的一主方節點起始框定界標。該從方節點時戳同步單元藉由匹配該時間協定信息中的該模式與該已知起始框定界標模式來識別在該傳輸媒體上的該時間協定信息的一從方節點起始框定界標。
該主方節點時戳同步單元在識別該主方節點起始框定界標時，於藉由參考該主方節點時鐘信號識別該主方節點起始框定界標時擷取一主方節點時鐘時間。該從方節點時戳同步單元同樣在識別該從方節點起始框定界標時，於藉由參考該從方節點時鐘信號識別該從方節點起始框定界標時擷取一從方節點時鐘時間。
更特別的是，該主方節點時戳同步單元及該從方節點時戳同步單元通過一實體層連接至該傳輸媒體。該實體層包括一加擾器/解擾器，以及該時間協定解碼器解碼在該加擾器/解擾器的輸出中的該時間協定信息。該實體層更包括一串列器/解串器，以及該時戳同步單元識別在該串列器/解串器的輸出中的該起始框定界標。
該主方節點時戳同步單元通過該主方節點 時鐘時間針對已知時間延滯的調整來完成該主方節點時鐘時間的補償，以及該從方節點時戳同步單元同樣通過該從方節點時鐘時間針對該已知時間延滯的調整來完成該從方節點時鐘時間的補償。此“已知時間延滯”為該串列器/解串器的位元偏差加上由穿越該同步單元造成的延滯的和。
該主方節點時戳同步單元輸出該主方節點時鐘時間作為一主方節點時戳至該主方節點時戳單元。同樣，該從方節點時戳同步單元輸出該從方節點時鐘時間作為一從方節點時戳至該從方節點時戳單元。
該主方節點時戳同步單元連接至一主方節點媒體存取控制裝置106。該從方節點時戳同步單元也連接至一從方節點媒體存取控制裝置。該主方節點媒體存取控制裝置106提供該時間協定信息給該主方節點時戳單元。該從方節點媒體存取控制裝置提供該時間協定信息給該從方節點時戳單元。在輸出該時戳作為自己的時戳前，該主方節點時戳單元等待直到該主方節點時戳同步單元輸出該時戳。在輸出該時戳作為自己的時戳前，該從方節點時戳單元同樣等待直到該從方節點時戳同步單元輸出該時戳。
本文的各種示範方法使用一時戳同步單元的一時間協定解碼器偵測正在一傳輸媒體上傳輸的一時間協定信息。該時間協定解碼器通過一實體層連接至該傳輸媒體，以及該實體層包括一加擾器/解擾器。本文的該方法 偵測該時間協定信息在該加擾器/解擾器的輸出中。再者，這些方法使用該時戳同步單元的一時鐘連線接收來自一外部時鐘信號控制單元的一時鐘信號。
因此，該方法可藉由匹配該時間協定信息中的數個模式與數個已知起始框定界標模式來識別該時間協定信息的一起始框定界標(例如，使用該時戳同步單元的一處理器)。該實體層包括一串列器/解串器，以及這些方法識別在該串列器/解串器的輸出上的該起始框定界標。
另外，這些方法使用該處理器在識別該起始框定界標時擷取一“時鐘時間”(例如，在識別該起始框定界標的處理期間藉由參考該時鐘信號)。
另外，該方法使用該處理器通過該時鐘時間針對已知時間延滯的調整來完成該時鐘時間的補償。此已知時間延滯包括該串列器/解串器的位元偏差加上由穿越該同步單元造成的延滯的和。這允許本文的該方法從該時戳同步單元輸出經補償的時鐘時間至一時戳單元作為一時戳。
此外，該時戳單元連接至一媒體存取控制裝置，以及該媒體存取控制裝置提供該時間協定信息給該時戳單元。用本文的方法，在輸出該時戳作為自己的時戳前，該時戳單元等待直到該處理器輸出該時戳。
100‧‧‧網路
102‧‧‧主方側、主方節點、主方
103‧‧‧應用層
104‧‧‧從方側、從方節點、從方
106‧‧‧主方節點媒體存取控制裝置、媒體存取控 制層、MAC層
107‧‧‧傳送層
108‧‧‧網路層
109‧‧‧媒體獨立介面
112‧‧‧實體層
115‧‧‧時戳單元、TSU
118‧‧‧時鐘控制、主方節點時鐘信號控制單元
130‧‧‧傳輸媒體
153‧‧‧從方側應用層
156‧‧‧MAC層、從方節點媒體存取控制裝置
157‧‧‧傳送層
158‧‧‧網路層
159‧‧‧媒體獨立介面
165‧‧‧時戳單元、TSU
168‧‧‧時鐘控制、從方節點時鐘信號控制單元
221‧‧‧高準確度時戳輔助裝置、HATA裝置、主方節點時戳同步單元、時戳同步單元
271‧‧‧高準確度時戳輔助裝置、HATA裝置、從方節點時戳同步單元、時戳同步單元
300‧‧‧傳輸路徑
324‧‧‧PTP信息偵測器、時間協定解碼器
326‧‧‧處理器
328‧‧‧SFD模式偵測器
330‧‧‧時鐘連線
332‧‧‧時戳單元連線
342‧‧‧MAC層、乙太網路元件
343‧‧‧PTP偵測器
344‧‧‧編碼器
345‧‧‧加擾器、加擾器/解擾器
347‧‧‧前向錯誤修正子層
349‧‧‧串列器/解串器介面、串列器/解串器
360‧‧‧時戳單元、TSU
380‧‧‧系統計時器、外部時鐘信號控制單元
400‧‧‧信號流
405‧‧‧TX_HSS_DATA IN
410‧‧‧SCRAMBLED_SFD_PMA
415‧‧‧IS_PTP_MESSAGE_PMA
420‧‧‧離開時間擷取、時戳擷取指示
425‧‧‧sfd_offset
430‧‧‧SYS_TIMER_PS
440‧‧‧CAPTURED_TS_PS
445‧‧‧CAPTURED_TS_VALID
500‧‧‧接收器路徑
524‧‧‧時間協定解碼器
526‧‧‧處理器
528‧‧‧SFD模式偵測器
530‧‧‧FIFO記憶體區塊、FIFO記憶體、FIFO輸入項、時鐘連線
532‧‧‧時戳單元連線
542‧‧‧MAC層
544‧‧‧編碼器
545‧‧‧加擾器/解擾器、解擾器
547‧‧‧前向錯誤修正
549‧‧‧SerDes介面、串列器/解串器
560‧‧‧時戳單元
580‧‧‧系統計時器
600‧‧‧信號流
610‧‧‧RX_HSS_DATA_IN
620‧‧‧FIFO控制區塊
630‧‧‧FEC_CONFIG_STS
640‧‧‧FIFO記憶體
650‧‧‧FIFO補償單元
660‧‧‧寫入
670‧‧‧讀取
675‧‧‧PMA_CLK_Period
680‧‧‧時戳擷取指示
685‧‧‧SYS_TIMER_PS
690‧‧‧CAPTURED_TS_PS
695‧‧‧CAPTURED_TS_VALID
705、710、715‧‧‧項目
720、725‧‧‧項目
730、735‧‧‧項目
740、745‧‧‧項目
750‧‧‧項目
800、802、804‧‧‧項目
806、808‧‧‧項目
810、812、814‧‧‧項目
900‧‧‧處理器或中央處理單元、CPU
902‧‧‧系統匯流排、匯流排
904‧‧‧隨機存取記憶體
906‧‧‧唯讀記憶體
908‧‧‧輸入/輸出配接器、I/O配接器
910‧‧‧磁碟機
912‧‧‧磁帶機
914‧‧‧鍵盤
916‧‧‧滑鼠
918‧‧‧使用者介面配接器
920‧‧‧揚聲器
922‧‧‧麥克風
924‧‧‧通訊配接器
926‧‧‧資料處理網路
928‧‧‧顯示器配接器
由以下參考未必按比例繪製的附圖的詳細說明可更加明白本發明，且其中： 第1圖及第2圖示意圖示有主方、從方節點的網路；第3圖示意圖示第1圖及第2圖的網路的一部份；第4圖示意圖示根據本文的裝置、系統及方法的信號處理；第5圖示意圖示第1圖及第2圖的網路的一部份；第6圖示意圖示根據本文的裝置、系統及方法的信號處理；第7A圖至第8圖的流程圖圖示根據本文的裝置、系統及方法的處理；以及第9圖示意圖示用於實現揭示於本文的具體實施例的代表性硬體環境。
在此參考附圖詳細揭示數個具體實施例。應瞭解，所揭示的具體實施例僅圖解說明數種可能具體實施例且可採用不同的形式。此外，結合各種具體實施例給出的每個實施例旨在圖解說明而非限制。此外，附圖不一定按比例繪製，有些附圖被誇大以顯示特定元件的細節。因此，揭示於本文的具體結構及功能性細節不應被解釋成具有限定性，反而只是作為用來教導熟諳此藝者以各種方式使用該具體實施例的代表性基礎。另外，儘管在此討論一個特定標準協定(IEEE 1588)，然而本領域技術人員明白 在此所討論的方法及裝置可應用於利用時戳的所有相關標準及協定。
本專利說明書中提到的“一具體實施例”、“具體實施例”、“示範具體實施例”等等表示所描述的具體實施例可包括特定特徵、結構或特性，但是每一個具體實施例不一定包括該特定特徵、結構或特性。此外，此類短語不一定指稱同一個具體實施例。此外，當描述與一具體實施例有關的特定特徵、結構或特性時，吾等認為，在熟諳此藝者的知識內，可影響與其他具體實施例有關的特徵、結構或特性，無論是否有明確的描述。
如上述，改善分散於網路中的本地時鐘的準確度及粒度為活躍的研究領域。在精密時間協定(PTP)下，主方時鐘用來使網路的其他時鐘同步，亦即，從方時鐘(slave clock)。PTP資訊在主方時鐘與其他本地從方時鐘之間交換，以使本地從方時鐘與主方時鐘同步，亦即，主方時間(master time)。交換的PTP信息可包括：由主方時鐘傳輸主方時間至從方時鐘的Sync信息與視需要Follow_Up信息；在從方時鐘接收Sync信息後由從方時鐘傳輸至主方時鐘的Delay_req信息；以及在主方時鐘接收Delay-req信息後由主方時鐘傳輸至從方時鐘的Delay_resp信息。若假設由主方時鐘至從方時鐘的傳輸延遲等於由從方時鐘至主方時鐘的傳輸延遲，亦即，主方時鐘與從方時鐘之間的傳輸延遲對稱，這個信息交換允許計算主方時鐘與從方時鐘的偏差，以及主方時鐘與從方時鐘之間的傳輸延遲。
第1圖的方塊圖圖示使用開放系統互相連線(OSI)概念模型實施IEEE 1588的PTP的習知網路100，開放系統互相連線(OSI)概念模型係特徵化及標準化分散式系統的通訊功能而不考慮底下的內部結構及技術。乙太網路單行道協定1G/10G/25G/50G/100G中的任一可由具通訊功能的主方側(master side)及從方側(slave side)的實體層112實施。
在PTP信息中，會有資料封包向下流動通過傳輸(TX)路徑的諸層，橫越傳輸媒體以及向上通過接收器(RX)路徑的諸層。在圖中，主方側用元件符號102以及從方側用元件符號104標識。例如，由連接至主方的時鐘控制118的應用層103或時戳單元(TSU)115提供PTP信息給在傳輸(TX)路徑中的媒體存取控制(MAC)層106。第1圖另外圖示在主方、從方節點102、104中的傳送層(UDP)107、157與網路層(IP)108、158。MAC層106向與時鐘控制118正在通訊的時戳單元(TSU)115報告PTP信息，產生主方的時戳。在傳輸(TX)路徑中，主方的時戳併入PTP信息且由MAC層106傳輸到在媒體獨立介面(MII)109的實體層112。然後，實體層112以其乙太網路網際網路協定(IP)實體層通過傳輸媒體130(例如，銅線、光纖或無線電波)傳輸包含有主方時戳的PTP信息的乙太網路訊框(Ethernet frame)至從方側。在接收器(RX)路徑中，包含於由分散式網路傳輸至從方側應用層153的乙太網路訊框中的PTP信息由從方側的實體層112以其乙太網路IP實體層接收且向 上送到在媒體獨立介面(MII)159的從方側的MAC層156，在此向正與從方側的時鐘控制168通訊的從方側的TSU 165報告收到PTP信息，產生從方側的時戳。然後，被從方的MAC層156接收的分散式網路節點的時戳與由從方的TSU 165產生的從方側的時戳用來促進分散式網路節點的時鐘控制168和主方側的時鐘控制118的時鐘同步，這是根據精密時間協定(PTP)。
在實施上述PTP的情況下，不擷取在傳輸路徑(TX)或者是接收器路徑(RX)中的PTP信息穿越實體層所花費的任何時間，因為只在媒體獨立介面(109，159)用MAC層(106，156)時鐘擷取時戳而且不包括PTP信息以其乙太網路IP穿越實體層112的延滯。此外，PTP信息穿越在傳輸(TX)及接收器(RX)路徑兩者中的實體層112的延滯是變動的，這進一步造成問題。
例如，穿越實體層112的PTP信息的傳輸路徑(TX)可能需要乙太網路IP，例如，將來自媒體獨立介面(109，159)的8個八位元組(64個位元)編碼成由實體編碼子層(PCS)使用的單一66位元區塊；進一步轉碼該66位元區塊用於前向錯誤修正(FEC)；在PCS中加擾該經編碼的66位元區塊；用實體媒體附接子層(PMA)的變速箱，將由PCS使用有66位元寬度的信號轉換成由實體媒體相依子層(PMD)的多個串列器/解串器(SerDes)使用的較小位元寬度；用變速箱，將66位元區塊分發到多個SerDes；以及用變速箱，插入用於SerDes傳輸的對準標記。
例如，在接收器(RX)路徑接收PTP信息期間可能需要：解碼來自變速箱的66位元區塊，或在FEC區塊的FEC轉碼及錯誤修正後，在PCS中將區塊解碼成8個八位元組；在PCS中解擾該加擾編碼66位元區塊；以及用PMA的變速箱，重新排序從PMD的SerDes收到的66位元區塊以及移除對準標記。由在傳輸(TX)及接收器(RX)路徑兩者中的實體層乙太網路IP處理的PTP信息的延滯變動性使得時戳擷取有一奈秒或更小的準確度及精密度不可能。
第2圖圖示在實施乙太網路IP的分散式網路中各自連接至主方側及從方側的實體層112、時戳單元(TSU)115、165及時鐘控制118、168的高準確度時戳輔助(HATA)裝置221、271。HATA裝置221、271在此有時被稱為“時戳同步單元”且提供一種方法用於擷取在傳輸及接收器路徑兩者上的PTP信息的離開及到達時間，其包括以其乙太網路IP穿越實體層112的時間，以在網路化測量及控制系統的精密時鐘同步協定的IEEE標準(亦即，IEEE 1588-1008)下達成奈秒準確度及精密度。
就示範具體實施例的分散式網路的節點的主方側102傳輸而言，HATA裝置221處理從TSU 115或其他應用區塊到達MAC層106的PTP信息。然後，MAC層106向TSU 115報告PTP信息。TSU 115等待以從HATA裝置221取得用於PTP信息的時戳。在此同時，HATA裝置221用包含在HATA裝置221內的SFD模式偵測器偵測 穿越實體層112的PTP信息的加擾起始框定界標(SFD)模式。就在外部傳輸媒體130上傳輸前，HATA裝置221從實體層112擷取PTP信息的加擾SFD位元模式的離開時間，以及產生擷取離開時間的時戳。然後，將HATA產生的時戳，其對應至擷取的離開時間，傳輸至TSU 115供處理該PTP信息，以及隨後在傳輸媒體130上傳輸。
第2圖，也圖示為了被從方側104接收，高準確度時戳輔助(HATA)裝置271持續搜尋來自傳輸媒體130的加擾起始框定界標(SFD)位元模式。MAC層156向時戳單元(TSU)165報告接收PTP信息。TSU 165等待以取得來自HATA裝置271的時戳。相對於存入FIFO記憶體區塊530、持續被接收的資料，即RX_HSS_DATA_IN，HATA裝置271宣告(assert)前向錯誤修正信號，即FEC_CONFIG_STS，以估計接收SFD模式對於實體層112的延滯。就在在實體層112的SerDes介面接收加擾SFD位元模式後，HATA裝置271擷取加擾SFD位元模式的到達時間，以及產生擷取到達時間的時戳。然後，HATA產生的時戳，其對應至擷取到達時間，傳輸到TSU 165以促進通訊裝置的主方側與從方側之間的時鐘同步。
第3圖更詳細地圖示包括高準確度時戳輔助(HATA)裝置221、乙太網路元件340、時戳單元(TSU)360、系統計時器380、前向錯誤修正(FEC)子層347等等的本發明具體實施例的示範傳輸(TX)路徑300。MAC層342的PTP偵測器343偵測TX路徑中的PTP信息的到達以及 發信號給連接至系統計時器380的TSU 360。擱置由TSU 360產生的時戳直到收到來自HATA裝置221的時戳補償。HATA裝置221包括PTP信息偵測器324，其偵測來自實體層的乙太網路元件342的實體編碼子層(PCS)的加擾器345的起始框定界標(SFD)模式，亦即32'h55_55_55_D5，以及PTP信息的乙太網路TYPE，16'h88_F7。然後，向HATA裝置221的SFD模式偵測器328報告該加擾SFD位元模式。SFD模式偵測器328搜尋來自乙太網路元件340的串列器/解串器(SerDes)介面349的資料流程的加擾SFD位元模式，亦即，就在外部傳輸媒體上傳輸前，擷取加擾SFD位元模式被SFD模式偵測器328偵測的時間，以及發信號給連接至系統計時器380的時戳單元360。然後，在乙太網路IP在實體層中處理後，偵測加擾SFD位元模式的擷取時間用來補償在傳輸(TX)路徑中的PTP信息的離開時間。
由於SFD位元模式的起始位元(start bit)可能出現在SerDes介面的任何位元位置，使用32位元比較區塊由SFD模式偵測器328找到SFD的起始位置。一旦SFD位元模式被偵測，向TSU 360宣告該SFD位元模式偵測。同步器可用來將此宣告轉變成由系統計時器380提供給TSU 360的系統時鐘域(system clock domain)，因為系統計時器380可能與SerDes時鐘域不同步。
第4圖的示範具體實施例圖示在高準確度時戳輔助(HATA)裝置221、乙太網路元件340、時戳單元(TSU)360及系統計時器380之間的傳輸(TX)路徑中的信號 流400。接收自編碼器344介面的編碼PTP資料，TX_HSS_DATA_IN 405，存入資料緩衝器且並行比較SCRAMBLED_SFD_PMA 410與IS_PTP_MESSAGE_PMA 415，以便宣告各自在乙太網路元件340的實體媒體附接(PMA)子層中的離開時間擷取(departure time capture)420與起始框定界標(SFD)偏差，亦即，sfd_offset 425。一旦SFD指示被宣告，同步器可用來將時戳擷取指示420轉變成系統時鐘域，SYS_TIMER_PS 430，在此SYS_TIMER_PS 430為根據IEEE 1588-1008的40位元寬度自由運行皮秒計時器。由sfd_offset 425造成相對於TX_HSS_DATA IN 405的時滯(time skew)可由連接至PMA_CLK_PERIOD 435的位元偏差補償提供。由同步該時戳擷取指示420造成的時滯可用接收來自SYS_TIMER_PS 430的輸入的皮秒(PS)擷取及補償來予以補償。最後，由穿越HATA裝置340造成的延滯可用由HATA裝置340經由CAPTURED_TS_PS 440及CAPTURED_TS_VALID 445信號傳輸至時戳單元360的最終補償及時戳報告補償。
第5圖更詳細地圖示本文的具體實施例的示範接收器(RX)路徑500，其包括高準確度時戳輔助(HATA)裝置271、乙太網路元件540、時戳單元(TSU)560及系統計時器580。HATA裝置271持續搜尋從外部傳輸媒體到達SerDes介面549的加擾SFD位元模式。為了儘快地偵測加擾SFD位元模式，被SerDes介面接收的資料封包寫到FIFO記憶體530。搜尋加擾SFD位元模式的FIFO輸入項(FIFO entry)可基於穿越實體層的乙太網路IP 540的估計延滯。由於PTP信息的加擾SFD位元模式的起始位元可能出現在SerDes介面的任何位元位置，因此使用32位元比較區塊藉由SFD模式偵測器528(它可與第3圖的SFD模式偵測器328相同)讀取每一個FIFO輸入項530來找出加擾SFD位元模式的起始位置。時間補償的達成藉由判定以下FIFO指標之間的差異：用於讀取FIFO記憶體530中的FIFO輸入項者，其包含該加擾SFD位元模式以及就在從外部傳輸媒體穿越SerDes介面549後對應至PTP信息的到達時間；以及用於將此FIFO輸入項寫到SFD模式偵測器528者，其對應至穿越SerDes介面549所需時間。
第6圖的示範具體實施例圖示在乙太網路組件540、高準確度時戳輔助(HATA)裝置271、時戳單元(TSU)560及系統計時器580之間的接收器(RX)路徑中的信號流600。為了儘快在給HATA裝置的接收器資料信號RX_HSS_DATA_IN 610中找到PTP信息的SFD模式，FIFO控制區塊620用來自用於前向錯誤修正(FEC)547的乙太網路協定的輸入信號，FEC_CONFIG_STS 630估計對於實體層的延滯。由於用於PTP信息的SFD模式的起始位元可能出現在SerDes介面549的任何位元位置，使用32位元比較器，亦即，SFD模式偵測器528，從FIFO記憶體640的每一個FIFO輸入項偵測SFD的起始位置。一旦偵測到SFD，FIFO補償單元650使用以下兩者之間的時間差異：包含SFD的FIFO輸入項至FIFO記憶體640的寫入660以 及包含SFD的FIFO輸入項對SFD模式偵測器528的讀取670，以在實體層的乙太網路協定中，計算SFD需要多少個由PMA_CLK_Period 675提供的時鐘週期以穿越SerDes介面549到前向錯誤修正的乙太網路協定區塊。由sfd_offset造成相對於RX_HSS_DATA IN 610的時滯可由連接至PMA_CLK_PERIOD 675的位元偏差補償提供。由同步時戳擷取指示680造成的時滯可用接收來自SYS_TIMER_PS 685的輸入的皮秒(PS)擷取及補償來予以補償。最後，由穿越HATA裝置271造成的延滯可用由HATA裝置271經由CAPTURED_TS_PS 690及CAPTURED_TS_VALID 695信號傳輸至時戳單元560的最終補償及時戳報告補償。
因此，如前文提及的附圖所示，示範時戳同步單元221、271除其他組件以外還包括處理器326、526，其內部電氣連接至各種元件，包括時鐘連線330、530，時戳單元連線332、532，時間協定解碼器324、524等等。注意在此圖中，有些接線不予圖示以免混淆。時鐘連線330、530連接至外部時鐘信號控制單元380，以及接收來自外部時鐘信號控制單元380的時鐘信號。時戳單元連線332、532連接至外部時戳單元360、560，以及時間協定解碼器324、524連接至傳輸媒體(例如，乙太網路媒體等等)130。
如圖示，時間協定解碼器324、524通過實體層112連接至傳輸媒體130。當時間協定信息正在傳輸 媒體130上傳輸時，時間協定解碼器324、524解碼該時間協定信息。實體層112包括編碼器544，加擾器/解擾器345、545，以及時間協定解碼器324、524解碼在加擾器/解擾器345、545的輸出中的該時間協定信息。
處理器326、526也藉由匹配該時間協定信息中的數個模式與數個已知起始框定界標模式來識別該時間協定信息的起始框定界標。實體層112包括串列器/解串器349、549，以及處理器326、526識別在串列器/解串器349、549的輸出中的該起始框定界標。
處理器326、526在識別該起始框定界標於藉由參考該時鐘信號識別該起始框定界標時擷取一時鐘時間。處理器326、526通過該時鐘時間針對已知時間延滯的調整來完成該時鐘時間的補償。此已知時間延滯為串列器/解串器349、549的位元偏差加上由穿越時戳同步單元221造成的延滯的和。處理器326、526通過時戳單元360、560連線輸出經補償的時鐘時間作為一時戳至時戳單元360、560。
時戳單元360、560連接至一媒體存取控制裝置。該媒體存取控制裝置提供該時間協定信息給該時戳單元360、560，以及在輸出該時戳作為自己的時戳前，時戳單元360、560等待直到處理器326、526輸出該時戳。
另外，本發明時戳同步系統使用在不同主方102及從方104位置的時戳同步單元221、271。具體言之，這些系統除其他元件以外包括：主方節點時戳同步單 元221，其電氣連接至：傳輸媒體130；產生一主方節點時鐘信號的主方節點時鐘信號控制單元118；一主方節點時戳單元115等等。從方節點時戳同步單元221中的每一者同樣電氣連接至：傳輸媒體130；產生一從方節點時鐘信號的一從方節點時鐘信號控制單元168；一從方節點時戳單元165等等。
主方節點時戳同步單元221藉由匹配該時間協定信息中的數個模式與數個已知起始框定界標模式來識別在傳輸媒體130上的一時間協定信息的一主方節點起始框定界標。從方節點時戳同步單元221藉由匹配該時間協定信息中的該模式與該已知起始框定界標模式來識別在傳輸媒體130上的該時間協定信息的一從方節點起始框定界標。
主方節點時戳同步單元221在識別該主方節點起始框定界標時，於藉由參考該主方節點時鐘信號識別該主方節點起始框定界標時擷取一主方節點時鐘時間。從方節點時戳同步單元271同樣在識別該從方節點起始框定界標時，於藉由參考該從方節點時鐘信號識別該從方節點起始框定界標時擷取一從方節點時鐘時間。
更特別的是，主方節點時戳同步單元221及從方節點時戳同步單元271通過實體層112連接至傳輸媒體130。實體層112包括加擾器/解擾器345、545，以及時間協定解碼器324、524解碼在加擾器/解擾器345、545的輸出中的該時間協定信息。實體層112更包括串列器/ 解串器349、549，以及時戳同步單元221、271識別在串列器/解串器349、549的輸出中的該起始框定界標。
主方節點時戳同步單元221通過該主方節點時鐘時間針對已知時間延滯的調整來完成該主方節點時鐘時間的補償，以及從方節點時戳同步單元271同樣通過該從方節點時鐘時間針對該已知時間延滯的調整來完成該從方節點時鐘時間的補償。此“已知時間延滯”為串列器/解串器349、549的位元偏差加上由穿越該同步單元221、271造成的延滯的和且可用經驗找到。
主方節點時戳同步單元221輸出該主方節點時鐘時間作為一主方節點時戳至主方節點時戳單元115。同樣，從方節點時戳同步單元271輸出該從方節點時鐘時間作為一從方節點時戳至從方節點時戳單元165。
主方節點時戳同步單元221連接至一主方節點媒體存取控制裝置106。從方節點時戳同步單元271也連接至從方節點媒體存取控制裝置156。主方節點媒體存取控制裝置106提供該時間協定信息給該主方節點時戳單元115。從方節點媒體存取控制裝置156提供該時間協定信息給該從方節點時戳單元165。在輸出該時戳作為自己的時戳前，主方節點時戳單元115等待直到主方節點時戳同步單元221輸出該時戳。在輸出該時戳作為自己的時戳前，從方節點時戳單元165同樣等待直到從方節點時戳同步單元271輸出該時戳。
第7A圖至第8圖圖示在傳輸路徑(第7A圖) 及接收路徑(第7B圖)中使用精密時間協定(PTP)資訊的起始框定界標(SFD)產生時戳的方法。
在圖示於第7A圖的傳輸路徑(TX)中，時戳單元(TSU)或其他應用區塊建立精密時間協定(PTP)資訊且送到乙太網路網際網路協定(IP)，如項目705所示。接下來，如項目710所示，媒體存取控制(MAC)裝置向該TSU報告該PTP資訊有需要的資訊。然後，該TSU等待以取得來自高準確度時戳輔助(HATA)裝置的時戳，如項目715所示。在項目720中，該HATA裝置偵測起始框定界標(SFD)模式，以及使用該SFD產生時戳。在項目725中，該TSU接收來自該HATA裝置的時戳且處理該時戳。
在圖示於第7B圖的接收路徑(RX)中，該HATA裝置偵測SFD模式，如項目730所示。如項目735所示，該MAC裝置向TSU報告PTP資訊有需要的資訊。在此時，該TSU等待以取得來自HATA裝置的時戳，如項目740所示。在項目745中，該HATA裝置偵測SFD模式，以及使用該SFD產生時戳。在項目750中，該TSU接收來自HATA裝置的時戳且處理該時戳。
由於HATA裝置271在SerDes介面549取得PTP資訊的加擾SFD位元模式的到達時間，可忽略產生時戳的大部份時間不確定性，包括MAC層542及乙太網路IP的時間不確定性，其由前向錯誤修正547、解擾器545及解碼協定組成。其餘時間不確定性來自時鐘域交叉的時戳指示，CAPTURED_TS_PS 440或690。此信號用來指示時 戳產生且可用系統時鐘域中的邏輯產生，因此為了使用系統時鐘取樣CAPTURED_TS_PS 440或690，可導入至多一個週期的SYS_CLK延遲。就此情形而言，該HATA裝置可減去二分之一個SYS_CLK週期以補償該取樣延遲。假設1GHz系統時鐘從SerDes時鐘域取樣時戳指示信號，則最大取樣延遲為一奈秒，在用二分之一個SYS_CLK週期補償後，取樣延遲為0.5奈秒。考慮到在TX及RX路徑兩者上的取樣延遲，往返取樣延遲可低到一奈秒。
示範具體實施例可為通訊裝置及/或用於同步網路中的時鐘的方法。因此，如第8圖的流程圖所示，本文的通用方法在項目800使用一時戳同步單元的一時間協定解碼器偵測一時間協定信息正在一傳輸媒體上傳輸。該時間協定解碼器通過一實體層連接至該傳輸媒體，以及該實體層包括一加擾器/解擾器。本文的方法在項目802偵測在該加擾器/解擾器的輸出中之該時間協定信息。再者，這些方法在項目804使用該時戳同步單元的一時鐘連線接收來自一外部時鐘信號控制單元的一時鐘信號。
如項目806所示，該方法可藉由匹配該時間協定信息中的數個模式與數個已知起始框定界標模式來識別該時間協定信息的一起始框定界標(例如，使用該時戳同步單元的一處理器)。該實體層包括一串列器/解串器，以及這些方法在項目806識別在該串列器/解串器的輸出上的該起始框定界標。另外，這些方法在項目808使用該處理器在識別起始框定界標時擷取一“時鐘時間”(例如，藉由 在識別該起始框定界標的處理期間參考該時鐘信號)。
如項目810所示，該方法使用該處理器通過該時鐘時間針對已知時間延滯的調整來執行該時鐘時間的補償。使用於項目810的已知時間延滯為該串列器/解串器的位元偏差加上由穿越該同步單元造成的延滯的和。這允許本文的方法在項目812從該時戳同步單元輸出經補償的時鐘時間至一時戳單元作為一時戳。此外，該時戳單元連接至一媒體存取控制裝置，以及該媒體存取控制裝置提供該時間協定信息給該時戳單元。用本文的方法，該時戳單元在項目814於輸出該時戳作為自己的時戳前，在項目812等待直到該時戳同步單元輸出該時戳。
用於實施上述系統、方法及電腦程式產品的代表性硬體環境(亦即，電腦系統)圖示於第9圖。此示意圖根據本文的具體實施例圖示資訊處理/電腦系統的硬體組態。該系統包含至少一處理器或中央處理單元(CPU)900。CPU 900經由系統匯流排902互連至各種裝置，例如隨機存取記憶體(RAM)904、唯讀記憶體(ROM)906、以及輸入/輸出(I/O)配接器908。I/O配接器908可連接至周邊裝置，例如磁碟機910及磁帶機912、或該系統可讀取的其他程式儲存裝置。該系統可讀取在程式儲存裝置上的本發明指令以及遵循該指令以執行本發明具體實施例的方法。該系統更包括使用者介面配接器918，其使鍵盤914、滑鼠916、揚聲器920、麥克風922及/或其他使用者介面裝置，例如觸控螢幕裝置(未圖示)連接至匯流排902以收 集使用者輸入。另外，例如，通訊配接器924使匯流排902連接至資料處理網路926，以及顯示器配接器928使匯流排902連接至可體現為輸出裝置的顯示裝置930，例如監視器、印表機或傳送器。
附圖中的流程圖及方塊圖圖示根據各種具體實施例的裝置及方法的可能實作的架構、機能及操作。在這點上，流程圖或方塊圖的各個區塊可為指令的模組、線段或部份，其包括一或更多可執行指令用於實施特定邏輯功能(或數個)。在一些替代實施中，備註於區塊的功能可不按備註於附圖的順序。例如，圖中依次顯示的兩個區域事實上可實質同時地執行，或取決於涉及的機能，該區域有時可以相反的循序執行。也應注意，方塊圖及/或流程圖的各個區塊，以及方塊圖及/或流程圖的區塊組合可用基於硬體的專用系統實施，其執行特定功能或動作或貫徹特定目的硬體與電腦指令的組合。
用於本文的術語是只為了要描述特定實施例而非旨在限制上述事項。如本文所使用的，英文單數形式“a”、“an”和“the”旨在也包括複數形式，除非上下文中另有明確指示。
除了圖示該具體實施例在不同階段的方法及機能以外，各圖也全部或部份地圖示用一或更多裝置及結構實施的方法的邏輯。此類裝置及結構經組配成(亦即，包括經連接成使得能夠完成處理的一或更多元件，例如電阻器、電容器、電晶體及其類似者)可實施將一或更多非事 務型記憶體(non-transactional store)及一或更多特殊執行緒事務型記憶體(thread-specific transactional store)在存儲快取的存儲緩衝區中合併成一或更多快取線模版的方法。換言之，可建立經組配成可實施在此參考附圖及對應說明所描述的方法及處理的一或更多電腦硬體裝置。
已提出各種具體實施例的描述是為了圖解說明而非旨在窮盡或限定於所揭示的具體實施例。本技藝一般技術人員明白有許多修改及變體而不脫離所述具體實施例的精神及範疇。使用於本文的術語經選擇及描述成可最佳地解釋具體實施例的原理及其實際應用或優於在市場上可找到之技術的技術改良，或使得本技藝的其他一般技術人員能夠瞭解揭示於本文的具體實施例。
本文的具體實施例可使用各種電子應用，包括但不限於：先進感測器、記憶體/資料儲存所、半導體、微處理器及其他應用。所得裝置及結構，例如積體電路(IC)晶片，可由製造者以原始晶圓形式(raw wafer form)(也就是具有多個未封裝晶片的單一晶圓)、作為裸晶粒(bare die)或已封裝的形式來銷售。在後一情形下，晶片裝在單晶片封裝體中(例如，塑膠載體(plastic carrier)，具有固定至主機板或其他更高層載體的引腳(lead))，或多晶片封裝體中(例如，具有表面互連件(surface interconnection)或內嵌互連件(buried interconnection)任一或兩者兼具的陶瓷載體)。然後，在任一情形下，晶片與其他晶片、離散電路元件及/或其他信號處理裝置整合成為(a)中間產品(例如，主機 板)，或(b)最終產品中的任一者的一部分。該最終產品可為包括積體電路晶片的任何產品，從玩具及其他低端應用到有顯示器、鍵盤或其他輸入裝置及中央處理器的先進電腦產品不等。
所有構件或步驟的對應結構、材料、動作以及等效物加上申請專利範圍中的功能元件旨在包括用於與其他主張元件結合一起按具體主張方式完成功能的任何結構、材料或動作。提出該具體實施例的描述是為了圖解說明而非旨在窮盡或以所揭示的形式限制該具體實施例。本技藝一般技術人員明白有許多修改及變體而不脫離本文的具體實施例的精神及範疇。該具體實施例經選擇及描述成可最佳地解釋其原理及其實際應用且使得本領域的其他一般技術人員能夠瞭解有不同修改的不同具體實施例適合使用於想到的特定用途。
儘管以上已詳述數目有限的具體實施例，然而應可輕易明白，本文的具體實施例不受限於揭示內容。反而，可修改本文的元件以併入在此之前未加以描述但是與本文的精神及範疇相稱的任意多個變體、變更、替代或等效配置。另外，儘管已描述各種具體實施例，然而應瞭解所述具體實施例中只有一些可包括本文的方面。因此，申請專利範圍不應視為受限於以上說明。以單數指稱一元件並非意指“一個且只有一個”，除非另外特別說明，而是“一或更多”。本技藝一般技術人員習知或隨後可知描述於本揭示內容的不同具體實施例的元件的所有結 構及功能等效物在此明確併入本文作為參考資料且希望被本揭示內容所涵蓋。因此，應瞭解可改變所揭示的特定具體實施例，這些是在如隨附申請專利範圍所述的範疇內。

Claims (20)

  1. 一種同步方法，包含：用一同步單元的一時間協定解碼器偵測正在一傳輸媒體上傳輸的一時間協定信息；用該同步單元的一時鐘連線接收來自一外部時鐘信號控制單元的一時鐘信號；用該同步單元的一處理器藉由匹配該時間協定信息中的數個模式與數個已知起始框定界標模式來識別該時間協定信息的一起始框定界標；用該處理器在該起始框定界標的該識別期間於藉由參考該時鐘信號識別該起始框定界標時擷取一時鐘時間；以及從該同步單元輸出該時鐘時間作為一時戳至一時戳單元。
  2. 如申請專利範圍第1項所述的同步方法，該時間協定解碼器通過一實體層連接至該傳輸媒體，該實體層包括一串列器/解串器，以及該識別步驟識別在該串列器/解串器的輸出上的該起始框定界標。
  3. 如申請專利範圍第1項所述的同步方法，該時間協定解碼器通過一實體層連接至該傳輸媒體，該實體層包括一加擾器/解擾器，以及該偵測步驟偵測在該加擾器/解擾器的輸出中的該時間協定信息。
  4. 如申請專利範圍第1項所述的同步方法，更包含：使用該處理器，通過該時鐘時間針對已知時間延滯的調 整來完成該時鐘時間的補償。
  5. 如申請專利範圍第4項所述的同步方法，該時間協定解碼器通過一實體層連接至該傳輸媒體，該實體層包括一串列器/解串器，以及該已知時間延滯包含該串列器/解串器的位元偏差加上由穿越該同步單元造成的延滯。
  6. 如申請專利範圍第1項所述的同步方法，該時戳單元連接至一媒體存取控制裝置，該媒體存取控制裝置提供該時間協定信息給該時戳單元，以及在輸出該時戳前，該時戳單元等待直到該處理器輸出該時戳。
  7. 一種同步單元，包含：連接至一外部時鐘信號控制單元的一時鐘連線，該時鐘連線接收來自該外部時鐘信號控制單元的一時鐘信號；連接至一外部時戳單元的一時戳單元連線；連接至傳輸媒體的一時間協定解碼器，該時間協定解碼器解碼正在該傳輸媒體上傳輸的一時間協定信息；以及電氣連接至該時鐘連線、該時戳單元連線及該時間協定解碼器的一處理器，該處理器藉由匹配該時間協定信息中的數個模式與數個已知起始框定界標模式來識別該時間協定信息的一起始框定界標，該處理器在識別該起始框定界標時，於藉由參考 該時鐘信號識別該起始框定界標時擷取一時鐘時間，以及該處理器通過該時戳單元連線輸出該時鐘時間作為一時戳至該時戳單元。
  8. 如申請專利範圍第7項所述的同步單元，該時間協定解碼器通過一實體層連接至該傳輸媒體，該實體層包括一串列器/解串器，以及該處理器識別在該串列器/解串器的輸出中的該起始框定界標。
  9. 如申請專利範圍第7項所述的同步單元，該時間協定解碼器通過一實體層連接至該傳輸媒體，該實體層包括一加擾器/解擾器，以及該時間協定解碼器解碼在該加擾器/解擾器的輸出中的該時間協定信息。
  10. 如申請專利範圍第7項所述的同步單元，該處理器通過該時鐘時間針對已知時間延滯的調整來完成該時鐘時間的補償。
  11. 如申請專利範圍第10項所述的同步單元，該時間協定解碼器通過一實體層連接至該傳輸媒體，該實體層包括一串列器/解串器，以及該已知時間延滯包含該串列器/解串器的位元偏差加上由穿越該同步單元造成的延滯。
  12. 如申請專利範圍第7項所述的同步單元，該時戳單元連接至一媒體存取控制裝置，該媒體存取控制裝置提供該時間協定信息給該時戳單元，以及在輸出該時戳前，該時戳單元等待直到該處理器輸出該時戳。
  13. 如申請專利範圍第7項所述的同步單元，該傳輸媒體包含一乙太網路媒體。
  14. 一種同步系統，包含：一主方節點同步單元，其電氣連接至：傳輸媒體；產生一主方節點時鐘信號的一主方節點時鐘信號控制單元；以及一主方節點時戳單元；以及一從方節點同步單元，其電氣連接至：該傳輸媒體；產生一從方節點時鐘信號的一從方節點時鐘信號控制單元；以及一從方節點時戳單元，該主方節點同步單元藉由匹配該時間協定信息中的數個模式與數個已知起始框定界標模式來識別在該傳輸媒體上的一時間協定信息的一主方節點起始框定界標，該從方節點同步單元藉由匹配該時間協定信息中的該模式與該已知起始框定界標模式來識別在該傳輸媒體上的該時間協定信息的一從方節點起始框定界標，該主方節點同步單元在識別該主方節點起始框定界標時，於藉由參考該主方節點時鐘信號識別該主方節點起始框定界標時擷取一主方節點時鐘時間，該從方節點同步單元在識別該從方節點起始框定界標時，於藉由參考該從方節點時鐘信號識別該從方節點起始框定界標時擷取一從方節點時鐘時間，該主方節點同步單元輸出該主方節點時鐘時間作 為一主方節點時戳至該主方節點時戳單元，以及該從方節點同步單元輸出該從方節點時鐘時間作為一從方節點時戳至該從方節點時戳單元。
  15. 如申請專利範圍第14項所述的同步系統，該主方節點同步單元及該從方節點同步單元通過一實體層連接至該傳輸媒體，該實體層包括一串列器/解串器，以及該主方節點同步單元識別在該串列器/解串器的輸出中的該主方節點起始框定界標，以及該實體層包括一串列器/解串器，以及該從方節點同步單元識別在該串列器/解串器的輸出中的該從方節點起始框定界標。
  16. 如申請專利範圍第14項所述的同步系統，該主方節點同步單元及該從方節點同步單元通過一實體層連接至該傳輸媒體，該實體層包括一加擾器/解擾器，以及該主方節點時間協定解碼器解碼在該加擾器/解擾器的輸出中的該時間協定信息，以及該實體層包括一加擾器/解擾器，以及該從方節點時間協定解碼器解碼在該加擾器/解擾器的輸出中的該時間協定信息。
  17. 如申請專利範圍第14項所述的同步系統，該主方節點同步單元通過該主方節點時鐘時間針對已知時間延滯的調整來完成該主方節點時鐘時間的補償，以及該從方節點同步單元通過該從方節點時鐘時間針對該已知時間延滯的調整來完成該從方節點時鐘時間 的補償。
  18. 如申請專利範圍第17項所述的同步系統，該主方節點同步單元及該從方節點同步單元通過一實體層連接至該傳輸媒體，該實體層包括一串列器/解串器，以及該已知時間延滯包含該串列器/解串器的位元偏差加上由穿越該同步系統造成的延滯。
  19. 如申請專利範圍第14項所述的同步系統，該主方節點時戳單元連接至一主方節點媒體存取控制裝置，該從方節點時戳單元連接至一從方節點媒體存取控制裝置，該主方節點媒體存取控制裝置提供該時間協定信息給該主方節點時戳單元，該從方節點媒體存取控制裝置提供該時間協定信息給該從方節點時戳單元，在輸出該時戳前，該主方節點時戳單元等待直到該主方節點同步單元輸出該時戳，以及在輸出該時戳前，該從方節點時戳單元等待直到該從方節點同步單元輸出該時戳。
  20. 如申請專利範圍第14項所述的同步系統，該傳輸媒體包含一乙太網路媒體。
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