TW201820431A - 半導體裝置及製造方法 - Google Patents

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Abstract

本發明之一些實施例包含一種具有一堆疊結構之半導體裝置，其包含包括多晶矽之一源極、該源極上之氧化物之一蝕刻終止、該蝕刻終止上之一選擇性閘極源極、該選擇性閘極源極上方之一電荷儲存結構，及該電荷儲存結構上方之一選擇性閘極汲極。該半導體裝置可進一步包含垂直地延伸至該堆疊結構中至鄰近該源極之一階層之一開口。包括多晶矽之一通道可經形成於該開口之一側表面及一底表面上。該通道可接觸在該開口之一下部分處之該源極，且可藉由一穿隧氧化物而自該電荷儲存結構橫向地分離。鄰近該選擇性閘極源極之該通道之一寬度大於鄰近該選擇性閘極汲極之該通道之一寬度。

Description

半導體裝置及製造方法
隨著半導體產業之發展，已廣泛地探索三維(3D)半導體裝置。然而，包含堆疊分層(例如，多個層)及延伸至堆疊分層中之垂直通道之3D半導體裝置之結構，以及製造此3D半導體裝置之技術可呈現出一些實施方案挑戰。
在以下實施例之詳細描述中，參考形成實施例之一部分之附圖，且其中藉由圖解說明特定闡釋性實施例(其中可實踐本發明之一些實施例)之方式展示。 近來，3D半導體裝置(例如，3D NAND記憶體裝置)歸因於嚴重縮放挑戰而已經開始使用。然而，包含堆疊分層之3D半導體裝置及延伸至堆疊分層中之通道施加結構及製造挑戰。例如，在3D半導體裝置中，介面可存在於延伸至堆疊分層中之通道內。 在此文獻中使用之術語「水平」被定義為平行於一基板之習知平面或表面之一平面(諸如一晶圓或晶粒下面之平面)，無關於基板在任何時間點之實際定向。術語「垂直」指代垂直於如上文所定義之水平之一方向。無關於該基板之定向，相對於該基板之頂部或暴露表面上之該習知平面或表面而定義諸如「在...上」、「在...上方」及「在...下方」之介詞；而「在...上」旨在表明一種結構相對於其位於「在...上」之另一種結構之一直接接觸(在沒有明確相反指示之情況下)；術語「在...上方」及「在...下方」明確地旨在識別結構(或層、特徵等)之一相對位置，其明確地包含但不限於經識別之結構之間之直接接觸，除非明確識別。類似地，術語「在...上方」及「在...下方」不限於水平定向，由於若在某個時間點係在論述下之結構之一最外部分，則一結構可為「在...上方」之一參考結構，即使此結構相對於參考結構而垂直地延伸，而不是在一水平定向上延伸。 術語「晶圓」及「基板」在本文中通常用於指代積體電路形成於其上之任何結構，且亦指代在積體電路製造之各種階段期間之此等結構。因此，以下詳細描述並不被認為係限制性的，且僅藉由隨附申請專利範圍連同此等申請專利範圍所授權之等效物之完全範疇界定各種實施例之範疇。 一NAND陣列架構可為經配置之一記憶體陣列(例如，記憶體單元)，使得記憶體陣列以邏輯行耦合至存取線(習知地指代字線)。一些記憶體陣列串聯地一起耦合於源極線與資料線(習知地指代位元線)之間。 在本文中所描述之一些實施例中，氧化物(例如，氧化鋁)之一蝕刻終止可經施加於一3D半導體裝置中之一多晶矽源極上。 在本文中所描述之其他實施例中，可在一3D半導體裝置中之一矽化鎢(下文稱為「WSiX」)源極上施加包含氮化物之一第一蝕刻終止及氧化物(例如，氧化鋁)之一第二蝕刻終止之一蝕刻終止結構。 因此，可在具有減少之通道內之介面、沖模及回填之3D半導體裝置中實現單體通道，使得可獲得相對獨立閘極控制。 在本文中所描述之一些實施例中，可將不同摻雜組態施加至一選擇性閘極源極(SGS)、一控制閘極(CG)及一選擇性閘極汲極(SGD)，在此實例中，其等之各者可由多晶矽形成或至少包含多晶矽；結果使得此等分層(例如，包含多晶矽)可在暴露至一蝕刻溶液時具有不同蝕刻速率。例如，在形成一3D半導體裝置中之一單體柱之一過程中，SGS及CG可形成凹部，而SGD可保持較少凹入或甚至不凹入。因此，此等摻雜組態可藉由使用一蝕刻溶液(例如，氫氧化四甲基銨(TMAH))而實現選擇性性地蝕刻於3D半導體裝置中之相異分層(例如，SGS、CG及SGD)中。 圖1A至圖1N係繪示製造一3D半導體裝置之一實例方法之橫截面圖，其中各圖式繪示根據本發明之一實施例形成裝置之一代表性階段。 最初參考圖1A，形成一堆疊結構100。在一些實施例中，堆疊結構100可包含一多晶矽源極101、源極101上之氧化物之一蝕刻終止102、蝕刻終止102上之一多晶矽SGS 103、SGS 103上之一第一隔離氧化物104、第一隔離氧化物104上之一CG 105 (例如，包含多晶矽)、CG 105上之一第二隔離氧化物106及第二隔離氧化物106上之一聚SGD 107。 在一些實施例中，堆疊100可進一步包含SGD 107上之一種氮化物罩蓋108。在一些實施例中，堆疊100可進一步包含氮化物罩蓋108上之(例如，碳之)一硬遮罩109。 參考圖1B，藉由蝕刻而形成一開口110以垂直地延伸至堆疊100中以暴露源極101。 參考圖1C，藉由使用一蝕刻溶液(例如，TMAH)而橫向地蝕刻開口110。因此，一第一橫向凹部112經形成為SGS 103，且一第二橫向凹部114經形成為CG 105。在一些實施例中，第一凹部112經形成為SGS 103及蝕刻終止102兩者。如將參考圖3更詳細地解釋，SGS 103、CG 105及SGD 107之摻雜組態係不同的，且因此可導致具有相對於原始開口110之尺寸之不同橫向凹入深度而選擇性性蝕刻成不同層(例如，SGS 103、CG 105及SGD 107)。在一些實施例中，至SGS 103中之第一凹部112之一第一橫向深度小於至CG 105中之第二凹部114之一第二橫向深度，而SGD 107保持最小凹入，或甚至保持不凹入。顯而易見的是，一旦執行橫向蝕刻，此等凹部之橫向深度改變蝕刻分層處之開口之寬度。因此，開口110鄰近SGS 103之寬度大於開口110鄰近SGD 107之寬度。 參考圖1D，一介電質116經沈積於開口110之一底表面及一側表面上(以及第一凹部112及第二凹部114之表面上)，且可視為一多晶矽間介電質(IPD)結構116。IPD 116可經形成為「ONO」結構，其包含一第一氧化物116A、一種氮化物116B及一第二氧化物116C，其中氮化物116B在第一氧化物116A與第二氧化物116C之間。 參考圖1E，在第二凹部114中形成一電荷儲存結構。在所描繪實例中，電荷儲存結構包含一浮動閘極(FG) 120，其包含形成於第二凹部114中之多晶矽。在一些實施例中，在圖式中未展示，開口110 (以及第一凹部112及第二凹部114)首先填充有多晶矽。接著，自開口110及第一凹部112移除多晶矽，而多晶矽保持於第二凹部114中。CG 105之剩餘部分可用作一控制閘極。因此，FG 120經形成於第二凹部114內，且藉由IPD 116而自CG 105水平地分離。 參考圖1F，一閘極氧化物122經形成於面向開口110之FG 120之一側表面上以用作一穿隧氧化物。 在一些實施例中，自開口110之側表面及底表面移除IPD 116之一些部分。在一些實施例中，自開口110之側面移除IPD 116之一大部分(例如，氮化物116B及第二氧化物116C)，而自開口110之底表面移除IPD 116之一小部分(例如，第二氧化物116C)。因此，IPD 116之第一氧化物116A可保持於開口110之側表面上，且IPD 116之第一氧化物116A及氮化物116B可保持於開口110之底表面上。 參考圖1G，多晶矽之一內襯130A經形成於開口110之底表面及側表面上。在一些實施例中，多晶矽之內襯130A可經沈積於開口110之底表面及側表面上。 參考圖1H，藉由一向下蝕刻而移除(例如，沖壓掉)開口110之底表面上之多晶矽及IPD 116之內襯130A以暴露源極101，而開口110之側表面上之多晶矽之內襯130A保留。在向下蝕刻程序期間，開口110之底表面上之IPD 116可用作對源極101之一保護(例如，一蝕刻終止)。 參考圖1I，藉由一向下沈積而在源極101之頂表面上形成多晶矽之一沈積130B。因此，多晶矽之沈積130B與沈積於開口110之側表面上之多晶矽之內襯130A接觸。因此，形成一積體通道130 (包含內襯130A及沈積130B兩者)以與源極101、SGS 103、FG 120及SGD 107一起工作。 在一些實施例中，通道130在開口110之一下部分處接觸源極101，且藉由氧化物而自SGS 103、FG 120及SGD 107橫向地分離。 參開圖1J，在一些實施例中，開口110填充有一氧化物填料140。 參考圖1K，在一些實施例中，自開口110之一上部分移除氧化物填料140，以形成自開口110之一頂部延伸至鄰近SGD 107之一階層之一淺凹部110A。參考圖1L，一多晶矽填料150可經填充至淺凹部110A中(形成於開口110之上部分中)以形成多晶矽之一插塞150。 參考圖1M，在其他實施例中，自開口110之一上部分移除氧化物填料140，以形成自開口110之頂部延伸至鄰近FG 120之一階層之一深凹部110B。參考圖1N，一多晶矽填料150可經填充至深凹部110B(形成於開口110之上部分中)中以形成多晶矽之一插塞150。 因此，一半導體裝置100 (如上文所繪示)可具有通道內沒有介面之一積體通道130。製造此一半導體裝置之此程序可提供對閘極之相對獨立控制。 圖2A至圖2H係繪示製造一3D半導體裝置之一實例方法之橫截面圖，其中各圖式繪示根據本發明之另一實施例形成裝置之一代表性階段。 最初參考圖2A，形成一堆疊結構200。在一些實施例中，堆疊結構200可包含一WSiX源極201、源極201上之氮化物之一第一蝕刻終止202A、第一蝕刻終止202A上之氧化物之一第二蝕刻終止202B、第二蝕刻終止202B上之多晶矽之一SGS 203，SGS 203上之一第一隔離氧化物204、第一隔離氧化物204上之多晶矽之一CG 205、CG 205上之一第二隔離氧化物206及第二隔離氧化物206上之一多晶矽SGD 207。 在一些實施例中，堆疊200可進一步包含SGD 207上之一種氮化物罩蓋208。在一些實施例中，堆疊100可進一步包含氮化物之罩蓋208上之(例如，碳之)一硬遮罩209。 參考圖2B，一開口210經形成以藉由蝕刻而垂直地延伸至堆疊200中至鄰近第一蝕刻終止202A之一階層以暴露第一蝕刻終止202A。 參考圖2C，藉由使用一蝕刻溶液(例如，TMAH)而橫向地蝕刻開口210，使得一第一凹部212經形成於SGS 203中且一第二凹部214經形成於CG 205中。在一些實施例中，至SGS 203中之第一凹部212之一第一橫向深度小於至CG 205中之第二凹部214之一第二橫向深度，而SGD 207保持最少凹入，或甚至不凹入。因此，開口210鄰近SGS 203之寬度大於開口210鄰近SGD 207之寬度。 參考圖2D，一多晶矽間介電質(IPD) 216經沈積於開口210之一底表面及一側表面上(以及第一凹部212及第二凹部214之表面上)。IPD 216可包含一第一氧化物216A、一種氮化物216B及一第二氧化物216C。氮化物216B係在第一氧化物216A與第二氧化物216C之間。 參考圖2E，一多晶矽FG 220經形成於第二凹部214中。在一些實施例中，在圖式中未展示，開口210 (以及第一凹部212及第二凹部214)首先填充有一多晶矽材料。接著，藉由蝕刻而自開口210及第一凹部212移除多晶矽材料，而多晶矽材料保持於第二凹部214中。第一蝕刻終止202A可用作一蝕刻終止以在蝕刻程序期間保護WSiX源極201。CG 205之剩餘部分可用作一控制閘極。因此，FG 220經形成於第二凹部214內，且藉由IPD 216而自CG 205水平地分離。 參考圖2F，一閘極氧化物222經形成於面向開口210之FG 220之一側表面上。閘極氧化物222可用作一穿隧氧化物。 參考圖2G，多晶矽之一內襯230經沈積於開口210之底表面及側表面上以用作一積體通道。 參考圖2H，在一些實施例中，開口210填充有一氧化物填料240。 類似於如圖1L及1N中展示之半導體裝置100之實施例，多晶矽之一插塞可經形成於開口210之一上部分中。在一些實施例中，多晶矽之一插塞可自開口210之頂表面延伸至鄰近SGD 207之一淺層。在其他實施例中，多晶矽之插塞可自開口210之頂表面延伸至鄰近FG 220之一深層。 因此，一半導體裝置200 (如上文所繪示)可具有通道內沒有介面之一積體通道230。 圖3係繪示根據本申請案之一實施例製造一3D半導體裝置之一方法之一流程圖。 在一些實施例中，一半導體裝置在一製造程序期間，除了別的之外，可在多晶矽之一SGS、一CG及一SGD之一堆疊內採用不同材料組態(諸如摻雜差異)，以藉由使用一蝕刻溶液(例如，TMAH)而獲得不同分層蝕刻速率。因此，一單體柱可經產生於一半導體裝置中，其中多晶矽之SGS及CG各別地形成凹部，而防止多晶矽之SGD被蝕刻，且因此較少凹入，或甚至不凹入。 參考圖3，在步驟302處，摻雜多晶矽之包含一SGS(例如，103)、一CG(例如，105)及一SGD(例如，107)之一堆疊(例如，100)，其中SGS摻雜有一第一摻雜組態，CG摻雜有一第二摻雜組態，且SGD摻雜有一第三摻雜組態。 在步驟304處，藉由蝕刻而形成一開口(例如，110)以垂直地延伸至堆疊中。 在步驟306處，將開口橫向地蝕刻以形成至SGS中之一第一凹部(例如，112)，至CG中之一第二凹部(例如，114)及至SGD中之一第三凹部(未展示)。在一些實施例中，TMAH可用於橫向地蝕刻開口以形成至SGS、CG及SGD中之凹部。 因此，在橫向蝕刻程序之後，相對於開口(110)之原始尺寸而蝕刻至SGS中之第一凹部之一第一深度小於蝕刻至CG中之第二凹部之一第二深度，而蝕刻至SGD中之第三凹部之一第三深度遠小於蝕刻至SGS中之第一凹部之第一深度。在一些實施例中，在橫向蝕刻程序之後，SGD可保持不凹入。 在一些實施例中，在步驟302處，多晶矽之SGS(例如，103)在SGS之一沈積期間以約1x2E20 cm−3 之摻雜濃度摻雜有硼，多晶矽之CG(例如，105)在CG之一電漿增強化學氣相沈積(PECVD)期間以約1E21 cm−3 之一摻雜濃度摻雜有磷，且多晶矽之SGD(例如，107)在一擴散熔爐中以約1E21 cm−3 之一摻雜濃度摻雜有硼。 在一些實施例中，在步驟302處，多晶矽之SGS在SGS之一沈積期間以約1x2E20 cm−3 之一摻雜濃度摻雜有硼，多晶矽之CG在CG之一PECVD期間以約1E21 cm−3 之一摻雜濃度摻雜有磷，且多晶矽之SGD在一擴散熔爐中以約2E20 cm−3 之一摻雜濃度在摻雜有硼。 在一些實施例中，在步驟302處，多晶矽之SGS在SGS之一沈積期間以約1x2E20 cm−3 之一摻雜濃度摻雜有硼，多晶矽之CG在CG之一PECVD期間以約1E21 cm−3 之一摻雜濃度摻雜有磷，且多晶矽之SGD以約1E16 cm−3 之一摻雜濃度摻雜有碳。 在一些實施例中，在步驟302處，多晶矽之SGS在SGS之一沈積期間以約1x2E20 cm−3 之一摻雜濃度摻雜有硼，多晶矽之CG在CG之一電漿增強化學氣相沈積(PECVD)期間以約1E21 cm−3 之一摻雜濃度摻雜有磷，且多晶矽之SGD在SGD之一PECVD期間以約2E20 cm−3 之一摻雜濃度摻雜有硼。 在一些實施例中，在步驟302處，多晶矽之SGS在SGS之一沈積期間以約1x2E20 cm−3 之一摻雜濃度摻雜有硼，多晶矽之CG在CG之一PECVD期間以約1E21 cm−3 之一摻雜濃度摻雜有磷，且多晶矽之SGD摻雜有約1%至約10%之N2 。 在一些實施例中，在步驟302處，多晶矽之SGS在SGS之一沈積期間以約1x2E20 cm−3 之一摻雜濃度摻雜有硼，多晶矽之CG在CG之一PECVD期間以約1E21 cm−3 之一摻雜濃度摻雜有磷，且多晶矽之SGD在一擴散熔爐中以約2E20 cm−3 之一摻雜濃度摻雜有硼。 在一些實施例中，在步驟302處，多晶矽之SGS在SGS之一沈積期間以約1x2E20 cm−3 之一摻雜濃度摻雜有硼，多晶矽之CG在CG之一PECVD期間以約1E21 cm−3 之一摻雜濃度摻雜有磷，且多晶矽之SGD摻雜有NH3 。 在一些實施例中，在步驟302處，多晶矽之SGS在SGS之一沈積期間以約1x2E20 cm−3 之一摻雜濃度摻雜有硼，多晶矽之CG在CG之一電漿增強化學氣相沈積(PECVD)期間以約1E21 cm−3 之一摻雜濃度摻雜有磷，且多晶矽之SGD使用一離子束植入以約2E20 cm−3 之一摻雜濃度摻雜有鍺。 圖4A至圖4H係繪示製造一3D半導體裝置之一實例方法之橫截面圖，其中各圖式繪示根據本發明之另一實施例形成裝置之一代表性階段。 首先參考圖4A，形成一堆疊結構400。在一些實施例中，堆疊結構400可包含多晶矽之一源極401、源極401上之氧化物之一蝕刻終止402、蝕刻終止402上之多晶矽之一SGS 403、包含至少一個FG 420之分層堆疊406及分層堆疊406上之多晶矽407之一分層。在一些實施例中，一開口450可垂直地延伸至堆疊400中以暴露源極401。在一些實施例中，開口450可包含多晶矽之一內襯430。在一些實施例中，開口450可填充有多晶矽。 參考圖4B，在一些實施例中，堆疊400可進一步包含多晶矽407之分層上之氮化物之一罩蓋408。 參考圖4C，在一些實施例中，可藉由向下蝕刻氮化物之罩蓋408而形成間隔件408A以暴露多晶矽407之分層。 參考圖4D，在一些實施例中，一保護層460可經形成於開口450、間隔件408A及多晶矽407之分層之表面上方。在一些實施例中，保護層460可包含多層抗蝕(MLR)材料。 參考圖4E，在一些實施例中，開口450及間隔件408A之頂表面可藉由MLR之保護層460之保護而平坦化。 參考圖4F，在一些實施例中，一遮罩470可經形成於開口450及間隔件408A之平坦化頂表面上。 參考圖4G，在一些實施例中，通過開口450及間隔件408A之平坦化頂表面上之遮罩470，可藉由向下蝕刻而選擇性性地蝕刻MLR之整個保護層460及多晶矽407之分層之部分。 參考圖4H，在一些實施例中，氧化物之一填料480可經填充以覆蓋分層堆疊406、間隔件408A、多晶矽407之分層及開口450。 雖然在本文中描述諸多實施例，但此等並不意欲具窮舉性。雖然本文中已繪示及描述特定實施例，但一般技術者應瞭解，經計算以實現相同用途之任何配置可替代所展示之特定實施例。本發明意指涵蓋本發明之任何調適或變動。應瞭解，以上描述意欲具闡釋性且非限制性。熟習此項技術者將在研習以上描述之後明白上述實施例及其他實施例之組合。 提供[發明摘要]以遵守需要允許讀者快速確定技術發明之性質之一摘要之37 C.F.R. §1.72(b)。主張理解其將不用於解釋或限制申請專利範圍。另外，在以上[實施方式]中，可見出於使本發明簡單化之目的，在一單一實施例中將各種特徵分組在一起。本發明之此方法不被解釋為限制申請專利範圍。因此，以下申請專利範圍藉此併入[實施方式]中，其中各請求項獨立地作為一個別實施例。
100‧‧‧堆疊結構/半導體裝置
101‧‧‧多晶矽源極
102‧‧‧蝕刻終止
103‧‧‧SGS(選擇性閘極源極)
104‧‧‧第一隔離氧化物
105‧‧‧CG(控制閘極)
106‧‧‧第二隔離氧化物
107‧‧‧聚SGD(選擇性閘極汲極)
108‧‧‧氮化物罩蓋
109‧‧‧硬遮罩
110‧‧‧開口
110A‧‧‧淺凹部
110B‧‧‧深凹部
112‧‧‧第一橫向凹部
114‧‧‧第二橫向凹部
116‧‧‧多晶矽間介電質(IPD)結構/ONO結構IPD
116A‧‧‧第一氧化物
116B‧‧‧氮化物
116C‧‧‧第二氧化物
120‧‧‧浮動閘極(FG)
122‧‧‧閘極氧化物
130A‧‧‧內襯
130B‧‧‧沈積
140‧‧‧氧化物填料
150‧‧‧多晶矽填料/插塞
200‧‧‧堆疊結構/半導體裝置
201‧‧‧WSiX(矽化鎢)之源極
202A‧‧‧第一蝕刻終止
202B‧‧‧第二蝕刻終止
203‧‧‧SGS(選擇性閘極源極)
204‧‧‧第一隔離氧化物
205‧‧‧CG(控制閘極)
206‧‧‧第二隔離氧化物
207‧‧‧SGD(選擇性閘極汲極)
208‧‧‧氮化物罩蓋
209‧‧‧硬遮罩
210‧‧‧開口
212‧‧‧第一凹部
214‧‧‧第二凹部
216‧‧‧多晶矽間介電質(IPD)
216A‧‧‧第一氧化物
216B‧‧‧氮化物
216C‧‧‧第二氧化物
220‧‧‧FG(浮動閘極)
222‧‧‧閘極氧化物
230‧‧‧內襯/積體通道
240‧‧‧氧化物填料
400‧‧‧堆疊
401‧‧‧多晶矽之一源極
402‧‧‧蝕刻終止
403‧‧‧SGS(選擇性閘極源極)
406‧‧‧分層堆疊
407‧‧‧多晶矽
408‧‧‧氮化物之一罩蓋
408A‧‧‧間隔件
420‧‧‧FG(浮動閘極)
430‧‧‧內襯
450‧‧‧開口
460‧‧‧保護層
470‧‧‧遮罩
480‧‧‧氧化物之一填料
SGD‧‧‧選擇性閘極汲極
CG‧‧‧控制閘極
SGS‧‧‧選擇性閘極源極
FG‧‧‧浮動閘極
圖1A至圖1N係繪示製造一3D半導體裝置之一實例方法之橫截面圖，其中各圖式繪示根據本發明之一實施例形成裝置之一代表性階段。 圖2A至圖2H係繪示製造一3D半導體裝置之一實例方法之橫截面圖，其中各圖式繪示根據本發明之另一實施例形成裝置之一代表性階段。 圖3係繪示根據本發明之一實施例製造一3D半導體裝置之一方法之一流程圖。 圖4A至圖4H係繪示製造一3D半導體裝置之一實例方法之橫截面圖，其中各圖式繪示根據本發明之另一實施例形成裝置之一代表性階段。

Claims (32)

  1. 一種半導體裝置，其包括： 一堆疊結構，其包含， 一源極， 一選擇性閘極源極層，其在該源極上方， 一電荷儲存結構，其在該選擇性閘極源極層上方， 一選擇性閘極汲極層，其在該電荷儲存結構上方，及 一開口，其界定於該堆疊結構中，該開口垂直地延伸至該堆疊結構中至鄰近該源極之一階層；及 一通道，其包括形成於界定該開口之一側表面及一底表面上方之多晶矽，該通道在該開口之一下部分處接觸該源極，且藉由一穿隧介電質而自該電荷儲存結構橫向地分離； 其中鄰近該電荷儲存結構之該開口之一第一寬度與鄰近該選擇性閘極汲極層之該開口之一第二寬度實質上相同。
  2. 如請求項1之半導體裝置，其中該電荷儲存結構係該堆疊結構中之複數個電荷儲存結構之一者，且其中鄰近該選擇性閘極汲極層之該開口之該第二寬度與鄰近該複數個電荷儲存結構之該開口之一寬度實質上相同。
  3. 如請求項1之半導體裝置，其中該源極包括多晶矽。
  4. 如請求項1之半導體裝置，其進一步包括在該通道之一上部分處之一導電多晶矽插塞。
  5. 如請求項4之半導體裝置，其中該導電插塞自該通道之一上表面延伸至鄰近該選擇性閘極汲極層之一階層。
  6. 如請求項4之半導體裝置，其中該導電插塞自該通道之一上表面延伸至鄰近該電荷儲存結構之一階層。
  7. 如請求項1之半導體裝置，其中該電荷儲存結構包括一浮動閘極。
  8. 一種半導體裝置，其包括： 一堆疊結構，該堆疊結構包含， 一源極， 一蝕刻終止，其在該源極上方，其包含， 一第一蝕刻終止層，其包含該源極上方之氮化物，及 一第二蝕刻終止層，其包含該第一蝕刻終止層上方之氧化物， 一選擇性閘極源極層，其在該蝕刻終止上方， 一電荷儲存結構，其在該選擇性閘極源極層上方， 一選擇性閘極汲極層，其在該電荷儲存結構上方，及 一開口，其垂直地延伸至該堆疊結構中至鄰近該源極之一階層；及 一通道，其包括形成於該開口之一側表面及一底表面上之多晶矽，該通道在該開口之一下部分處接觸該源極，且藉由一穿隧介電質而自該電荷儲存結構橫向地分離，其中鄰近該選擇性閘極源極層及該蝕刻終止之該通道之一第一寬度大於鄰近該選擇性閘極汲極層之該通道之一第二寬度。
  9. 如請求項8之半導體裝置，其中該堆疊結構進一步包括包括形成於該選擇性閘極汲極層上方之氮化物之一罩蓋。
  10. 如請求項8之半導體裝置，其中該堆疊結構進一步包括藉由一多晶矽間介電質而自該電荷儲存結構水平地分離之一控制閘極。
  11. 如請求項10之半導體裝置，其中該多晶矽間介電質包括一第一氧化物、一第二氧化物及該第一氧化物與該第二氧化物之間之一氮化物。
  12. 如請求項10之半導體裝置，其中該源極包括矽化鎢，該選擇性閘極源極層包括多晶矽，該控制閘極包括多晶矽，且該選擇性閘極汲極層包括多晶矽。
  13. 一種形成一半導體裝置之方法，其包括： 形成一堆疊結構，該堆疊結構包含， 一源極， 一選擇性閘極源極層，其在該源極上方， 複數個控制閘極層，其等在該選擇性閘極源極層上方，及 一選擇性閘極汲極層，其在該控制閘極層上方； 形成垂直地延伸至該堆疊結構中之開口，該開口延伸穿過該選擇性閘極汲極層，該選擇性閘極源極層及該複數個控制閘極層； 橫向地蝕刻界定該開口之表面以形成至該控制閘極層中之一凹部； 形成該開口之一底表面及一側表面上方之一多晶矽間介電質； 形成該凹部中之一電荷儲存結構；及 形成包括該開口之該底表面及該側表面上之多晶矽之一通道，其中鄰近該電荷儲存結構之該開口之一第一寬度與鄰近該選擇性閘極汲極層之該開口之一第二寬度實質上相同。
  14. 如請求項13之方法，其進一步包括該源極上方之一介電質蝕刻終止，其中該源極包括多晶矽。
  15. 如請求項13之方法，其中形成該通道包括： 自界定該開口之側之表面移除該多晶矽間介電質而留下在該開口下面之該源極之至少一部分上方之多晶矽間介電質； 形成包括該開口之該底表面及該側表面上之多晶矽之一內襯； 移除該內襯及該多晶矽間介電質之該底表面以暴露該源極； 在該源極上方沈積多晶矽至足以至少接觸該開口之該側表面上之該內襯以形成該開口內之一連續內襯；及 形成包括該連續內襯內之氧化物之一填料。
  16. 如請求項13之方法，其進一步包括： 自該開口之一上部分移除該填料至鄰近該選擇性閘極汲極之一階層；及 形成包括該通道之該上部分中之多晶矽之一插塞。
  17. 如請求項13之方法，其進一步包括： 自該開口之一上部分移除該填料至鄰近該電荷儲存結構之一階層；及 形成包括該通道之該上部分中之多晶矽之一插塞。
  18. 一種形成一半導體裝置之方法，其包括： 形成一堆疊結構，該堆疊結構包含， 一源極， 一第一蝕刻終止層，其包括該源極上方之氮化物， 一第二蝕刻終止層，其包括在該第一蝕刻終止層上方之氧化物， 一選擇性閘極源極層，其在該第二蝕刻終止層上方， 一控制閘極層，其在該選擇性閘極源極層上方，及 一選擇性閘極汲極層，其在該控制閘極層上方； 形成一開口以垂直地延伸至該堆疊結構中以暴露該第一蝕刻終止層； 橫向地蝕刻該開口以形成至該控制閘極層中之一凹部； 形成該開口之一底表面及一側表面上之一多晶矽間介電質； 形成該凹部中之一電荷儲存結構；及 形成該開口之該底表面及該側表面上之一通道，其中鄰近該電荷儲存結構之該開口之一第一寬度與鄰近該選擇性閘極汲極層之該開口之一第二寬度實質上相同。
  19. 如請求項18之方法，其中形成該通道包括： 自該開口之該側表面之一部分移除該多晶矽間介電質，且自該開口之該底表面移除該多晶矽間介電質及該第一蝕刻終止層以暴露該源極； 形成該開口之該底表面及該側表面上之一通道，其中藉由一穿隧介電質而自該電荷儲存結構分離該通道；及 形成包括該內襯內之介電質之一填料。
  20. 如請求項18之方法，其進一步包括：形成包括該開口之一上部分中之多晶矽之一插塞以自該開口之一頂表面垂直地延伸至鄰近該選擇性閘極汲極層之一階層。
  21. 如請求項18之方法，其進一步包括形成包括該開口之一上部分中之多晶矽之一插塞以自該開口之一頂表面垂直地延伸至鄰近該電荷儲存結構之一階層。
  22. 如請求項18之方法，其中形成該電荷儲存結構包括： 用一多晶矽材料填充該開口； 自該開口之一部分移除該多晶矽材料，而留下該多晶矽材料在該凹部中以形成該電荷儲存結構；及 形成鄰近該開口之該電荷儲存結構之一表面上之一閘極氧化物。
  23. 一種形成一半導體裝置之方法，其包括： 形成一堆疊結構，其包括包括多晶矽之一第一選擇性閘極、包括該第一選擇性閘極上方之多晶矽之一控制閘極及包括在該控制閘極上方之多晶矽之一第二選擇性閘極，其中該第一選擇性閘極、該控制閘極及該第二選擇性閘極之摻雜組態係不同的； 形成一開口，其通過該堆疊結構以垂直地延伸至該堆疊中； 通過該開口將該第一選擇性閘極、該控制閘極及該第二選擇性閘極暴露至一蝕刻溶液以形成該控制閘極之至少該多晶矽中之一凹部；及 形成一電荷儲存結構，其形成於該控制閘極之該多晶矽中之該凹部中。
  24. 如請求項23之方法，其中用於形成該凹部之該蝕刻溶液包括氫氧化四甲基銨(TMAH)。
  25. 如請求項23之方法，其中形成該堆疊結構包括： 在該第一選擇性閘極之沈積期間以約1x2E20 cm−3 之一摻雜濃度用硼摻雜該第一選擇性閘極； 在該控制閘極之電漿增強化學氣相沈積(PECVD)期間以約1E21 cm−3 之一摻雜濃度用磷摻雜該控制閘極；及 以約1E21 cm−3 之一摻雜濃度用硼摻雜該第二選擇性閘極。
  26. 如請求項23之方法，其中形成該堆疊結構包括： 在該第一選擇性閘極之沈積期間以約1x2E20 cm−3 之一摻雜濃度用硼摻雜該第一選擇性閘極； 在該控制閘極之PECVD期間以約1E21 cm−3 之一摻雜濃度用磷摻雜該控制閘極；及 以約2E20 cm−3 之一摻雜濃度用硼摻雜該第二選擇性閘極。
  27. 如請求項23之方法，其中形成該堆疊結構包括： 在該第一選擇性閘極之一沈積期間以約1x2E20 cm−3 之一摻雜濃度用硼摻雜該第一選擇性閘極； 在該控制閘極之PECVD期間以約1E21 cm−3 之一摻雜濃度用磷摻雜該控制閘極；及 以約1E16 cm−3 之一摻雜濃度用碳摻雜該第二選擇性閘極。
  28. 如請求項23之方法，其中形成該堆疊結構包括： 在該第一選擇性閘極之沈積期間以約1x2E20 cm−3 之一摻雜濃度用硼摻雜該第一選擇性閘極； 在該控制閘極之PECVD期間以約1E21 cm−3 之一摻雜濃度用磷摻雜該控制閘極；及 用約1%至約10%之N2 摻雜該第二選擇性閘極。
  29. 如請求項23之方法，其中形成該堆疊結構包括： 在該第一選擇性閘極源極之沈積期間以約1x2E20 cm−3 之一摻雜濃度用硼摻雜該第一選擇性閘極； 在該控制閘極之PECVD期間以約1E21 cm−3 之一摻雜濃度用磷摻雜該控制閘極；及 在一擴散熔爐中以約2E20 cm−3 之一摻雜濃度用硼摻雜該第二選擇性閘極。
  30. 如請求項23之方法，其中形成該堆疊結構包括： 在該第一選擇性閘極之沈積期間以約1x2E20 cm−3 之一摻雜濃度用硼摻雜該第一選擇性閘極； 在該控制閘極之PECVD期間以約1E21 cm−3 之一摻雜濃度用磷摻雜該控制閘極；及 用NH3 摻雜該第二選擇性閘極。
  31. 如請求項23之方法，其中形成該堆疊結構包括： 在該第一選擇性閘極之沈積期間以約1x2E20 cm−3 之一摻雜濃度用硼摻雜該第一選擇性閘極； 在該控制閘極之PECVD期間以約1E21 cm−3 之一摻雜濃度用磷摻雜該控制閘極；及 使用一離子束植入以約2E20 cm−3 之一摻雜濃度用鍺摻雜該第二選擇性閘極。
  32. 如請求項23之方法，其中該第二選擇性閘極之該多晶矽在暴露至該蝕刻溶液之後保持不凹入。
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