TW201814396A - 光罩圖案驗證方法、光罩形成方法以及半導體結構 - Google Patents

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Abstract

一種光罩圖案之驗證方法，該驗證方法包含有以下步驟。首先，於一電腦系統中提供ㄧ用於ㄧ第一光罩之第一佈局圖案，該第一佈局圖案包含有一第一元件區域與一第一驗證區域，且該第一驗證區域內包含有複數個標記圖案。接下來，於該電腦系統中提供一用於一第二光罩之第二佈局圖案，該第二佈局圖案包含有一第二元件區域與一第二驗證區域，且該第二驗證區域內包含有複數個摻雜圖案。之後，對該第一驗證區域內之該等標記圖案與該第二驗證區域內之該等摻雜圖案進行一驗證步驟。

Description

光罩圖案驗證方法、光罩形成方法以及半導體結構
本發明有關於一種光罩圖案之驗證方法、一種光罩之形成方法、以及一種半導體結構，尤指一種光罩圖案之驗證方法、經由該驗證方法所獲得之光罩之形成方法、以及藉由該光罩所生產之半導體結構。
半導體積體電路(integrated circuit，IC)是現代化資訊社會最重要的硬體基礎之一。一般來說，功能複雜的IC是由一群具有基本功能的標準元件組合出來的。舉例來說，數位積體電路中常會以各種邏輯閘（像是及閘 (AND gate)、或閘(OR gate)、反或閘(NOR gate)、反相器(inverter)等等）、正反器(flip-flop)、加法器(adder)、計數器(counter)等基本的電路單元或標準元件來組合出積體電路的整體功能。在實現特定功能的積體電路時，先選擇所需的標準元件，之後規劃半導體積體電路的佈局設計。之後，根據該設計圖案忠實地製作出光罩圖案，在之後的半導體製程中，將光罩圖案忠實地轉移至目標膜層上。
由此可知，光罩是半導體製程中非常重要的設備，原因是一片光罩將用來生產大量相同的同層圖案。如果光罩上的圖案有錯誤，則根據該光罩製作的所有IC產品都會有錯誤，甚至可能必須全部報廢。然而，隨著半導體製程的進步，製程線寬也愈趨微細，此時半導體廠對於光罩品質的把關更形重要。因此，如何能在將佈局圖案在輸出至光罩之前，即能迅速而確實的驗證這些佈局圖案是否正確，係為半導體業者致力追求的目標。
因此，本發明之一目的即在於提供一種迅速而正確的光罩圖案驗證方法、經由該驗證方法獲得之光罩之形成方法、以及藉由該光罩形成之半導體結構。
根據本發明之申請專利範圍，係提供一種光罩圖案驗證方法，該光罩圖案驗證方法包含有以下步驟。首先，於一電腦系統中提供ㄧ用於ㄧ第一光罩之第一佈局圖案(layout)，該第一佈局圖案包含有一第一元件區域與一第一驗證區域，且該第一驗證區域內包含有複數個標記圖案(label pattern)。接下來，於該電腦系統中提供一用於一第二光罩之第二佈局圖案，該第二佈局圖案包含有一第二元件區域與一第二驗證區域，且該第二驗證區域內包含有複數個摻雜圖案。之後，對該第一驗證區域內之該等標記圖案與該第二驗證區域內之該等摻雜圖案進行一驗證步驟。
根據本發明之申請專利範圍，係提供一種光罩製作方法，該光罩製作方法包含有以下步驟。首先，於一電腦系統中產生一積體電路之複數個佈局圖案，該等佈局圖案分別定義有一元件區域與一驗證區域。接下來，進行一光罩圖案驗證方法，該光罩圖案驗證方法更包含有以下步驟：首先，於該電腦系統中自該等佈局圖案中取得一用於一初始光罩之第一佈局圖案，且該第一佈局圖案內之該驗證區域內包含有複數個標記圖案。之後，於該電腦系統中自該等佈局圖案中取得一用於一摻雜光罩之第二佈局圖案，且該第二佈局圖案內之該驗證區域內包含有複數個摻雜圖案。在取得該第一佈局圖案與該第二佈局圖案之後，於該電腦系統中對該第一佈局圖案之該驗證區域內之該等標記圖案與該第二佈局圖案之該驗證區域內之該等摻雜圖案進行驗證。而當該光罩圖案驗證方法通過後，輸出該第二佈局圖案以形成該摻雜光罩。
根據本發明之申請專利範圍，更提供一種半導體結構，該半導體結構包含有一其內定義有一元件區域與一驗證區域之基底、複數個定義於該元件區域內之主動區域、複數個設置於該基底內之隔離結構、以及複數個形成於該驗證區域內之標記圖案，且該等標記圖案藉由該等隔離結構與該元件區域電性隔離。
根據本發明所提供之光罩圖案驗證方法，係特別針對各摻雜圖案與主動區域之圖案的正確性進行驗證，且該等圖案的驗證係於驗證區域內進行，換句話說可於驗證區域內直接檢視摻雜圖案與主動圖案是否正確形成，故可大幅縮短驗證步驟的時間。而通過該光罩圖案驗證方法的佈局圖案係可輸出並形成摻雜光罩，並藉由後續的半導體製程形成半導體結構。另外，初始光罩所包含的第一佈局圖案係可形成於基底上，故第一佈局圖案的驗證區域內所包含的標記圖案亦形成於該基底上。
請參閱第1圖與第2A～5圖，第1圖係為本發明所提供之光罩圖案驗證方法之一較佳實施例之流程圖，第2A～5圖則為本發明所提供之光罩圖案驗證方法之較佳實施例之示意圖。另外可參閱第9圖，第9圖繪示一電腦系統600，電腦系統600適合用作本發明之實施。電腦系統600可包含一匯流排602、一資料儲存系統604、一用戶介面輸入設備606、一處理器608、一網路介面610、與一用戶介面輸出設備例如一顯示器612等組成單元。資料儲存系統604儲存基本程式編寫和資料構造，並可為程式和資料檔案提供永久性儲存。在本發明中，資料儲存系統604可提供一個或所有電腦輔助設計(Computer-Aided Design，CAD)工具平台的功能。用戶介面輸入設備606與用戶介面輸出設備如顯示器612允許使用者與電腦系統600互動，網路介面610則提供介面給外部網路，並通過一通訊網路614耦合至其他電腦系統中的相應週邊設備。另外，第9圖所示之電腦系統600本身可包括各種類型，例如個人電腦、攜帶式電腦、工作站、電腦終端、網路電腦或任何一種資料處理系統或用戶設備，且第9圖所示之電腦系統600僅為一例示，熟習該項技藝之人士應知電腦系統600可包含其他配置，或更多的組成單元。
請重新參閱第1圖。本較佳實施例所提供之光罩圖案驗證方法100係包含一步驟102：
步驟102：於一電腦系統中提供一用於一第一光罩之第一佈局圖案(layout)，該第一佈局圖案包含有一第一元件區域與一第一驗證區域，且該第一驗證區域內包含有複數個標記圖案。
請同時參閱第2A圖，如第2A圖所示，本較佳實施例係於電腦系統600（示於第9圖）中提供一用於一第一光罩之第一佈局圖案200，第一佈局圖案200包含一第一元件區域210與一第一驗證區域220。首先須知的是，第一佈局圖案200係為一經由電腦系統600在獲得積體電路之電路圖後經過運算與設計所產生的佈局圖案。因此在本較佳實施例中，在第一佈局圖案200的第一元件區域210內，舉例來說可包含複數個主動區域圖案212，而這些主動區域圖案212可於半導體製程中用以定義各元件所需之主動區域的位置與大小。更重要的是，本較佳實施例係於第一佈局圖案200中定義出第一驗證區域220，並且於第一驗證區域220內形成複數個標記圖案(label pattern) 2221～222n1 ，n1 係為一大於0之正整數。在本較佳實施例中，n1 等於4，如第2B圖所示，但不限於此。在本較佳實施例中，標記圖案2221～2224係組合成一4*1的陣列(array)，並分別用以表示四個將形成於第一元件區域210的電晶體元件。但在本發明的其他實施例中，係可依產品需要使用較少或更多的標記圖案表示將形成於第一元件區域210的電晶體元件。舉例來說，當第一元件區域210內可能形成16個不同的電晶體元件時，即可於第一驗證區域220內形成16個用以表示各電晶體元件的標記圖案，此時n1 =16，且標記圖案2221～22216可排列成一4*4的陣列。換句話說，在本發明的實施例中，當第一元件區域210內可能形成p個不同的電晶體元件時，即可於第一驗證區域220內形成p個用以表示各電晶體元件的標記圖案，此時n1 =p，標記圖案可排列成一m*n的陣列，且m*n=p，而m與n分別為大於0的正整數。
請繼續參閱第2B圖。值得注意的是，任一標記圖案2221～222n1 彼此不同。詳細地說，標記圖案2221～222n1 各自(individually)包含一二位元識別陣列(binary coding matrix)，且各標記圖案2221～222n1 之二位元識別陣列彼此不同。如第2B圖所示，二位元識別陣列係由複數個第一條狀圖案(bar pattern) 224與複數個第二條狀圖案226組成，且第一條狀圖案224與第二條狀圖案226係與第一元件區域210內的主動區域圖案212對應。也就是說，在形成主動區域圖案212的圖案時，係一併形成第一條狀圖案224與第二條狀圖案226。第一條狀圖案224之寬度小於第二條狀圖案226之寬度，而第一條狀圖案224之長度可大於第二條狀圖案226之長度，但不限於此。第一條狀圖案224與第二條狀圖案226係組成前述之二位元識別陣列，舉例來說，當相鄰的兩個第一條狀圖案224之間形成有一第二條狀圖案226時，即定義為「1」；而當相鄰的兩個第一條狀圖案224之間未形成任何第二條狀圖案226時，即定義為「0」。是以，複數個第一條狀圖案224與複數個第二條狀圖案226可以構成由「1」與「0」組成的二進位識別陣列，而不同的標記圖案2221～222n1 之二位元識別陣列彼此不同，以用以表示(indicate)不同的元件。在本較佳實施例中，標記圖案2221～2224分別包含一二位元識別陣列，且各標記圖案2221～2224所包含之二位元識別陣列彼此不同。更重要的是，各標記圖案2221～2224分別表示一形成於第一元件區域210之積體電路之組成元件。舉例來說，本較佳實施例所提供之標記圖案2221～2224中，標記圖案2221係表示一第一n型電晶體元件、標記圖案2222表示一第一p型電晶體圖案、標記圖案2223表示一第二n型電晶體元件、而標記圖案2224則表示一第二p型電晶體圖案。
請重新參閱第1圖。本較佳實施例所提供之光罩圖案驗證方法100更包含一步驟104：
步驟104：於該電腦系統中產生一用於一第二光罩之第二佈局圖案，該第二佈局圖案包含有一第二元件區域與一第二驗證區域，且該第二驗證區域內包含有複數個摻雜圖案。
請同時參閱第3圖，如第3圖所示，本較佳實施例係於電腦系統600中產生一用於一第二光罩之第二佈局圖案300，第一佈局圖案300包含一第二元件區域310與一第二驗證區域320。首先須知的是，第二佈局圖案300亦為一經由電腦系統600（示於第9圖）在獲得積體電路之電路圖後經過運算與設計所產生的佈局圖案。因此在本較佳實施例中，在第二佈局圖案300的第二元件區域310內，舉例來說可包含複數個摻雜區域圖案312，而這些摻雜區域圖案312係可於半導體製程中用以定義各元件所需之摻雜區域的位置與大小。更重要的是，本較佳實施例係於第二佈局圖案300中定義出第二驗證區域320，第二驗證區域320之位置係與第一佈局圖案200的第一驗證區域220對應，且第二驗證區域320內形成複數個摻雜圖案3221～322n2 （示於第4圖），n2 亦為大於0的正整數。須注意的是，在形成用以定義第二元件區域310內的摻雜區域圖案312時，係一併於第二驗證區域320內形成摻雜圖案3221～322n2 。
請重新參閱第1圖。本較佳實施例所提供之光罩圖案驗證方法100更包含一步驟106：
步驟106：對該第一驗證區域內之該標記圖案與該第二驗證區域內之摻雜圖案進行一驗證步驟。
熟習該項技藝之人士應知，積體電路係由不同的佈局圖案層層堆疊而成，例如n型與p型電晶體元件的主動區域圖案、n型電晶體元件的臨界電壓(threshold voltage，以下簡稱為VT )摻雜圖案、p型電晶體元件的VT 摻雜圖案、n型電晶體元件與p型電晶體元件的閘極圖案、n型電晶體元件的源極/汲極摻雜圖案、以及p型電晶體元件的源極/汲極摻雜圖案等構成。甚至，n型電晶體元件因不同VT 摻雜濃度要求，會有不同的n型VT 摻雜圖案。同理，p型電晶體元件因不同VT 摻雜濃度要求，會有不同的p型VT 摻雜圖案。而這些圖案不僅須正確的形成，更必須與前後層圖案正確的對準。因此，本較佳實施例更於電腦系統中，在取得第一佈局圖案200與第二佈局圖案300之後，對第一驗證區域220內之標記圖案2221～222n1 與第二驗證區域320內之摻雜圖案3221～322n2 進行一驗證步驟。
請參閱第4圖，第4圖係為本較佳實施例所提供之步驟106之部份放大示意圖。首先須注意的是，在本較佳實施例中，須經驗證的元件共有四個，故n1 等於4，而須經驗證的第二佈局圖案300係為一n型主動區域摻雜圖案，且n2 等於2。接下來，檢驗第一驗證區域220內的標記圖案2221～2224以及第二驗證區域320內的摻雜圖案3221～3222的關係。由於本較佳實施例所提供之驗證步驟係直接觀測驗證區域220與320，因此第4圖中僅繪示驗證區域220與320。如第4圖所示，在步驟106中，係將第一佈局圖案200與第二佈局圖案300重疊，由於第一佈局圖案200之第一驗證區域220與第二佈局圖案300之第二驗證區域320的位置乃相對應，故第一驗證區域220與第二驗證區域320在驗證步驟中應為重疊。如第4圖所示，在本較佳實施例之電腦系統600的顯示器612中，可顯示出第一驗證區域220與第二驗證區域320，由於第二佈局圖案300係為一n型主動區域摻雜圖案，故理論上須暴露出欲形成n型元件的區域，並遮蔽欲形成p型元件的區域。因此，在顯示器612中，若重疊的第一驗證區域220與第二驗證區域320內，用以表示n型元件的標記圖案2221與標記圖案2223完全被暴露出來，而用以表示p型元件的標記圖案2222與標記圖案2224被摻雜圖案3221與摻雜圖案3222遮蔽，則通過本次驗證步驟。反過來說，若用以表示n型元件的標記圖案2221與標記圖案2223並未被完全暴露出來，或用以表示p型元件的標記圖案2222與標記圖案2224僅有部份被摻雜圖案3221與摻雜圖案3222遮蔽，則視為未通過本次驗證步驟，此時即產生一錯誤通報(error report)。
請參閱第5圖。如前所述，半導體積體電路的製作係涉及多個光罩的參與，因此，在本發明的另一較佳實施例中，須經驗證的元件共有四個，故n1 等於4，而須經驗證的第二佈局圖案300係為一p型主動區域摻雜圖案，且n2 等於2。接下來，檢驗第一驗證區域220內的標記圖案2221～2224以及第二驗證區域320內的摻雜圖案3221～3222的關係。由於本較佳實施例所提供之步驟106係直接觀測驗證區域220與320，因此第5圖中亦僅繪示驗證區域220與320。如第5圖所示，在本較佳實施例之電腦系統600的顯示器612中，可顯示出第一驗證區域220與第二驗證區域320，由於第二佈局圖案300係為一p型主動區域摻雜圖案，故理論上須暴露出欲形成p型元件的區域，並遮蔽欲形成n型元件的區域。因此，在顯示器612中，若重疊的第一驗證區域220與第二驗證區域320內，用以表示p型元件的標記圖案2222與標記圖案2224完全被暴露出來，而用以表示n型元件的標記圖案2221與標記圖案2223被摻雜圖案3221與摻雜圖案3222遮蔽，則通過本次驗證步驟。另一方面，若用以表示p型元件的標記圖案2222與標記圖案2224並未被完全暴露出來，或用以表示n型元件的標記圖案2221與標記圖案2223僅有部份被摻雜圖案3221與摻雜圖案3222遮蔽，則視為未通過本次驗證步驟，此時即產生一錯誤通報。
根據本較佳實施例所提供之光罩圖案驗證方法100，係將驗證元素集中於各佈局圖案的驗證區域中，故從業工程師僅須於電腦系統600的顯示器612上檢視驗證區域220/320的內容，而不用曠時耗力的檢視整個佈局圖案，故可縮減光罩驗證所需的時間。另外，由於摻雜圖案的驗證被簡化為是否正確的暴露出或遮蔽住對應元件的標記圖案，故又可再縮減光罩驗證所需耗費的時間與精力。更甚者，由於摻雜圖案的驗證被簡化為是否正確的暴露出或遮蔽住對應元件的標記圖案，此步驟甚至可由電腦系統600直接取代人力檢測。另外，由於第一驗證區域220內係藉由標記圖案2221～222n1 表示第一元件區域210內將形成的元件，而非於第一驗證區域220內直接形成一與第一元件區域210內相同的元件，是以除非了解二位元識別陣列的編碼意義，否則無法確知標記圖案2221～222n1 是表示那一元件，故本較佳實施例所提供之光罩圖案驗證方法100更可提供一保密功能。除此之外，熟習該項技藝之人士已知習知技術中常利用文字來標示元件，而在形成文字時即可能產生缺陷。相較於形成文字，本較佳實施例所提供之光罩圖案驗證方法100是利用二位元陣列編碼對應並表示不同的元件，與複雜的文字相較，更可避免缺陷的產生。
接下來請參閱第6圖，第6圖係為本發明所提供之光罩製作方法之一較佳實施例之流程圖。如第6圖所示，本較佳實施例所提供之光罩製作方法10包含有：
步驟12：於一電腦系統中產生一積體電路之複數個佈局圖案，該等佈局圖案分別定義有一元件區域與一驗證區域
如前所述，本較佳實施例所提供之電腦系統600係在獲得積體電路之電路圖後，經過運算與設計所產生複數個佈局圖案，這些佈局圖案包含了欲形成在半導體基底及其上不同膜層內的圖案，而其佈局圖案的數量可能從數十至數百個不等。值得注意的是，這些佈局圖案內分別定義有一元件區域與一驗證區域，且各佈局圖案之驗證區域之係具有相對應的位置。
接下來，如第6圖所示，本較佳實施例所提供之光罩製作方法10包含有：
步驟14：進行一光罩圖案驗證方法
值得注意的是，步驟14之光罩圖案驗證方法更包含：
步驟142：於該電腦系統中自該等佈局圖案中取得一用於一初始光罩之第一佈局圖案，且該第一佈局圖案內之該驗證區域內包含有複數個標記圖案
請同時參閱第2A～2B圖與第6圖。在本較佳實施例中，係於電腦系統600（示於第9圖）中自前述的複數個佈局圖案中取得一用於一第一光罩之第一佈局圖案200，第一佈局圖案200包含一第一元件區域210與一第一驗證區域220。值得注意的是，本較佳實施例中第一光罩較佳為初始光罩，即半導體製程中最先使用的光罩。舉例來說，初始光罩可以是一用以定義基底上用以容置各元件的主動區域之位置與大小的光罩。因此，第一光罩/初始光罩200的第一佈局圖案200所包含的第一元件區域210內係包含有複數個主動區域圖案，第一光罩/初始光罩200的第一佈局圖案200所包含的第一驗證區域220內則包含有複數個標記圖案2221～222n1 。如前所述，標記圖案2221～222n1 標記圖案各自包含一二位元識別陣列，且各標記圖案2221～222n1 之二位元識別陣列彼此不同。如第2B圖所示，二位元識別陣列係由複數個第一條狀圖案224與複數個第二條狀圖案226組成，且第一條狀圖案224與第二條狀圖案226可以構成由「1」與「0」組成的二進位識別陣列，而不同的標記圖案2221～222n1 之二位元識別陣列彼此不同，以用以表示不同的元件。標記圖案2221～222n1 之詳細說明係可參閱前述實施例所述，故於此係不再贅述。
步驟14之光罩圖案驗證方法更包含：
步驟144：於該電腦系統中自該等佈局圖案中取得一用於一摻雜光罩之第二佈局圖案，且該第二佈局圖案內之該驗證區域內包含有複數個摻雜圖案
請參閱第3圖與第6圖。在本較佳實施例中，係於電腦系統600（示於第9圖）中自前述的複數個佈局圖案中取得一用於一第二光罩之第二佈局圖案300，第二佈局圖案300包含一第二元件區域310與一第二驗證區域320。值得注意的是，本較佳實施例中第二光罩較佳為一摻雜光罩，即半導體製程之離子佈植製程或摻雜製程中，用以定義摻雜區域之位置與大小的光罩。因此，第二光罩的第二佈局圖案300所包含的第二元件區域310內係包含有複數個摻雜區域圖案312，第二光罩的第二佈局圖案300所包含的第二驗證區域320內則包含有複數個摻雜圖案3221～322n2 。
步驟14之光罩圖案驗證方法更包含：
步驟146：於該電腦系統中對該第一佈局圖案之該驗證區域內之該等標記圖案與該第二佈局圖案之該驗證區域內之該等摻雜圖案進行驗證
如前所述，積體電路係由不同的佈局圖案層層堆疊而成，而這些圖案不僅須正確的形成，更必須與前後層圖案正確的對準。因此，本較佳實施例更於電腦系統600中，在取得第一佈局圖案200與第二佈局圖案300之後，藉由電腦系統600的顯示器612對第一驗證區域220內之標記圖案2221～222n1 與第二驗證區域320內之摻雜圖案3221～322n2 進行一驗證步驟。驗證步驟之細節係如前述較佳實施例所述者，故於此不再加以贅述。值得注意的是，當第一驗證區域220內之標記圖案2221～222n1 與第二驗證區域320內之摻雜圖案3221～322n2 通過步驟146，則步驟14之光罩圖案驗證方法結束，並進行：
步驟16：輸出該第二佈局圖案以形成該摻雜光罩
然而，若第一驗證區域220內之標記圖案2221～222n1 與第二驗證區域320內之摻雜圖案3221～322n2 未通過驗證步驟，則本較佳實施例所提供之光罩製作方法10即進行一步驟18，即進行一錯誤通報，以及在收到錯誤通報之後，光罩設計者可修正第二佈局圖案300的內容，並且在完成修正之後再次進行步驟14，即進行光罩圖案驗證方法，直至第二佈局圖案通過光罩驗證。此外，本發明所提供之光罩之製作方法中，光罩圖案驗證方法係可依需要重複進行。舉例來說，係可將欲形成於初始光罩的第一佈局圖案與不同的摻雜佈局圖案，例如前述之n型電晶體元件的VT 摻雜圖案、p型電晶體元件的VT 摻雜圖案、n型電晶體元件與p型電晶體元件的閘極圖案、n型電晶體元件的源極/汲極摻雜圖案、以及p型電晶體元件的源極/汲極摻雜圖案等進行驗證，俾使摻雜光罩所包含的摻雜區域圖案所形成之位置與大小皆與主動區域圖案正確地對應形成。
根據本較佳實施例所提供之光罩之製作，係從用以建構積體電路的各佈局圖案中，取得用以定義主動區域的光罩所需的第一佈局圖案，並以其為標準，將用以形成摻雜區域的摻雜光罩所須的第二佈局圖案與其進行驗證。由於本發明所提供之驗證方法係將驗證所需元件集中於驗證區域，且將驗證步驟簡化，故又大幅縮減驗證步驟所需耗費的時間與精力。而通過該光罩圖案驗證方法的佈局圖案即可輸出並形成初始光罩與摻雜光罩，故本較佳實施例所提供之光罩之製作方法至少確保最終獲得的摻雜光罩包含有正確的摻雜區域圖案。
接下來請參閱第7～8圖，第7～8圖係為本發明所提供之一半導體結構之示意圖，且該半導體結構乃為藉由前述之光罩生產之半導體結構。如前所述，在根據上述的光罩驗證方法100以及光罩製作方法10之後，係可獲得複數個光罩，其中包含第一佈局圖案200的初始光罩係用於一半導體基底內定義並形成複數個主動區域。如第7圖所示，在本較佳實施例中，係可提供一基底400，基底400上可形成有一襯墊層402、一硬遮罩層404與一光阻層406。接下來，提供利用前述方法製作之初始光罩500。如第7圖所示，初始光罩500包含有第一佈局圖案200，第一佈局圖案200包含有第一元件區域210與第一驗證區域222，且第一元件區域210包含有複數個主動區域圖案212，而第一驗證區域220包含有複數個標記圖案2221～222n1 。接下來，將初始光罩500所包含之第一佈局圖案200轉移至光阻層406上而形成一圖案化光阻。隨後再將第一佈局圖案200自圖案化光阻轉移至硬遮罩層404而形成一圖案化硬遮罩。接下來，透過圖案化硬遮罩蝕刻基底400而形成複數個凹槽（圖未示），隨後於凹槽內填入一絕緣層，並加以平坦化，而於基底400內形成複數個隔離結構408，如第8圖所示。
請參閱第8圖。是以，本較佳實施例係提供一種半導體結構，包含有一基底400，基底400定義有一元件區域410與一驗證區域420。元件區域410內定義有複數個主動區域412，且如第8圖所示，主動區域412係藉由隔離結構408彼此電性隔離。而驗證區域420則包含有複數個標記圖案4221～422n1 ，且這些標記圖案4221～422n1 係藉由隔離結構408而與412元件區域電性隔離。由此可知，標記圖案4221～422n1 與主動區域412可包含相同的材料，即基底材料。此外請同時參閱第8圖與第2B圖。由於第8圖所示之標記圖案4221～422n1 是轉移自第2B圖所示之標記圖案2221～222n1 ，故標記圖案4221～422n1 之上視圖係可等同第2B圖之標記圖案2221～222n1 ，以下說明更可直接參閱第2B圖。更重要的是，標記圖案4221～422n1 各自包含一二位元識別陣列，且各標記圖案4221～422n1 之二位元識別陣列彼此不同。二位元識別陣列係由複數個第一條狀圖案224與複數個第二條狀圖案226組成，第一條狀圖案224與第二條狀圖案226係與第一元件區域210內的主動區域圖案212對應，而第一條狀圖案224與第二條狀圖案226之間即由第8圖所示之隔離結構408提供實體上的分離。此外，標記圖案4221～422n1 彼此之間亦由隔離結構408提供實體與電性的分離。
根據本較佳實施例所提供之半導體結構，藉由光罩驗證方法100以及光罩製作方法10所獲得之初始光罩500係可用以定義半導體積體電路中，用以容置各元件的主動區域412。此外，形成於驗證區域420內的標記圖案4221～422n1 係藉由隔離結構408而與元件區域410（包含各主動區域412）電性隔離，故驗證區域420及其內的標記圖案4221～422n1 並不影響積體電路的實際操作與電性表現。
綜上所述，根據本發明所提供之光罩圖案驗證之方法，係特別針對各摻雜圖案與主動區域之圖案的正確性進行驗證，且該等圖案的驗證係於驗證區域內進行，換句話說可於驗證區域內直接檢視摻雜圖案與主動圖案是否正確形成，故可大幅縮短驗證步驟的時間。而通過該光罩圖案驗證方法的佈局圖案係可輸出並形成初始光罩與摻雜光罩，並藉由後續的半導體製程形成半導體結構。是以，初始光罩所包含的第一佈局圖案係形成於基底上，故第一佈局圖案的驗證區域內所包含的標記圖案係可在不影響積體電路實際操作的前提下形成於該基底上。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧光罩製作方法
12～18‧‧‧光罩製作方法之各步驟
100‧‧‧光罩圖案驗證方法
102～106‧‧‧光罩圖案驗證方法之各步驟
200‧‧‧第一佈局圖案
210‧‧‧第一元件區域
212‧‧‧主動區域圖案
220‧‧‧第一驗證區域
2221～222n1‧‧‧標記圖案
224‧‧‧第一條狀圖案
226‧‧‧第二條狀圖案
300‧‧‧第二佈局圖案
310‧‧‧第二元件區域
312‧‧‧摻雜區域圖案
320‧‧‧第二驗證區域
3221～322n2‧‧‧摻雜圖案
400‧‧‧基底
402‧‧‧襯墊層
404‧‧‧硬遮罩層
406‧‧‧光阻層
408‧‧‧隔離結構
410‧‧‧元件區域
412‧‧‧主動區域
420‧‧‧驗證區域
4221～422n1‧‧‧標記圖案
500‧‧‧初始光罩
600‧‧‧電腦系統
602‧‧‧匯流排
604‧‧‧資料儲存系統
606‧‧‧用戶介面輸入設備
608‧‧‧處理器
610‧‧‧網路介面
612‧‧‧顯示器
614‧‧‧通訊網路
第1圖為本發明所提供之光罩圖案驗證方法之一較佳實施例之流程圖。 第2A～5圖為本發明所提供之光罩圖案驗證方法之較佳實施例之示意圖，其中第2B圖係為第2A圖之放大示意圖，而第4～5圖為本較佳實施例所提供之驗證步驟之部份放大示意圖。 第6圖為本發明所提供之光罩形成方法之一較佳實施例之流程圖。 第7～8圖係為本發明所提供之一半導體結構之示意圖，且該半導體結構乃為藉由前述之光罩生產之半導體結構。 第9圖繪示一電腦系統，該電腦系統適合用作實施本發明。

Claims (18)

  1. 一種半導體結構，包含有： 一基底，該基底定義有一元件區域與一驗證區域； 複數個主動區域，定義於該元件區域內； 複數個隔離結構，設置於該基底內；以及 複數個標記圖案(label pattern)，形成於該驗證區域內，該等標記圖案藉由該等隔離結構與該元件區域電性隔離。
  2. 如申請專利範圍第1項所述之半導體結構，其中該等標記圖案與該等主動區域包含相同的材料。
  3. 如申請專利範圍第1項所述之半導體結構，其中該等標記圖案係藉由該等隔離結構彼此電性隔離。
  4. 如申請專利範圍第1項所述之半導體結構，其中該等標記圖案彼此不同。
  5. 如申請專利範圍第4項所述之半導體結構，其中該等標記圖案各自(individually)包含一二位元識別陣列(binary coding matrix)，且各該標記圖案之該二位元識別陣列彼此不同。
  6. 一種光罩圖案驗證方法，包含有： 於一電腦系統中提供一用於一第一光罩之第一佈局圖案(layout)，該第一佈局圖案包含有一第一元件區域與一第一驗證區域，且該第一驗證區域內包含有複數個標記圖案； 於該電腦系統中提供一用於一第二光罩之第二佈局圖案，該第二佈局圖案包含有一第二元件區域與一第二驗證區域，且該第二驗證區域內包含有複數個摻雜圖案；以及 對該第一驗證區域內之該標記圖案與該第二驗證區域內之摻雜圖案進行一驗證步驟。
  7. 如申請專利範圍第6項所述之光罩圖案驗證方法，其中該第一光罩之該第一佈局圖案之該第一元件區域內更包含複數個主動區域圖案。
  8. 如申請專利範圍第6項所述之光罩圖案驗證方法，其中該第二光罩之該第二佈局圖案之該第二元件區域內更包含複數個摻雜區域圖案。
  9. 如申請專利範圍第6項所述之光罩圖案驗證方法，其中該等標記圖案各自包含一二位元識別陣列，且各該標記圖案之該二位元識別陣列彼此不同。
  10. 如申請專利範圍第9項所述之光罩圖案驗證方法，其中該等標記圖案分別表示(indicate)一形成於該第一元件區域之該積體電路之組成元件。
  11. 一種光罩製作方法，包含有： 於一電腦系統中產生一積體電路之複數個佈局圖案，該等佈局圖案分別定義有一元件區域與一驗證區域； 進行一光罩圖案驗證方法，該光罩圖案驗證方法更包含有： 於該電腦系統中自該等佈局圖案中取得一用於一初始光罩之第一佈局圖案，且該第一佈局圖案內之該驗證區域內包含有複數個標記圖案； 於該電腦系統中自該等佈局圖案中取得一用於一摻雜光罩之第二佈局圖案，且該第二佈局圖案內之該驗證區域內包含有複數個摻雜圖案；以及 於該電腦系統中對該第一佈局圖案之該驗證區域內之該等標記圖案與該第二佈局圖案之該驗證區域內之該等摻雜圖案進行驗證；以及 當該光罩圖案驗證方法通過後，輸出該第二佈局圖案以形成該摻雜光罩。
  12. 如申請專利範圍第11項所述之光罩製作方法，其中該初始光罩之該第一佈局圖案更包含複數個主動區域圖案，定義於該第一佈局圖案之該元件區域內。
  13. 如申請專利範圍第11項所述之光罩製作方法，其中該摻雜光罩之該第二佈局圖案更包含複數個摻雜區域圖案，定義於該第二佈局圖案之該元件區域內。
  14. 如申請專利範圍第11項所述之光罩製作方法，其中該等標記圖案分別包含一二位元識別陣列，且各該標記圖案之該二位元識別陣列彼此不同。
  15. 如申請專利範圍第14項所述之光罩製作方法，其中該等標記圖案分別表示一形成於該元件區域之該積體電路之組成元件。
  16. 如申請專利範圍第11項所述之光罩製作方法，其中該等光罩圖案驗證方法係重複進行。
  17. 如申請專利範圍第11項所述之光罩製作方法，更包含在未通過該光罩圖案驗證方法時，進行一錯誤通報步驟以及一修正第二佈局圖案之步驟。
  18. 如申請專利範圍第17項所述之光罩製作方法，更包含在進行該修正第二佈局圖案之步驟後，再進行該光罩圖案驗證方法。
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* Cited by examiner, † Cited by third party
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JP4361248B2 (ja) * 2002-07-31 2009-11-11 富士通マイクロエレクトロニクス株式会社 フォトマスク、そのパターン欠陥検出方法及びそれを用いたパターン形成方法
TWI294640B (en) * 2006-02-16 2008-03-11 Nanya Technology Corp Alignment mark and alignment method for the fabrication of trench-capacitor dram devices
JP2009216844A (ja) * 2008-03-10 2009-09-24 Seiko Instruments Inc 縮小投影露光装置用レチクルおよびそれを用いた露光方法
JP4762288B2 (ja) * 2008-09-26 2011-08-31 株式会社東芝 パターン形成不良領域算出方法
JP5248540B2 (ja) * 2010-02-12 2013-07-31 株式会社東芝 マスク検証方法、半導体装置の製造方法およびマスク検証プログラム
JP2013004700A (ja) * 2011-06-16 2013-01-07 Renesas Electronics Corp 半導体装置の製造方法

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