TW201814380A

TW201814380A - 畫素電極

Info

Publication number: TW201814380A
Application number: TW105131450A
Authority: TW
Inventors: 徐嘉均; 郭玉苹; 鄭景升
Original assignee: 友達光電股份有限公司
Priority date: 2016-09-30
Filing date: 2016-09-30
Publication date: 2018-04-16
Also published as: TWI571686B; CN106405952A

Abstract

本發明提供一種畫素電極，包括複數個狹縫。狹縫之其中一個具有第一虛擬距離a以及第二虛擬距離b，第一虛擬距離a平行於第一方向，第二虛擬距離b平行於第二方向，其中第一方向實質上不同於第二方向，第二方向實質上垂直於光軸方向，且2/(3W)≦a/b≦(3W)/2，而W係為子畫素之寬度。

Description

畫素電極

本發明係關於一種畫素電極。

液晶顯示面板由於具有輕薄短小與節能等優點，已被廣泛地應用在各式電子產品及可攜式電子產品，如智慧型手機（smart phone）、筆記型電腦（notebook computer）、平板電腦（tablet PC）與電視（TV）等。一般而言，當液晶顯示面板中的電極被提供電壓時，會驅使液晶分子旋轉，並藉此控制光線的穿透率，進而達成畫面顯示。

本發明之目的之一在於提供一種畫素電極，其電極形狀透過特殊的圖案化設計以降低液晶反應時間，進而提升液晶顯示面板的顯示畫面的流暢度。

本發明之一實施例提供一種畫素電極，包括複數個狹縫。狹縫之其中一個具有第一虛擬距離a以及第二虛擬距離b，第一虛擬距離a平行於第一方向，第二虛擬距離b平行於第二方向，其中第一方向實質上不同於第二方向，第二方向實質上垂直於光軸方向，且2/(3W)≦a/b≦(3W)/2，而W係為子畫素之寬度。

本發明之至少一實施例之畫素電極由於具有特殊的狹縫圖案設計，並且第一虛擬距離a與第二虛擬距離b具有2/(3W)≦a/b≦(3W)/2的關係，因此相較於傳統之畫素電極具有較強的平行於第一方向之邊緣電場，形成較短的暗紋距離。

請參考第1圖，第1圖繪示本發明一實施例之液晶顯示面板的剖面示意圖，其中本發明之液晶顯示面板係以邊緣電場切換型（Fringe Field Switching, FFS）之液晶顯示面板為例，但不以此為限。如第1圖所示，本實施例之液晶顯示面板包括第一基板10、第二基板20、液晶層30、主動電路結構層40，以下將依序介紹上述元件之結構以及彼此之相對設置關係。第二基板20與第一基板10相對設置，而第一基板10與第二基板20係為透明基板例如玻璃基板、塑膠基板、石英基板、藍寶石基板或其它適合的硬質基板或可撓式基板，液晶層30設置於第一基板10與第二基板20之間，且液晶層30包括複數個液晶分子，主動電路結構層40設置於第一基板10上，並位於第一基板10與液晶層30之間。在本實施例中，主動電路結構層40包括第一絕緣層42、共用電極層44、第二絕緣層46以及畫素電極層48，並依序堆疊於第一基板10上，且主動電路結構層40具有複數個畫素，而各畫素可包括至少一個子畫素，其中共用電極層44與畫素電極層48的材料可為透明導電材料，例如氧化銦錫、氧化銦鋅或其它適合的透明導電材料，而畫素電極層48可包括複數個畫素電極，共用電極層44可包括至少一共用電極，且共用電極層44與畫素電極電性絕緣並分別被提供不同的電位，藉此形成邊緣電場，以控制液晶分子的旋轉。此外，本實施例之主動電路結構層40可另包括複數個開關元件、複數條掃描線、複數條資料線，各開關元件可分別與對應之掃描線、資料線、畫素電極電性連接，因此，可藉由掃描線所提供之開/關訊號控制開關元件，使得資料線所傳送之顯示灰階訊號得以傳送至對應的畫素電極，進而造成液晶分子的對應旋轉。除此之外，本實施例之液晶顯示面板可另包括彩色濾光層50、遮光層(或稱黑色矩陣層)60以及偏光片70，彩色濾光層50與遮光層60可設置於第二基板20上，但不以此為限，彩色濾光層50與遮光層60也可設置於第一基板10上或是分別設置於不同基板上，藉由彩色濾光層50以顯示彩色畫面，而遮光層60用以遮蔽漏光與非透光區，偏光片70可設置於第一基板10外側表面以及第二基板20外側表面，以搭配液晶分子的旋轉而達成灰階顯示。值得說明的是，本發明之液晶顯示面板並不以上述結構為限，其他可能之結構例如COA、BOA等亦在本發明所屬之範疇內。

請參考第2A圖，第2A圖繪示本發明第一實施例之畫素電極的上視示意圖。如第2A圖所示，本實施例之畫素電極100包括複數個狹縫110，為方便說明，本實施例係以10個狹縫為例，但不以此為限。狹縫110具有平行於第一方向D1的第一虛擬距離a以及平行於第二方向D2的第二虛擬距離b，其中第一方向D1實質上不平形於第二方向D2，第二方向D2實質上垂直於其中一個偏光片(例如上述第1圖中上位於第一基板10之外側表面的偏光片70或位於第二基板20之外側表面的偏光片70)之光軸方向，且2/(3W)≦a/b≦(3W)/2，而W係為子畫素之寬度，在本實施例中，寬度W為子畫素在第一方向D1上的寬度，但不以此為限。此外，在本實施例中，狹縫110在第二方向D2上具有兩種以上之寬度，但不以此為限。詳細而言，狹縫110可包括至少一個單元圖案110U，而第一虛擬距離a為單元圖案110U於第一方向D1上之寬度，第二虛擬距離b為單元圖案110U在第二方向D2上的最小寬度。在本實施例中，狹縫110僅包括單一個單元圖案110U，第一方向D1與第二方向D2互相垂直，也就是說，第一方向D1平行於其中一偏光片70之光軸方向，但不以此為限。另外，進一步說明，單元圖案110U可具有第一側邊111、第二側邊112、第三側邊113以及第四側邊114，其中第一側邊111與第二側邊112相互連接，第三側邊113與第四側邊114相互連接，第一側邊111與第四側邊114在第二方向D2上互相對應，第二側邊112與第三側邊113在第二方向D2上互相對應，並且，第一側邊111以及第三側邊113實質上平行第三方向D3，第二側邊112以及第四側邊114實質上平行第四方向D4，而第一方向D1、第二方向D2、第三方向D3以及第四方向D4不互相平行，也就是說，第一側邊111、第二側邊112、第三側邊113以及第四側邊114相對於偏光片70之光軸方向為不平行也不垂直，因此，單元圖案110U在第二方向D2上之寬度呈連續性變化，在較佳實施例中，第一側邊111與第二側邊112之間的夾角α為約160度，但不以此為限。除此之外，本實施例之單元圖案110U可另具有第五側邊115以及第六側邊116，其中第五側邊115連接於第一側邊111與第四側邊114之間，第六側邊116連接於第二側邊112與第三側邊113之間，且第五側邊115與第六側邊116實質上平行第二方向D2。相鄰狹縫110的較佳為以相對平行於第一方向D1之一假想線而對稱。在本實施例中，狹縫110的形狀可為封閉圖形，亦即狹縫110之單元圖案110U可為封閉圖形，如第2A圖中之六邊形狹縫，但不以此為限，舉例而言，封閉圖形可為梯形、矩形、六邊形、八邊形、橢圓形、長條形或其他適合的多邊形，且其內角為直角或鈍角。

畫素電極100之狹縫110可沿著第一方向D1延伸排列而形成複數個狹縫列110R，且相鄰的狹縫列110R沿著第二方向D2並排，而在本實施例中，畫素電極100之狹縫110可呈現陣列排列，如在第2A圖中，畫素電極100可包括五個狹縫列110R，各狹縫列110R可包括兩個狹縫110，也就是說，畫素電極100之狹縫110可排列成兩行五列之矩陣排列形式，但不以此為限，在其他實施例中，可依據狹縫110之尺寸以及畫素電極100之尺寸而排成兩行十列、一行五列、四行一列、兩行一列或其他適合的矩陣排列形式。除此之外，在本實施例中的第二方向D2上，狹縫110之第一側邊111可與相鄰的另一個狹縫110之第四側邊114相鄰且對應，狹縫110之第二側邊112可與相鄰的另一個狹縫110之第三側邊113相鄰且對應，而由於第一側邊111與第四側邊114不互相平行，且第二側邊112與第三側邊113不互相平行，因此，在第二方向D2上相鄰的兩狹縫110之相鄰且對應之側邊皆不互相平行，並且，在第二方向D2上狹縫110具有最大寬度之部分係互相對應，且狹縫110具有最小寬度之部分係互相對應，換句話說，在第二方向D2上相鄰之狹縫110在第二方向D2上完全重疊，並且相鄰之側邊彼此對應。

另外，關於子畫素的部分，單一個畫素電極100可與至少一個子畫素重疊，也就是說，各子畫素的區域可為單一個畫素電極100的部分區域或是整體區域，例如整個畫素電極100的區域、二分之一個畫素電極100的區域、四分之一個畫素電極100的區域，因此，子畫素的寬度W可等於畫素電極100的寬度或可為畫素電極100的寬度的二分之一或四分之一。在本實施例中，子畫素的區域係為整個畫素電極100的區域，故子畫素在第一方向D1上的寬度W等於畫素電極100在第一方向D1上的寬度。此外，在單一子畫素中的第一方向D1上，各狹縫110之第一虛擬距離a的和與寬度W之比值可大於或等於0.7，舉例而言，在第2A圖中，由於單一子畫素中的第一方向D1上具有兩個狹縫110，故2a/W≧0.7。

請參考第2B圖，第2B圖繪示本發明第一實施例之變化實施例之畫素電極的上視示意圖。如第2B圖所示，本變化實施例之畫素電極100’與第一實施例之畫素電極100在電極的圖形上相同，其差異在於畫素電極100’與複數個子畫素重疊，詳細而言，以第2B圖為例，畫素電極100’在第一方向D1上平分為四等分區域(如虛線A-A’、B-B’、C-C’)，而子畫素的區域僅為四等分區域中的其中一個，使子畫素的區域為四分之一個畫素電極100’的區域，子畫素在第一方向D1上的寬度W也為畫素電極100’在第一方向D1上的寬度的四分之一，且相鄰的子畫素可共用同一狹縫110，但不以此為限，畫素電極100’也可平分為二等分、三等分或其他適合的分割方式，並且其分割方向也不限定在第一方向D1，也可於第二方向上分割。由此可知，子畫素在第一方向D1上的寬度W係為畫素電極100’所具有之狹縫110的至少一個完整的第一虛擬距離a或至少一個部分的第一虛擬距離a與狹縫間的電極的寬度之和。而當單一個畫素電極100’與複數個子畫素重疊時，可藉此使畫素電極100’跨接複數個子畫素，即一個畫素電極100’的寬度對應多個子畫素的寬度，以利於高解析度的畫素設計。

請參考第3圖與第4圖，第3圖繪示本發明第一實施例之畫素電極100之電場示意圖，且僅繪示被提供驅動電位之畫素電極100之單一狹縫110之區域，第4圖繪示本發明第一實施例之畫素電極100被提供驅動電壓的明亮區示意圖，且僅繪示出被提供驅動電位之畫素電極100之單一狹縫110之區域顯示白畫面（例如顯示灰階為255）之狀態。如第3圖與第4圖所示，本實施例之單一狹縫110中之區域可分為第一區域1101、第二區域1102、第三區域1103以及第四區域1104，而當畫素電極100被提供驅動電位時，可藉由狹縫110之特殊圖案設計，產生不同方向的邊緣電場（如第3圖中之箭頭所示），而此些邊緣電場可分別對應第一側邊111、第二側邊112、第三側邊113、第四側邊114、第五側邊115以及第六側邊116，因此，由於此些不同方向的邊緣電場的作用，使得位於狹縫110上之部分液晶分子水平旋轉，造成狹縫110中之第一區域1101、第二區域1102、第三區域1103以及第四區域1104中皆有部分區域的光線穿透率被提升，進而產生明亮區LA（如第4圖所示）。另一方面，在各區域之交界處（如第3圖之十字狀虛線處），由於本實施例之狹縫110之圖案設計，並配合第一虛擬距離a與第二虛擬距離b具有2/(3W)≦a/b≦(3W)/2的關係，因此，相較於傳統之畫素電極，本實施例之畫素電極100具有較強的平行於第一方向D1之邊緣電場，而此電場可影響液晶分子的旋轉，使得位於各區域之交界處之液晶分子不產生旋轉或旋轉角度過小，進而產生暗紋，同樣的，在部分之畫素電極100上，例如各狹縫110之間的電極處，也會因為邊緣電場所產生之效果較弱而使此部分之液晶分子不產生旋轉或旋轉角度過小，進而產生暗紋，也就是說，在單一狹縫110之畫素電極100區域，會具有明顯的明亮區LA以及暗紋。

更進一步說明，「液晶反應時間」可定義為「上升時間與下降時間之和」，並且「上升時間」與「下降時間」符合下列之公式：，，

其中，τ_rise 表示上升時間，τ_decay 表示下降時間，γ表示旋轉黏度，Δε表示液晶分子之介電係數差，E表示電場，K₁ 、K₂ 表示彈性係數，d表示液晶層30之間隙，x表示兩相鄰暗紋之距離。由上述公式可知，由於第一虛擬距離a與第二虛擬距離b具有2/(3W)≦a/b≦(3W)/2的關係，而使本實施例之畫素電極100相較於傳統之畫素電極具有較強的平行於第一方向D1之邊緣電場，並於狹縫110中產生了暗紋，而使本實施例之畫素電極100所產生之暗紋之距離相較於傳統之畫素電極所產生之暗紋之距離較小，因此，造成公式中的E提升與x下降，進而使得液晶反應時間降低。因此，當液晶層30之間隙在3微米的條件下，本實施例於25℃時之液晶反應時間（下文稱25℃液晶反應時間）可達到約9.7毫秒（ms），液晶效率約為67%（液晶效率可定義為「搭配同一背光源下，包含上下偏光片70之液晶顯示面板在白畫面的亮度除以去除上下偏光片70之液晶顯示面板在白畫面的亮度」），相較於傳統之畫素電極之設計，傳統之液晶反應時間約大於15毫秒，故本實施例之畫素電極100可達到降低液晶反應時間之功效。

本發明之畫素電極並不以上述實施例為限。下文將依序介紹本發明之其它較佳實施例之畫素電極，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。

請參考第5圖，第5圖繪示本發明第一實施例之變化實施例之畫素電極的上視示意圖。如第5圖所示，本發明之另一變化實施例之畫素電極110’’與第一實施例之間之差異在於本變化實施例之畫素電極110’’之部分狹縫110之圖形係為單元圖案110U之一部分所構成，例如位於畫素電極110’’兩端之狹縫110為單元圖案110U之二分之一、三分之一、四分之一所構成，但不以此為限。在本變化實施例中，當液晶層30之間隙在3微米的條件下，25℃液晶反應時間可達到約9.7毫秒，液晶效率約為55%。

請參考第6圖，第6圖繪示本發明第二實施例之畫素電極的上視示意圖。如第6圖所示，本實施例之畫素電極200與第一實施例之間之差異在於本實施例之畫素電極200之狹縫110具有複數個單元圖案110U，且單元圖案110U沿著第一方向D1連續重複排列，並且，單元圖案110U不具有上述第一實施例中所述之第五側邊115與第六側邊116，在本實施例中，狹縫110不為封閉圖形，但不以此為限，例如畫素電極200的一個狹縫列110R也可具有多個重複排列的單元圖案110U，但狹縫110為封閉圖形，亦即在第一個與最後一個單元圖案110U分別具有第五側邊115與第六側邊116。由上述可知，由於本實施例的單元圖案110U不具有第五側邊115與第六側邊116，亦即本實施例之畫素電極200相較於第一實施例之畫素電極100之電極所佔面積較小（減少了沿第二方向D2延伸之電極部分），因此，相較於第一實施例，本實施例位於電極上的暗紋減少，且狹縫110中各區域交界之暗紋寬度減少，亦即增加了各區域中之明亮區的面積，進而提升液晶效率。此外，雖然本實施例之單元圖案110U不具有第五側邊115與第六側邊116，但由於本實施例之畫素電極200具有尖點CP，而尖點CP與共用電極之間可提供多個方向的邊緣電場，因此，仍可在狹縫110中產生平行於第一方向D1之電場，狹縫110中各區域交界仍具有暗紋，液晶反應時間仍可被降低。在本實施例中，當液晶層30之間隙在3微米的條件下，25℃液晶反應時間可達約9.7毫秒，液晶效率為約72%，因此本實施例可具有低液晶反應時間以及較佳之液晶效率。

請參考第7圖，第7圖繪示本發明第二實施例之變化實施例之畫素電極的上視示意圖。如第7圖所示，本變化實施例之畫素電極200’與第二實施例之間之差異在於本變化實施例之畫素電極200’之狹縫110之單元圖案110U具有第一圓弧211、第二圓弧212、第三圓弧213以及第四圓弧214，第一圓弧211與第四圓弧214在第二方向D2上互相對應，第二圓弧212與第三圓弧213在第二方向D2上互相對應。由於本變化實施例之單元圖案110U具有圓弧，而圓弧與共用電極之間可提供多種方向的邊緣電場，因此，仍可在狹縫110中產生平行於第一方向D1之電場，狹縫110中各區域交界仍具有暗紋，液晶反應時間仍可被降低。

請參考第8圖，第8圖繪示本發明第三實施例之畫素電極的上視示意圖。如第8圖所示，本實施例之畫素電極300與第一實施例之間之差異在於狹縫110之第一側邊111與在第二方向D2上相鄰的另一個狹縫110之第三側邊113相鄰且對應，且狹縫110之第二側邊112與在第二方向D2上相鄰的另一個狹縫110之第四側邊114相鄰且對應，換句話說，兩相鄰之狹縫列110R在第一方向D1上具有二分之一第一虛擬距離a之錯位排列。另外，由於兩相鄰之狹縫列110R在第一方向D1上錯位排列，因此，相鄰之狹縫110在第二方向D2上僅部分重疊，也就是說，在第二方向D2上，相鄰之狹縫110具有最大寬度之部分係互相錯位，且相鄰之狹縫110具有最小寬度之部分亦互相錯位。由於本實施例之狹縫110相對於第一實施例較為緊密，因此，畫素電極300與共用電極之間所造成之邊緣電場較多，使得液晶效率較高。在本實施例中，當液晶層30之間隙在3微米的條件下，25℃液晶反應時間可達約12.1毫秒，液晶效率為約69%，因此本實施例可具有低液晶反應時間。

請參考第9圖，第9圖繪示本發明第四實施例之畫素電極的上視示意圖。如第9圖所示，本實施例之畫素電極400包括第一狹縫區401、第二狹縫區402、第三狹縫區403以及第四狹縫區404。第一狹縫區401以及第三狹縫區403分別具有複數個狹縫110，而狹縫110具有平行於第一方向D1的第一虛擬距離a以及平行於第二方向D2的第二虛擬距離b，其中第一方向D1實質上不平形於第二方向D2，第二方向D2實質上垂直於其中一個偏光片70之光軸方向，且2/(3W)≦a/b≦(3W)/2，而在本實施例中，第一虛擬距離a為各狹縫110於第一方向D1上之最大寬度，第二虛擬距離b為各狹縫110在第二方向D2上的最大寬度，且各狹縫110之第一虛擬距離a可不完全相同，亦即此些狹縫110可具有兩種以上的第一虛擬距離a。進一步說明，第一狹縫區401與第二狹縫區402之間具有第一邊界411，第二狹縫區402與第三狹縫區403之間具有第二邊界412，第三狹縫區403與第四狹縫區404之間具有第三邊界413，第四狹縫區404與第一狹縫區401之間具有第四邊界414，第一邊界411以及第三邊界413沿第三方向D3延伸，且第二邊界412以及第四邊界414沿第四方向D4延伸，而第一方向D1、第二方向D2、第三方向D3以及第四方向D4不互相平行，在本實施例中，第三方向D3與第一方向D1之間的夾角a1範圍為約0度至約90度，且第四方向D4與第一方向D1之間的夾角a2範圍為約0度至約90度，在較佳實施例中，第三方向D3與第一方向D1之間的夾角a1與第四方向D4與第一方向D1之間的夾角a2相等，使得第一邊界411、第二邊界412、第三邊界413以及第四邊界414實質上構成X字形。

另一方面，在本實施例中，第二狹縫區402以及第四狹縫區404分別具有複數個縱向狹縫420，而縱向狹縫420具有平行於第一方向D1的第三虛擬距離c以及平行於第二方向D2的第四虛擬距離d，且2/(3W)≦d/c≦(3W)/2，因此，在第9圖中，第一狹縫區401中之一狹縫110、第二狹縫區402中之一縱向狹縫420、第三狹縫區403中之一狹縫110以及第四狹縫區404中之一縱向狹縫420可形成「口」字形，故本實施例並不明顯具有如前述實施例所述的狹縫列110R。除此之外，狹縫110的形狀較佳為以平行於第一方向D1之一假想線呈鏡像對稱，縱向狹縫420的形狀較佳為以平行於第二方向D2之一假想線呈鏡像對稱，在本實施例中，狹縫110與縱向狹縫420的形狀可為封閉圖形，舉例而言，封閉圖形可為梯形、矩形、六邊形、八邊形、橢圓形、長條形或其他適合的多邊形，且其內角為直角或鈍角，在第9圖中，狹縫110與縱向狹縫420以梯形為例。

由於本實施例之狹縫110之圖案設計，並配合第一虛擬距離a與第二虛擬距離b具有2/(3W)≦a/b≦(3W)/2的關係，因此，相較於傳統之畫素電極，本實施例之畫素電極400具有較強的平行於第一方向D1之邊緣電場，而此電場可影響液晶分子的旋轉，使得位於狹縫110中之部分液晶分子不產生旋轉或旋轉角度過小，進而產生暗紋，同樣的，在部分之畫素電極400上，例如各狹縫110之間的電極處，也會因為邊緣電場所產生之效果較弱而使此部分之液晶分子不產生旋轉或旋轉角度過小，進而產生暗紋，因此，在第一狹縫區401與第三狹縫區403中有明顯的明亮區與暗紋，並可藉由此些暗紋的產生，而達到降低液晶反應時間的功效。另一方面，由於縱向狹縫420中之第三虛擬距離c與第四虛擬距離d具有2/(3W)≦d/c≦(3W)/2的關係，因此，平行於第一方向D1之邊緣電場較強，使得位於縱向狹縫420上之液晶分子的旋轉不明顯或不旋轉，因此，在第二狹縫區402與第四狹縫區404中無法產生明亮區。在本實施例中，當液晶層30之間隙在3微米的條件下，25℃液晶反應時間可達約10.5毫秒，液晶效率為約37%，故本實施例之畫素電極400相較於傳統之畫素電極之設計可達到降低液晶反應時間之功效。

請參考第10圖，第10圖繪示本發明第五實施例之畫素電極的上視示意圖，其中狹縫110係以長條形為例。如第10圖所示，本實施例之畫素電極500與第四實施例之間之差異在於本實施例之畫素電極500之第二狹縫區402以及第四狹縫區404分別具有複數個狹縫110，並且不具有縱向狹縫420。由於第一狹縫區401、第二狹縫區402、第三狹縫區403以及第四狹縫區404中之狹縫110之第一虛擬距離a與第二虛擬距離b具有2/(3W)≦a/b≦(3W)/2的關係，因此，在第一狹縫區401、第二狹縫區402、第三狹縫區403以及第四狹縫區404中皆可有明顯的明亮區與暗紋，並可藉由此些暗紋的產生，而達到降低液晶反應時間的功效。另外，由於第二狹縫區402與第四狹縫區404皆可產生明亮區，因此，相較於第四實施例，本實施例具有較高的液晶效率。在本實施例中，當液晶層30之間隙在3微米的條件下，25℃液晶反應時間可達約9.9毫秒，液晶效率為約55%，因此本實施例可具有低液晶反應時間以及較佳之液晶效率。

請參考第11圖，第11圖繪示本發明第五實施例之變化實施例之畫素電極的上視示意圖，其中狹縫110係以橢圓形為例。如第11圖所示，本變化實施例之畫素電極500’與第五實施例之間之差異在於本實施例之第一邊界411、第二邊界412、第三邊界413、第四邊界414呈彎折形，但第一邊界411、第三邊界413大體上仍沿第三方向D3延伸，第二邊界412、第四邊界414大體上仍沿第四方向D4延伸。在本變化實施例中，當液晶層30之間隙在3微米的條件下，25℃液晶反應時間可達約10毫秒，液晶效率為約53%，因此本變化實施例具有低液晶反應時間以及較佳之液晶效率。

請參考第12圖，第12圖繪示本發明第六實施例之畫素電極的上視示意圖，其中狹縫110係以矩形為例。如第12圖所示，本實施例之畫素電極600與第五實施例之間之差異在於本實施例之畫素電極600另包括複數個邊界狹縫610，設置於第一邊界411、第二邊界412、第三邊界413及第四邊界414的至少其中一者上。在本實施例中，當液晶層30之間隙在3微米的條件下，25℃液晶反應時間可達約11.1毫秒，液晶效率為約54%，因此本變化實施例可具有低液晶反應時間以及較佳之液晶效率。

請參考第13圖，第13圖繪示本發明第七實施例之畫素電極的上視示意圖，其中狹縫110係以八邊形為例。如第13圖所示，本實施例之畫素電極700包括複數個狹縫110，狹縫110之大小可不相同，而狹縫110具有平行於第一方向D1的第一虛擬距離a以及平行於第二方向D2的第二虛擬距離b，其中第一方向D1實質上不平形於第二方向D2，第二方向D2實質上垂直於其中一個偏光片70之光軸方向，且2/(3W)≦a/b≦(3W)/2，此外，在本實施例中，第一虛擬距離a為各狹縫110於第一方向D1上之最大寬度，第二虛擬距離b為各狹縫110在第二方向D2上的最大寬度，各狹縫110之第二虛擬距離b可相同，且各狹縫110之第一虛擬距離a可不相同，亦即此些狹縫110可具有兩種以上的第一虛擬距離a。另一方面，部分狹縫110係沿著第二方向D2相鄰並排，並且在第二方向D2上相鄰之狹縫110係互相錯位，而在本實施例中，狹縫110之中心在第二方向D2上可不與相鄰之狹縫110對應，但不以此為限，在變化實施例中，狹縫110之中心在第二方向D2上可與相鄰之狹縫110對應，但不與相鄰之狹縫110之中心對應。在本實施例中，當液晶層30之間隙在3微米的條件下，25℃液晶反應時間可達約11.2毫秒，液晶效率為約63%，因此本變化實施例可達到降低液晶反應時間的功效。

請參考表1，表1為本發明第二實施例、第五實施例、第七實施例以及對照實施例之畫素電極之液晶效率、25℃液晶反應時間以及－30℃液晶反應時間，其中對照實施例係為傳統具有狹縫但狹縫的形狀大小不滿足2/(3W)≦a/b≦(3W)/2之畫素電極，而各實施例之液晶層30之間隙皆為2.8微米。如表1所示，本發明之第二實施例、第五實施例以及第七實施例，不論液晶於常溫25℃還是較低溫的－30℃，相對於對照實施例皆具有較低的液晶反應時間。此外，由於本發明的實施例之－30℃液晶反應時間小於250毫秒，較佳小於200毫秒，因此，可明顯改善於低溫顯示時的殘影問題，進而達到較佳的顯示品質。

表1

綜上所述，本發明之畫素電極由於具有特殊的狹縫圖案設計，並且第一虛擬距離a與第二虛擬距離b具有2/(3W)≦a/b≦(3W)/2的關係，因此相較於傳統之畫素電極具有較強的平行於第一方向之邊緣電場，並且具有較短的暗紋距離，進而造成液晶反應時間降低。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧第一基板

20‧‧‧第二基板

30‧‧‧液晶層

40‧‧‧主動電路結構層

42‧‧‧第一絕緣層

44‧‧‧共用電極層

46‧‧‧第二絕緣層

48‧‧‧畫素電極層

50‧‧‧彩色濾光層

60‧‧‧遮光層

70‧‧‧偏光片

100、100’、100’’、200、200’、300、400、500、500’、600、700‧‧‧畫素電極

110‧‧‧狹縫

110R‧‧‧狹縫列

110U‧‧‧單元圖案

1101‧‧‧第一區域

1102‧‧‧第二區域

1103‧‧‧第三區域

1104‧‧‧第四區域

111‧‧‧第一側邊

112‧‧‧第二側邊

113‧‧‧第三側邊

114‧‧‧第四側邊

115‧‧‧第五側邊

116‧‧‧第六側邊

211‧‧‧第一圓弧

212‧‧‧第二圓弧

213‧‧‧第三圓弧

214‧‧‧第四圓弧

401‧‧‧第一狹縫區

402‧‧‧第二狹縫區

403‧‧‧第三狹縫區

404‧‧‧第四狹縫區

411‧‧‧第一邊界

412‧‧‧第二邊界

413‧‧‧第三邊界

414‧‧‧第四邊界

420‧‧‧縱向狹縫

610‧‧‧邊界狹縫

a‧‧‧第一虛擬距離

a1、a2、α‧‧‧夾角

b‧‧‧第二虛擬距離

c‧‧‧第三虛擬距離

CP‧‧‧尖點

d‧‧‧第四虛擬距離

D1‧‧‧第一方向

D2‧‧‧第二方向

D3‧‧‧第三方向

D4‧‧‧第四方向

LA‧‧‧明亮區

W‧‧‧寬度

第1圖繪示本發明一實施例之液晶顯示面板的剖面示意圖。第2A圖繪示本發明第一實施例之畫素電極的上視示意圖。第2B圖繪示本發明第一實施例之變化實施例之畫素電極的上視示意圖。第3圖繪示本發明第一實施例之畫素電極之電場示意圖。第4圖繪示本發明第一實施例之畫素電極被提供驅動電壓的明亮區示意圖。第5圖繪示本發明第一實施例之變化實施例之畫素電極的上視示意圖。第6圖繪示本發明第二實施例之畫素電極的上視示意圖。第7圖繪示本發明第二實施例之變化實施例之畫素電極的上視示意圖。第8圖繪示本發明第三實施例之畫素電極的上視示意圖。第9圖繪示本發明第四實施例之畫素電極的上視示意圖。第10圖繪示本發明第五實施例之畫素電極的上視示意圖。第11圖繪示本發明第五實施例之變化實施例之畫素電極的上視示意圖。第12圖繪示本發明第六實施例之畫素電極的上視示意圖。第13圖繪示本發明第七實施例之畫素電極的上視示意圖。

Claims

一種畫素電極，包括複數個狹縫，且該等狹縫之其中一個具有：一第一虛擬距離a，平行於一第一方向；以及一第二虛擬距離b，平行於一第二方向，其中該第一方向實質上不同於該第二方向，該第二方向實質上垂直於一光軸方向，且2/(3W)≦a/b≦(3W)/2，W係為一子畫素之寬度。
如請求項1所述之畫素電極，其中該狹縫在該第二方向上具有兩種以上之寬度。
如請求項2所述之畫素電極，其中該等狹縫分別包括一單元圖案，該第一虛擬距離a為該單元圖案於該第一方向上之寬度，而該第二虛擬距離b為該單元圖案在該第二方向上的最小寬度。
如請求項3所述之畫素電極，其中該單元圖案具有一第一側邊、一第二側邊、一第三側邊以及一第四側邊，該第一側邊以及該第三側邊實質上平行一第三方向，該第二側邊以及該第四側邊實質上平行一第四方向，該第一側邊與該第四側邊在該第二方向上互相對應，該第二側邊與該第三側邊在該第二方向上互相對應，且該第一方向、該第二方向、該第三方以及該第四方向不互相平行。
如請求項4所述之畫素電極，其中在該第二方向上，各該狹縫之該第一側邊係與相鄰的另一個該狹縫之該第四側邊相鄰且對應。
如請求項4所述之畫素電極，其中在該第二方向上，各該狹縫之該第一側邊係與相鄰的另一個該狹縫之該第三側邊相鄰且對應。
如請求項4所述之畫素電極，其中該單元圖案係為一六邊形。
如請求項3所述之畫素電極，其中該單元圖案具有一第一圓弧、一第二圓弧、一第三圓弧以及一第四圓弧，該第一圓弧與該第四圓弧在該第二方向上互相對應，該第二圓弧與該第三圓弧在該第二方向上互相對應。
如請求項2所述之畫素電極，其中該等狹縫分別包括複數個單元圖案，且該等單元圖案係沿著該第一方向連續重複排列，該第一虛擬距離a為各該單元圖案於該第一方向上之寬度，而該第二虛擬距離b為各該單元圖案在該第二方向上的最小寬度。
如請求項2所述之畫素電極，其中部分該等狹縫係沿著該第二方向相鄰並排，在該第二方向上，該等狹縫具有最大寬度之部分係互相對應，且該等狹縫具有最小寬度之部分係互相對應。
如請求項2所述之畫素電極，其中部分該等狹縫係沿著該第二方向相鄰並排，在該第二方向上，相鄰之該等狹縫具有最大寬度之部分係互相錯位，且相鄰之該等狹縫具有最小寬度之部分係互相錯位。
如請求項1所述之畫素電極，該第一虛擬距離a為各該狹縫於該第一方向上之最大寬度，而該第二虛擬距離b為各該狹縫在該第二方向上的最大寬度。
如請求項12所述之畫素電極，其另包括一第一狹縫區、一第二狹縫區、一第三狹縫區以及一第四狹縫區，其中該第一狹縫區以及該第三狹縫區分別具有複數個該狹縫，該第一狹縫區與該第二狹縫區之間具有一第一邊界，該第二狹縫區與該第三狹縫區之間具有一第二邊界，該第三狹縫區與該第四狹縫區之間具有一第三邊界，該第四狹縫區與該第一狹縫區之間具有一第四邊界，該第一邊界以及該第三邊界沿一第三方向延伸，且該第二邊界以及該第四邊界沿一第四方向延伸。
如請求項13所述之畫素電極，其中該第二狹縫區以及該第四狹縫區分別具有複數個縱向狹縫，該等縱向狹縫之其中一個具有：一第三虛擬距離c，平行於該第一方向；以及一第四虛擬距離d，平行於該第二方向，且2/(3W)≦d/c≦(3W)/2。
如請求項13所述之畫素電極，其中該第二狹縫區以及該第四狹縫區分別具有複數個該狹縫。
如請求項13所述之畫素電極，其另包括複數個邊界狹縫，設置於該第一邊界、該第二邊界、該第三邊界及該第四邊界的至少其中一者上。
如請求項13所述之畫素電極，其中該第三方向與該第一方向之間的夾角範圍為約0度至約90度，且該第四方向與該第一方向之間的夾角範圍為約0度至約90度。
如請求項13所述之畫素電極，其中該第一邊界、該第二邊界、該第三邊界以及該第四邊界實質上呈X字形。
如請求項12所述之畫素電極，其中部分該等狹縫係沿著該第二方向相鄰並排，在該第二方向上，相鄰之該等狹縫係互相錯位。
如請求項19所述之畫素電極，其中各該狹縫之一中心在該第二方向上係不與相鄰之該等狹縫對應。
如請求項12所述之畫素電極，其中該等狹縫具有兩種以上的該第一虛擬距離a。
如請求項1所述之畫素電極，其中該等狹縫沿著該第一方向延伸排列成複數個狹縫列，且該等狹縫列沿著該第二方向上平行並排。
如請求項22所述之畫素電極，其中兩相鄰之該等狹縫列之該等狹縫在該第二方向上彼此對應。
如請求項22所述之畫素電極，其中兩相鄰之該等狹縫列在該第一方向上錯位排列。
如請求項24所述之畫素電極，其中兩相鄰之該等狹縫列在該第一方向上具有二分之一該第一虛擬距離a之錯位排列。
如請求項1所述之畫素電極，其中該等狹縫分別為一多邊形，且該多邊形之內角為直角或鈍角。
如請求項1所述之畫素電極，其中該等狹縫係為梯形、矩形、六邊形、八邊形、橢圓形或長條形。