TW201805842A - 將使用系統實施的用於消除電路單元之偽路徑之方法 - Google Patents
將使用系統實施的用於消除電路單元之偽路徑之方法 Download PDFInfo
- Publication number
- TW201805842A TW201805842A TW106112409A TW106112409A TW201805842A TW 201805842 A TW201805842 A TW 201805842A TW 106112409 A TW106112409 A TW 106112409A TW 106112409 A TW106112409 A TW 106112409A TW 201805842 A TW201805842 A TW 201805842A
- Authority
- TW
- Taiwan
- Prior art keywords
- circuit unit
- node
- path
- wiring network
- pseudo
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/337—Design optimisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一種系統包含一接線網識別模組及一偽路徑消除模組。該接線網識別模組經組態以接收與一電路單元相關聯之第一電子對照表及第二電子對照表以基於該第一電子對照表而識別該電路單元之一接線網,且提供包含與該接線網相關聯之資訊之一接線網資訊輸出。該偽路徑消除模組耦合至該接線網識別模組且經組態以基於該接線網資訊輸出而在該第二電子對照表中消除該電路單元之一偽路徑。
Description
本發明實施例係有關一種將使用系統實施的用於消除電路單元之偽路徑之方法。
電路分析通常係使用一系統對一電路單元執行。在電路分析期間,該系統採用呈一電子信號形式、含有與電路單元之路徑相關聯之資訊的一對照表。與電路單元之路徑相關聯之資訊可包含在電路單元之一實際操作期間未經橫穿之偽路徑且系統不必對該等偽路徑執行電路分析。因此期望在電子對照表中消除此等偽路徑。
根據本發明的一實施例,一種方法包括:接收與一電路單元相關聯之第一電子對照表及第二電子對照表;基於該第一電子對照表而識別該電路單元之一接線網;提供包含與該接線網相關聯之資訊之一接線網資訊輸出;在該第二電子對照表中選擇不橫穿該接線網的該電路單元之一路徑;及提供包含與該路徑相關聯之資訊之一路徑資訊輸出。 根據本發明的一實施例,一種系統包括:一接線網識別模組,其經組態以接收與一電路單元相關聯之第一電子對照表及第二電子對照表以基於該第一電子對照表而識別該電路單元之一接線網,且提供包含與該接線網相關聯之資訊之一接線網資訊輸出;及一偽路徑清除模組,其耦合至該接線網識別模組且經組態以基於該接線網資訊輸出而在該第二電子對照表中清除該電路單元之一偽路徑。 根據本發明的一實施例,一種方法包括:接收與一電路單元相關聯之第一電子對照表及第二電子對照表;基於該第一電子對照表而識別該電路單元之一接線網;提供包含與該接線網相關聯之資訊之一接線網資訊輸出;在該第二電子對照表中選擇橫穿該接線網的該電路單元之一路徑;及自該第二電子對照表移除該路徑。
相關申請案之交叉參考 本申請案主張2016年5月27日提出申請之第62/342,237號美國臨時專利申請案之優先權,該美國臨時專利申請案之全部內容以引用方式併入本文中。 以下揭露內容提供諸多不同實施例或實例以實施所提供標的物之不同特徵。下文闡述組件及配置之特定實例以簡化本揭露。當然,此等特定實例僅係實例且並不意欲具備限制性。舉例而言,在以下說明中,一第一構件形成於一第二構件上方或該第二構件上可包含其中第一構件與第二構件直接接觸而形成之實施例,且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外,本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡潔及清晰目的且本身並不指示所論述之各種實施例及/或組態之間的一關係。 此外,為便於說明,本文中可使用空間相對術語(諸如,「下面」、「下方」、「下部」、「上面」、「上部」及諸如此類)來闡述一個元件或構件與另一元件或構件之關係,如各圖中所圖解說明。除圖中所繪示之定向之外,該等空間相對術語亦意欲囊括裝置在使用或操作中之不同定向。設備亦可以其他方式定向(旋轉90度或處於其他定向)且可相應地以類似方式解釋本文中所使用之空間相對描述符。 本揭露提供用於以本文中將詳細闡述之一方式在一電子對照表中消除一電路單元之偽路徑之各種例示性方法,藉此可僅對電路單元之真路徑執行電路分析。在某些實施例中,該等方法係儲存於一電腦可讀儲存媒體中之程式指令。本揭露亦提供執行該等方法之一例示性系統。在某些實施例中,該系統包含能夠執行該等程式指令之一控制器。 圖1係用於消除根據某些實施例之一電路單元之偽路徑之一方法之一流程圖。電路單元包含一對電路,該對電路中之每一者包含複數個電晶體。該等電路中之每一者之電晶體皆具有透過其源極/汲極端子彼此耦合之通道。因此,每一電路可稱為一共通道群組(CCG)電路。在某些實施例中,CCG電路中之至少一者係一NOT閘、一AND閘、一NAND閘、一OR閘、一NOR閘、一XOR閘、一XNOR閘、任何邏輯閘、上述各項之一組合及諸如此類。應理解,互連一對CCG電路之一組件稱為一接線網。 在操作110中,接收第一電子對照表及第二電子對照表。第一電子對照表(諸如一接線對照表)含有與CCG電路之電晶體當中之連接相關聯之資訊。第二電子對照表含有與路徑相關聯之資訊,每一路徑自電路單元的一FROM節點穿過一THROUGH節點而橫穿至一TO節點。與路徑相關聯之資訊包含電路單元之一真路徑且在某些實施例中包含電路單元之一偽路徑。在此等某些實施例中,第一電子對照表進一步含有與一偽路徑接線網(亦即,偽路徑而非真路徑橫穿之一接線網)相關聯之資訊。在操作120中,基於在操作110中接收之第一電子對照表而識別電路單元之一偽路徑接線網。在操作130中,提供包含與在操作120中識別之偽路徑接線網相關聯之資訊的一接線網資訊輸出。在某些實施例中,與偽路徑接線網相關聯之資訊包含經由偽路徑接線網彼此連接的電路單元之經修改THROUGH節點。在操作140中,基於在操作130中提供之接線網資訊輸出而於在操作110中接收之第二電子對照表中消除偽路徑,藉此可僅對電路單元之真路徑執行電路分析。 圖2係根據某些實施例之一系統200之一示意性方塊圖。系統200包含一接線網識別模組210及一偽路徑消除模組220。在此例示性實施例中,接線網識別模組210包含一輸入接收器230、一識別器240及一輸出提供器250。輸入接收器230經組態以接收含有與一電路單元之電晶體當中之連接相關聯之資訊的一第一電子對照表(諸如一接線對照表)。電路單元包含一對CCG電路,該對CCG電路中之至少一者係一NOT閘、一AND閘、一NAND閘、一OR閘、一NOR閘、一XOR閘、一XNOR閘、任何邏輯閘、上述各項之一組合及諸如此類。 識別器240連接至輸入接收器230且經組態以基於由輸入接收器230接收之第一電子對照表而識別電路單元之一偽路徑接線網。在此例示性實施例中,識別器240進一步經組態以利用一單個電晶體來替換電路單元之並聯電晶體,以比較在利用單個電晶體替換並聯電晶體之前及之後連接至電路單元之一THROUGH節點的電路單元之源極/汲極端子之數目,且以在比較結果指示源極/汲極端子之數目不相同時將連接至THROUGH節點之一接線網識別為偽路徑接線網。 輸出提供器250連接至識別器240且經組態以提供包含與由識別器240識別之偽路徑接線網相關聯之資訊的一接線網資訊輸出。與偽路徑接線網相關聯之資訊包含經由偽路徑接線網彼此連接的電路單元之經修改THROUGH節點。輸入接收器230進一步經組態以接收含有與路徑相關聯之資訊之一第二電子對照表,該等路徑中之每一者自電路單元的一FROM節點穿過一THROUGH節點而橫穿至一TO節點。與路徑相關聯之資訊包含電路單元之一真路徑且在某些實施例中包含電路單元之一偽路徑。 偽路徑消除模組220連接至接線網識別模組210的輸入接收器230及輸出提供器250且經組態以基於由輸出提供器250提供之接線網資訊輸出而在由輸入接收器230接收之第二電子對照表中消除偽路徑,藉此可僅對電路單元之真路徑執行電路分析。 圖3係根據某些實施例之一電路單元300之一示意性電路圖。電路單元300包含CCG電路310、320、FROM節點(A、B、C)、TO節點(O1、O2)及THROUGH節點(TH1、TH2、TH3、TH4)。在此例示性實施例中,CCG電路310、320中之每一者係一NAND閘。如圖3中所圖解說明,NAND閘310包含電晶體(M1、M2、M3、M4),該等電晶體中之每一者具有第一及第二源極/汲極端子以及一閘極端子。同樣地,NAND閘320包含電晶體(M5、M6、M7、M8),該等電晶體中之每一者具有第一及第二源極/汲極端子以及一閘極端子。 現在將進一步參考圖1闡述用於使用根據某些實施例之系統200來消除電路單元300之偽路徑的一
例示性方法。在操作110中,接線網識別模組210之輸入接收器230接收第一電子對照表及第二電子對照表。在此例示性實施例中,第一電子對照表(諸如一接線對照表)含有與電路單元300之電晶體(M1、M2、M3、M4、M5、M6、M7、M8)當中之連接相關聯之資訊。如圖3中所圖解說明,此資訊包含:電晶體(M1、M2、M3)之第一源極/汲極端子連接至THROUGH節點(TH1)及TO節點( O1);電晶體(M5、M6、M7)之第一源極/汲極端子連接至THROUGH節點(TH3)及TO節點( O2);電晶體(M3、M4、M7、M8)之第二源極/汲極端子連接至THROUGH節點(TH2、TH4);電晶體(M1、M3)之閘極端子連接至FROM節點(A);電晶體(M5、M7)之閘極端子連接至FROM節點(B);及電晶體(M2、M4、M6、M8)之閘極端子連接至FROM節點(C)。 在此例示性實施例中,第二電子對照表含有與電路單元300之路徑相關聯之資訊。如圖3中所圖解說明,與電路單元300之路徑相關聯之資訊包含:自FROM節點(A)穿過THROUGH節點(TH1)而橫穿至TO節點(Ol)之一路徑(P1);自FROM節點(B)穿過THROUGH節點(TH3)而橫穿至TO節點(O2)之一路徑(P2);自FROM節點(A)穿過THROUGH節點(TH2、TH4)而橫穿至TO節點(O2)之一路徑(P3);及自FROM節點(B)穿過THROUGH節點(TH2、TH4)而橫穿至TO節點(O1)之一路徑(P4)。 接下來,在操作120中,接線網識別模組210之識別器240基於第一電子對照表而識別電路單元300之一偽路徑接線網。下文參考圖4至圖6闡述操作120。 圖4係根據某些實施例的圖之1操作120之一流程圖。在操作410中,接線網識別模組210之識別器240對連接至電路單元300之一THROUGH節點的電路單元300之源極/汲極端子之數目進行計數。如圖3中所圖解說明,THROUGH節點(TH1)連接至電晶體(M1、M2、M3)之第一源極/汲極端子。THROUGH節點(TH2、TH4)連接至電晶體(M3、M4、M7、M8)之第二源極/汲極端子。THROUGH節點(TH3)連接至電晶體(M5、M6、M7)之第一源極/汲極端子。如此,由接線網識別模組210之識別器240獲得的、連接至電路單元300之THROUGH節點(TH1、TH2、TH3、TH4)的電路單元300之源極/汲極端子之數目分別係三個、四個、三個、四個。在某些實施例中,接線網識別模組210之識別器240可獲得連接至一電路單元之一THROUGH節點之源極/汲極端子的任何數目。 返回參考圖4,在操作420中,接線網識別模組210之識別器240判定電路單元300是否包含並聯連接之電晶體。若判定電路單元300包含並聯電晶體,則流程繼續進行至操作430。相反,亦即接線網識別模組210之識別器240判定電路單元300不包含並聯電晶體,則流程繼續進行至操作440。 在此例示性實施例中,操作420包含識別電路單元300之哪些電晶體係並聯連接的。如圖3中所圖解說明,電晶體(M4)之第一及第二源極/汲極端子以及閘極端子分別連接至電晶體(M8)之第一及第二源極/汲極端子以及閘極端子。如此,接線網識別模組210之識別器240識別電路單元300之電晶體(M4、M8)係並聯電晶體且因此判定電路單元300包含並聯電晶體。因此,流程繼續進行至操作430。在某些實施例中,接線網識別模組210之識別器240可識別一電路單元之三個或三個以上並聯電晶體。 應理解,電路單元300的電晶體(M1、M2)與電晶體(M5、M6)並非並聯連接,此乃因雖然其第一源極/汲極端子彼此連接且雖然其第二源極/汲極端子彼此連接,但其閘極端子並不彼此連接。亦應理解,電路單元300的電晶體(M1、M3)與電晶體(M5、M7)並非並聯連接,此乃因雖然其第一源極/汲極端子彼此連接且雖然其閘極端子彼此連接,但其第二源極/汲極端子並不彼此連接。 返回參考圖4,在操作430中,由於並聯電晶體作為一單個電晶體有效地操作,因此接線網識別模組210之識別器240利用一單個電晶體來替換並聯電晶體(亦即,在操作420中藉此識別的電路單元300之電晶體(M4、M8))。 圖5係根據某些實施例之一電路單元500之一示意性電路圖。如圖5中所圖解說明,電路單元300之電晶體(M4、M8)係利用一電晶體(M48)替換,從而形成電路單元500。電晶體(M48)包含連接至一接地之一第一源極/汲極端子、連接至THROUGH節點(TH2、TH4)之一第二源極/汲極端子及連接至FROM節點(C)之一閘極端子。 返回參考圖4,在操作440中,接線網識別模組210之識別器240判定電路單元500是否包含一不平衡FROM節點。在此例示性實施例中,不平衡FROM節點係電路單元500之一FROM節點,電路單元500具有連接至該FROM節點之p型電晶體,p型電晶體之數目不同於連接至該FROM節點之n型電晶體之數目。在某些實施例中,操作440包含:(a)對連接至電路單元500之一FROM節點的電路單元500之p型及n型電晶體之數目進行計數;及(b)比較在(a)中獲得之p型電晶體之數目與在(a)中獲得之n型電晶體之數目。 若判定電路單元500包含此一不平衡FROM節點,則流程繼續進行至操作450。否則,流程結束。如圖5中所圖解說明,FROM節點(A)具有相同數目個連接至其的p型電晶體及n型電晶體,亦即,一個p型電晶體(M1)及一個n型電晶體(M3)。FROM節點(B)亦具有相同數目個連接其的p型電晶體及n型電晶體,亦即,一個p型電晶體(M5)及一個n型電晶體(M7)。FROM節點(C)具有不同數目個連接至其的p型電晶體及n型電晶體,亦即,兩個p型電晶體(M2、M6)及一個n型電晶體(M48)。如此,接線網識別模組210之識別器240判定電路單元500包含一不平衡FROM節點。因此,流程繼續進行至操作450。 返回參考圖4,在操作450中,接線網識別模組210之識別器240識別電路單元500之一經修改THROUGH節點。圖6係根據某些實施例的圖4之操作450之一流程圖。在操作610中,接線網識別模組210之識別器240對連接至電路單元500之一THROUGH節點的電路單元500之源極/汲極端子之數目進行計數。如圖5中所圖解說明,THROUGH節點(TH1)連接至電晶體(M1、M2、M3)之第一源極/汲極端子。THROUGH節點(TH2、TH4)連接至電晶體(M3、M7、M48)之第二源極/汲極端子。THROUGH節點(TH3)連接至電晶體(M5、M6、M7)之第一源極/汲極端子。如此,由接線網識別模組210之識別器240獲得的、連接至電路單元500之THROUGH節點(TH1、TH2、TH3、TH4)的電路單元500之源極/汲極端子之數目分別係三個、四個、三個、四個。 返回參考圖6,在操作620中,接線網識別模組210之識別器240比較藉此在操作410、610中獲得的連接至一THROUGH節點之源極/汲極端子之數目。在操作630中,接線網識別模組210之識別器240基於操作620中之比較結果而將一THROUGH節點識別為電路單元500之一經修改THROUGH節點。在此例示性實施例中,當比較結果指示由識別器240在操作410、610中獲得的連接至一THROUGH節點之源極/汲極端子之數目不相同時,識別器240將THROUGH節點識別為一經修改THROUGH節點。 如上文所闡述,在操作410中獲得的連接至電路單元300之THROUGH節點(TH1)之源極/汲極端子之數目(亦即,三個)與在操作610中獲得的連接至電路單元500之THROUGH節點(TH1)之源極/汲極端子之數目相同。在操作410中獲得的連接至電路單元300之THROUGH節點(TH3)之源極/汲極端子之數目(亦即,三個)亦與在操作610中獲得的連接至電路單元500之THROUGH節點(TH3)之源極/汲極端子之數目相同。在操作410中獲得的連接至電路單元300之THROUGH節點(TH2)之源極/汲極端子之數目(亦即,四個)不同於在操作610中獲得的連接至電路單元500之THROUGH節點(TH2)之源極/汲極端子之數目(亦即,三個)。在操作410中獲得的連接至電路單元300之THROUGH節點(TH4)之源極/汲極端子之數目(亦即,四個)亦不同於在操作610中獲得的連接至電路單元500之THROUGH節點(TH4)之源極/汲極端子之數目(亦即,三個)。如此,接線網識別模組210之識別器240將THROUGH節點(TH2、TH4)識別為電路單元500之經修改THROUGH節點。 返回參考圖4,在操作460中,接線網識別模組210之識別器240將互連經修改THROUGH節點(亦即,THROUGH節點(TH2、TH4))的電路單元300之一組件識別為電路單元300之偽路徑接線網。如圖3中所圖解說明,電路單元300之一組件(N)互連電路單元300之THROUGH節點(TH2、TH4)。如此,接線網識別模組210之識別器240將組件(N)識別為電路單元300之偽路徑接線網。 接下來,在操作130中,接線網識別模組210之輸出提供器250提供包含與在操作120中識別之偽路徑接線網相關聯之資訊之一接線網資訊輸出。在此例示性實施例中,與偽路徑接線網相關聯之資訊包含電路單元300之THROUGH節點(TH2、TH4)。 在操作140中,偽路徑消除模組220基於在操作130中提供之接線網資訊輸出而於在操作110中接收之第二電子對照表中消除一偽路徑。 圖7係根據某些實施例的圖1之操作140之一流程圖。在操作710中行,偽路徑消除模組220於在操作110中接收之第二電子對照表中選擇不橫穿在操作130中提供之接線網資訊輸出中之偽路徑接線網的一路徑。如圖3中所圖解說明,路徑(P1、P2)不橫穿偽路徑接線網(N),而路徑(P3、P4)橫穿偽路徑接線網(N)。如此,偽路徑消除模組220在第二電子對照表中選擇路徑(P1、P2)。 返回參考圖7,在操作720中,偽路徑消除模組220提供包含與藉此在操作710中選擇之路徑(P1、P2) (亦即,真路徑)相關聯之資訊的一真路徑資訊輸出。此在第二電子對照表中消除路徑(P3、P4) (亦即,偽路徑),藉此可僅對真路徑資訊輸出中的電路單元300之真路徑(P1、P2)執行電路分析。 圖8係根據某些實施例的圖1之操作140之另一流程圖。在操作810中,偽路徑消除模組220於在操作110中接收之第二電子對照表中選擇橫穿在操作130中提供之接線網資訊輸出中偽路徑接線網的一路徑。如圖3中所圖解說明,路徑(P1、P2)不橫穿偽路徑接線網(N),而路徑(P3、P4)橫穿偽路徑接線網(N)。如此,偽路徑消除模組220在第二電子對照表中選擇路徑(P3、P4)。 返回參考圖8,在操作820中,偽路徑消除模組220自第二電子對照表移除藉此在操作810中選擇之路徑(P3、P4) (亦即,偽路徑)。此在第二電子對照表中消除偽路徑(P3、P4),藉此可僅對第二電子對照表中的電路單元300之真路徑(P1、P2)執行電路分析。 圖9係根據某些實施例之一電路單元900之一示意性電路圖。電路單元900包含CCG電路910、920、FROM節點(A、B)、TO節點(O1、O2)及THROUGH節點(TH1、TH2)以及互連FROM節點(B)與TO節點(O1)之一接線網(N)。在此例示性實施例中,CCG電路910係一NAND閘,而CCG電路920係一NOR閘。如圖9中所圖解說明,NAND閘910包含電晶體(M1、M2、M3、M4),該等電晶體中之每一者具有第一及第二源極/汲極端子以及一閘極端子。類似地,NOR閘920包含電晶體(M5、M6、M7、M8),該等電晶體中每一者具有第一及第二源極/汲極端子以及一閘極端子。 現在將進一步參考圖1闡述用於使用根據某些實施例之系統200來消除電路單元900之一偽路徑之一例示性方法。在操作110中,接線網識別模組210之輸入接收器230接收第一電子對照表及第二電子對照表。在此例示性實施例中,第一電子對照表(諸如一接線對照表)含有與電路單元900之電晶體(M1、M2、M3、M4、M5、M6、M7、M8)當中之連接相關聯之資訊。如圖9中所圖解說明,此資訊包含:電晶體(M1、M2、M3)之第一源極/汲極端子連接至THROUGH節點(TH1)及TO節點(O1);電晶體(M5、M6、M7)之第一源極/汲極端子連接至THROUGH節點(TH2)及TO節點(O2);電晶體(M1、M3)之閘極端子連接至FROM節點(A);及電晶體(M5、M6)之閘極端子連接至FROM節點(B)。 在此例示性實施例中,第二電子對照表含有與電路單元900之路徑相關聯之資訊。如圖9中所圖解說明,與電路單元900之路徑相關聯之資訊包含:自FROM節點(A)穿過THROUGH節點(TH1)而橫穿至TO節點(O1)之一路徑(P1);自FROM節點(B)穿過THROUGH節點(TH2)而橫穿至TO節點(O2)之一路徑(P2);及自FROM節點(A)穿過THROUGH節點(TH1、TH2)而橫穿至TO節點(O2)之一路徑(P3)。 接下來,在操作120中,接線網識別模組210之識別器240基於第一電子對照表而識別電路單元300之一偽路徑接線網。 參考圖4,在操作410中,接線網識別模組210之識別器240對連接至電路單元900之一THROUGH節點的電路單元900之源極/汲極端子之數目進行計數。如圖9中所圖解說明,THROUGH節點(TH1)連接至電晶體(M1、M2、M3)之第一源極/汲極端子。THROUGH節點(TH2)連接至電晶體(M5、M6、M7)之第一源極/汲極端子。如此,由接線網識別模組210之識別器240獲得的連接至電路單元900之THROUGH節點(TH1、TH2)的電路單元900之源極/汲極端子之數目分別係三個及三個。 返回參考圖4,在操作420中,接線網識別模組210之識別器24判定電路單元900是否包含並聯連接之電晶體。若判定電路單元900包含並聯電晶體,則流程繼續進行至操作430。否則,亦即,接線網識別模組210之識別器240判定電路單元900不包含並聯電晶體,則流程繼續進行至操作440。 在此例示性實施例中,操作420包含識別電路單元900之哪些電晶體係並聯連接的。如圖9中所圖解說明,電路900之電晶體(M1、M2、M3、M4、M5、M6、M7、M8)皆非並聯連接。如此,接線網識別模組210之識別器240判定電路單元900不包含並聯電晶體。因此,流程繼續進行至操作440。 返回參考圖4,在操作440中,接線網識別模組210之識別器240判定電路單元500是否包含一不平衡FROM節點。在此例示性實施例中,不平衡FROM節點係電路單元900之一FROM節點,電路單元900具有連接至該FROM節點之p型電晶體,p型電晶體之數目不同於連接至該FROM節點之n型電晶體之數目。在某些實施例中,操作440包含:(a)對連接至電路單元900之一FROM節點的電路單元900之p型及n型電晶體之數目進行計數;及(b)比較在(a)中獲得之p型電晶體之數目與在(a)中獲得之n型電晶體之數目。 若判定電路單元900包含此一不平衡FROM節點,則流程繼續進行至操作450。否則,流程結束。如圖9中所圖解說明,FROM節點(A)具有相同數目個連接至其的p型電晶體及n型電晶體,亦即,一個p型電晶體(M1)及一個n型電晶體(M3)。FROM節點(B)亦具有相同數目個連接其的p型電晶體及n型電晶體,亦即,一個p型電晶體(M5)及一個n型電晶體(M6)。如此,接線網識別模組210之識別器240判定電路單元300不包含一不平衡FROM節點。因此,流程結束。此指示在第二電子對照表中的電路單元900之路徑係真路徑,亦即,第二電子對照表中之路徑皆非一偽路徑,且接線網(N)係一真路徑接線網,亦即,一電路單元之一真路徑(例如,真路徑(P1))而非一偽路徑橫穿之一接線網。 在一例示性實施例中,一種方法包括:接收與一電路單元相關聯之第一電子對照表及第二電子對照表;基於該第一電子對照表而識別電路單元之一接線網;提供包含與該接線網相關聯之資訊之一接線網資訊輸出;在第二電子對照表中選擇不橫穿該接線網的該電路單元之一路徑;及提供包含與該路徑相關聯之資訊之一路徑資訊輸出。 在另一例示性實施例中,一種系統包括一接線網識別模組及一偽路徑消除模組。該接線網識別模組經組態以接收與一電路單元相關聯之第一電子對照表及第二電子對照表,以基於該第一電子對照表而識別該電路單元之一接線網,且提供包含與該接線網相關聯之資訊之一接線網資訊輸出。該偽路徑消除模組耦合至該接線網識別模組且經組態以基於該接線網資訊輸出而在該第二電子對照表中消除該電路單元之一偽路徑。 在另一例示性實施例中,一種方法包括:接收與一電路單元相關聯之第一電子對照表及第二電子對照表;基於該第一電子對照表而識別該電路單元之一接線網;提供包含與該接線網相關聯之資訊之一接線網資訊輸出;在該第二電子對照表中選擇橫穿該接線網的該電路之一路徑;及自該第二電子對照表移除該路徑。 前述內容概述數項實施例之特徵,使得熟習此項技術者可較好地理解本揭露之態樣。熟習此項技術者應瞭解,其可容易地將本揭露用作用於設計或修改其他製程及結構以實現本文中所引入實施例之相同目的及/或達成相同優勢之一基礎。熟習此項技術者亦應意識到,此等等效構造並不脫離本揭露之精神及範疇,且應意識到其可在不脫離本揭露之精神及範疇之情況下在本文中作出各種改變、替代及更改。
200‧‧‧系統
210‧‧‧接線網識別模組
220‧‧‧偽路徑消除模組
230‧‧‧輸入接收器
240‧‧‧識別器
250‧‧‧輸出提供器
300‧‧‧電路單元
310‧‧‧共通道群組電路/NAND閘
320‧‧‧共通道群組電路/NAND閘
500‧‧‧電路單元
900‧‧‧電路單元/電路
910‧‧‧共通道群組電路/NAND閘
920‧‧‧共通道群組電路/NOR閘
A‧‧‧FROM節點
B‧‧‧FROM節點
C‧‧‧FROM節點
M1‧‧‧電晶體/p型電晶體
M2‧‧‧電晶體/p型電晶體
M3‧‧‧電晶體/n型電晶體
M4‧‧‧電晶體
M5‧‧‧電晶體/p型電晶體
M6‧‧‧電晶體/n型電晶體
M7‧‧‧電晶體/n型電晶體
M8‧‧‧電晶體
M48‧‧‧電晶體/n型電晶體
N‧‧‧組件/偽路徑接線網/接線網
O1‧‧‧TO節點
O2‧‧‧TO節點
P1‧‧‧路徑/真路徑
P2‧‧‧路徑/真路徑
P3‧‧‧路徑/偽路徑
P4‧‧‧路徑/偽路徑
TH1‧‧‧THROUGH節點
TH2‧‧‧THROUGH節點
TH3‧‧‧THROUGH節點
TH4‧‧‧THROUGH節點
210‧‧‧接線網識別模組
220‧‧‧偽路徑消除模組
230‧‧‧輸入接收器
240‧‧‧識別器
250‧‧‧輸出提供器
300‧‧‧電路單元
310‧‧‧共通道群組電路/NAND閘
320‧‧‧共通道群組電路/NAND閘
500‧‧‧電路單元
900‧‧‧電路單元/電路
910‧‧‧共通道群組電路/NAND閘
920‧‧‧共通道群組電路/NOR閘
A‧‧‧FROM節點
B‧‧‧FROM節點
C‧‧‧FROM節點
M1‧‧‧電晶體/p型電晶體
M2‧‧‧電晶體/p型電晶體
M3‧‧‧電晶體/n型電晶體
M4‧‧‧電晶體
M5‧‧‧電晶體/p型電晶體
M6‧‧‧電晶體/n型電晶體
M7‧‧‧電晶體/n型電晶體
M8‧‧‧電晶體
M48‧‧‧電晶體/n型電晶體
N‧‧‧組件/偽路徑接線網/接線網
O1‧‧‧TO節點
O2‧‧‧TO節點
P1‧‧‧路徑/真路徑
P2‧‧‧路徑/真路徑
P3‧‧‧路徑/偽路徑
P4‧‧‧路徑/偽路徑
TH1‧‧‧THROUGH節點
TH2‧‧‧THROUGH節點
TH3‧‧‧THROUGH節點
TH4‧‧‧THROUGH節點
當搭配附圖閱讀時,依據以下詳細說明可最佳地理解本揭露之態樣。應注意,根據行業中之標準實踐,各種構件未按比例繪製。實際上,為論述之清晰起見,可任意地增大或減小各種構件之尺寸。 圖1係用於消除根據某些實施例之一電路單元之偽路徑之一例示性方法之一流程圖。 圖2係根據某些實施例之一例示性系統之一示意性方塊圖。 圖3係根據某些實施例之一例示性電路單元之一示意性電路圖。 圖4係根據某些實施例的圖1之一操作之一流程圖。 圖5係根據某些實施例之一例示性電路單元之一示意性電路圖。 圖6係根據某些實施例的圖4之一操作之一流程圖。 圖7係根據某些實施例的圖1之一操作之一流程圖。 圖8係根據某些實施例的圖1之一操作之一流程圖。 圖9係根據某些實施例之一例示性電路單元之一示意圖。
Claims (1)
- 一種方法,其包括: 接收與一電路單元相關聯之第一電子對照表及第二電子對照表; 基於該第一電子對照表而識別該電路單元之一接線網; 提供包含與該接線網相關聯之資訊之一接線網資訊輸出; 在該第二電子對照表中選擇不橫穿該接線網的該電路單元之一路徑;及 提供包含與該路徑相關聯之資訊之一路徑資訊輸出。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201662342237P | 2016-05-27 | 2016-05-27 | |
US62/342,237 | 2016-05-27 | ||
US15/367,312 US10275561B2 (en) | 2016-05-27 | 2016-12-02 | Method for eliminating false paths of a circuit unit to be implemented using a system |
US15/367,312 | 2016-12-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW201805842A true TW201805842A (zh) | 2018-02-16 |
Family
ID=60421074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106112409A TW201805842A (zh) | 2016-05-27 | 2017-04-13 | 將使用系統實施的用於消除電路單元之偽路徑之方法 |
Country Status (3)
Country | Link |
---|---|
US (3) | US10275561B2 (zh) |
CN (1) | CN107436966A (zh) |
TW (1) | TW201805842A (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10275561B2 (en) * | 2016-05-27 | 2019-04-30 | Taiwan Semiconductor Manufacturing Company Limited | Method for eliminating false paths of a circuit unit to be implemented using a system |
Family Cites Families (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5210699A (en) * | 1989-12-18 | 1993-05-11 | Siemens Components, Inc. | Process for extracting logic from transistor and resistor data representations of circuits |
DE69533567T2 (de) * | 1994-08-09 | 2005-11-24 | Sun Microsystems, Inc., Mountain View | Vorrichtung und Verfahren zum Auffinden von False-Timing-Paths in digitalen Schaltkreisen |
US6163877A (en) * | 1996-11-05 | 2000-12-19 | Intel Corporation | Method and apparatus for optimizing transistor cell layout with integrated transistor folding |
TW440782B (en) * | 1996-12-11 | 2001-06-16 | Matsushita Electric Ind Co Ltd | Method for estimating hot carrier deterioration |
US5946475A (en) * | 1997-01-21 | 1999-08-31 | International Business Machines Corporation | Method for performing transistor-level static timing analysis of a logic circuit |
US6292924B1 (en) * | 1997-11-05 | 2001-09-18 | Lsi Logic Corporation | Modifying timing graph to avoid given set of paths |
US7117461B1 (en) * | 1998-07-22 | 2006-10-03 | Magma Design Automation, Inc. | Method of estimating performance of integrated circuit designs using state point identification |
US6591402B1 (en) * | 1999-03-19 | 2003-07-08 | Moscape, Inc. | System and method for performing assertion-based analysis of circuit designs |
US6550041B1 (en) * | 1999-03-22 | 2003-04-15 | Hewlett-Packard Development Company, L.P. | Method and apparatus for evaluating the design quality of network nodes |
JP2001147948A (ja) * | 1999-11-19 | 2001-05-29 | Matsushita Electric Ind Co Ltd | セルの遅延時間計算方法及び半導体集積回路のレイアウト最適化方法 |
US6714902B1 (en) * | 2000-03-02 | 2004-03-30 | Cadence Design Systems, Inc. | Method and apparatus for critical and false path verification |
US6543031B1 (en) * | 2000-07-13 | 2003-04-01 | International Business Machines Corporation | Method for reducing simulation time taken by a CPU during signal integrity analysis |
CA2315552A1 (en) * | 2000-08-09 | 2002-02-09 | Semiconductor Insights Inc. | Gate extractor |
US6473881B1 (en) * | 2000-10-31 | 2002-10-29 | International Business Machines Corporation | Pattern-matching for transistor level netlists |
US6557149B2 (en) * | 2001-04-04 | 2003-04-29 | Intel Corporation | Algorithm for finding vectors to stimulate all paths and arcs through an LVS gate |
JP4549571B2 (ja) * | 2001-05-16 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | フォールスパス検出装置、フォールスパス検出方法およびそのプログラム |
US6820243B1 (en) * | 2001-09-19 | 2004-11-16 | Nassda Corporation | Hybrid system of static analysis and dynamic simulation for circuit design |
US6895524B2 (en) * | 2001-09-28 | 2005-05-17 | Sun Microsystems, Inc. | Circuit reduction technique for improving clock net analysis performance |
US7143023B2 (en) * | 2002-03-01 | 2006-11-28 | Signal Integrity Software, Inc. | System and method of describing signal transfers and using same to automate the simulation and analysis of a circuit or system design |
US7216318B1 (en) * | 2003-04-29 | 2007-05-08 | Cadence Design Systems, Inc. | Method and system for false path analysis |
US7299433B2 (en) * | 2003-06-09 | 2007-11-20 | Intel Corporation | Timing analysis apparatus, systems, and methods |
US7412678B2 (en) * | 2004-06-02 | 2008-08-12 | Lsi Corporation | Method and computer program for management of synchronous and asynchronous clock domain crossing in integrated circuit design |
US20060259885A1 (en) * | 2004-08-09 | 2006-11-16 | Mortensen Michael P | System and method for analyzing a circuit |
US7590953B2 (en) * | 2005-02-03 | 2009-09-15 | Sage Software, Inc. | Static timing analysis and dynamic simulation for custom and ASIC designs |
US7299431B2 (en) * | 2005-03-07 | 2007-11-20 | Lsi Corporation | Method for tracing paths within a circuit |
US7533359B2 (en) * | 2005-05-20 | 2009-05-12 | Cadence Design Systems, Inc. | Method and system for chip design using physically appropriate component models and extraction |
US7555689B2 (en) * | 2005-06-28 | 2009-06-30 | Dhiraj Goswami | Generating responses to patterns stimulating an electronic circuit with timing exception paths |
JP4682059B2 (ja) * | 2006-03-02 | 2011-05-11 | 富士通株式会社 | フォールスパス記述情報生成プログラム、フォールスパス記述情報生成装置およびフォールスパス記述情報生成方法 |
US7644380B1 (en) * | 2006-03-20 | 2010-01-05 | Cadence Design Systems, Inc. | Method for analyzing circuits having MOS devices |
US7650581B2 (en) * | 2007-05-15 | 2010-01-19 | Atrenta, Inc. | Method for modeling and verifying timing exceptions |
US7937678B2 (en) * | 2008-06-11 | 2011-05-03 | Infineon Technologies Ag | System and method for integrated circuit planar netlist interpretation |
US8010920B2 (en) * | 2008-12-11 | 2011-08-30 | Advanced Micro Devices, Inc. | Constraint management and validation for template-based circuit design |
US8957398B2 (en) * | 2010-12-22 | 2015-02-17 | Easic Corporation | Via-configurable high-performance logic block involving transistor chains |
US10013296B2 (en) * | 2016-02-04 | 2018-07-03 | King Fahd University Of Petroleum And Minerals | Method of fault tolerance in combinational circuits |
US10275561B2 (en) * | 2016-05-27 | 2019-04-30 | Taiwan Semiconductor Manufacturing Company Limited | Method for eliminating false paths of a circuit unit to be implemented using a system |
US10268787B2 (en) * | 2017-07-17 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Hybrid timing analysis method and associated system and non-transitory computer readable medium |
-
2016
- 2016-12-02 US US15/367,312 patent/US10275561B2/en active Active
-
2017
- 2017-04-13 TW TW106112409A patent/TW201805842A/zh unknown
- 2017-05-26 CN CN201710395402.XA patent/CN107436966A/zh active Pending
-
2019
- 2019-04-15 US US16/383,735 patent/US11048840B2/en active Active
-
2021
- 2021-06-25 US US17/358,119 patent/US11574098B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US11574098B2 (en) | 2023-02-07 |
US20190236241A1 (en) | 2019-08-01 |
CN107436966A (zh) | 2017-12-05 |
US20170344696A1 (en) | 2017-11-30 |
US10275561B2 (en) | 2019-04-30 |
US11048840B2 (en) | 2021-06-29 |
US20210319160A1 (en) | 2021-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Liu et al. | Low cost fault-tolerant routing algorithm for networks-on-chip | |
US9218880B2 (en) | Partial update in a ternary content addressable memory | |
EP3091470B1 (en) | Apparatus and method for processing digital value | |
US9378318B2 (en) | Shared channel masks in on-product test compression system | |
TW201805842A (zh) | 將使用系統實施的用於消除電路單元之偽路徑之方法 | |
Chung et al. | Majority logic circuits optimisation by node merging | |
Idriss et al. | A highly reliable dual-arbiter PUF for lightweight authentication protocols | |
JP2018120992A (ja) | 集積回路および電子機器 | |
US9165661B2 (en) | Systems and methods for switching between voltages | |
Lin et al. | On generating high quality tests based on cell functions | |
US10474784B2 (en) | Method and system for defining generic topologies for use in topology matching engines | |
US20160284425A1 (en) | Ternary Content Addressable Memory Scan-Engine | |
Mandal et al. | Certain new classes of generalized closed sets and their applications in ideal topological spaces | |
US10006965B2 (en) | Integrated circuit chip and a method for testing the same | |
Zhang et al. | Reachability analysis of a class of Petri nets using place invariants and siphons | |
CN106024045B (zh) | 半导体器件 | |
US7313498B2 (en) | Device and method for testing an electrical circuit | |
US20160329895A1 (en) | Package-aware state-based leakage power reduction | |
US10394981B1 (en) | Techniques for testing programmable interconnect resources | |
US20150253383A1 (en) | Hierarchal test block test pattern reduction in on-product test compression system | |
US20200135294A1 (en) | Hamming-distance analyzer and method for analyzing hamming-distance | |
US20160117282A1 (en) | Two modes of a configuration interface of a network asic | |
KR101627113B1 (ko) | 최솟값 계산기 | |
Anil et al. | Platform level design for Network on Chips | |
Suthar et al. | High-diagnosability online built-in self-test of FPGAs via iterative bootstrapping |