TW201805228A

TW201805228A - 半導體微機電系統結構及其製造方法

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Publication number: TW201805228A
Application number: TW106102485A
Authority: TW
Inventors: 謝元智; 林杏蓮; 彭榮輝; 吳宜謙
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-04-29
Filing date: 2017-01-23
Publication date: 2018-02-16
Also published as: US11767216B2; US20180099865A1; US10273142B2; US20170313574A1; US10787360B2; CN107337175B; US20190256346A1; US20230365395A1; CN107337175A; US9828234B2; TWI634068B; US20210053816A1

Abstract

本揭露提供一種製造結構的方法。該方法包括：提供一第一基板；形成複數個導電接墊於該第一基板上方；形成一薄膜於該複數個導電接墊的第一次集合上，藉以留下從該薄膜暴露的該複數個導電接墊的第二次集合；形成一自組裝單層(SAM)於該薄膜上方；以及經由接合一第二基板的一部分至從該薄膜暴露的該複數個導電接墊的該第二次集合，藉由該第一基板與該第二基板，形成一凹槽。

Description

半導體微機電系統結構及其製造方法

本揭露係關於半導體微機電系統結構及其製造方法。

對於許多現代應用而言，涉及半導體裝置的電子設備是很重要的。材料與設計的技術進展已經產生數代半導體裝置，每一代都比前一代具有更小且更複雜的電路。在進步與創新的過程中，通常會增加功能性設計(亦即每一晶片面積上的互連裝置之數目)而降低幾何尺寸(亦即使用製造製程可產生的最小元件)。此進展已增加處理與製造半導體裝置的複雜度。近來，已發展微機電系統(micro-electro mechanical system，MEMS)裝置，並且亦通常與電子設備有關。MEMS裝置係微尺寸裝置，通常為小於1微米至數毫米的範圍。MEMS裝置包含使用半導體材料的製造以形成機械與電性特徵。MEMS裝置可包含一些元件(例如靜態或可動元件)，用於達到電機功能性。MEMS裝置廣泛使用於各種應用中。MEMS應用包含運動感測器、壓力感測器、印刷噴嘴、或類似物。其他的MEMD應用包含慣性感測器，例如用於量測線性加速度的加速度計，以及用於量測角速度的陀螺儀(gyroscope)。再者，MEMS應用延伸至光學應用，例如可動的反射鏡，以及無線射頻(radio frequency，RF)應用，例如RF開關或類似物。

本揭露的一些實施例提供一種製造半導體結構的方法，該方法包括提供一第一基板；形成複數個導電接墊於該第一基板上方；形成一薄膜於該複數個導電接墊的一第一次集合(first subset)上，藉以使該複數個導電接墊的一第二次集合(second subset)從該薄膜暴露；形成一自組裝單層(SAM)於該薄膜上；以及經由將一第二基板的一部分接合至從該薄膜暴露的該複數個導電接墊的該第二次集合，以該第一基板與該第二基板形成一凹槽。本揭露的一些實施例提供一種製造半導體結構的方法，該方法包括提供一第一基板；形成一導電突出物於該第一基板上方；形成一含矽層於該導電突出物上方；以及形成一凹槽，該凹槽包括一可動膜，該可動膜接近該第一基板。本揭露的一些實施例提供一種半導體結構，包括一凹槽，被一第一基板與一第二基板包圍，該第二基板面對該第一基板；一可動膜，位於該凹槽中；一突出物，位於該凹槽中，該突出物自該第一基板的一表面突出；以及一介電層，位於該突出物上方，其中該介電層包含一第一表面與一第二表面，該第一表面接觸該突出物，以及該第二表面面對該第一表面且朝向該凹槽。

本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與/或配置之間的關聯性。另外，本揭露在使用與空間相關的敘述詞彙，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“頂”，“底”和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同（旋轉90度或其它方位），而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。由於MEMS裝置廣泛用於各種應用中，通常需要一個MEMS裝置的結構可容納超過一種形式的MEMS功能。例如，單一MEMS架構可包含加速度計與陀螺儀。關於此等MEMS裝置，最終產物經製造成為複合晶片，並且以縮小的晶粒尺寸執行功能。在一些例子中，不同形式的MEMS元件合併於一個晶粒中可能面臨無法相容的設計標準。例如，製造加速度計，以形成可容納適當氣體量的凹槽。然而，在接近真空的環境下，需要製造陀螺儀以達到指定的感測準確度。不幸地，現有的半導體方法無法提供有效率的解決方案製造成本有效率的複合MEMS晶粒。以組合晶片(combo chip)為例，可用不同的製造標準，結合加速度計與陀螺儀於單一MEMS結構中而製造組合晶片。此外，抗黏著(anti-stiction)層通常沉積於MEMS結構的感測電極上，用於當可動膜撞擊感測電極時，減輕可動膜的問題。通常非選擇性地沉積抗黏著層，並且抗黏著層可位於MEMS結構的各個表面與側壁上。然而，當進行接合操作以於其接合墊上接合不同的元件時，抗黏著層可能干擾黏著效能。為了維持共晶(eutectic)接合的效能，在密封MEMS裝置之前，使用各種方法移除接合墊之接合介面處之不希望有的抗黏著材料。雖然那些方法，例如熱處理，可有效清理接合介面的抗黏著材料，然而感測電極上的抗黏著層之完整性會受到不利的影響。本揭露提供減輕上述問題之新的架構與方法。在形成靜摩擦層之前，圖案化一晶種層於該感測電極上方。而後，沉積抗黏著層於該晶種層上。晶種層可有效增加抗黏著層與感測電極之間的結合效能。此外，晶種層被圖案化，而僅覆蓋該等感測電極。當進行熱移除製程而移除接合墊上之表面的抗黏著層的不希望有的部分時，該抗黏著層仍可經由晶種層而安全地接合至該等感測電極。圖1係根據本揭露的一些實施例說明半導體結構100的示意圖。在一些實施例中，半導體結構100包括MEMS裝置。MEMS裝置100包含第一結構100，具有基板110與互連結構114。MEMS裝置100一包含第二基板160，該第二基板160面對第一基板110。半導體結構100另包含數個第一墊152與一些第二墊154，以及位於凹槽140中的感測元件157。第一半導體結構110經配置以進行特定的功能，並且與鄰近的元件通訊。在一些實施例中，第一結構110可包含邏輯電路。在一些實施例中，第一結構110可另包含記憶體胞元或其他電性元件。在一些實施例中，基板112可包含無數的被動或主動元件(未繪示)位於面對互連結構114的表面上。在一些實施例中，第一結構110稱為第一基板110。基板112包含半導體材料，例如矽。在一些實施例中，基板112可包含其他半導體材料，例如矽鍺、碳化矽、砷化鎵、或類似物。在一些實施例中，基板112為p型半導體基板(受體型)或n型半導體基板(供應者型)。或者，基板112包含另一元素半導體，例如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、與/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP與/或GaInAsP；或其組合。又或者，基板112為絕緣體上覆半導體(semiconductor-on-insulator，SOI)。再或者，基板112可包含摻雜的磊晶層、梯度半導體層、與/或在不同型式之另一半導體層上方的半導體層，例如矽鍺層上的矽層。互連114係位於基板112上方。在一些實施例中，互連114位於第二結構160與基板112之間。互連114經配置以電耦合基板112內的電性元件。在一些實施例中，互連114經配置以電耦合基板112與第一基板110外部之裝置或元件。互連114可包含多個金屬層。該等金屬層各自可包含導電接線或線，並且經由至少一金屬通路而電耦合至相鄰的上方或下方金屬層。在本實施例中，金屬層131、133、135與137位於層狀結構中，並且經由對應的金屬通路132、134與136而互連。提供互連114的金屬層與通路之數目與圖案作為說明。其他數目的金屬層、金屬通路或導電接線以及其他佈線圖案亦屬於本揭露的範圍之內。再者，上述的金屬層與金屬通路係與其他元件電性絕緣。可藉由絕緣材料而達到該絕緣。在一些實施例中，以金屬間介電質(inter-metal dielectric，IMD)123填充互連114的剩餘部分。IMD 123的介電材料可由氧化物形成，例如未摻雜的矽酸鹽玻璃(un-doped Silicate Glass，USG)、氟化的矽酸鹽玻璃(Fluorinated Silicate Glass，FSG)、低介電常數介電材料、或類似物。該低介電常數介電材料可具有小於3.8的k值，然而IMD 123的介電材料亦可接近3.8。在一些實施例中，該低介電常數介電材料的k值低於約3.0，並且可低於約2.5。在一些實施例中，第一基板220可為感測裝置，經配置以捕捉物理性資料(physical data)。典型的感測裝置包含加速度計、陀螺儀、慣性量測單元(inertial measurement unit，IMU)、聲音感測器、溫度感測器等。在一些實施例中，凹槽140形成於第一基板110與第二基板160之間。在其他的實施例中，凹槽140包括一側於第一基板110或第二基板160上。形成凹槽140以容納感測元件157與第一墊152。第一墊152可位於該凹槽的一側上，並且自第一基板110的表面114A突出。在一些實施例中，第一基板110或第二基板160包括凹部，以及可藉由接合第一基板110與第二基板160而形成凹槽140，藉以使得該凹部轉型為在該凹槽140中。在一些實施例中，可用氣體或液體填充凹槽140，以便於資料感測。在一些實施例中，入口通路經配置以導入氣體至凹槽140中。在一些實施例中，凹槽140保持真空或是接近真空環境。在一些實施例中，該等第一墊152經配置作為多個感測電極。例如，第一墊152經配置以誘發可變的電容或阻抗，以響應所量測之資料的改變。在一些實施例中，第一墊(例如感測電極)152經配置以結合感測元件157進行資料感測。在一些實施例中，所感測到的電性，例如電流或電壓，係經由互連114而被傳送至第一基板110中的資料收集單元或是信號處理單元。例如，一第一墊152經配置以提供感測資料經由金屬層131、133、135與137及金屬通路132、134與136而至基板112。該等第一墊152係位於凹槽140中。在一些實施例中，該等第一墊152係位於凹槽140的一側上。在一些實施例中，該等第一墊152可位於第一基板110上。在一些實施例中，該等第一墊152接近感測元件157。該等第一墊152與感測元件157之配置可彼此靠近但仍彼此分離。該等第一墊152可由導體形成。或者，該等第一墊152可由導體或半導體材料形成。在一些實施例中，該等第一墊152可包含金屬，例如金、銀、鋁、鈦、銅、鎢、鎳、鈦、鉻、以及其合金、氧化物、或氮化物。該等第二墊154位於凹槽140上。在一些實施例中，該等第二墊154未於第一基板110的頂表面114A上。在一些實施例中，該等第二墊154位於互連114的頂表面上且與該等第一墊152齊平。該等第二墊154經配置以提供第一基板110與第二基板160之間的接合。在一些實施例中，第二墊154經配置以作為接合墊。例如，第二墊154經配置以與第二基板160形成共晶接合。在一些實施例中，第二墊154可由導電材料形成。在一些實施例中，第二墊154可包含金屬，例如金、銀、鋁、鈦、銅、鎢、鎳、鈦、鉻、以及其合金、氧化物、或氮化物。第二基板160經配置以結合第一基板110形成凹槽140。在一些實施例中，第二結構160經配置以作為第一基板110上方的覆蓋基板。第二基板160包含半導體材料，例如矽。在一些實施例中，第二基板160可包含其他半導體材料，例如矽鍺、碳化矽、砷化鎵、或類似物。在一些實施例中，第二基板160為p型半導體基板(受體型)或n型半導體基板(供應者型)。或者，第二基板160包含另一元素半導體，例如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、與/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP與/或GaInAsP；或其組合。又或者，第二基板160為絕緣體上覆半導體。在一些實施例中，第二基板160的材料可與基板112的材料相同。第二基板160包括朝向第一基板110延伸的數個突出。再者，第二基板160包括接合部162於該等突出的每一個的一端。該等接合部162經配置以與該等第二墊154接合。在一些實施例中，該等接合部162包括合適的金屬用於組合共晶合金，例如In、Sn、Si與Ge。在一些實施例中，第二墊154的材料可與接合部162的材料交換，因而該等第二墊154與該等接合部162皆仍構成相同共晶合金的所有元素。感測元件157經配置以面對第一基板110。在一些實施例中，感測元件157係與第一墊152相距約0.5微米至約5微米，或約0.3微米至約5微米。在一些實施例中，感測元件157為可動膜(movable membrane)。在一些實施例中，感測元件157為圓形、矩形、四邊形、三角形、六邊形、或任何其他合適的形狀。在一些實施例中，感測元件157包含多晶矽。在一些實施例中，感測元件157具導電性與電容性。在一些實施例中，在進行資料感測之前，提供預定電荷至感測元件157。在一些實施例中，感測元件157為可動的或可振動的元件。例如，感測元件157可相對於第一基板110與第一墊152位移。在一些實施例中，感測元件157為可動膜或隔膜(diaphragm)。在一些實施例中，感測元件157相對於第一墊152的位移會造成感測元件157與第一墊152之間的電容變化。在一些實施例中，感測元件157經配置以捕捉凹槽140中之氣體移動造成的阻抗變化。而後，電容或阻抗變化由連接感測元件157或第一墊152的電路譯為電子信號。在一些實施例中，產生的電子信號被傳送至另一裝置、另一基板、或另一電路，用於進一步處理。在一些實施例中，可移動可動膜157以接觸第一墊152，響應外部刺激，並且回復可動膜157至其原始的平直結構。在一些實施例中，在撞擊第一墊152之後，可動膜157可附接至第一墊152，並且無法移動一段期間。膜靜摩擦的問題可能造成半導體裝置100提供較不準確且可信度較低的感測結果。為了避免可動膜157的靜摩擦問題，在一些實施例中，提供抗黏著層158。抗黏著層158位於感測元件157與第一墊152之間。在一些實施例中，抗黏著層158附接於感測元件157的表面上、或在接觸部分的第一墊152的側壁或頂表面上。例如，感測元件157振動且接觸第一墊152的頂表面。抗黏著層158覆蓋第一墊152的頂表面。在一些實施例中，感測元件157振動且接觸第一墊152的側壁。在該例子中，抗黏著層158覆蓋第一墊152的側壁。在一些實施例中，抗黏著層為自組裝單層(self-assembled monolayer，SAM)塗覆。在一些實施例中，SAM塗覆158之厚度約5 Å至約30 Å。在一些實施例中，SAM塗覆158之厚度約15 Å至約30 Å。在一些實施例中，SAM塗覆158之厚度約5 Å至約15 Å。在一些實施例中，抗黏著層158包括疏水性表面，有助於抵消感測元件157的靜摩擦強度。在一些實施例中，可藉由疏水特性而量測抗黏著層158的存在。例如，可用水接觸角度量(water contact angle (WCA) metric)量測抗黏著層158。在一些實施例中，抗黏著層158包括大於約90度的WCA。在一些實施例中，抗黏著層158包括自約90度至約150度的WCA。在一些實施例中，抗黏著層158包括自約100度至約120度的WCA。如前所述，當半導體結構100的表面與側壁上塗覆抗黏著材料時，例如SAM塗覆158，該SAM塗覆158的多個部分可覆蓋該等第二墊152的頂表面。當第一基板110接合第二基板160的該等接合部162時，插入的抗黏著材料可能干擾接合效能。習知方法，例如熱處理，可有效清理接合介面的抗黏著材料。然而，並非對於不同的下方材料而選擇性移除抗黏著層。因此，亦可局部或完全移除感測墊上的抗黏著層。感測墊的抗黏著性質因而受到破壞。在本揭露中，薄膜156係被圖案化且位於第一墊152上。薄膜156可作為晶種層，用於抗黏著層158。在一些實施例中，薄膜156層係位於該等第一墊152與抗黏著層158之間。在一些實施例中，薄膜156層係夾在該等第一墊152與抗黏著層158之間。薄膜156耦合該等第一墊152與抗黏著層158。因此，薄膜156經配置以促進抗黏著層158與該等第一墊152之間的層間接合性。此外，薄膜156包括預定的圖案，以僅覆蓋該等第一墊152。換言之，薄膜156經配置以暴露該等第二墊154，以助於該等第二墊154與該等接合部162之間的接合。然而，藉由薄膜156，保存在該等第一墊152上之抗黏著層158的一部分。因此，當進行退火製程以移除在該等第二墊的表面上之抗黏著層的其他部分時，抗黏著層158仍可經由薄膜156而穩固接合至該等第一墊152。在一些實施例中，薄膜156含有矽，或其氧化物。或者，薄膜156含有氮化矽。在一些實施例中，薄膜156包括介電材料，並且例如可為氧化物(例如Ge氧化物)、氮氧化物(例如GaP氮氧化物)、二氧化矽(SiO₂ )、承氮氧化物(nitrogen-bearing oxide)(例如承氮SiO₂ )、摻氮氧化物(例如植入N₂ 的SiO₂ )、矽氮氧化物(Si_x O_y N_z )、以及類似物。薄膜156與抗黏著層158可稱為含矽層156/158。圖1B係根據本揭露的一些實施例說明圖1A中的半導體裝置100之局部放大示意圖。具體而言，形成包含該等第一墊152的數個突出物(mesa)，並且自第一基板110的頂表面114A突出。薄膜156暴露第一基板110的頂表面114A之至少一部分。例如，互連114的頂表面114A之一部分，其遠離突出物152，係自薄膜156暴露。在一些實施例中，薄膜156覆蓋突出物152的頂表面152A與側壁152B。在一些實施例中，抗黏著層158覆蓋薄膜156的頂表面156A與側壁156B。在一些例子中，感測元件157於實質平行於頂表面114A的橫向振動，並且若無抗黏著層存在，則接觸突出物152的側壁152B。因此，可能發生橫向靜摩擦現象。在本揭露中，抗黏著層158與晶種層156的複合層覆蓋側壁152B。複合層156/158經配置以暴露該等第二墊154。因此，該等第二墊154的接合效能不會受到不利影響。在一些實施例中，複合層156/158包括頂表面158A，其WCA高於頂表面114A，以及該等第二墊154的任何表面。在一些實施例中，複合層156/158包括具有WCA大於90度的頂表面。在一些實施例中，複合層156/158包括具有WCA為90度至150度之間的頂表面。在一些實施例中，複合層156/158包括具有WCA為100度與120度之間的頂表面。在一些實施例中，複合層156/158包括側壁158B，其具有WCA高於頂表面114A，以及該等第二墊154的任何表面。在一些實施例中，複合層156/158包括具有WCA大於90度地側壁。在一些實施例中，複合層156/158包括具有WCA為90度與150度之間的側壁。在一些實施例中，複合層156/158包括具有WCA為100度與120度之間的側壁。在一些實施例中，晶種層156與抗黏著層158可於厚度有所不同。在一些實施例中，晶種層156的厚度大於抗黏著層158的厚度。例如，晶種層156的厚度約80 Å至約300 Å。在其他的實施例中，晶種層156的厚度約100 Å至約200 Å。在一些實施例中，晶種層156與抗黏著層158之間的厚度比大於約10。在一些實施例中，晶種層156與抗黏著層158之間的厚度比自約10至約50。在一些實施例中，晶種層156與抗黏著層158之間的厚度比自約50至約100。圖2A至2G為剖面圖，根據一些實施例，說明製造圖1A的半導體結構之方法的中間結構。在圖2A中，提供基板112。在一些實施例中，可在基板112中，形成至少一主動或被動裝置(未繪示)。基板112具有第一摻質型，例如P型。參閱圖2B，互連114形成於基板112上方。互連114可由從底層至頂層之堆疊的金屬層形成。例如，藉由沉積遮罩層(未分別繪示)於基板112上而形成金屬層137。經由蝕刻操作，圖案化遮罩層，以形成所欲之圖案。而後，在蝕刻的圖案中，填充導電材料。在以導電材料填充該圖案之後，藉由移除操作而剝除遮罩層。在金屬層137的導電材料之間，可填充IMD材料123。同樣地，導電通路層136形成於金屬層137上方，以產生金屬層137與上方金屬層135之間的導電連接。沿著中間導電通路層134與132，順序形成金屬層135、133與131。金屬層131的一部分係自互連114暴露。參閱圖2C，數個第一墊152與第二墊154形成於第一互連結構114的最上階。該等第一墊152經配置以作為感測電極或金屬凸塊於凸塊停止結構上，而該等第二墊154用於與上方結構接合。在圖2D中，於該等第一墊152上，沉積圖案化薄膜156。藉由提供具有預定圖案的遮罩層於互連114上方，而後操作氣相沉積或旋塗，形成圖案化薄膜156。「氣相沉積」係指經由氣相沉積材料於基板上的製程。氣相沉積製程包含任何製程，例如但不限於化學氣相沉積(CVD)與物理氣相(PVD)。氣相沉積方法的範例包含熱絲(hot filament)CVD、射頻CVD(rf-CVD)、雷射CVD(LCVD)、共形鑽石塗覆(conformal diamond coating)製程、金屬有機CVD(MOCVD)、濺鍍、熱蒸鍍PVD、離子化的金屬PVD(IMPVD)、電子束PVD(EBPVD)、反應性PVD、原子層沉積(ALD)、電漿輔助CVD(PECVD)、高密度電漿CVD(HDPCVD)、低壓CVD(LPCVD)、以及類似者。在一些實施例中，薄膜156包含氧化矽或氮化矽。用於沉積製程的前驅物可包含矽烷(silane)。在沉積操作完成之後，剝除遮罩層。圖案化薄膜156覆蓋該等第一墊152的頂表面152A與側壁152B。參閱圖2E，抗黏著材料158為毯式(blanket)沉積於互連114的頂表面114A上方。此外，抗黏著材料158覆蓋薄膜156的頂表面156A與側壁156B。在一些實施例中，抗黏著材料158可覆蓋該等第二墊154的頂表面或側壁。可藉由氣相沉積，形成抗黏著層158。氣相沉積方法的範例包含分子氣相沉積(MVD)、熱絲CVD、射頻CVD(rf-CVD)、雷射CVD(LCVD)、共形鑽石塗覆(conformal diamond coating)製程、金屬有機CVD(MOCVD)、濺鍍、熱蒸鍍PVD、離子化的金屬PVD(IMPVD)、電子束PVD(EBPVD)、反應性PVD、原子層沉積(ALD)、電漿輔助CVD(PECVD)、高密度電漿CVD(HDPCVD)、低壓CVD(LPCVD)、以及類似者在圖2F的操作中，對於第一基板110施加熱處理或退火製程。熱處理的控制參數包含製程溫度與製程期間。在一些實施例中，製程溫度可控制於約攝氏400度，以及製程期間可控制為約120分鐘。在熱處理之後，僅與晶種層156接合的抗黏著層158之部分保持完整。換言之，剩餘的晶種層156包含晶種層156的頂表面156A與側壁156B。由於該退火操作，抗黏著材料158的其他部分，例如位於晶種層154上的那些，係被移除。參閱圖2G，提供包含感測元件157的第二基板160，並且接合第一基板110的互連114。因而形成凹槽140。接合製程可包括合適的操作，例如壓縮接合、熱擴散接合、以及共晶接合。在一些實施例中，該等接合部162經配置以與互連114形成共晶接合。該等接合部162與互連114之間的接合介面沒有抗黏著材料158。因此，用晶圓級封裝製程，沿著該等第一墊152上方之穩固沉積的抗黏著層之接合可協助提供可信賴的MEMS產品。本揭露提供一種半導體結構的製造方法。該方法包括：提供第一基板；形成複數個導電接墊於該第一基板上方；形成薄膜於該複數個導電接墊的第一次集合上，因而使該複數個導電接墊的第二次集合從該薄膜暴露；形成自組裝單層(SAM)於該薄膜上方；以及以該第一基板與第二基板，經由將該第二基板的一部分接合至從該薄膜暴露的該複數個導電接墊的該第二次集合而形成凹槽。本揭露提供一種半導體結構的製造方法。該方法包括：提供第一基板；形成導電突出物於該第一基板上方；形成含矽層於該導電突出物上方；以及形成凹槽，該凹槽包括接近該第一基板的可動膜。本揭露提供一半導體結構。該結構包括被第一基板與第二基板包圍的凹槽，該第二基板係面對該第一基板。該結構亦包含可動膜於該凹槽中。再者，該結構包含突出物於該凹槽中，並且該突出物係自該第一基板的表面突出。此外，該結構包含介電層於該突出物上方，其中該介電層包含第一表面與該突出物接觸，以及面對該第一表面的第二表面之配置係朝向該凹槽。前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。

100‧‧‧半導體結構
110‧‧‧基板
112‧‧‧基板
114‧‧‧互連結構
114A‧‧‧表面
123‧‧‧金屬介電質
131‧‧‧金屬層
132‧‧‧金屬通路
133‧‧‧金屬層
134‧‧‧金屬通路
135‧‧‧金屬層
136‧‧‧金屬通路
137‧‧‧金屬層
140‧‧‧凹槽
152‧‧‧第一墊
152A‧‧‧頂表面
152B‧‧‧側壁
154‧‧‧第二墊
156‧‧‧薄膜
156A‧‧‧頂表面
156B‧‧‧側壁
157‧‧‧感測元件
158‧‧‧抗黏著層
158A‧‧‧頂表面
160‧‧‧第二基板
162‧‧‧接合部

為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。圖1A係根據本揭露的一些實施例說明半導體裝置的示意圖。圖1B係根據本揭露的一些實施例說明圖1A之半導體裝置的局部放大示意圖。圖2A至2G為剖面圖，根據一些實施例說明圖1A中的半導體結構之製造方法的中間結構。

100‧‧‧半導體結構

110‧‧‧基板

112‧‧‧基板

114‧‧‧互連結構

123‧‧‧金屬間介電質

131‧‧‧金屬層

132‧‧‧金屬通路

133‧‧‧金屬層

134‧‧‧金屬通路

135‧‧‧金屬層

136‧‧‧金屬通路

137‧‧‧金屬層

140‧‧‧凹槽

152‧‧‧第一墊

154‧‧‧第二墊

156‧‧‧薄膜

157‧‧‧感測元件

158‧‧‧抗黏著層

160‧‧‧第二基板

162‧‧‧接合部

Claims

一種製造半導體結構的方法，該方法包括：提供一第一基板；形成複數個導電接墊於該第一基板上方；形成一薄膜於該複數個導電接墊的一第一次集合(first subset)上，藉以使該複數個導電接墊的一第二次集合(second subset)從該薄膜暴露；形成一自組裝單層(SAM)於該薄膜上；以及經由將一第二基板的一部分接合至從該薄膜暴露的該複數個導電接墊的該第二次集合，以該第一基板與該第二基板形成一凹槽。
如申請專利範圍第1項所述之方法，其中該薄膜為一含矽介電層。
如申請專利範圍第1項所述之方法，其中形成一薄膜於該複數個導電接墊的一第一次集合上另包括形成該薄膜於該複數個導電接墊的該第一次集合的其中之一的一側壁上。
如申請專利範圍第1項所述之方法，其中形成一SAM於該薄膜上方包括： (1) 形成該SAM材料於該薄膜的一頂表面與一側壁上；或是 (2) 毯式沉積一SAM材料於該第一基板與該薄膜上方，以及對於該第一基板進行退火，藉以從該薄膜暴露該複數個導電接墊的該第二次集合。。
如申請專利範圍第1項所述之方法，另包括形成一可動膜於該凹槽中並形成一SAM材料於該可動膜的一表面上。
如申請專利範圍第1項所述之方法，其中形成一薄膜於該複數個導電接墊的一第一次集合上，藉以使該複數個導電接墊的一第二次集合從該薄膜暴露的步驟，包括圖案化該薄膜以暴露該複數個導電接墊的該第二次集合。
一種製造半導體結構的方法，該方法包括：提供一第一基板；形成一導電突出物於該第一基板上方；形成一含矽層於該導電突出物上方；以及形成一凹槽，該凹槽包括一可動膜，該可動膜接近該第一基板。
如申請專利範圍第7項所述之方法，其中形成一凹槽包括接合該第一基板至一第二基板，該凹槽形成於該第一基板與該第二基板之間。
如申請專利範圍第7項所述之方法，其中形成一含矽層於該導電突出物上方包括形成一自組裝單層。
一種半導體結構，包括：一凹槽，被一第一基板與一第二基板包圍，該第二基板面對該第一基板；一可動膜，位於該凹槽中；一突出物，位於該凹槽中，該突出物自該第一基板的一表面突出；以及一介電層，位於該突出物上方，其中該介電層包含一第一表面與一第二表面，該第一表面接觸該突出物，以及該第二表面面對該第一表面且朝向該凹槽。