CN107337175A - 半导体结构及其制造方法 - Google Patents

Abstract

本揭露实施例提供一种半导体结构及其制造方法。所述方法包含：提供第一衬底；形成多个导电接垫于所述第一衬底上方；形成薄膜于所述多个导电接垫的第一子集上，从而留下从所述薄膜暴露的所述多个导电接垫的第二子集；形成自组装单层SAM于所述薄膜上方；以及经由接合第二衬底的一部分到从所述薄膜暴露的所述多个导电接垫的所述第二子集，通过所述第一衬底与所述第二衬底，形成凹槽。

Description

半导体结构及其制造方法

技术领域

本揭露实施例涉及半导体结构及其制造方法。

背景技术

对于许多现代应用来说，涉及半导体装置的电子设备是很重要的。材料与设计的技术进展已经产生数代半导体装置，每一代都比前一代具有更小且更复杂的电路。在进步与创新的过程中，通常会增加功能性设计(即每一芯片面积上的互连装置的数目)而降低几何尺寸(即使用制造过程可产生的最小组件)。此进展已增加处理与制造半导体装置的复杂度。

近来，已发展微机电系统(micro-electro mechanical system，MEMS)装置，并且也通常与电子设备有关。MEMS装置是微尺寸装置，通常为小于1微米至数毫米的范围。MEMS装置包括使用半导体材料的制造以形成机械与电性特征。MEMS装置可包括一些组件(例如静态或可动组件)，用于达到电机功能性。MEMS装置广泛使用于各种应用中。MEMS应用包括运动传感器、压力传感器、印刷喷嘴、或类似物。其它的MEMD应用包括惯性传感器，例如用于测量线性加速度的加速度计，以及用于测量角速度的陀螺仪(gyroscope)。再者，MEMS应用延伸至光学应用，例如可动的反射镜，以及无线射频(radio frequency，RF)应用，例如RF开关或类似物。

发明内容

本揭露的一些实施例提供一种制造半导体结构的方法，所述方法包含提供第一衬底；形成多个导电接垫于所述第一衬底上方；形成薄膜于所述多个导电接垫的第一子集(first subset)上，从而使所述多个导电接垫的第二子集(second subset)从所述薄膜暴露；形成自组装单层(SAM)于所述薄膜上；以及经由将第二衬底的一部分接合至从所述薄膜暴露的所述多个导电接垫的所述第二子集，通过所述第一衬底与所述第二衬底形成凹槽。

本揭露的一些实施例提供一种制造半导体结构的方法，所述方法包含提供第一衬底；形成导电突出物于所述第一衬底上方；形成含硅层于所述导电突出物上方；以及形成凹槽，所述凹槽包含可动膜，所述可动膜接近所述第一衬底。

本揭露的一些实施例提供一种半导体结构，包含凹槽，被一第一衬底与一第二衬底包围，所述第二衬底面对所述第一衬底；可动膜，位于所述凹槽中；突出物，位于所述凹槽中，所述突出物自所述第一衬底的表面突出；以及介电层，位于所述突出物上方，其中所述介电层包括第一表面与第二表面，所述第一表面接触所述突出物，以及所述第二表面面对所述第一表面且朝向所述凹槽。

附图说明

为协助读者达到最佳理解效果，建议在阅读本揭露实施例时同时参考附件图标及其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。

图1A为根据本揭露的一些实施例说明半导体装置的示意图。

图1B为根据本揭露的一些实施例说明图1A的半导体装置的局部放大示意图。

图2A至2G为剖面图，根据一些实施例说明图1A中的半导体结构的制造方法的中间结构。

具体实施方式

本揭露实施例提供了数个不同的实施方法或实施例，可用于实现本揭露实施例的不同特征。为简化说明起见，本揭露实施例也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例来说，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包含某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包含其它不同实施例，其中第一特征与第二特征中间另有其它特征，以使得第一特征与第二特征并不直接接触。此外，本揭露实施例中的各种范例可能使用重复的参考数字和/或文字注记，以使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例与/或配置之间的关联性。

另外，本揭露实施例在使用与空间相关的叙述词汇，如“在…之下”，“低”，“下”，“上方”，“之上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图标中一个组件或特征与另一个(或多个)组件或特征的相对关系。除了图标中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本揭露实施例所使用的这些空间相关叙述可以同样方式加以解释。

由于MEMS装置广泛用于各种应用中，通常需要一个MEMS装置的结构可容纳超过一种形式的MEMS功能。例如，单一MEMS架构可包括加速度计与陀螺仪。关于这些MEMS装置，最终产物经制造成为复合芯片，并且以缩小的裸片尺寸执行功能。

在一些例子中，不同形式的MEMS组件合并于一个裸片中可能面临无法兼容的设计标准。例如，制造加速度计，以形成可容纳适当气体量的凹槽。然而，在接近真空的环境下，需要制造陀螺仪以达到指定的感测准确度。不幸地，现有的半导体方法无法提供有效率的解决方案制造成本有效率的复合MEMS裸片。

以组合芯片(combo chip)为例，可用不同的制造标准，结合加速度计与陀螺仪于单一MEMS结构中而制造组合芯片。此外，抗粘附(anti-stiction)层通常沉积于MEMS结构的感测电极上，用于当可动膜撞击感测电极时，减轻可动膜的问题。通常非选择性地沉积抗粘附层，并且抗粘附层可位于MEMS结构的各个表面与侧壁上。然而，当进行接合操作以于其接合垫上接合不同的组件时，抗粘附层可能干扰粘附效能。为了维持共晶(eutectic)接合的效能，在密封MEMS装置之前，使用各种方法移除接合垫的接合界面处的不希望有的抗粘附材料。虽然那些方法，例如热处理，可有效清理接合接口的抗粘附材料，然而感测电极上的抗粘附层的完整性会受到不利的影响。

本揭露实施例提供减轻上述问题的新的架构与方法。在形成静摩擦层之前，图案化晶种层于所述感测电极上方。而后，沉积抗粘附层于所述晶种层上。晶种层可有效增加抗粘附层与感测电极之间的结合效能。此外，晶种层被图案化，而仅覆盖所述感测电极。当进行热移除过程而移除接合垫上的表面的抗粘附层的不希望有的部分时，所述抗粘附层仍可经由晶种层而安全地接合至所述感测电极。

图1为根据本揭露的一些实施例说明半导体结构100的示意图。在一些实施例中，半导体结构100包含MEMS装置。MEMS装置100包括第一结构100，具有衬底110与互连结构114。MEMS装置100包括第二衬底160，所述第二衬底160面对第一衬底110。半导体结构100另包括数个第一垫152与一些第二垫154，以及位于凹槽140中的感测组件157。

第一半导体结构110经配置以进行特定的功能，并且与邻近的组件通讯。在一些实施例中，第一结构110可包括逻辑电路。在一些实施例中，第一结构110可另包括内存胞元或其它电性组件。在一些实施例中，衬底112可包括无数的无源或有源组件(图中未绘示)位于面对互连结构114的表面上。在一些实施例中，第一结构110称为第一衬底110。

衬底112包括半导体材料，例如硅。在一些实施例中，衬底112可包括其它半导体材料，例如硅锗、碳化硅、砷化镓、或类似物。在一些实施例中，衬底112为p型半导体衬底(受体型)或n型半导体衬底(供应者型)。或者，衬底112包括另一元素半导体，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、与/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP与/或GaInAsP；或其组合。又或者，衬底112为绝缘体上覆半导体(semiconductor-on-insulator，SOI)。再或者，衬底112可包括掺杂的磊晶层、梯度半导体层、与/或在不同型式的另一半导体层上方的半导体层，例如硅锗层上的硅层。

互连114位于衬底112上方。在一些实施例中，互连114位于第二结构160与衬底112之间。互连114经配置以电耦合衬底112内的电性组件。在一些实施例中，互连114经配置以电耦合衬底112与第一衬底110外部的装置或组件。互连114可包括多个金属层。所述金属层各自可包括导电接线或线，并且经由至少一金属通路而电耦合至相邻的上方或下方金属层。在本实施例中，金属层131、133、135与137位于层状结构中，并且经由对应的金属通路132、134与136而互连。提供互连114的金属层与通路的数目与图案作为说明。其它数目的金属层、金属通路或导电接线以及其它布线图案也属于本揭露实施例的范围的内。

再者，上述的金属层与金属通路与其它组件电性绝缘。可通过绝缘材料而达到所述绝缘。在一些实施例中，以金属间介电质(inter-metal dielectric，IMD)123填充互连114的剩余部分。IMD 123的介电材料可由氧化物形成，例如未掺杂的硅酸盐玻璃(un-dopedSilicate Glass，USG)、氟化的硅酸盐玻璃(Fluorinated Silicate Glass，FSG)、低介电常数介电材料、或类似物。所述低介电常数介电材料可具有小于3.8的k值，然而IMD 123的介电材料也可接近3.8。在一些实施例中，所述低介电常数介电材料的k值低于约3.0，并且可低于约2.5。

在一些实施例中，第一衬底220可为感测装置，经配置以捕捉物理性数据(physical data)。典型的感测装置包括加速度计、陀螺仪、惯性测量单元(inertialmeasurement unit，IMU)、声音传感器、温度传感器等。

在一些实施例中，凹槽140形成于第一衬底110与第二衬底160之间。在其它的实施例中，凹槽140包含一侧于第一衬底110或第二衬底160上。形成凹槽140以容纳感测组件157与第一垫152。第一垫152可位于所述凹槽的一侧上，并且自第一衬底110的表面114A突出。在一些实施例中，第一衬底110或第二衬底160包含凹部，以及可通过接合第一衬底110与第二衬底160而形成凹槽140，从而使得所述凹部转型为在所述凹槽140中。在一些实施例中，可用气体或液体填充凹槽140，以便于数据感测。在一些实施例中，入口通路经配置以导入气体至凹槽140中。在一些实施例中，凹槽140保持真空或是接近真空环境。

在一些实施例中，所述第一垫152经配置作为多个感测电极。例如，第一垫152经配置以诱发可变的电容或阻抗，以响应所测量的数据的改变。在一些实施例中，第一垫(例如感测电极)152经配置以结合感测组件157进行数据感测。在一些实施例中，所感测到的电性，例如电流或电压，经由互连114而被传送至第一衬底110中的数据收集单元或是信号处理单元。例如，一第一垫152经配置以提供感测数据经由金属层131、133、135与137及金属通路132、134与136而至衬底112。

所述第一垫152位于凹槽140中。在一些实施例中，所述第一垫152位于凹槽140的一侧上。在一些实施例中，所述第一垫152可位于第一衬底110上。在一些实施例中，所述第一垫152接近感测组件157。所述第一垫152与感测组件157的配置可彼此靠近但仍彼此分离。

所述第一垫152可由导体形成。或者，所述第一垫152可由导体或半导体材料形成。在一些实施例中，所述第一垫152可包括金属，例如金、银、铝、钛、铜、钨、镍、钛、铬、以及其合金、氧化物、或氮化物。

所述第二垫154位于凹槽140上。在一些实施例中，所述第二垫154位于第一衬底110的顶表面114A上。在一些实施例中，所述第二垫154位于互连114的顶表面上且与所述第一垫152齐平。所述第二垫154经配置以提供第一衬底110与第二衬底160之间的接合。

在一些实施例中，第二垫154经配置以作为接合垫。例如，第二垫154经配置以与第二衬底160形成共晶接合。在一些实施例中，第二垫154可由导电材料形成。在一些实施例中，第二垫154可包括金属，例如金、银、铝、钛、铜、钨、镍、钛、铬、以及其合金、氧化物、或氮化物。

第二衬底160经配置以结合第一衬底110形成凹槽140。在一些实施例中，第二结构160经配置以作为第一衬底110上方的覆盖衬底。

第二衬底160包括半导体材料，例如硅。在一些实施例中，第二衬底160可包括其它半导体材料，例如硅锗、碳化硅、砷化镓、或类似物。在一些实施例中，第二衬底160为p型半导体衬底(受体型)或n型半导体衬底(供应者型)。或者，第二衬底160包括另一元素半导体，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、与/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP与/或GaInAsP；或其组合。又或者，第二衬底160为绝缘体上覆半导体。在一些实施例中，第二衬底160的材料可与衬底112的材料相同。

第二衬底160包含朝向第一衬底110延伸的数个突出。再者，第二衬底160包含接合部162于所述突出的每一个的一端。所述接合部162经配置以与所述第二垫154接合。在一些实施例中，所述接合部162包含合适的金属用于组合共晶合金，例如In、Sn、Si与Ge。在一些实施例中，第二垫154的材料可与接合部162的材料交换，因而所述第二垫154与所述接合部162皆仍构成相同共晶合金的所有元素。

感测组件157经配置以面对第一衬底110。在一些实施例中，感测组件157与第一垫152相距约0.5微米至约5微米，或约0.3微米至约5微米。在一些实施例中，感测组件157为可动膜(movable membrane)。在一些实施例中，感测组件157为圆形、矩形、四边形、三角形、六边形、或任何其它合适的形状。在一些实施例中，感测组件157包括多晶硅。在一些实施例中，感测组件157具导电性与电容性。在一些实施例中，在进行数据感测之前，提供预定电荷至感测组件157。

在一些实施例中，感测组件157为可动的或可振动的组件。例如，感测组件157可相对于第一衬底110与第一垫152位移。在一些实施例中，感测组件157为可动膜或隔膜(diaphragm)。在一些实施例中，感测组件157相对于第一垫152的位移会造成感测组件157与第一垫152之间的电容变化。在一些实施例中，感测组件157经配置以捕捉凹槽140中的气体移动造成的阻抗变化。而后，电容或阻抗变化由连接感测组件157或第一垫152的电路译为电子信号。在一些实施例中，产生的电子信号被传送至另一装置、另一衬底、或另一电路，用于进一步处理。

在一些实施例中，可移动可动膜157以接触第一垫152，响应外部刺激，并且回复可动膜157至其原始的平直结构。在一些实施例中，在撞击第一垫152的后，可动膜157可附接至第一垫152，并且无法移动一段期间。膜静摩擦的问题可能造成半导体装置100提供较不准确且可信度较低的感测结果。为了避免可动膜157的静摩擦问题，在一些实施例中，提供抗粘附层158。

抗粘附层158位于感测组件157与第一垫152之间。在一些实施例中，抗粘附层158附接于感测组件157的表面上、或在接触部分的第一垫152的侧壁或顶表面上。例如，感测组件157振动且接触第一垫152的顶表面。抗粘附层158覆盖第一垫152的顶表面。在一些实施例中，感测组件157振动且接触第一垫152的侧壁。在所述例子中，抗粘附层158覆盖第一垫152的侧壁。

在一些实施例中，抗粘附层为自组装单层(self-assembled monolayer，SAM)涂覆。在一些实施例中，SAM涂覆158的厚度约至约在一些实施例中，SAM涂覆158的厚度约至约在一些实施例中，SAM涂覆158的厚度约至约

在一些实施例中，抗粘附层158包含疏水性表面，有助于抵消感测组件157的静摩擦强度。在一些实施例中，可通过疏水特性而测量抗粘附层158的存在。例如，可用水接触角度量(water contact angle(WCA)metric)测量抗粘附层158。在一些实施例中，抗粘附层158包含大于约90度的WCA。在一些实施例中，抗粘附层158包含自约90度至约150度的WCA。在一些实施例中，抗粘附层158包含自约100度至约120度的WCA。

如前所述，当半导体结构100的表面与侧壁上涂覆抗粘附材料时，例如SAM涂覆158，所述SAM涂覆158的多个部分可覆盖所述第二垫152的顶表面。当第一衬底110接合第二衬底160的所述接合部162时，插入的抗粘附材料可能干扰接合效能。习知方法，例如热处理，可有效清理接合接口的抗粘附材料。然而，并非对于不同的下方材料而选择性移除抗粘附层。因此，也可局部或完全移除感测垫上的抗粘附层。感测垫的抗粘附性质因而受到破坏。

在本揭露实施例中，薄膜156被图案化且位于第一垫152上。薄膜156可作为晶种层，用于抗粘附层158。在一些实施例中，薄膜156层位于所述第一垫152与抗粘附层158之间。在一些实施例中，薄膜156层夹在所述第一垫152与抗粘附层158之间。薄膜156耦合所述第一垫152与抗粘附层158。因此，薄膜156经配置以促进抗粘附层158与所述第一垫152之间的层间接合性。此外，薄膜156包含预定的图案，以仅覆盖所述第一垫152。换句话说，薄膜156经配置以暴露所述第二垫154，以助于所述第二垫154与所述接合部162之间的接合。然而，通过薄膜156，保存在所述第一垫152上的抗粘附层158的一部分。因此，当进行退火过程以移除在所述第二垫的表面上的抗粘附层的其它部分时，抗粘附层158仍可经由薄膜156而稳固接合至所述第一垫152。

在一些实施例中，薄膜156含有硅，或其氧化物。或者，薄膜156含有氮化硅。在一些实施例中，薄膜156包含介电材料，并且例如可为氧化物(例如Ge氧化物)、氮氧化物(例如GaP氮氧化物)、二氧化硅(SiO₂)、承氮氧化物(nitrogen-bearing oxide)(例如承氮SiO₂)、掺氮氧化物(例如植入N₂的SiO₂)、硅氮氧化物(Si_xO_yN_z)、以及类似物。薄膜156与抗粘附层158可称为含硅层156/158。

图1B为根据本揭露的一些实施例说明图1A中的半导体装置100的局部放大示意图。具体来说，形成包括所述第一垫152的数个突出物(mesa)，并且自第一衬底110的顶表面114A突出。

薄膜156暴露第一衬底110的顶表面114A的至少一部分。例如，互连114的顶表面114A的一部分，其远离突出物152，从薄膜156暴露。在一些实施例中，薄膜156覆盖突出物152的顶表面152A与侧壁152B。在一些实施例中，抗粘附层158覆盖薄膜156的顶表面156A与侧壁156B。在一些例子中，感测组件157于实质平行于顶表面114A的横向振动，并且若无抗粘附层存在，则接触突出物152的侧壁152B。因此，可能发生横向静摩擦现象。在本揭露实施例中，抗粘附层158与晶种层156的复合层覆盖侧壁152B。复合层156/158经配置以暴露所述第二垫154。因此，所述第二垫154的接合效能不会受到不利影响。

在一些实施例中，复合层156/158包含顶表面158A，其WCA高于顶表面114A，以及所述第二垫154的任何表面。在一些实施例中，复合层156/158包含具有WCA大于90度的顶表面。在一些实施例中，复合层156/158包含具有WCA为90度至150度之间的顶表面。在一些实施例中，复合层156/158包含具有WCA为100度与120度之间的顶表面。

在一些实施例中，复合层156/158包含侧壁158B，其具有WCA高于顶表面114A，以及所述第二垫154的任何表面。在一些实施例中，复合层156/158包含具有WCA大于90度的侧壁。在一些实施例中，复合层156/158包含具有WCA为90度与150度之间的侧壁。在一些实施例中，复合层156/158包含具有WCA为100度与120度之间的侧壁。

在一些实施例中，晶种层156与抗粘附层158可于厚度有所不同。在一些实施例中，晶种层156的厚度大于抗粘附层158的厚度。例如，晶种层156的厚度约至约 在其它的实施例中，晶种层156的厚度约至约在一些实施例中，晶种层156与抗粘附层158之间的厚度比大于约10。在一些实施例中，晶种层156与抗粘附层158之间的厚度比自约10至约50。在一些实施例中，晶种层156与抗粘附层158之间的厚度比自约50至约100。

图2A至2G为剖面图，根据一些实施例，说明制造图1A的半导体结构的方法的中间结构。在图2A中，提供衬底112。在一些实施例中，可在衬底112中，形成至少一有源或无源装置(图中未绘示)。衬底112具有第一掺质型，例如P型。

参阅图2B，互连114形成于衬底112上方。互连114可由从底层至顶层的堆栈的金属层形成。例如，通过沉积屏蔽层(未分别绘示)于衬底112上而形成金属层137。经由蚀刻操作，图案化屏蔽层，以形成所欲的图案。而后，在蚀刻的图案中，填充导电材料。在以导电材料填充所述图案之后，通过移除操作而剥除屏蔽层。在金属层137的导电材料之间，可填充IMD材料123。同样地，导电通路层136形成于金属层137上方，以产生金属层137与上方金属层135之间的导电连接。沿着中间导电通路层134与132，顺序形成金属层135、133与131。金属层131的一部分从互连114暴露。

参阅图2C，数个第一垫152与第二垫154形成于第一互连结构114的最上阶。所述第一垫152经配置以作为感测电极或金属凸块于凸块停止结构上，而所述第二垫154用于与上方结构接合。

在图2D中，于所述第一垫152上，沉积图案化薄膜156。通过提供具有预定图案的屏蔽层于互连114上方，而后操作气相沉积或旋涂，形成图案化薄膜156。“气相沉积”是指经由气相沉积材料于衬底上的过程。气相沉积过程包括任何过程，例如但不限于化学气相沉积(CVD)与物理气相(PVD)。气相沉积方法的范例包括热丝(hot filament)CVD、射频CVD(rf-CVD)、激光CVD(LCVD)、共形钻石涂覆(conformal diamond coating)过程、金属有机CVD(MOCVD)、溅镀、热蒸镀PVD、离子化的金属PVD(IMPVD)、电子束PVD(EBPVD)、反应性PVD、原子层沉积(ALD)、等离子辅助CVD(PECVD)、高密度等离子CVD(HDPCVD)、低压CVD(LPCVD)、以及类似者。在一些实施例中，薄膜156包括氧化硅或氮化硅。用于沉积过程的前驱物可包括硅烷(silane)。在沉积操作完成之后，剥除屏蔽层。图案化薄膜156覆盖所述第一垫152的顶表面152A与侧壁152B。

参阅图2E，抗粘附材料158是毯式(blanket)沉积于互连114的顶表面114A上方。此外，抗粘附材料158覆盖薄膜156的顶表面156A与侧壁156B。在一些实施例中，抗粘附材料158可覆盖所述第二垫154的顶表面或侧壁。可通过气相沉积，形成抗粘附层158。气相沉积方法的范例包括分子气相沉积(MVD)、热丝CVD、射频CVD(rf-CVD)、激光CVD(LCVD)、共形钻石涂覆(conformal diamond coating)过程、金属有机CVD(MOCVD)、溅镀、热蒸镀PVD、离子化的金属PVD(IMPVD)、电子束PVD(EBPVD)、反应性PVD、原子层沉积(ALD)、等离子辅助CVD(PECVD)、高密度等离子CVD(HDPCVD)、低压CVD(LPCVD)、以及类似者。

在图2F的操作中，对于第一衬底110施加热处理或退火过程。热处理的控制参数包括过程温度与过程期间。在一些实施例中，过程温度可控制于约400摄氏度，以及过程期间可控制为约120分钟。在热处理之后，仅与晶种层156接合的抗粘附层158的部分保持完整。换句话说，剩余的晶种层156包括晶种层156的顶表面156A与侧壁156B。由于所述退火操作，抗粘附材料158的其它部分，例如位于晶种层154上的那些，被移除。

参阅图2G，提供包括感测组件157的第二衬底160，并且接合第一衬底110的互连114。因而形成凹槽140。接合过程可包含合适的操作，例如压缩接合、热扩散接合、以及共晶接合。在一些实施例中，所述接合部162经配置以与互连114形成共晶接合。所述接合部162与互连114之间的接合接口没有抗粘附材料158。因此，用晶片级封装过程，沿着所述第一垫152上方的稳固沉积的抗粘附层的接合可协助提供可信赖的MEMS产品。

本揭露实施例提供一种半导体结构的制造方法。所述方法包含：提供第一衬底；形成多个导电接垫于所述第一衬底上方；形成薄膜于所述多个导电接垫的第一子集上，因而使所述多个导电接垫的第二子集从所述薄膜暴露；形成自组装单层(SAM)于所述薄膜上方；以及以所述第一衬底与第二衬底，经由将所述第二衬底的一部分接合至从所述薄膜暴露的所述多个导电接垫的所述第二子集而形成凹槽。

本揭露实施例提供一种半导体结构的制造方法。所述方法包含：提供第一衬底；形成导电突出物于所述第一衬底上方；形成含硅层于所述导电突出物上方；以及形成凹槽，所述凹槽包含接近所述第一衬底的可动膜。

本揭露实施例提供半导体结构。所述结构包含被第一衬底与第二衬底包围的凹槽，所述第二衬底面对所述第一衬底。所述结构也包括可动膜于所述凹槽中。再者，所述结构包括突出物于所述凹槽中，并且所述突出物从所述第一衬底的表面突出。此外，所述结构包括介电层于所述突出物上方，其中所述介电层包括第一表面与所述突出物接触，以及面对所述第一表面的第二表面的配置朝向所述凹槽。

前述内容概述一些实施方式的特征，因而所属领域的技术人员可更加理解本揭露实施例的各方面。所属领域的技术人员应理解可轻易使用本揭露实施例作为基础，用于设计或修饰其它过程与结构而实现与本申请案所述的实施例具有相同目的与/或达到相同优点。所属领域的技术人员也应理解此均等架构并不脱离本揭露实施例揭示内容的精神与范围，并且所属领域的技术人员可进行各种变化、取代与替换，而不脱离本揭露实施例的精神与范围。

符号说明

100 半导体结构

110 衬底

112 衬底

114 互连结构

114A 表面

123 金属间介电质

131 金属层

132 金属通路

133 金属层

134 金属通路

135 金属层

136 金属通路

137 金属层

140 凹槽

152 第一垫

152A 顶表面

152B 侧壁

154 第二垫

156 薄膜

156A 顶表面

156B 侧壁

157 感测组件

158 抗粘附层

158A 顶表面

160 第二衬底

162 接合部

Claims (10)

1.一种制造半导体结构的方法，所述方法包含：

提供第一衬底；

形成多个导电接垫于所述第一衬底上方；

形成薄膜于所述多个导电接垫的第一子集(first subset)上，从而使所述多个导电接垫的第二子集(second subset)从所述薄膜暴露；

形成自组装单层SAM于所述薄膜上；以及

经由将第二衬底的一部分接合至从所述薄膜暴露的所述多个导电接垫的所述第二子集，以所述第一衬底与所述第二衬底形成凹槽。

2.根据权利要求1所述的方法，其中所述薄膜为含硅介电层。

3.根据权利要求1所述的方法，其中形成薄膜于所述多个导电接垫的第一子集上另包含形成所述薄膜于所述多个导电接垫的所述第一子集的其中之一的侧壁上。

4.根据权利要求1所述的方法，其中形成SAM于所述薄膜上方包含形成所述SAM材料于所述薄膜的顶表面与侧壁上。

5.根据权利要求1所述的方法，其中形成SAM于所述薄膜上方包含：

毯式沉积SAM材料于所述第一衬底与所述薄膜上方；以及

对于所述第一衬底进行退火，从而从所述薄膜暴露所述多个导电接垫的所述第二子集。

6.根据权利要求1所述的方法，另包含形成可动膜于所述凹槽中。

7.一种制造半导体结构的方法，所述方法包含：

提供第一衬底；

形成导电突出物于所述第一衬底上方；

形成含硅层于所述导电突出物上方；以及

形成凹槽，所述凹槽包含可动膜，所述可动膜接近所述第一衬底。

8.根据权利要求7所述的方法，其中形成凹槽包含接合所述第一衬底至第二衬底，所述凹槽形成于所述第一衬底与所述第二衬底之间。

9.根据权利要求7所述的方法，其中形成含硅层于所述导电突出物上方包含形成自组装单层。

10.一种半导体结构，包含：

凹槽，被第一衬底与第二衬底包围，所述第二衬底面对所述第一衬底；

可动膜，位于所述凹槽中；

突出物，位于所述凹槽中，所述突出物自所述第一衬底的表面突出；以及

介电层，位于所述突出物上方，其中所述介电层包括第一表面与第二表面，所述第一表面接触所述突出物，以及所述第二表面面对所述第一表面且朝向所述凹槽。