TW201801215A - 用於半導體基板局部應力及疊置校正的整合式度量衡及處理系統 - Google Patents

用於半導體基板局部應力及疊置校正的整合式度量衡及處理系統 Download PDF

Info

Publication number
TW201801215A
TW201801215A TW106108458A TW106108458A TW201801215A TW 201801215 A TW201801215 A TW 201801215A TW 106108458 A TW106108458 A TW 106108458A TW 106108458 A TW106108458 A TW 106108458A TW 201801215 A TW201801215 A TW 201801215A
Authority
TW
Taiwan
Prior art keywords
substrate
chamber
processing
stress
ion implantation
Prior art date
Application number
TW106108458A
Other languages
English (en)
Other versions
TWI672754B (zh
Inventor
魯多維 葛迪
梅迪 費茲艾拉凡尼
陶德 伊根
曼格許 邦加
康森塔 力可班尼
艾比杜亞西斯 克哈嘉
史林尼法斯Ｄ 奈馬尼
怡利 葉
席恩Ｓ 康
Original Assignee
應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 應用材料股份有限公司 filed Critical 應用材料股份有限公司
Publication of TW201801215A publication Critical patent/TW201801215A/zh
Application granted granted Critical
Publication of TWI672754B publication Critical patent/TWI672754B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67259—Position monitoring, e.g. misposition detection or presence detection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67196—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67201—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the load-lock chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67288—Monitoring of warpage, curvature, damage, defects or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

本揭示案的實施例提供一種整合式系統，用於在一單一處理系統中在一半導體基板上執行一量測程序及一平版印刷疊置誤差校正程序。在一個實施例中，一處理系統包括至少一裝載閘腔室、耦合至該裝載閘腔室的一傳輸腔室、耦合至該傳輸腔室或在該傳輸腔室中的一離子植入處理腔室及耦合至該傳輸腔室的一度量衡工具，其中該度量衡工具被調適為獲取安置在該度量衡工具中之一基板上的應力剖線或一疊置誤差。

Description

用於半導體基板局部應力及疊置校正的整合式度量衡及處理系統
本揭示案的實施例大致關於至少包括處理腔室及用於平版印刷術疊置校正之度量衡工具的整合式工具，更具體而言是關於用於校正單一處理系統中之半導體基板中之不想要的曲線的裝置及方法。
在製造積體電路（IC）或晶片時，表示不同晶片層的圖樣由晶片設計者所產生。從這些圖樣產生一系列可重複使用的遮罩或光罩以在製造程序期間將各晶片層的設計轉移至半導體基板上。遮罩圖樣產生系統使用準確雷射或電子束來將各晶片層的設計成像至各別的遮罩上。接著很像照相底片地將遮罩用以將各層的電路圖樣轉移至半導體基板上。這些層是使用一定序列的程序來建立的，且被轉換成包括各完成的晶片的微小的電晶體及電路。一般而言，半導體基板上的設備是由一定序列的平版印刷處理步驟所製造的，其中該等設備形成自複數個疊置的層，各層具有個別的圖樣。一般而言，15到100個遮罩的集合被用來建構晶片，且可重複使用。
在一個層及疊置先前的一個層的下個層之間，一個層及下個層的個別圖樣必須對準。然而，由於多個疊置的層的圖樣及材料差異，層之間的薄膜應力及/或形貌變化（或圖樣相關的差異）是不可避免的。形成於基板上的層之間產生的薄膜應力將使得基板變形，這影響了可能導致形成於基板上之半導體設備之設備產量問題的平版印刷佈局程序結果。設備結構的疊置誤差可能源自不同的誤差源。常見於本領域中之來源中的一者為由薄膜應力、基板曲線等等所造成的基板薄膜層變形。基板上之設備結構的薄膜應力、基板曲線、基板變形或表面形貌變化亦可造成從一個層到下個層所形成的平版印刷圖樣的位移或錯準，這可能不利於設備產量結果及/或造成設備效能上的變化。
圖1A-1B描繪安置在基板15上之薄膜層16的實例，該基板可能在一定序列的設備形成程序之後局部地或全域地變形或彎曲，這可能影響形成於基板15之表面上的薄膜應力或表面形貌。在圖1A中，基板15是變形及彎曲的，在基板中產生了具有全域地跨基板15之背表面之第一半徑R1的曲線C1。除了全域背表面曲線C1以外，薄膜層16以及基板15的局部區域可能變形，這在基板15中產生了與背表面曲線C1不同的局部曲線C2-C3。例如，在形成於基板15上之局部結構的特寫圖中（其描繪於圖1B中），基板15由於形成於薄膜層16及基板15內及/或之間的圖樣及殘留應力而具有變化的曲線。由於電漿蝕刻或電漿沉積程序期間之熱膨脹、電漿不均勻性分佈及/或密度上的差異而在基板處理步驟期間可能產生殘留應力，這造成基板表面的局部變形，該局部變形從全域表面曲線C1產生具有第二半徑R2的局部曲線C2，該第二半徑與第一半徑R1不同。局部曲線C2亦可能造成安置在基板15上之薄膜層16的不均勻表面區域或與該表面區域相鄰，導致可能全由形成於薄膜層16中的應力S1所產生之具有第三半徑R3的局部曲線C3。在基板15具有全域曲線C1的情況下，傳統的半導體形成程序已藉由使用基板固持設備（例如靜電夾具）將基板夾持或約束於基板支架來最小化曲線C1的效應。然而，在大部分情況下，夾持或約束基板的程序在減少形成於基板中的局部曲線C2-C3時不是有效的。
圖2A描繪了在造成基板變形的一定序列的程序之後所量測之半導體基板的疊置誤差地圖100。在圖2A中，基板之放大部分102中所示之圖樣的某些部分從它們被設計的位置偏移或位移。圖樣的位移或錯準產生了可能不利於設備效能的疊置誤差。圖2B中所描繪的應力剖線地圖150亦繪示的是，基板變形及曲線不僅產生了疊置誤差，亦顯著地影響了跨基板150的薄膜應力分佈。如圖2B中所描繪之應力剖線地圖150中所示，亦跨基板觀察到了相當不均勻的薄膜應力分佈，其中地圖150的一側107具有高應力位準，而基板的另一側109具有相對低的應力位準。因此，所誘發的不均勻的應力分佈產生了不理想地產生疊置誤差的基板曲線或變形。在疊置誤差或圖樣位移不理想地發生時，形成於基板上之設備晶粒的尺寸、尺度或結構可能不規則地變形或扭曲，因此增加了堆疊於其上之薄膜層間之錯準的可能性，該可能性可能不利地增加後續平版印刷暴露程序中的錯準機率。
並且，在推動縮小形成於基板上之半導體設備之臨界尺度（CD）的情況下，設備結構之臨界層中的薄膜應力/應變變化必須被最小化或消除以可靠地產生奈米尺寸的設備。因此，需要校正程序或應力釋放程序來尋求用以校正及釋放局部曲線變化的適當解決方案。
因此，存在著用於偵測及校正半導體基板的局部變形以消除疊置誤差之系統及方法的需要。
本揭示案的實施例提供一種整合式系統，用於在一單一處理系統中在一半導體基板上執行一量測程序及一平版印刷疊置誤差校正程序。在一個實施例中，一處理系統包括至少一裝載閘腔室、耦合至該裝載閘腔室的一傳輸腔室、耦合至該傳輸腔室的一離子植入處理腔室及耦合至該傳輸腔室或在該傳輸腔室中的一度量衡工具，其中該度量衡工具被調適為獲取安置在該度量衡工具中之一基板上的應力剖線或一疊置誤差。
在另一實施例中，一種用於校正一基板上之應力剖線或疊置誤差的方法包括以下步驟：在安置在一處理系統中的一度量衡工具中在一基板上執行一量測程序以獲取一基板扭曲或疊置誤差地圖；基於從該處理系統中之該量測程序獲取的該基板扭曲或疊置誤差地圖，在一計算系統中決定一表面改造配方；及在安置在該處理系統中的一處理腔室中執行一離子植入程序，以校正該基板上的基板扭曲或疊置誤差。
在又另一實施例中，一種用於校正一基板上之疊置誤差的方法包括以下步驟：量測安置在一處理系統中之一度量衡工具中之一基板的一薄膜應力；產生該薄膜應力行為與一資料庫的一相關性以決定一離子植入配方；及在安置在該處理系統中的一處理腔室中使用該經決定離子植入配方在該基板的受選離散位置執行一離子植入程序。
本揭示案的實施例描述可用以校正薄膜應力或最小化產生自基板之變形或誘發的曲線之疊置誤差的疊置誤差或應力分佈校正程序。在一個實施例中，應力或疊置校正程序為薄膜改造程序，該薄膜改造程序包括向基板區域供應一定形式的能量或射束的程序（例如離子植入程序）。改造基板的程序一般包括藉由在基板安置在薄膜改造裝置內的同時使用一或更多個高能射束，來變更基板的物理或化學性質及/或重新分佈基板上之受暴露材料的一部分。在一個實例中，藉由利用離子植入程序來執行表面改造程序以將離子配給薄膜層以變更安置在半導體基板上之薄膜層中的薄膜應力/應變。藉由建立可計算校正半導體基板上之薄膜層所需之離子劑量之量的演算法，疊置誤差可被校正及消除，以便增加下個平版印刷暴露程序的對準精度。在運作期間，可將基板傳輸至至少包括離子植入裝置、度量衡工具及可選的電漿處理腔室的處理系統。基板可可選地首先具有形成於基板上的薄膜層（或多層薄膜堆疊）。之後，可將基板傳輸至合併在處理系統中的度量衡系統以執行量測程序以獲取應力剖線地圖及/或基板變形地圖及/或疊置誤差地圖。在基於所獲取之應力剖線地圖及/或疊置誤差地圖的分析及運算之後，可在離子植入裝置中執行表面改造程序以校正基板的局部應力剖線以在後續的平版印刷暴露程序期間減少疊置誤差。離子植入裝置、量測工具及可選的電漿處理腔室可合併在可不破壞真空的情況下在一個處理系統中執行所有程序（包括薄膜層沉積程序、量測程序及表面改造程序）的單一處理系統中。
在一個實例中，薄膜改造程序可包括執行優先變更基板外表面上之材料之物理及/或化學性質的一或更多個步驟。在某些實施例中，薄膜改造程序用以變更相對於輸入的射束以所需定向定位之受選表面上的材料性質。選擇性地改造基板表面或沉積於其上的材料允許從基板表面移除受處理的材料或將該材料保持在該基板表面上。改造程序可包括在基板表面上的受選區域內植入特定元素，以變更沉積於該基板上之材料之基板的成分、化學結構及/或物理結構（例如晶體結構、密度、晶粒尺寸、粗糙度等等）。
圖3描繪可用以將離子摻進基板之某些區域的離子植入處理腔室300。離子植入處理腔室300包括離子源302、抽取電極304、90度磁鐵分析器306、第一減速（D1）級308、磁鐵分析器310及第二減速（D2）級312。減速級D1、D2（亦稱為「減速透鏡」）各包括具有經定義的孔的多個電極以允許離子束穿過該級。藉由向多個電極施加不同的電壓電勢組合，減速透鏡D1、D2可操控離子能量且使得離子束以將離子植進基板的所需能量撞擊靶晶圓。上述減速透鏡D1、D2一般為靜電三極管（或四極管）減速透鏡。
圖4為處理腔室400的示意橫截面圖，該處理腔室可被調適為執行可用以校正基板上之薄膜應力或疊置誤差的薄膜改造程序（例如離子植入程序）。處理腔室400為包括射束源組件470的離子植入處理腔室，該射束源組件被定位為改造基板502的一部分。處理腔室400一般包括腔室組件415及射束源組件470。腔室組件415一般包括封入處理區域410的一或更多個壁416，基板502在表面改造程序期間安置在該處理區域中。腔室組件415亦將一般包括結合使用來控制處理區域410內之處理環境的系統控制器490、泵送系統411及氣體供應源417。泵送系統411可包括被配置為控制處理區域410內之所需壓力的一或更多個機械泵（例如前級泵、渦輪泵）。氣體供應源417可包括被配置為向處理區域410供應一定量或一定流量的惰性及/或反應氣體（例如蝕刻氣體）的一或更多個來源。在某些配置下，腔室組件415亦可包括由系統控制器490控制以在處理期間調整基板502之溫度的熱源（未圖示）（例如燈具、輻射加熱器）。在一個實例中，系統控制器490被配置為在表面改造程序期間控制氣體成份、腔壓、基板溫度、氣流或處理區域410中的其他有用的程序參數。
腔室組件415亦將包括被調適為在處理期間支撐基板502的基板支撐組件481。基板支撐組件481可包括被調適為在處理期間相對於電極組件473平移或旋轉基板502的一或更多個致動器（未圖示）。在需要平移或旋轉基板502的應用中，驅動元件的某些部分（例如致動器或馬達）定位在處理區域410外面，且使用傳統的真空饋通或其他類似的機械設備來耦合至將基板502支撐在處理區域410內的構件。在某些配置下，致動器中的一或更多者被調適為相對於電極組件473定位基板502，使得所需的間隙（未圖示）（其在圖4中以Z方向量測）形成於基板502及電極組件473之間。
在一個實例中，射束源組件470一般包括氣體源471、電漿產生源472及電極組件473。在一個配置下（如圖4中所繪示），氣體源471一般包括一或更多個單獨氣體源441，該一或更多個單獨氣體源被配置為向射束源組件470的電漿產生區域432供應處理氣體（例如氣體原子、氣相分子或其他含蒸氣的材料）。電漿產生區域432可由壁436定界。在一個實例中，氣體源441被配置為向電漿產生區域432供應包括選自由以下物所組成之群組的處理氣體：碳（C）、矽（Si）、氧（O2 ）、NO2 、N2 O、CO、CO2 、氬（Ar）、氖（Ne）、氪（Kr）、氙（Xe）、氡（Rn）、氮（N）、氦（He）、氫（H2 ）、氯（Cl2 ）、氟（F2 ）、溴（Br2 ）、碘（I2 ）、氨（NH3 ）及/或其組合。
泵送系統411亦可單獨連接至處理區域410及電漿產生區域432，使得可在各區域中維持不同的壓力。在一個實例中，泵送系統411、氣體供應源417及/或氣體源441被配置為一起工作以在處理期間將電漿產生區域432維持在大於處理區域410的壓力下。在一個配置下，電漿產生區域432包括與泵送系統411分離且被配置為將電漿產生區域432中的壓力維持在所需位準下的泵（未圖示）。
電漿產生源472一般包括被配置為使用供應自該一或更多個氣體源441的處理氣體來在電漿產生區域432中形成電漿435的電磁能量源。電漿產生源472可包括與電漿產生區域432電連通的電源430及天線431。在一個非限制性實例中，天線431可為電容耦合電極，該電容耦合電極被調適為在處理期間在從電源430向天線431供應射頻（RF）能量時在電漿產生區域432中產生電漿435。
電極組件473可包括射束控制器449及射束供應構件422，該射束控制器及射束供應構件用以抽取形成於電漿產生區域432內的離子以形成一或更多個高能射束405及透過形成於射束供應構件422中的一或更多個孔421向基板502的表面供應該一或更多個高能射束。孔421的形狀被形成為使得由射束供應構件422產生具有所需形狀的射束（例如條紋形狀或圓柱形形狀的射束）。在某些配置下，孔421亦被定位及對準為在處理期間向基板502之表面的所需部分或區域引導射束405。系統控制器490一般被配置為藉由向射束控制器449及射束供應構件422中存在的各種元件發送命令來控制該一或更多個高能射束405的產生及供應。射束供應構件422（其耦合至射束控制器449）可包括「三極管」組件，該三極管組件被配置為抽取電漿產生源472之電漿產生區域432中所產生的離子，且形成高能射束405及透過形成於射束供應構件422中的孔421向基板502之表面的所需區域供應該高能射束。運作時，三極管組件將包含第一電極、第二電極及第三電極，該等電極被獨立偏壓，使得可控制射束405的性質（例如射束能量（例如動能）及方向）。因為可能在電漿435中成正或負離子，可據此調整施用於各種電極的偏壓以產生具有所需成分及能量的射束405及向基板502的表面供應該射束。在某些實施例中，以例如約0.1 keV至20 keV的能量將射束405中的粒子（例如帶電粒子或中性粒子時）供應至基板表面。
腔室組件415可包括與系統控制器490連通且被配置為向處理腔室400的處理區域410供應能量的偏壓組件460。偏壓組件460一般包括支撐電極464及電源463，該電源耦合至接地且可用以在執行薄膜改造程序期間或之後移除在基板502上存在的任何累積電荷。為了移除基板上存在的任何殘餘電荷，電源463可利用被配置為在處理區域410中所執行之電漿改造程序的一或更多個階段期間在基板502上方形成電漿的AC或高頻電源（例如40 kHz – 200 MHz電源）。相信所形成的電漿將提供通往接地的路徑，該路徑將允許耗散基板中任何儲存的電荷。在某些情況下，偏壓組件460亦可用以幫助控制射束405在薄膜改造程序期間撞擊基板502之表面的軌跡及/或能量。
在某些實施例中，腔室400亦可包括被配置為向要接受或正在接受經產生射束405的基板表面區域供應反應物氣體的反應物源450。在一個配置下，反應物源為遠端電漿源（RPS），該遠端電漿源被配置為向基板表面提供包含離子、基及/或中性粒子的氣體，以促進改造材料及/或從基板表面移除該材料。RPS可包括電容耦合、電感耦合或微波類型的來源，該來源被調適為在從氣體源供應透過RPS組件之一部分的處理氣體內產生離子或基。
圖5為安置在處理腔室400之處理區域410內之基板502的平面圖。基板502可包括複數個晶粒501A，該複數個晶粒包含形成於其中的複數個特徵501B。該複數個晶粒501A相對於對準標記及基板502的凹口501E而對準。特徵501B（其例如可具有不理想的曲線）將一般包括基板502之非平坦面501C中的凸部及凹部，該等凸部及凹部要使用本文中所述的程序來選擇性地改造以校正薄膜應力及/或疊置誤差。僅將特徵501B提供為可使用本文中所述的程序來改造的特徵實例。
在處理腔室400的某些實施例中，基板檢驗模組477（圖4）用以檢驗及定向基板502，且因此相對於射束源組件470檢驗及定向特徵501B，使得射束可被定向為僅改造理想地定向於基板502上的特徵501B。注意的是，可藉由從度量衡工具量測的疊置誤差地圖、基板曲線或應力分佈地圖來獲取改造的地圖，這於下文進一步論述。
一般而言，檢驗及對準設備可包括處理腔室攝影機（未圖示（例如CCD攝影機））及一或更多個致動器（未圖示）（例如具有旋轉致動器（在Z方向周圍）的X-Y級）。處理腔室攝影機及該一或更多個致動器與系統控制器490連通，使得系統控制器490可向系統中的各種元件提供指令以基於從由度量衡工具所產生之疊置誤差地圖所接收的資料及藉由處理腔室攝影機及控制該一或更多個致動器，來重新定向及/或重新定位（例如角及/或X-Y位置（圖5））基板。該一或更多個致動器可耦合至基板支撐構件，例如基板支撐組件481。檢驗模組477亦可被配置為決定基板的定向及向系統控制器提供關於經決定定向的資訊，使得系統控制器可基於所提供的資訊使基板傳輸元件（例如自動機、X-Y級）相對於處理期間之基板的相對移動或射束源組件470以需要的定向將基板定位在處理腔室中的基板支撐面上。
在一個配置下（如圖5中所繪示），單一條紋形狀的射束405跨基板502的表面而定向及供應以改造基板502之表面501C的部分。在某些實施例中，相對於基板502的表面將射束405維持在需要的較佳角度下以保證複數個經產生射束405的佈局、定向或方向本質可用以改造相對於基板表面以某個方向對準的某些特徵，例如下文與的6A-6D所結合論述地。在一個實例中（如圖5及6B中所繪示），射束源組件470被配置為向基板供應條紋形狀的射束（例如離子束405），該射束是與X-Z平面平行且以一掠射角提供的。在此配置下，處理腔室400可包括平移基板支撐組件481，該平移基板支撐組件被配置為在基板502安置在處理區域410內時相對於離子束405定位、支撐及傳輸基板502。藉由變化基板502相對於離子束405的位置，由於入射離子束405的方向本質，只有相對於離子束具有某個定向的區域將被改造。平移基板支撐組件481被配置為以相對於供應離子束405的方向呈一角度的方向平移基板502，使得只有在基板表面上以某個方式定向的特徵被所供應的離子束改造。一般而言，平移方向及射束方向之間的角度將是非零且非平行的角度。在某些實施例中，相對於經供應的離子束405及/或平移方向以固定的定向維持基板502。在一個實例中，平移基板支撐組件481被配置為以實質上與供應離子束的方向垂直的方向平移基板502。在此實例中，平移基板支撐組件481可被配置為以Y方向平移基板，而在X-Z平面（圖5）上提供的掠射角射束被供應至在X-Y平面內具有固定定向的基板表面。
在一個實例中（如圖6A中所繪示），離子束源組件470可被配置為供應以不同方向（例如相對方向（亦即-X及+X方向））供應的至少兩個離子束405。如圖6B中所繪示，射束源組件470可被配置為以雙峰分佈供應兩個射束405，其中離子束405中的各者中之高能粒子的分佈（亦即射束強度I1 及I2 ）以較佳的角度定向，例如+X方向離子束405的角度A1 及-X方向離子束405的角度A2 。
在圖6C中所繪示的另一配置下，射束源組件470可被配置為供應各以不同方向供應的至少三個離子束405。如所示，三個離子束405以-X方向、+X方向及法線方向供應。如圖6D中所繪示，由射束源組件470所提供之多個離子束之效果的總和的強度被配置為供應較廣的射束能量分佈，其中從離子束405提供之高能離子的分佈具有如由射束強度I3 所示的平均的形狀。藉由變化由不同離子束所提供的能量，可變更分佈的形狀以改良射束改造程序的某些態樣。
圖7為相對於向下延伸進基板502的表面垂直繪製之經改造材料剖線762的繪圖。經改造的材料剖線為作為深度的函數之施用於基板502之表面之改造量的圖形表示。藉由控制射束參數及基板502的表面暴露於離子束405的時間，可在基板表面內達成需要的經改造材料剖線（例如應力變更過程、基板扭曲或疊置誤差改變），以便校正形成於基板502中之某些位置處之局部的應力位準或基板扭曲。在一個實例中，凡薄膜改造程序被調整為將元素或分子植進基板表面，經改造的材料剖線表示作為深度之函數之經植入元素的濃度（例如atoms/cm3 ）。因此，在某些情況下，凡基板表面包括矽（Si）、摻雜矽（例如n型或p型）、氧化矽（SiOx ）、氮化矽（SiN）或其他有用的矽化合物，經植入的元素可包括氫（Hx 或Hx + ）或優先變更基板502的表面及/或其上的任何薄膜的摻雜物原子（例如硼（B）、鎵（Ga）、磷（P）、砷（As）等等）。在一個實例中，基板表面包括含碳（C）層（例如非晶碳層），而經植入的元素可包括優先變更形成於基板502之表面中之不理想曲線的碳。或者，在一個實例中，表面改造程序被調整為藉由向基板表面定向包含氣體或分子的射束，來主要變更基板表面處之材料的物理結構（例如非晶化、變更晶體結構），且因此圖7中所繪示的經改造的材料剖線表示作為深度之函數之經變更物理結構的濃度（例如非晶區域的厚度、缺陷/cm3 、錯位/cm3 等等）。因此，在某些情況下，離子束405可包括惰性氣體，例如氧（O2 ）、含碳氣體、含矽氣體、氬（Ar）、氖（Ne）、氪（Kr）、氙（Xe）、氡（Rn）、氮（N）、氦（He）或其組合。然而，在某些情況下，離子束405可包括與要接受離子束劑量的層中存在的材料類似的離子。因此，在此情況下，變更材料之物理結構的程序將不改變或不利地影響層的化學鍵結或化學結構。
經改造的材料剖線762一般將具有表面濃度CS 及臨界劑量濃度CD ，其中經改造參數的濃度位準（例如經植入元素的濃度、缺陷的濃度等等）等於或大於臨界劑量CD ，該臨界劑量定義距基板502之經改造區域的深度。一般而言，若使用負改造程序，則臨界劑量CD 將定義將在改造程序期間移除的材料深度。理想的是，作為深度之函數之經改造的材料剖線的斜率在已達到臨界劑量（CD ）位準764之後要是陡峭的。一般而言，臨界劑量位置764的臨界劑量CD 量將取決於要變更之薄膜中的材料性質及應力/應變位準而變化。
藉由獲取薄膜應力（或面內應變、圖樣偏移或基板曲線）對於校正基板所需的離子植入濃度劑量的關係/相關性，可建立資料庫。如此，可基於藉由資料庫進行的計算/運算，來校正或釋放薄膜層之離散局部區域處之殘留的薄膜應力，以便減少/校正可能存在於基板上的疊置誤差及強化後續平版印刷暴露程序的對準精度。注意的是，資料庫可被儲存在度量衡工具或控制器中的資料計算系統中，該度量衡工具耦合或整合至該控制器。
圖8為處理系統800的平面圖，該處理系統併入度量衡工具及表面改造工具（例如圖3中所描繪的離子植入腔室400）兩者，以便在單一處理系統中執行量測程序及應力或疊置誤差校正程序。處理系統800一般而言產生處理環境，在該處理環境處，可在基板上執行各種程序，例如應力及/或疊置量測程序及表面改造程序。處理系統800一般包括系統控制器490，該系統控制器被編程為實現處理系統800中所執行的各種程序。
系統控制器490可用以控制處理系統800中存在的一或更多個元件。在某些配置下，系統控制器490可形成系統控制器490的部分，這是於上文針對圖4所論述的。系統控制器490一般而言被設計為促進處理系統800的控制及自動化，且一般包括中央處理器（CPU）（未圖示）、記憶體（未圖示）及支援電路（或I/O）（未圖示）。CPU可為在工業環境中用於控制各種系統功能、基板移動、腔室程序及控制支援硬體（例如感測器、自動機、馬達、燈具等等）及監控系統中所執行之程序（例如基板支架溫度、電力供應變數、腔室程序時間、I/O訊號等等）之任何形式的電腦處理器中的一者。記憶體連接至CPU，且可為可輕易取得的記憶體中的一或更多者，例如隨機存取記憶體（RAM）、唯讀記憶體（ROM）、軟碟、硬碟或任何其他形式的數位存儲器（本端或遠端的）。軟體指令及資料可被編碼及儲存在記憶體內以供指示CPU。支援電路亦連接至CPU以供以傳統方式支援處理器。支援電路可包括快取記憶體、電源、時脈電路、輸入/輸出電路系統、子系統等等。可由系統控制器490讀取的程式（或電腦指令）決定在處理腔室中的一或更多者中及在處理系統1000中在基板上可執行哪些任務。較佳地，程式為可由系統控制器390讀取的軟體，該軟體包括用以執行關於監控、執行及控制基板之移動、支撐及/或定位的任務以及於處理系統800中所執行之各種程序配方任務及各種腔室程序配方步驟的代碼。
處理系統800包括耦合至傳輸腔室812的複數個處理腔室804、806、808及至少一個度量衡工具810。各處理腔室804、806、808及度量衡工具810可被配置為一次處理及/或量測一或更多個基板502。處理腔室804、806、808及度量衡工具810可具有相同或不同的基板處理或量測效能。例如，處理腔室804及806可同時處理六個基板，而處理腔室808及量測工具810可被調適為一次處理一或更多個基板。
處理系統800亦可包括連接至傳輸腔室812的裝載閘腔室816及824。在一個實施例中，裝載閘腔室816及824亦可用作一或更多個服務腔室以供提供用於處理系統800內之處理的各種功能，例如基板定向、基板檢驗、加熱、冷卻、除氣等等。
在一個實施例中，裝載閘腔室816、824或工廠介面818包括能夠偵測基板（例如基板凹口）相對於系統內之一或更多個特徵的位置及定向的基板檢驗組件（例如檢驗模組477）。在某些情況下，基板檢驗組件被配置為偵測基板的目前位置及定向，且接著重新定位及重新定向基板，使其可接著被處理系統的自動構件正確定位及定向在處理腔室804、806、808、810中的一者中。基板檢驗組件可因此用以至少定向基板，使得表面改造程序可理想地與形成基板表面的特徵對準。
傳輸腔室812定義傳輸容積852。基板傳輸自動機814安置在傳輸容積852中以供在處理腔室804、806、808、度量衡工具810及裝載閘腔室816或824之中傳輸基板502。傳輸容積852分別透過縫閥844、846、848、850、842與處理腔室804、806、808、度量衡工具810及裝載閘腔室816及824選擇性流體連通。在一個實例中，傳輸容積852可在基板被傳輸透過處理系統800的同時被維持在次大氣壓下。
處理系統800包括連接一或更多個豆狀體加載器822及裝載閘腔室816及824的工廠介面818。裝載閘腔室816及824在工廠介面818及傳輸腔室812之間提供第一真空介面，該真空介面可在處理期間被維持在真空狀態下。各豆狀體加載器822被配置為接納用於固持及傳輸複數個基板的盒828。工廠介面818包括被配置為使基板在裝載閘腔室816及824以及該一或更多個豆狀體加載器822之間穿梭的FI自動機820。
基板傳輸自動機814包括用於在處理腔室804、806、808、度量衡工具810、裝載閘腔室816及824之中承載一或更多個基板502及加載/卸載各腔室的自動葉片830。
各處理腔室804、806、808可被配置為執行本文中所述的電漿處理腔室（例如薄膜沉積腔室）及表面改造程序，而度量衡工具810可被配置為在基板上執行基板改造程序之前及/或之後執行應力或疊置誤差量測程序。在處理系統800的一個實施例中，處理腔室804及806被調適為使用複數個射束源組件470在複數個基板上執行表面改造程序。處理腔室808可被調適為薄膜沉積腔室，該薄膜沉積腔室被配置為在基板502上形成薄膜層。處理腔室804及806將一般包含以上具體與圖4結合論述之處理腔室硬體元件的某些部分或全部。
在處理系統800的一個配置下，處理腔室804及806各包括基板輸送組件807，該基板輸送組件被配置為分別保持及運輸被保持在處理腔室804或806之處理區域809或815內的複數個基板502。在一個實例中，基板輸送組件807中的各者被調適為保持六個基板502及藉由使用傳統旋轉硬體元件在處理腔室804或806的中心軸711周圍旋轉基板502。基板輸送組件807因此能夠傳輸基板502及相對於射束源組件470中的各者定位該基板，該射束源組件被定位為分別處理處理腔室804或806之處理區域809或815中存在的基板502。
在處理腔室804的某些配置下，安置在基板輸送組件807上之基板502中的各者可藉由使用基板旋轉組件832相對於射束源組件470單獨移動。在此情況下，基板旋轉組件832一般包括被配置為相對於基板輸送組件807單獨方向地平移、定位及/或定向基板支撐構件（未圖示）的致動器（未圖示），基板在處理期間安放在該基板支撐構件上。
然而，在某些實施例中，可相對於基板表面（例如X-Y平面）平移由各射束源組件470所產生的離子束405。在此情況下，各射束源組件470內存在的致動器（未圖示）被配置為相對於基板平移及/或定向射束供應構件422（圖4）以保證完全處理基板的表面。
圖9描繪用於藉由利用表面改造程序來在整合式處理系統中在半導體基板上執行整合式量測及應力/疊置校正程序之程序900的流程圖。
程序900藉由在半導體基板上執行量測程序以從半導體基板獲取基板變形資料、基板應力資料或疊置誤差資料，來開始於方塊902處。可藉由利用度量衡工具（例如併入系統800中的度量衡工具810），來獲取基板變形資料、基板應力資料或疊置誤差資料，以掃瞄半導體基板來決定疊置誤差地圖（例如圖2A或2B中所描繪的疊置誤差或應力剖線地圖）或基板扭曲。疊置誤差地圖（例如疊置誤差或應力剖線地圖）可包括跨基板表面之各種點處之局部曲線或應力相關之向量的數位表示，該數位表示可被儲存在記憶體中。合適的度量衡工具可包括差分干涉儀、可調諧的振動源、非接觸式都卜勒振動計、聲學量測、絕對干涉儀或偏差度量衡工具。度量衡工具可用以掃瞄半導體基板及決定疊置誤差地圖或基板扭曲。度量衡工具810可藉由提供關於應力分佈、基板曲線（包括全域基板曲線或局部基板曲線）、基板變形及/或基板扭曲的資訊來協助，以便更準確地預測基板表面的表面形貌或斜率。度量衡工具可為可從加州的KLA-Tencor® 取得的度量衡工具。注意的是，來自其他製造商之其他合適的度量衡工具亦可用以執行掃瞄及量測程序。
在一個實施例中，可藉由量測沉積於半導體基板上之薄膜層（或薄膜層堆疊）的薄膜應力，來決定疊置誤差地圖或基板扭曲。跨基板表面而分佈之薄膜應力上的偏差可反映基板上存在（或可能之後存在）之疊置誤差或圖樣位移/偏移的程度。
於方塊904處，在從度量衡工具810獲取資料（例如疊置誤差地圖或基板扭曲）之後，可由資料計算系統（例如併入系統800中的控制器490）接收資料以供分析。資料計算系統可為與併入系統800中之控制器490連通的獨立式處理器。資料計算系統決定表面改造配方來在基板上的薄膜層上執行表面改造程序（例如離子植入程序），以減少處理腔室804、806、808中的疊置誤差。在另一實施例中，資料計算系統可被整合在系統800中的度量衡工具810中，以便在方塊902處的基板量測程序完成時比較、計算及分析資料。在此實施例中，整合在度量衡工具810中的資料計算系統被配置為與處理腔室804、806、808（例如圖4中所描繪的處理腔室400）的控制器490連通，以協助計算/選擇適當的表面改造配方。
資料計算系統可將從方塊902處的基板量測程序獲取的資料與儲存在資料計算系統中的資料庫或演算法比較，以便決定要在基板上執行的表面改造配方。表面改造配方可包括關於植入劑量及/或能量及基板上之位置的資訊，摻雜物被配置為安置於該等位置處。換言之，是由資料計算系統使用儲存在資料計算系統中的資料庫或演算法，來基於一定序列的運算、比較及計算之後在方塊602中由度量衡工具810獲取的疊置誤差地圖或基板扭曲來產生表面改造配方的。儲存在資料計算系統中的資料庫或演算法可包括關於某個薄膜層所需之離子植入劑量及/或需要的離子植入能量的相關性，該相關性接著關聯於基板上存在的局部薄膜應力或基板曲線。在一個實例中，基於基板上之不同類型的薄膜剖線，可利用儲存在資料計算系統中的資料庫演算法，來運算劑量剖線（例如中心至邊緣剖線或左/右應力校正剖線），以校正習知基板製造程序（例如沉積程序）中的基板應力分佈或扭曲。在材料層的薄膜應力或薄膜剖線高度取決於用以形成如此材料層之腔室或程序之類型的某些實例中，可將資料計算系統中之預存的劑量剖線（例如中心至邊緣剖線或左/右應力校正剖線）共同計算及運算為因素/參數中的一者以依需要校正一般的應力分佈。
基於表面改造配方來執行的表面改造程序可基於在方塊902處執行的基板量測程序，來變更、釋放或消除基板之離散區域中的局部殘留應力，以便局部改變基板中的平面內應變、基板曲線（或圖樣偏移）。如此，變形的基板可被改變或改造（例如拉直）且跨基板表面呈現實質扁平及/或均勻的基板及薄膜剖線。拉直的特徵允許在後續的平版印刷暴露程序中減少疊置誤差，在平版印刷暴露程序期間強化對準精度。注意的是，在基板的變形或曲線跨基板表面全域地發生時，使用基板固持設備（例如靜電夾具）將基板夾持或保持於基板支架的基板可用以協助扁平化或拉直基板，以便依需要緩解基板全域曲線。
於方塊906處，在決定表面改造配方之後，接著在系統800中的處理腔室804、806、808中執行表面改造程序（例如離子植入程序）。注意的是，亦可利用其他表面改造程序（例如雷射程序、退火程序、離子摻雜程序或其他合適的程序）。可從度量衡工具810向處理腔室804、806、808（例如圖4中所描繪的處理腔室400）傳輸基板，以基於於方塊904處由資料計算系統所計算的資料及誤差地圖來執行表面改造程序。
表面改造程序可變更或改造安置在基板上之薄膜層的薄膜性質，以便藉由植進基板的離子來變更薄膜層中的薄膜應力/面內應變（或圖樣偏移或基板曲線），以便改變晶粒網格的形狀及改良後續平版印刷暴露程序的對準精度。
注意的是，安置在可能經歷表面改造程序之基板502上的薄膜層可以選自由以下物所組成之群組的介電材料製造：氮化矽（Si3 N4 ）、氮化矽氫化物（Six Ny :H）、非晶碳、碳化矽、氧化矽、氮氧化矽、氧化矽、氮化矽、碳化矽或非晶碳的複層薄膜、氧化鋁層、氧化鉭層、氧化鈦層、旋轉澆鑄有機聚合物（spin-cast organic polymer）或其他合適材料。在另一實施例中，薄膜層可為任何合適的聚合有機材料，包括SOG、聚醯亞胺或任何合適的材料。
在執行表面改造程序之後，可執行後校正驗證量測程序以確保已從基板高效地釋放及消除了局部應力及基板曲線。可藉由將基板502傳輸回度量衡工具810以重新量測及獲取基板的疊置誤差地圖或基板扭曲，來執行後驗證量測程序。並且，後驗證量測程序亦可將其量測結果施用於在處理腔室中被處理的後續基板，使得可消除預量測程序同時依需要校正基板曲線及局部應力剖線。
在圖10A及10B中所描繪的示例性實施例中，在半導體基板由表面改造程序（例如離子植入程序）校正之後，相較於表面改造程序之前之圖2A中所描繪的大位移，設備晶粒的特徵被顯著地位移、變更及校正（如圖10A中所示）。相較於表面改造程序之前之圖2B中的應力剖線，圖10B中所示的應力分佈剖線亦實質上被均勻地分佈，以便以最小疊置誤差強化平版印刷暴露程序中的對準精度。
在某些實施例中，程序900之方塊902-906中所執行的程序在執行基板製造程序步驟之後被重複。在某些實施例中，方塊902-906中所執行的程序是在執行半導體晶圓處理步驟期間及/或之後執行，該半導體晶圓處理步驟可包括（但不限於）原子層沉積（ALD）程序、原子層蝕刻（ALE）程序、化學氣相沉積（CVD）程序、物理氣相沉積（PVD）程序、植入程序、熱處理（例如雷射退火）程序、快速熱退火（RTA）程序、平版印刷程序、暴露於EUV的程序、193i程序及多射束程序及其他類似的程序。
因此，本揭示案的實施例提供整合式系統，該整合式系統包括度量衡工具及處理腔室，該度量衡工具及處理腔室可整合以下程序的執行：應力/疊置誤差量測程序，接著是表面改造程序，以在單一整合式系統中校正基板曲線。如所執行的應力/疊置校正程序可變更安置在半導體基板上之薄膜層中的薄膜應力/應變分佈以及半導體基板曲線。藉由決定離子劑量的量及應將離子摻雜進以校正及變更半導體基板上之薄膜層中之薄膜應力/基板曲線的位置，可校正及消除疊置誤差，以便增加下個平版印刷暴露程序的對準精度。
儘管以上所述是針對本揭示案的實施例，可自行設計本揭示案之其他的及進一步的實施例而不脫離本揭示案的基本範圍，且本揭示案的範圍是由隨後的請求項所決定的。
300‧‧‧離子植入處理腔室
302‧‧‧離子源
304‧‧‧抽取電極
306‧‧‧磁鐵分析器
308‧‧‧級
310‧‧‧磁鐵分析器
312‧‧‧級
390‧‧‧系統控制器
400‧‧‧腔室
405‧‧‧離子射束
410‧‧‧處理區域
411‧‧‧泵送系統
415‧‧‧腔室組件
416‧‧‧壁
417‧‧‧氣體供應源
421‧‧‧孔
422‧‧‧射束供應構件
430‧‧‧電源
431‧‧‧天線
432‧‧‧電漿產生區域
435‧‧‧電漿
436‧‧‧壁
441‧‧‧氣體源
449‧‧‧射束控制器
450‧‧‧反應物源
460‧‧‧偏壓組件
463‧‧‧電源
464‧‧‧支撐電極
470‧‧‧射束源組件
471‧‧‧氣體源
472‧‧‧電漿產生源
473‧‧‧電極組件
477‧‧‧檢驗模組
481‧‧‧基板支撐組件
490‧‧‧控制器
501A‧‧‧晶粒
501B‧‧‧特徵
501C‧‧‧表面
501E‧‧‧凹口
502‧‧‧基板
602‧‧‧方塊
711‧‧‧中心軸
762‧‧‧經改造的材料剖線
764‧‧‧臨界劑量位準
800‧‧‧處理系統
804‧‧‧處理腔室
806‧‧‧處理腔室
807‧‧‧基板輸送組件
808‧‧‧處理腔室
809‧‧‧處理區域
810‧‧‧度量衡工具
812‧‧‧腔室
814‧‧‧自動機
816‧‧‧裝載閘腔室
818‧‧‧工廠介面
820‧‧‧FI自動機
822‧‧‧豆狀體加載器
824‧‧‧裝載閘腔室
828‧‧‧盒
830‧‧‧自動葉片
832‧‧‧基板致動器組件
844‧‧‧縫閥
846‧‧‧縫閥
848‧‧‧縫閥
850‧‧‧縫閥
852‧‧‧容積
900‧‧‧程序
902‧‧‧方塊
904‧‧‧方塊
906‧‧‧方塊
1000‧‧‧處理系統
可藉由參照實施例（其中之某些係繪示於隨附的繪圖中）來擁有本揭示案的更特定描述，使得可使用詳細的方式來瞭解（以上所簡要概述的）以上所載之本揭示案特徵。
圖1A-1B描繪基板的橫截面圖，其中曲線形成於基板中；
圖2A描繪具有曲線之半導體基板的疊置誤差地圖；
圖2B描繪具有曲線之半導體基板的應力剖線地圖；
圖3描繪處理腔室的一個實例，其可用以將摻雜物提供進半導體基板以執行基板曲線或應力校正程序；
圖4為可用以將摻雜物提供進半導體基板以執行基板曲線或應力校正程序之處理腔室之一部分的示意側視圖；
圖5為一基板的示意平面圖，該基板正在接受在其上所執行之基板曲線或應力校正程序的至少一部分；
依據本文中所述的實施例，圖6A為一射束源組件的示意側視橫截面圖，該射束源組件被調適為向基板提供多個射束以供執行基板曲線或應力校正程序。
依據本文中所述的實施例，圖6B為作為從圖6A中所繪示之射束源組件供應之射束角度之函數的射束分佈繪圖。
依據本文中所述的實施例，圖6C為一射束源組件的示意側橫截面圖，該射束源組件被調適為提供多個射束。
依據本文中所述的實施例，圖6D為作為從圖6C中所繪示之射束源組件供應之射束角度之函數的射束分佈繪圖；
依據本文中所述的實施例，圖7為作為基板表面中之深度之函數的射束改造剖線繪圖。
圖8為群集工具的平面圖，包括可依據本揭示案的一個實施例執行基板曲線或應力校正程序的處理腔室；
圖9描繪用於在利用離子植入程序而沉積於半導體基板上之薄膜層上執行疊置校正程序之方法的流程圖；及
圖10A-10B分別描繪在基板上執行應力或校正程序之後的疊置誤差地圖及應力分佈剖線地圖。
為了促進瞭解，已使用了相同參考標號（於可能處）以指定普遍用於該等圖式的相同構件。設想的是，可在不進一步重述的情況下有益地將一個實施例的構件及特徵併入其他實施例。
然而，要注意的是，隨附的繪圖僅繪示此揭示案的示例性實施例，且因此不被視為此揭示案之範圍的限制，因為本揭示案可接納其他同等有效的實施例。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
(請換頁單獨記載) 無
762‧‧‧經改造的材料剖線
764‧‧‧臨界劑量位準

Claims (20)

  1. 一種處理系統，包括： 至少一裝載閘腔室； 一傳輸腔室，耦合至該裝載閘腔室； 一離子植入處理腔室，耦合至該傳輸腔室；及 一度量衡工具，耦合至該傳輸腔室或位在該傳輸腔室中，其中該度量衡工具被調適為獲取安置在該度量衡工具中之一基板上的應力剖線或一疊置誤差。
  2. 如請求項1所述之處理系統，更包括： 一沉積腔室，耦合至該傳輸腔室。
  3. 如請求項1所述之處理系統，更包括： 一工廠介面，被調適為接收在處理時要傳輸透過該裝載閘腔室通往該傳輸腔室的該基板。
  4. 如請求項1所述之處理系統，其中該離子植入程序被調適為向該基板執行一表面改造程序以校正該基板的應力剖線或疊置誤差。
  5. 一種用於校正一基板上之應力剖線或疊置誤差的方法，包括以下步驟： 在安置在一處理系統中的一度量衡工具中在一基板上執行一量測程序以獲取一基板扭曲或疊置誤差地圖； 基於從該處理系統中之該量測程序獲取的該基板扭曲或疊置誤差地圖，在一計算系統中決定一表面改造配方；及 在安置在該處理系統中的一處理腔室中執行一離子植入程序，以校正該基板上的基板扭曲或疊置誤差。
  6. 如請求項5所述之方法，其中該處理腔室為一離子植入處理腔室。
  7. 如請求項5所述之方法，其中該處理腔室包括一射束源組件。
  8. 如請求項5所述之方法，其中執行該離子植入程序的步驟更包括以下步驟： 基於來自該度量衡工具的該表面改造配方，在該處理腔室中向該基板上的一預定位置產生一離子束。
  9. 如請求項5所述之方法，其中在該計算系統中決定該表面改造配方的步驟更包括以下步驟： 將從該度量衡工具量測的該疊置誤差地圖或基板扭曲與儲存在該計算系統中的資料庫比較。
  10. 如請求項6所述之方法，其中該資料庫包括該基板的一應力改變或疊置誤差對於校正所需的一離子植入劑量的一相關性。
  11. 如請求項5所述之方法，其中在該處理腔室中執行該離子植入程序的步驟更包括以下步驟： 在安置在該基板上的一薄膜層上局部或全域地變更一薄膜應力。
  12. 如請求項5所述之方法，其中在該處理腔室中執行該離子植入程序的步驟更包括以下步驟： 校正該基板上存在的疊置誤差或基板扭曲。
  13. 如請求項5所述之方法，其中回應於該基板上所偵測到的一薄膜應力、基板曲線、面內扭曲或圖樣偏移而決定該表面改造配方。
  14. 如請求項5所述之方法，其中該計算系統被併入該處理系統中的該度量衡工具中或該處理腔室中。
  15. 一種用於校正一基板上之疊置誤差的方法，包括以下步驟： 量測安置在一處理系統中之一度量衡工具中之一基板的一薄膜應力； 產生該薄膜應力行為與一資料庫的一相關性以決定一離子植入配方；及 在安置在該處理系統中的一處理腔室中使用該經決定離子植入配方在該基板的受選離散位置執行一離子植入程序。
  16. 如請求項15所述之方法，其中執行離子植入程序的步驟更包括以下步驟： 局部變更該基板的一殘留應力，該殘留應力改變該基板的局部曲線。
  17. 如請求項15所述之方法，其中該處理腔室中的該度量衡工具與安置在該處理系統中的該處理腔室資料連通。
  18. 如請求項15所述之方法，其中該資料庫包括該基板的一應力改變或疊置誤差對於校正所需的一離子植入劑量的一相關性。
  19. 如請求項15所述之方法，其中該處理腔室包括一射束源組件。
  20. 如請求項19所述之方法，其中該射束源組件向該基板的該等受選離散位置提供離子束以將離子植入至該等受選離散位置。
TW106108458A 2016-03-29 2017-03-15 用於半導體基板局部應力及疊置校正的整合式度量衡、處理系統、及方法 TWI672754B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662314962P 2016-03-29 2016-03-29
US62/314,962 2016-03-29

Publications (2)

Publication Number Publication Date
TW201801215A true TW201801215A (zh) 2018-01-01
TWI672754B TWI672754B (zh) 2019-09-21

Family

ID=59959716

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106108458A TWI672754B (zh) 2016-03-29 2017-03-15 用於半導體基板局部應力及疊置校正的整合式度量衡、處理系統、及方法

Country Status (3)

Country Link
US (1) US20170287752A1 (zh)
TW (1) TWI672754B (zh)
WO (1) WO2017172158A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115981114A (zh) * 2023-03-20 2023-04-18 青岛物元技术有限公司 光刻极限应力的确定方法及改善光刻工艺质量的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770327B2 (en) * 2017-07-28 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for correcting non-ideal wafer topography
TWI719666B (zh) * 2018-10-16 2021-02-21 美商卡爾蔡司Ｓｍｔ公司 在半導體物件上移動結構的方法及檢驗半導體物件的檢驗裝置
CN110018669B (zh) * 2019-04-18 2021-08-17 西北工业大学 五轴数控机床解耦的轮廓误差控制方法
US10998209B2 (en) * 2019-05-31 2021-05-04 Applied Materials, Inc. Substrate processing platforms including multiple processing chambers
US11948828B2 (en) 2020-01-16 2024-04-02 Applied Materials, Inc. Pin-less substrate transfer apparatus and method for a processing chamber
USD941787S1 (en) 2020-03-03 2022-01-25 Applied Materials, Inc. Substrate transfer blade
CN114114844B (zh) * 2020-08-31 2024-04-19 中芯南方集成电路制造有限公司 套刻偏差的补偿方法
US20220415606A1 (en) * 2021-06-24 2022-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer Positioning Method and Apparatus
US11978677B2 (en) * 2021-06-24 2024-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer positioning method and apparatus

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891627B1 (en) * 2000-09-20 2005-05-10 Kla-Tencor Technologies Corp. Methods and systems for determining a critical dimension and overlay of a specimen
US6708075B2 (en) * 2001-11-16 2004-03-16 Advanced Micro Devices Method and apparatus for utilizing integrated metrology data as feed-forward data
US7431795B2 (en) * 2004-07-29 2008-10-07 Applied Materials, Inc. Cluster tool and method for process integration in manufacture of a gate structure of a field effect transistor
US20070020890A1 (en) * 2005-07-19 2007-01-25 Applied Materials, Inc. Method and apparatus for semiconductor processing
US7566900B2 (en) * 2005-08-31 2009-07-28 Applied Materials, Inc. Integrated metrology tools for monitoring and controlling large area substrate processing chambers
WO2008151083A1 (en) * 2007-05-30 2008-12-11 Kla-Tencor Corporation Feedforward/feedback litho process control of stress and overlay
WO2015195272A1 (en) * 2014-06-20 2015-12-23 Applied Materials, Inc. Methods for reducing semiconductor substrate strain variation
WO2016003575A2 (en) * 2014-07-02 2016-01-07 Applied Materials, Inc. Localized stress modulation for overlay and epe
CN107430351B (zh) * 2015-03-16 2019-06-11 Asml荷兰有限公司 用于确定抗蚀剂变形的方法
US10377665B2 (en) * 2015-11-19 2019-08-13 Varian Semiconductor Equipment Associates, Inc. Modifying bulk properties of a glass substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115981114A (zh) * 2023-03-20 2023-04-18 青岛物元技术有限公司 光刻极限应力的确定方法及改善光刻工艺质量的方法

Also Published As

Publication number Publication date
TWI672754B (zh) 2019-09-21
US20170287752A1 (en) 2017-10-05
WO2017172158A1 (en) 2017-10-05

Similar Documents

Publication Publication Date Title
TWI672754B (zh) 用於半導體基板局部應力及疊置校正的整合式度量衡、處理系統、及方法
TWI670175B (zh) 用於疊對與邊緣放置誤差的局部應力調控
JP5065082B2 (ja) 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
TWI657482B (zh) 用於多方向裝置加工的方向處理
US10236225B2 (en) Method for PECVD overlay improvement
TWI409910B (zh) 半導體製造方法與裝置
TW201637070A (zh) 用於微影覆蓋改進的半導體應用的閘極堆疊材料
US20070037301A1 (en) Method and apparatus for monitoring precision of wafer placement alignment
US11300887B2 (en) Method to change an etch parameter
US20080157074A1 (en) Method to measure ion beam angle
TWI791269B (zh) 多尺度物理蝕刻模型化及其方法
US10377665B2 (en) Modifying bulk properties of a glass substrate
JP2022101596A (ja) 積層基板の製造方法および製造装置
TWI669516B (zh) 用於控制製造設備之方法及其相關設備
US10429747B2 (en) Hybrid laser and implant treatment for overlay error correction
US20220344171A1 (en) Localized stress modulation by implant to back of wafer
TW202409752A (zh) 改善解析度的方法
WO2024129489A2 (en) Divergence measurement system for ion beam substrate processing systems
TW202410113A (zh) 改善解析度的方法
Sun et al. Reaching a CD uniformity of below 3 nm for 300 mm post-etch wafers by adjusting the CD distribution of ADI wafers

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees