TW201739036A - 靜態隨機存取記憶體單元陣列及其形成方法 - Google Patents

Abstract

一種形成靜態隨機存取記憶體單元陣列的方法，包含有下述步驟。首先，圖案化而形成複數個鰭狀結構於一基底上，其中此些鰭狀結構包含複數個主動鰭狀結構以及複數個犧牲鰭狀結構，各通道電晶體（PG FinFET）與對應的一降壓電晶體（PD FinFET）至少共享一主動鰭狀結構，在一記憶體單元中二相鄰的升壓電晶體（PU FinFET）跨設的二主動鰭狀結構之間設置有至少一犧牲鰭狀結構。接著，移除此些犧牲鰭狀結構的至少一部份。本發明更提出一種以此方法形成的靜態隨機存取記憶體單元陣列。

Description

靜態隨機存取記憶體單元陣列及其形成方法

本發明係關於一種靜態隨機存取記憶體單元陣列及其形成方法，且特別係關於一種應用犧牲鰭狀結構的靜態隨機存取記憶體單元陣列及其形成方法。

隨機存取記憶體(RAM：Random Access Memory)使用時可以讀取資料也可以寫入資料，當電源關閉以後資料立刻消失。由於隨機存取記憶體的資料更改容易，所以一般應用在個人電腦做為暫時儲存資料的記憶體。隨機存取記憶體又可以細分為「動態(Dynamic)」與「靜態(Static)」兩種。

「動態隨機存取記憶體(DRAM：Dynamic RAM)」是以1個電晶體加上1個電容來儲存1個位元(1bit)的資料，而且使用時必須要週期性地補充電源來保持記憶的內容，故稱為「動態(Dynamic)」。動態隨機存取記憶體構造較簡單(1個電晶體加上1個電容來儲存1個位元的資料)使得存取速度較慢(電容充電放電需要較長的時間)，但是成本也較低，因此一般都製作成對容量要求較高但是對速度要求較低的記憶體，例如：個人電腦主機板上通常使用的主記憶體(main memory)。

「靜態隨機存取記憶體(SRAM：Static RAM)」是以6個電晶體來儲存1個位元(1bit)的資料，而且使用時不需要週期性地補充電源來保持記憶的內容，故稱為「靜態(Static)」。靜態隨機存取記憶體的構造較複雜(6個電晶體儲存1個位元的資料)使得存取速度較快，但是成本也較高，因此一般都製作成對容量要求較低但是對速度要求較高的記憶體，例如：個人電腦的中央處理器(CPU)內建256KB或512KB的快取記憶體(Cache Memory)。由於中央處理器的速度決定了電腦運算數據及處理資訊的快慢，主記憶體的容量則決定了電腦可以儲存資訊的多寡，因此快取記憶體是用來儲存一些經常使用到的資訊，把這些經常用到的資訊放在速度較快的快取記憶體中可以使中央處理器很快的取得這些資訊，而不需要再到速度較慢的主記憶體中去尋找，如此一來可使中央處理器處理的速度加快。

本發明提出一種靜態隨機存取記憶體單元陣列及其形成方法，能促進製程可靠度，並提升靜態隨機存取記憶體的性能。

本發明提供一種形成靜態隨機存取記憶體（static random-access memory, SRAM）單元陣列的方法，包含有下述步驟。首先，圖案化而形成複數個鰭狀結構於一基底上，其中此些鰭狀結構包含複數個主動鰭狀結構以及複數個犧牲鰭狀結構，各通道電晶體（PG FinFET）與對應的一降壓電晶體（PD FinFET）至少共享一主動鰭狀結構，在一記憶體單元中二相鄰的升壓電晶體（PU FinFET）跨設的二主動鰭狀結構之間設置有至少一犧牲鰭狀結構。接著，移除此些犧牲鰭狀結構的至少一部份。

本發明提供一種靜態隨機存取記憶體（static random-access memory, SRAM）單元陣列，包含有複數個鰭狀結構位於一基底上。此些鰭狀結構包含複數個主動鰭狀結構以及矮於此些主動鰭狀結構的複數個剩下的犧牲鰭狀結構，其中各通道電晶體（PG FinFET）與對應的一降壓電晶體（PD FinFET）至少共享一主動鰭狀結構，在一記憶體單元中二相鄰的升壓電晶體（PU FinFET）跨設的二主動鰭狀結構之間設置有至少一剩下的犧牲鰭狀結構。

基於上述，本發明提出一種靜態隨機存取記憶體單元陣列及其形成方法，其先圖案化而形成複數個鰭狀結構於一基底上，其中此些鰭狀結構可包含複數個主動鰭狀結構以及複數個犧牲鰭狀結構，接著再移除至少部份的犧牲鰭狀結構，如此即可藉由在所需之主動鰭狀結構佈局中加入犧牲鰭狀結構，俾使各鰭狀結構之間的間距相同，或近乎相同，如此可使各鰭狀結構的輪廓相近。因此，本發明所形成之各形狀相近的鰭狀結構，可促進製程穩定性以及裝置的可靠度。再者，本發明在一靜態隨機存取記憶體單元中二相鄰的升壓電晶體跨設的二主動鰭狀結構之間設置有至少一犧牲鰭狀結構，以使（通常具有較大間距的）二主動鰭狀結構之間的間距可近似於其他主動鰭狀結構之間的間距（，包括例如邏輯區等其他區域中的鰭狀結構之間的間距）。

第1-7圖繪示本發明一實施例之形成靜態隨機存取記憶體單元陣列的方法之俯視及剖面示意圖。如第1-2圖所示，圖案化而形成複數個鰭狀結構112於一基底110上。如第1圖所示，提供一塊狀底材110’，在其上形成硬遮罩層10，並將其圖案化以定義出其下之塊狀底材110’中欲對應形成之鰭狀結構112的位置。在本實施例中，硬遮罩層10由下而上可分別為一氧化層12和一氮化層14的堆疊結構，但本發明不以此為限。接著，如第2圖所示，進行一蝕刻製程P1，於塊狀底材110’中形成鰭狀結構112。如此，完成鰭狀結構112於基底110上之製作。在一實施例中，形成鰭狀結構112後即可移除硬遮罩層10，而於後續製程中形成三閘極場效電晶體(tri-gate MOSFET)。如此一來，由於鰭狀結構112與後續形成之介電層之間具有三直接接觸面（包含二接觸側面及一接觸頂面），因此被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，俾使在相同之驅動電壓下可獲得加倍的汲極驅動電流。而在另一實施例中，亦可保留硬遮罩層10，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)－鰭式場效電晶體(fin field effect transistor, Fin FET)。鰭式場效電晶體中，由於保留了硬遮罩層10，鰭狀結構112與後續將形成之介電層之間僅有兩接觸側面。

此外，如前所述，本發明亦可應用於其他種類的半導體基底，例如在另一實施態樣中，提供一矽覆絕緣基底（未繪示），並以蝕刻暨微影之方法蝕刻矽覆絕緣基底（未繪示）上之單晶矽層而停止於氧化層，即可完成鰭狀結構於矽覆絕緣基底上的製作。此外，為簡化並清晰揭示本發明，本實施例之鰭狀結構112為15個，但本發明所能應用之鰭狀結構112亦可為其他複數個可形成靜態隨機存取記憶體單元陣列的數量。

如第3-6圖所示，裁切此些鰭狀結構112，以形成所需之靜態隨機存取記憶體單元陣列的佈局。裁切鰭狀結構112的方法以及靜態隨機存取記憶體單元陣列的佈局視所需之製程需要以及裝置需求而定。在本實施例中，裁切此些鰭狀結構112的方法包含一第一鰭狀結構裁切C1以及一第二鰭狀結構裁切C2，其中第3-4圖繪示本實施例之第一鰭狀結構裁切C1方法，而第5-6圖繪示本實施例之第二鰭狀結構裁切C2方法。本發明形成鰭狀結構112的方法可包含以側壁影像轉移（Sidewall Image Transfer, SIT）技術形成，而第一鰭狀結構裁切C1或/及第二鰭狀結構裁切C2則可結合側壁影像轉移（Sidewall Image Transfer, SIT）技術。意即，第一鰭狀結構裁切C1或/及第二鰭狀結構裁切C2可為側壁影像轉移（Sidewall Image Transfer, SIT）技術其中的步驟，故第一鰭狀結構裁切C1或/及第二鰭狀結構裁切C2可包含一併切除用以定義並轉移其圖像至基底110而形成為鰭狀結構112的側壁。

詳細而言，如第3圖所示，先依序覆蓋並圖案化一遮罩20，以遮蓋不須移除的部份的鰭狀結構112，並暴露出部分待移除的鰭狀結構112。在本實施例中，覆蓋之遮罩20為由下至上堆疊的一有機介電層(organic dielectric layer, ODL)22、一含矽硬遮罩底抗反射層(Silicon-containing Hardmask Bottom anti-reflection coating，SHB)24以及一光阻26。此遮罩20完全暴露出兩端的一鰭狀結構112a及一鰭狀結構112b，並僅暴露出鰭狀結構112a及鰭狀結構112b之間的鰭狀結構112的尾端E ，因此可解決例如側壁影像轉移（Sidewall Image Transfer, SIT）技術中鰭狀結構的連接及線末短縮(line-end shortening)等問題。接著，進行第一鰭狀結構裁切C1，完全移除暴露出的鰭狀結構112a及鰭狀結構112b，以及鰭狀結構112a及鰭狀結構112b之間的鰭狀結構112的尾端E，如第4圖所示，虛線部分為第一鰭狀結構裁切C1的裁切範圍。裁切後，鰭狀結構112a及鰭狀結構112b可仍保留剩餘部分112a’/112b’， 鰭狀結構112a及鰭狀結構112b之間的鰭狀結構112的尾端E亦仍保留剩餘部分(未繪示)，其中剩餘部分112a’/112b’會突出於鰭狀結構112之間的基底110。第一鰭狀結構裁切C1可為多方向裁切，或僅以一第一方向裁切。在本實施例中，第一鰭狀結構裁切C1大致以y方向裁切，並選擇性加入x方向裁切以移除鰭狀結構112a及鰭狀結構112b，但本發明不以此為限。在其他實施例中，第一鰭狀結構裁切C1可僅沿y方向裁切，而保留鰭狀結構112a及鰭狀結構112b。進行第一鰭狀結構裁切C1之後，隨即移除光阻26、含矽硬遮罩底抗反射層24以及有機介電層22。

接著，進行第二鰭狀結構裁切C2。如第5圖所示，先依序覆蓋並圖案化一遮罩30，以遮蓋不須移除的部份的鰭狀結構112，並暴露出部分待移除的鰭狀結構112。在本實施例中，覆蓋之遮罩30為由下至上堆疊的一有機介電層(organic dielectric layer, ODL)32、一含矽硬遮罩底抗反射層(SiO-based Hard Mask, SHB)34以及一光阻36。此遮罩30完全暴露出邊緣的一鰭狀結構112c及一鰭狀結構112d。接著，進行第二鰭狀結構裁切C2，移除暴露出的鰭狀結構112c及鰭狀結構112d，如第6圖所示，虛線部分為第二鰭狀結構裁切C2的裁切範圍。裁切後，鰭狀結構112c及鰭狀結構112d可仍保留剩餘部分112c’/112d’，其中剩餘部分112c’/112d’亦會突出於鰭狀結構112之間的基底110。在本實施例中，第二鰭狀結構裁切C2沿一第二方向裁切，即x方向裁切，是以第一鰭狀結構裁切C1的第一方向裁切垂直第二鰭狀結構裁切C2的第二方向裁切，但本發明不以此為限。進行第二鰭狀結構裁切C2之後，可隨即移除光阻36、含矽硬遮罩底抗反射層34以及有機介電層32。在本實施例中，旋即移除硬遮罩層10。

以下提出二實施例，分別形成二靜態隨機存取記憶體單元陣列。第7圖為一(1,1,1)型的靜態隨機存取記憶體單元陣列，即靜態隨機存取記憶體單元陣列中各通道電晶體（PG FinFET）與對應的一降壓電晶體（PD FinFET）共享單一主動鰭狀結構。第8圖為另一(1,2,2)型的靜態隨機存取記憶體單元陣列，即靜態隨機存取記憶體單元陣列中各通道電晶體（PG FinFET）與對應的一降壓電晶體（PD FinFET）共享二主動鰭狀結構。此外，本發明亦可應用在其他型的靜態隨機存取記憶體單元陣列，或者其他具有鰭狀結構的裝置中。

接著，在完成第6圖之第二鰭狀結構裁切C2步驟之後，移除部分的鰭狀結構112，以形成用以跨設靜態隨機存取記憶體單元陣列之電晶體組的鰭狀結構佈局，如第7圖所示。更進一步而言，先如第6圖所示，鰭狀結構112可包含複數個主動鰭狀結構112e/112f/112g/112h/112i/112j以及複數個犧牲鰭狀結構112k’/112l’/112m’/112n’/112o’，本發明移除至少一部份的犧牲鰭狀結構112k’/112l’/112m’/112n’/112o’，以獲得所需之鰭狀結構佈局，並形成相同形狀的鰭狀結構。詳細而言，本實施例在移除部分的犧牲鰭狀結構112k’/112l’/112m’/112n’/112o’之後，形成五個犧牲鰭狀結構112k/112l/112m/112n/112o，其中犧牲鰭狀結構112k/112l/112m/112n/112o會突出於鰭狀結構112之間的基底110，如第7圖之左圖所示，但本發明不以此為限。如此一來，此主動鰭狀結構112e/112f/112g/112h的分佈即可形成第7圖之右圖所示的其中一(1,1,1)型的靜態隨機存取記憶體單元U1。再者，主動鰭狀結構112i/112j分別位於(1,1,1)型的靜態隨機存取記憶體單元U1的兩側，此二主動鰭狀結構112i/112j可例如分別作為其他靜態隨機存取記憶體單元中的主動鰭狀結構。五個犧牲鰭狀結構112k/112l/112m/112n/112o則分別位於各主動鰭狀結構112e/112f/112g/112h/112i/112j之間。在本實施例中，係根據主動鰭狀結構112e/112f/112g/112h/112i/112j之間距，在各主動鰭狀結構112e/112f/112g/112h/112i/112j之間分別設置犧牲鰭狀結構112k/112l/112m/112n/112o，俾使各鰭狀結構112之間距彼此相同且與其他區域之鰭狀結構的間距相同，但本發明不以此為限。例如，一般而言，邏輯區中的各主動鰭狀結構之間距小於靜態隨機存取記憶體單元U1中的各主動鰭狀結構之間距，故本發明在靜態隨機存取記憶體單元U1中的各主動鰭狀結構112e/112f/112g/112h/112i/112j之間加入犧牲鰭狀結構112k/112l/112m/112n/112o，俾使靜態隨機存取記憶體單元U1中的各鰭狀結構112之間距相等或近似於邏輯區中的各主動鰭狀結構之間距。

因此，本發明之精神係加入至少一犧牲鰭狀結構於主動鰭狀結構之間，俾使相同區域或不同區域之各鰭狀結構之間距相近，甚至可達相同，進而使所形成之各鰭狀結構的寬度、輪廓或形狀相近，因而能提升製程穩定性及裝置可靠度等性能。因為，當鰭狀結構的寬度不同時，會影響所形成之靜態隨機存取記憶體的性能；當鰭狀結構的形狀不同時，會影響製程穩定性。再者，各鰭狀結構中的一最大間距勢必小於各鰭狀結構中的一最小間距的兩倍（，否則即可在最大間距之間再加入一犧牲鰭狀結構）。再者，本實施例之圖示僅繪示靜態隨機存取記憶體單元區A，而靜態隨機存取記憶體單元U1位於靜態隨機存取記憶體單元區A中，但基底110可另包含一邏輯區，而在靜態隨機存取記憶體單元區A中的各鰭狀結構112的間距較佳小於在邏輯區中的鰭狀結構的間距的兩倍（，否則當在靜態隨機存取記憶體單元區A中的各鰭狀結構112的間距大於或等於在邏輯區中的鰭狀結構的間距的兩倍時，即可在鰭狀結構112的間距之間再加入至少一犧牲鰭狀結構），俾使在靜態隨機存取記憶體單元區U1中的鰭狀結構112的寬度、形狀及輪廓與在邏輯區中的鰭狀結構的寬度、形狀及輪廓相同，或近似相同。

(1,1,1)型的靜態隨機存取記憶體單元U1包含二升壓電晶體（PU FinFET）PU1、二通道電晶體（PG FinFET）PG1以及二降壓電晶體（PD FinFET）PD1。(1,1,1)型的靜態隨機存取記憶體單元U1中各通道電晶體PG1與對應的一降壓電晶體PD1共享單一主動鰭狀結構112h/112g，二相鄰的升壓電晶體PU1跨設的二主動鰭狀結構112e/112f之間設置有單一犧牲鰭狀結構112k。在一最佳的實施例中，各鰭狀結構112之間的間距P相等。相同地，各通道電晶體PG1與對應的一降壓電晶體PD1共享的單一主動鰭狀結構112h/112g與最接近此單一主動鰭狀結構112h/112g的二升壓電晶體PU1跨設的主動鰭狀結構112f/112e之間分別設置犧牲鰭狀結構112l/112m；二相鄰的記憶體單元中的共享的主動鰭狀結構之間，意即主動鰭狀結構112h/112j之間以及主動鰭狀結構112g/112i之間，分別設置犧牲鰭狀結構112o /112n。

在此強調，各鰭狀結構112之間的間距P會直接影響所形成之鰭狀結構112的寬度w與形狀。具體來說，當各鰭狀結構112之間的間距P越大，則所形成之鰭狀結構112的剖面輪廓斜度越大，意即角度θ越大；當各鰭狀結構112之間的間距P越小，則所形成之鰭狀結構112的剖面輪廓斜度越陡，意即角度θ越小。因此，當各鰭狀結構112之間的間距P不相同時，會造成所形成的各鰭狀結構112之寬度與剖面輪廓傾斜度不相同。當各鰭狀結構112之寬度與剖面輪廓不均勻，則會劣化製程穩定度及所形成之裝置的可靠度等性能。在本實施例中，同時在主動鰭狀結構112e/112f/112g/112h/112i/112j之間補上犧牲鰭狀結構112k/112l/112m/112n/112o，用以調整鰭狀結構112之間的間距P，俾使各鰭狀結構112之間距P與其他區域（例如邏輯區）之鰭狀結構之間距盡可能相同。在本實施例中，僅在主動鰭狀結構112e/112f/112g/112h/112i/112j之間補上單一條犧牲鰭狀結構112k/112l/112m/112n/112o，但本發明不以此為限。本發明亦可在主動鰭狀結構112e/112f/112g/112h/112i/112j之間選擇性補上犧牲鰭狀結構112k/112l/112m/112n/112o，或者在二相鄰的主動鰭狀結構112e/112f/112g/112h/112i/112j之間補上兩條及以上的犧牲鰭狀結構112k/112l/112m/112n/112o，視各鰭狀結構112之間的間距P與相對其他區域的鰭狀結構之間的間距而定。

更進一步而言，(1,1,1)型的靜態隨機存取記憶體單元U1又可包含一多晶矽閘極120跨設鰭狀結構112，內連線金屬130連接各電晶體包含通道電晶體PG1、降壓電晶體PD1與升壓電晶體PU1，接觸插塞140則物理性連接多晶矽閘極120及內連線金屬130。(1,1,1)型的靜態隨機存取記憶體單元U1之結構與運作方法為本領域所熟知，故不再詳細贅述。

另外，本發明亦可應用於一(1,2,2)型的靜態隨機存取記憶體單元陣列，如第8圖所示。(1,2,2)型的靜態隨機存取記憶體單元U2與(1,1,1)型的靜態隨機存取記憶體單元U1的差別在於：(1,1,1)型的靜態隨機存取記憶體單元U1中的主動鰭狀結構112h取代成為兩條主動鰭狀結構112h1/112h2，而(1,2,2)型的靜態隨機存取記憶體單元U2中一通道電晶體（PG FinFET）PG2與對應的一降壓電晶體（PD FinFET）PD2共享此二主動鰭狀結構112h1/112h2；(1,1,1)型的靜態隨機存取記憶體單元U1中的主動鰭狀結構112g取代成為兩條主動鰭狀結構112g1/112g2，而(1,2,2)型的靜態隨機存取記憶體單元U2中另一通道電晶體（PG FinFET）PG2與對應的一降壓電晶體（PD FinFET）PD2共享此二主動鰭狀結構112g1/112g2。(1,1,1)型的靜態隨機存取記憶體單元U1側邊的主動鰭狀結構112i取代成為兩條主動鰭狀結構112i1/112i2，且(1,1,1)型的靜態隨機存取記憶體單元U1側邊的主動鰭狀結構112j取代成為兩條主動鰭狀結構112j1/112j2。二相鄰的升壓電晶體PU2跨設的二主動鰭狀結構112e/112f之間仍設置有單一犧牲鰭狀結構112k。

由於此二主動鰭狀結構112h1/112h2之間的間距P1、此二主動鰭狀結構112i1/112i2之間的間距P2以及此二主動鰭狀結構112j1/112j2之間的間距P3小於其他鰭狀結構112之間的間距P4，故除了此二主動鰭狀結構112h1/112h2之間、此二主動鰭狀結構112i1/112i2之間以及此二主動鰭狀結構112j1/112j2之間無設置犧牲鰭狀結構之外，其他鰭狀結構112之間皆設置有犧牲鰭狀結構112k/112l/112m/112n/112o。因此，本實施例可調整各鰭狀結構112之間的間距，俾使各鰭狀結構112之間距盡可能相同。如此一來，即可使所形成之各鰭狀結構112具有相同寬度及形狀，因而能促進製程可靠度，進而提升靜態隨機存取記憶體的性能。

另外，在形成主動鰭狀結構112e/112f/112g（112g1/112g2）/112h（112h1/112h2）/112i（112i1/112i2）/112j（112j1/112j2）以及犧牲鰭狀結構112k/112l/112m/112n/112o之後，可形成絕緣結構40於主動鰭狀結構112e/112f/112g（112g1/112g2）/112h（112h1/112h2）/112i（112i1/112i2）/112j（112j1/112j2）之間，其中主動鰭狀結構112e/112f/112g（112g1/112g2）/112h（112h1/112h2）/112i（112i1/112i2）/112j（112j1/112j2）突出絕緣結構40，但絕緣結構40覆蓋全部的犧牲鰭狀結構112k/112l/112m/112n/112o。

綜上所述，本發明提出一種靜態隨機存取記憶體單元陣列及其形成方法，其先圖案化而形成複數個鰭狀結構於一基底上，其中此些鰭狀結構可包含複數個主動鰭狀結構以及複數個犧牲鰭狀結構，接著再移除至少部份的犧牲鰭狀結構，如此即可藉由在所需之主動鰭狀結構佈局中加入犧牲鰭狀結構，俾使各鰭狀結構之間的間距相同，或近乎相同，如此可使各鰭狀結構的寬度與形狀相同。本發明所形成之寬度與形狀相同的各鰭狀結構，可促進製程穩定性以及裝置的可靠度。

詳細而言，本發明所形成之靜態隨機存取記憶體單元陣列中的各靜態隨機存取記憶體包含二升壓電晶體、二通道電晶體以及二降壓電晶體。各通道電晶體（PG FinFET）與對應的一降壓電晶體（PD FinFET）至少共享一主動鰭狀結構，例如本發明可形成一(1,1,1)型的靜態隨機存取記憶體單元陣列，其各通道電晶體與對應的降壓電晶體僅共享單一主動鰭狀結構，或者本發明可形成一(1,2,2)型的靜態隨機存取記憶體單元陣列，其各通道電晶體與對應的降壓電晶體僅共享二主動鰭狀結構。在此強調，本發明在一靜態隨機存取記憶體單元中二相鄰的升壓電晶體跨設的二主動鰭狀結構之間設置有至少一犧牲鰭狀結構，以使（通常具有較大間距的）二主動鰭狀結構之間的間距可近似於靜態隨機存取記憶體單元中的其他主動鰭狀結構之間的間距，或者其他區域（例如邏輯區）中的鰭狀結構之間的間距。以本發明之方法，各鰭狀結構中的一最大間距勢必小於各鰭狀結構中的一最小間距的兩倍（，否則即可在最大間距之間再加入一犧牲鰭狀結構）。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧硬遮罩層
12‧‧‧氧化層
14‧‧‧氮化層
20、30‧‧‧遮罩
22、32‧‧‧有機介電層
24、34‧‧‧含矽硬遮罩底抗反射層
26、36‧‧‧光阻
40‧‧‧絕緣結構
110‧‧‧基底
110’‧‧‧塊狀底材
112、112a、112b、112c、112d‧‧‧鰭狀結構
112e、112f、112g、112h、112h1、112h2、112i、112i1、112i2、112j、112j1、112j2‧‧‧主動鰭狀結構
112k、112k’、112l、112l’、112m、112m’、112n、112n’、112o、112o’‧‧‧犧牲鰭狀結構
112a’、112b’、112c’、112d’‧‧‧剩餘部分
120‧‧‧多晶矽閘極
130‧‧‧內連線金屬
140‧‧‧接觸插塞
A‧‧‧靜態隨機存取記憶體單元區
C1‧‧‧第一鰭狀結構裁切
C2‧‧‧第二鰭狀結構裁切
E‧‧‧尾端
P、P1、P2、P3、P4‧‧‧間距
P1‧‧‧蝕刻製程
PD1、PD2‧‧‧降壓電晶體
PG1、PG2‧‧‧通道電晶體
PU1、PU2‧‧‧升壓電晶體
U1‧‧‧(1,1,1)型的靜態隨機存取記憶體單元
U2‧‧‧(1,2,2)型的靜態隨機存取記憶體單元
w‧‧‧寬度
θ‧‧‧角度

第1-7圖繪示本發明一實施例之形成靜態隨機存取記憶體單元陣列的方法之俯視及剖面示意圖。 第8圖繪示本發明另一實施例之形成靜態隨機存取記憶體單元陣列的方法之俯視及剖面示意圖。

40‧‧‧絕緣結構

110‧‧‧基底

112e、112f、112g、112h、112i、112j‧‧‧主動鰭狀結構

112k、112l、112m、112n、112o‧‧‧犧牲鰭狀結構

112a’、112b’、112c’、112d’‧‧‧剩餘部分

120‧‧‧多晶矽閘極

130‧‧‧內連線金屬

140‧‧‧接觸插塞

A‧‧‧靜態隨機存取記憶體單元區

P‧‧‧間距

PD1‧‧‧降壓電晶體

PG1‧‧‧通道電晶體

PU1‧‧‧升壓電晶體

U1‧‧‧(1,1,1)型的靜態隨機存取記憶體單元

w‧‧‧寬度

θ‧‧‧角度

Claims (20)

1. 一種形成靜態隨機存取記憶體（static random-access memory, SRAM）單元陣列的方法，包含有： 圖案化而形成複數個鰭狀結構於一基底上，其中該些鰭狀結構包含複數個主動鰭狀結構以及複數個犧牲鰭狀結構，各通道電晶體（PG FinFET）與對應的一降壓電晶體（PD FinFET）至少共享一該主動鰭狀結構，在一記憶體單元中二相鄰的升壓電晶體（PU FinFET）跨設的該二主動鰭狀結構之間設置有至少一該犧牲鰭狀結構；以及 移除該些犧牲鰭狀結構的至少一部份。
2. 如申請專利範圍第1項所述之形成靜態隨機存取記憶體單元陣列的方法，其中各該靜態隨機存取記憶體包含二升壓電晶體、二通道電晶體以及二降壓電晶體。
3. 如申請專利範圍第1項所述之形成靜態隨機存取記憶體單元陣列的方法，更包含： 至少一該犧牲鰭狀結構設置於共享的該主動鰭狀結構與最接近共享的該主動鰭狀結構的其中一該二升壓電晶體（PU FinFET）跨設的該二主動鰭狀結構之間。
4. 如申請專利範圍第1項所述之形成靜態隨機存取記憶體單元陣列的方法，更包含： 至少一該犧牲鰭狀結構設置於二相鄰的記憶體單元中的共享的該主動鰭狀結構之間。
5. 如申請專利範圍第1項所述之形成靜態隨機存取記憶體單元陣列的方法，更包含： 在移除該些犧牲鰭狀結構的至少一部份之前，裁切該些鰭狀結構。
6. 如申請專利範圍第5項所述之形成靜態隨機存取記憶體單元陣列的方法，其中裁切該些鰭狀結構的方法包含一第一鰭狀結構裁切以及一第二鰭狀結構裁切，其中該第一鰭狀結構裁切以一第一方向裁切，且該第二鰭狀結構裁切以一第二方向裁切。
7. 如申請專利範圍第6項所述之形成靜態隨機存取記憶體單元陣列的方法，其中該第一方向裁切垂直該第二方向裁切。
8. 如申請專利範圍第7項所述之形成靜態隨機存取記憶體單元陣列的方法，其中該第一鰭狀結構裁切包含裁切該些鰭狀結構的尾端，而該第二鰭狀結構裁切包含移除該些鰭狀結構中位於邊緣的鰭狀結構。
9. 如申請專利範圍第1項所述之形成靜態隨機存取記憶體單元陣列的方法，其中該些鰭狀結構的一最大間距小於該些鰭狀結構的一最小間距的兩倍。
10. 如申請專利範圍第1項所述之形成靜態隨機存取記憶體單元陣列的方法，其中該基底包含一靜態隨機存取記憶體單元區，而該些靜態隨機存取記憶體單元位於該靜態隨機存取記憶體單元區中，以及一邏輯區，其中在該靜態隨機存取記憶體單元區中的該些鰭狀結構的間距小於在該邏輯區中的該些鰭狀結構的間距的兩倍。
11. 一種靜態隨機存取記憶體（static random-access memory, SRAM）單元陣列，包含有： 複數個鰭狀結構位於一基底上，該些鰭狀結構包含複數個主動鰭狀結構以及矮於該些主動鰭狀結構的複數個剩下的犧牲鰭狀結構，其中各通道電晶體（PG FinFET）與對應的一降壓電晶體（PD FinFET）至少共享一該主動鰭狀結構，在一記憶體單元中二相鄰的升壓電晶體（PU FinFET）跨設的該二主動鰭狀結構之間設置有至少一該剩下的犧牲鰭狀結構。
12. 如申請專利範圍第11項所述之靜態隨機存取記憶體單元陣列，其中各該靜態隨機存取記憶體包含二升壓電晶體、二通道電晶體以及二降壓電晶體。
13. 如申請專利範圍第11項所述之靜態隨機存取記憶體單元陣列，更包含： 至少一該剩下的犧牲鰭狀結構設置於共享的該主動鰭狀結構與最接近共享的該主動鰭狀結構的其中一該二升壓電晶體（PU FinFET）跨設的該二主動鰭狀結構之間。
14. 如申請專利範圍第11項所述之靜態隨機存取記憶體單元陣列，更包含： 至少一該剩下的犧牲鰭狀結構設置於二相鄰的記憶體單元中的共享的該主動鰭狀結構之間。
15. 如申請專利範圍第11項所述之靜態隨機存取記憶體單元陣列，更包含： 複數個絕緣結構位於該些主動鰭狀結構之間並覆蓋全部的該些剩下的犧牲鰭狀結構。
16. 如申請專利範圍第11項所述之靜態隨機存取記憶體單元陣列，其中該些鰭狀結構的一最大間距小於該些鰭狀結構的一最小間距的兩倍。
17. 如申請專利範圍第11項所述之靜態隨機存取記憶體單元陣列，其中該基底包含一靜態隨機存取記憶體單元區，而該些靜態隨機存取記憶體單元位於該靜態隨機存取記憶體單元區中，以及一邏輯區，其中在該靜態隨機存取記憶體單元區中的該些鰭狀結構的間距小於在該邏輯區中的該些鰭狀結構的間距的兩倍。
18. 如申請專利範圍第17項所述之靜態隨機存取記憶體單元陣列，其中在該靜態隨機存取記憶體單元區中的該些鰭狀結構的輪廓與在該邏輯區中的該些鰭狀結構的輪廓相同。
19. 如申請專利範圍第11項所述之靜態隨機存取記憶體單元陣列，其中各該通道電晶體（PG FinFET）與對應的該降壓電晶體（PD FinFET）僅共享一該主動鰭狀結構。
20. 如申請專利範圍第11項所述之靜態隨機存取記憶體單元陣列，其中各該通道電晶體（PG FinFET）與對應的該降壓電晶體（PD FinFET）僅共享二該主動鰭狀結構。