TW201729423A - 用於金氧半場效電晶體之堆疊通道結構 - Google Patents

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Abstract

本文所揭示的是用於金氧半場效電晶體(MOSFET)之堆疊通道結構及有關電路元件、計算裝置，及方法。例如，堆疊通道結構可包括：半導體基板，其具有基板晶格常數；鰭片，其延伸遠離該半導體基板，該鰭片具有上區及下區；該下區域中的第一電晶體，其中該第一電晶體具有第一通道，該第一通道具有第一晶格常數，且該第一晶格常數不同於該基板晶格常數；以及該上區中的第二電晶體，其中該第二電晶體具有第二通道，該第二通道具有第二晶格常數，且該第二晶格常數不同於該基板晶格常數。

Description

用於金氧半場效電晶體之堆疊通道結構
發明領域 本揭示案大體而言係關於金氧半場效電晶體(MOSFET)之領域，且更特定而言係關於用於MOSFET之堆疊通道結構。
發明背景 金氧半場效電晶體(MOSFET)之通道中的電子或電洞之移動性可影響裝置之效能。移動性可轉而受由通道材料經歷的機械應變影響。一些電晶體可包括側向地在電晶體通道周圍的額外「應力源區」以引起通道之壓縮或張力以試圖改良裝置效能。
依據本發明之一實施例，係特地提出一種堆疊通道結構，包含：一具有一基板晶格常數之半導體基板；一延伸遠離該半導體基板之鰭片，該鰭片具有一上區及一下區；一第一電晶體之一第一通道，其中該第一通道設置在該下區中，該第一通道具有一第一晶格常數，且該第一晶格常數不同於該基板晶格常數；以及一第二電晶體之一第二通道，其中該第二通道設置在該上區中，該第二通道具有一第二晶格常數，且該第二晶格常數不同於該基板晶格常數。
較佳實施例之詳細說明 本文所揭示的是用於金氧半場效電晶體(MOSFET)之堆疊通道結構及有關電路元件、計算裝置，及方法。例如，堆疊通道結構可包括：半導體基板，其具有基板晶格常數；鰭片，其延伸遠離該半導體基板，該鰭片具有上區及下區；下區中的第一電晶體，其中該第一電晶體具有第一通道，該第一通道具有第一晶格常數，且該第一晶格常數不同於該基板晶格常數；以及該上區中的第二電晶體，其中該第二電晶體具有第二通道，該第二通道具有第二晶格常數，且該第二晶格常數不同於該基板晶格常數。堆疊中的材料之間的晶格失配可在通道內產生應變，此狀況可改良通道中的如合適的電子或電洞之移動性且改良裝置效能。
在一些實施例中，由具有晶格失配之材料之垂直整合產生的應變可提供足夠的移動性增強以替換現有移動性增強技術，如PMOS裝置之通道周圍的側向應力源區之使用。此可節省裝置中之珍貴容積，同時維持或超過效能。
在以下詳細描述中，對形成本發明之一部分的隨附圖式進行參考，在隨附圖式中相同數字在全篇中指定相同零件，且在隨附圖式中以例示方式展示可實踐之實施例。應瞭解可利用其他實施例且可在不脫離本揭示內容之範疇的情況下作出結構或邏輯變化。因此，以下詳細描述不應以限制性意義來理解。
可以最有助於理解所主張標的之方式，依次將各種操作描述為多個離散的動作或操作。然而，所描述之次序不應該解釋為暗示此等操作必須依賴於順序。特定而言，可不按呈現之次序進行此等操作。可按不同於所述實施例之次序進行所描述之操作。可進行各種額外操作，且/或在額外實施例中可省略所描述之操作。
出於本揭示內容之目的，片語「A及/或B」意味「(A)、(B)或(A及B)」。出於本揭示內容之目的，片語「A、B和/或C」意味(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。如本文所使用，「應變」一詞可指代壓縮或張力。如本文所使用，「傳導性類型」可指代n型或p型。如本文所使用，「張力的」一詞可指代處於張力下之狀態，且「壓縮的」一詞可指代處於壓縮下之狀態。
描述使用可各自指代相同或不同實施例中一或多個的片語「在一實施例中」或「在實施例中」。此外，如關於本揭示內容之實施例所使用之「包含」、「包括」、「具有」及其類似者等詞係同義詞。本揭示內容可使用基於透視之描述，諸如「以上」、「以下」、「頂部」、「底部」及「側面」；此類描述用來促進論述且不欲限制所揭示之實施例之應用。伴隨圖式不必按比例描繪。
圖1A及圖1B為根據各種實施例之在鰭片112中的堆疊通道結構100的橫截面圖。特定而言，圖1A為沿鰭片112截取的橫截面圖，且圖1B為跨於鰭片112截取的橫截面圖。堆疊通道結構100可包括半導體基板102及鰭片112，該鰭片延伸遠離半導體基板102。鰭片112可包括上區116及下區114。如圖1中所例示，下區114可設置在上區116與半導體基板102之間。
用於第一電晶體之第一通道104可設置在鰭片112之下區114中。用於第二電晶體之第二通道106可設置在鰭片112之上區116中。如圖1中所例示，第一通道104可設置在第二通道106與半導體基板102之間。第一電晶體及第二電晶體可進一步包括源極/汲極(S/D)區及閘；此等在圖1中未例示，但以下參考例如圖2至圖20加以例示並論述。
半導體基板102可具有晶格常數(本文中被稱為「基板晶格常數」)，第一通道104可具有晶格常數(本文中被稱為「第一晶格常數」)，且第二通道106可具有晶格常數(本文中被稱為「第二晶格常數」)。第一晶格常數及/或第二晶格常數可不同於基板晶格常數。如以下進一步詳細地論述，堆疊通道結構100中的材料之晶格常數之間的失配(特定而言，基板晶格常數與第一及/或第二晶格常數之間的失配)可將應變給予通道，此狀況可增強移動性且改良第一電晶體及第二電晶體之效能(相對於無應變通道)。
在一些實施例中，半導體基板102可由矽形成。在一些實施例中，半導體基板102可由鬆馳SiGe形成。在一些實施例中，半導體基板102可由以下各項形成：砷化銦鎵(InGaAs)、砷化銦(InP)、磷化銦(InP)、砷化鎵(GaAs)或砷化鋁鎵(AlGaAs)。此等實例為非限制性的，且任何合適的半導體基板材料可用於半導體基板102。
第一絕緣體108可設置在半導體基板102與第一通道104之間，且第二絕緣體110可設置在第一通道104與第二通道106之間。絕緣體108及110可分別提供半導體基板102與第一通道104之間及第一通道104與第二通道106之間的電氣隔離。
在一些實施例中，第一絕緣體108可具有晶體結構，且可形成於半導體基板102上(例如，藉由磊晶)，使得第一絕緣體108之原子之間的間距近似匹配半導體基板102之原子之間的間距。當第一絕緣體108之晶格常數足夠類似於基板晶格常數以使第一絕緣體108之原子可移動得更接近在一起或更遠離以近似「匹配」半導體基板102之原子之間距時，此「晶格匹配」可發生。在一些實施例中，當兩個相鄰材料之晶格常數在彼此之5%或更少內時，有效的晶格匹配可發生，但此數目可取決於所涉及的特定材料及幾何形狀，如此項技術中已知的。可包括在第一絕緣體108中的材料之一實例為氧化釔安定氧化鋯(YSZ)。
第一絕緣體108之原子更接近在一起或更遠離的移動可在第一絕緣體108內產生應變。特定而言，若第一絕緣體108之晶格常數小於半導體基板102之晶格常數(亦即，第一絕緣體108之原子不得不移動分開以匹配半導體基板102之結構)，則第一絕緣體108可經歷張力。若第一絕緣體108之晶格常數大於半導體基板102之晶格常數(亦即，第一絕緣體108之原子不得不移動得更接近在一起以匹配半導體基板102之結構)，則第一絕緣體108可經歷壓縮。
若第一絕緣體108之厚度(如在半導體基板102與第一通道104之間量測)大於臨界厚度，則發生在第一絕緣體108與半導體基板102之間的界面處的晶格匹配可在第一絕緣體108之厚度上「鬆馳」，且在第一絕緣體108與第一通道104之間的界面處的間距可更接近於第一絕緣體108之晶格常數。第一絕緣體108之厚度(如在半導體基板102與第一通道104之量測)可小於20 nm (在一些實施例中，在5 nm與10 nm之間)。此厚度可通常低於塊體臨界厚度，在該塊體臨界厚度之後，塊體中的任何晶格匹配可「鬆馳」，且因此存在於半導體基板102與第一絕緣體108之間的界面處的匹配可在第一絕緣體108與第一通道104之間的界面處經維持。材料之臨界厚度可自身取決於該材料之幾何形狀(例如，當材料在受限溝槽中生長時，臨界厚度可較大)，且不同生長動態(例如，當材料處於介穩態狀態中時)可不受導致塊體臨界厚度的熱力學限制。通常，臨界厚度問題可在本文所揭示之堆疊通道結構100中並不起重要作用，且因此不進一步加以論述。
當半導體基板102中的原子之間距藉由晶格匹配在第一絕緣體108與第一通道104之間的界面處經大體上維持時，如以上所論述，第一通道104之原子可類似地移動得更接近在一起或更遠離，以匹配半導體基板102中的原子之間距(如經由第一絕緣體108發報至第一通道104)。特定而言，若第一通道104之晶格常數小於半導體基板102之晶格常數，則第一通道104可經歷張力。若第一通道104之晶格常數大於半導體基板102之晶格常數，則第一通道104可經歷壓縮。
當第一通道104為NMOS電晶體之通道時，張力應變可增加第一通道104中的電子移動性，從而改良NMOS電晶體之效能。因此，在第一電晶體為NMOS電晶體的實施例中，第一通道104可具有小於基板晶格常數的晶格常數。在一些此類實施例中，當半導體基板102由鬆馳Si1-x Gex 形成時，第一通道104可由Si1-y Gey 形成，其中y小於x。例如，在一些實施例中，半導體基板102可由鬆馳SiGe形成，且第一通道104可由矽形成，從而達成具有250 MPa或更大(例如，250-500 MPa，或大於500 MPa)之量級的張力。在另一實例中，半導體基板102可由Ge1-x Snx 形成，且第一通道104可由Ge1-y Sny 形成，其中y小於x。在另一實例中，半導體基板102可由Si1-x Snx 形成，且第一通道104可由Si1-y Sny 形成，其中y小於x。
當第一通道104為PMOS電晶體之通道時，壓縮應變可增加第一通道104中的電洞移動性，從而改良PMOS電晶體之效能。因此，在第一電晶體為PMOS電晶體的實施例中，第一通道104可具有大於基板晶格常數的晶格常數。在一些此類實施例中，當半導體基板102由鬆馳Si1-x Gex 形成時，第一通道104可由Si1-y Gey 形成，其中y大於x。例如，在一些實施例中，半導體基板102可由具有20%鍺含量的鬆馳SiGe形成，且第一通道104可由具有大於20% (例如，40%)之鍺含量的SiGe形成，從而達成具有250 MPa或更大(例如，250-500 MPa，或大於500 MPa)之量級的壓縮。在另一實例中，半導體基板102可由Ge1-x Snx 形成，且第一通道104可由Ge1-y Sny 形成，其中y大於x。在另一實例中，半導體基板102可由Si1-x Snx 形成，且第一通道104可由Si1-y Sny 形成，其中y大於x。
當半導體基板102中的原子之間距貫穿第一通道104之體積且至第一通道104與第二絕緣體110之間的界面經大體上維持，且第二絕緣體110自身具有能夠晶格匹配間距的晶體結構(如以上參考第一絕緣體108所論述)時，第二絕緣體110之原子可類似地移動得更接近在一起或更遠離，以匹配半導體基板102中的原子之間距(如經由第一絕緣體108及第一通道104發報至第二絕緣體110)。特定而言，若第二絕緣體110之晶格常數小於半導體基板102之晶格常數，則第二絕緣體110可經歷張力。若第二絕緣體110之晶格常數大於半導體基板102之晶格常數，則第二絕緣體110可經歷壓縮。用於第二絕緣體110之材料之選擇可採取本文參考第一絕緣體108所論述的實施例中之任何實施例之形式。
當半導體基板102中的原子之間距貫穿第二絕緣體110之體積且至第二絕緣體110與第二通道106之間的界面經大體上維持時，第二通道106之原子可類似地移動得接近在一起或更遠離，以匹配半導體基板102中的原子之間距(如經由第一絕緣體108、第一通道104及第二絕緣體110發報至第二通道106)。特定而言，若第二通道106之晶格常數小於半導體基板102之晶格常數，則第二通道106可經歷張力。若第二通道106之晶格常數大於半導體基板102之晶格常數，則第二通道106可經歷壓縮。
如以上參考第一通道104所論述，當第二通道106為NMOS電晶體之通道時，張力應變可增加第二通道106中的電子移動性，從而改良NMOS電晶體之效能。因此，在第二電晶體為NMOS電晶體的實施例中，第二通道106可具有小於基板晶格常數的晶格常數。當第二電晶體為NMOS電晶體時可用於半導體基板102及第二通道106的材料之實例包括以上針對第一電晶體(與第一通道104相關聯)為NMOS電晶體的實施例所論述之實例中之任何實例。
亦如以上參考第一通道104所論述，當第二通道106為PMOS電晶體之通道時，壓縮應變可增加第二通道106中的電洞移動性，從而改良PMOS電晶體之效能。因此，在第二電晶體為PMOS電晶體的實施例中，第二通道106可具有大於基板晶格常數的晶格常數。當第二電晶體為PMOS電晶體時可用於半導體基板102及第二通道106的材料之實例包括以上針對第一電晶體(與第一通道104相關聯)為PMOS電晶體的實施例所論述之實例中之任何實例。
在一些實施例中，第一電晶體(與第一通道104相關聯)及第二電晶體(與第二通道106相關聯)可具有不同傳導性類型。例如，在第一電晶體為PMOS電晶體且第二電晶體為NMOS電晶體的實施例中，第一晶格常數可大於基板晶格常數，且第二晶格常數可小於基板晶格常數。在一些此類實施例中，第一通道104可包括Si1-x Gex ，且第二通道106可包括Si1-y Gey ，其中x大於y。例如，半導體基板102可由鬆馳SiGe (例如，具有20% Ge含量)形成，第一通道104可由SiGe (例如，具有40% Ge含量)形成，且第二通道106可由矽形成。在另一實例中，第一通道104可由Ge1-x Snx 形成，且第二通道106可由Ge1-y Sny 形成，其中y小於x。在另一實例中，第一通道104可由Si1-x Snx 形成，且第二通道106可由Si1-y Sny 形成，其中y小於x。
在第一電晶體為NMOS電晶體且第二電晶體為PMOS電晶體的實施例中，第一晶格常數可小於基板晶格常數，且第二晶格常數可大於基板晶格常數。在一些此類實施例中，第一通道104可包括Si1-x Gex ，且第二通道106可包括Si1-y Gey ，其中x小於y。例如，半導體基板102可由鬆馳SiGe (例如，具有20% Ge含量)形成，第二通道106可由SiGe (例如，具有40% Ge含量)形成，且第一通道104可由矽形成。在另一實例中，第一通道104可由Ge1-x Snx 形成，且第二通道106可由Ge1-y Sny 形成，其中y大於x。在另一實例中，第一通道104可由Si1-x Snx 形成，且第二通道106可由Si1-y Sny 形成，其中y大於x。
在一些實施例中，第一電晶體(與第一通道104相關聯)及第二電晶體(與第二通道106相關聯)可具有相同傳導性類型。例如，在第一電晶體為PMOS電晶體且第二電晶體為PMOS電晶體的實施例中，第一晶格常數可大於基板晶格常數，且第二晶格常數可大於基板晶格常數；用於此類實施例中的第一通道104及第二通道106之合適的材料可採取以上所論述之形式或之任何形式。例如，半導體基板可由鬆馳SiGe (例如，具有20% Ge含量)形成，第一通道104可由SiGe (例如，具有40% Ge含量)形成，且第二通道106可由SiGe (例如，具有40% Ge含量)形成。在第一電晶體為NMOS電晶體且第二電晶體為NMOS電晶體的實施例中，第一晶格常數可小於基板晶格常數，且第二晶格常數可小於基板晶格常數；用於此類實施例中的第一通道104及第二通道106之合適的材料可採取以上所論述之形式中之任何形式。例如，半導體基板可由鬆馳SiGe (例如，具有20% Ge含量)形成，第一通道104可由矽形成，且第二通道106可由矽形成。
在一些實施例中，第一絕緣體108及/或第二絕緣體110可包括氮化物或氧化物(例如，氮化矽或氧化矽)。此等材料可具有自身不適於將一相鄰材料之晶格結構發報至另一相鄰材料(如晶體材料將進行的，如以上所論述)的無定形、非晶結構。在此類實施例中，為形成具有晶格失配以誘發第一通道104及/或第二通道106中的所要應變的堆疊通道結構100，可藉由利用應變犧牲磊晶層代替第一絕緣體108及/或第二絕緣體110來形成堆疊通道結構100；在已根據以上所論述之技術形成第二通道106之後，選定的插線可移除應變犧牲磊晶層，且氧化物或氮化物可替換移除的犧牲磊晶層。
例如，可使用具有高鍺含量(例如，比包括在第一通道104及/或第二通道106中的任何SiGe之鍺含量更高)的SiGe之應變犧牲磊晶層代替晶體第一絕緣體108及/或晶體第二絕緣體110，如以上所論述。應變犧牲磊晶SiGe層可將半導體基板102之晶格結構發報至第一通道104及/或第二通道106，如以上參考晶體第一絕緣體108/第二絕緣體110所論述，且因此可在第一通道104及/或第二通道106中達成所要應變。然而，應變犧牲磊晶SiGe層可不提供第一通道104與第二通道106之間的所要電氣隔離。為達成所要隔離，應變犧牲磊晶SiGe層可藉由選擇性蝕刻移除且以氧化物或氮化物替換。使用應變犧牲磊晶SiGe層形成的應變第一通道104及第二通道106甚至在應變犧牲磊晶SiGe層之移除及氧化物或氮化物隔離材料之引入時可維持其應變。因此，可達成具有所要晶格失配的堆疊通道結構100。本文所論述之堆疊通道結構100中之任何堆疊通道結構可與晶體絕緣體或氧化物/氮化物絕緣體一起用作第一絕緣體108及/或第二絕緣體110。
圖2至圖8例示包括堆疊通道結構100的各種電路元件。以上所論述之實施例中之任何合適的一個可利用於此等電路元件中(例如，用於NMOS通道之張力通道佈置中之任何張力通道佈置及用於PMOS通道之壓縮通道佈置中之任何壓縮通道佈置)。在圖2至圖8中，展示半導體基板102之僅一部分，且在圖2至圖8中之各圖中，展示第一絕緣體108之僅一部分。
在可使用單個鰭片製造的電路元件之第一實例中，圖2A及圖2B為根據各種實施例的使用單個半導體鰭片結構製造且包括堆疊通道結構100的反相器電路元件的橫截面圖。圖2A為貫穿閘結構且沿鰭片結構截取的橫截面圖。圖2B為貫穿鰭片結構且沿閘結構截取的橫截面圖。
參考圖2A，半導體鰭片202 (例如，堆疊通道結構100之鰭片112)可被視為經垂直地分成上區202A及下區202B (例如，分別為堆疊通道結構100之上區116及下區114)。在一實施例中，半導體鰭片202之上區202A及下區202B藉由諸如氧化矽層或其他絕緣氧化層或氮化矽層的絕緣層204分開。絕緣層204可包括不同絕緣材料之區域204A及204B，取決於用來製造結構的整合方案，以下更詳細地描述該整合方案之實例。例如，區域204A可為堆疊通道結構100之第二絕緣體110，且可由氧化物、氮化物或晶體絕緣體形成，如以上所論述。半導體鰭片202可延伸遠離堆疊通道結構100之半導體基板102。
在半導體鰭片202之上區202A上方包括諸如PMOS閘結構的第一多個閘結構206。第一多個閘結構206中每一個可包括閘電極208、閘介電層210及相關聯介電間隔件212。應瞭解，第一多個閘結構206自半導體鰭片202之上區202A之頂部延伸(如所示)，且進一步在關於圖2A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片202之上區202A。在一實施例中，半導體鰭片202之上區202A可進一步包括再生長源極或汲極區。在圖2A中所例示之實施例中，半導體鰭片202之上區202A進一步包括磊晶P型矽鍺區214，留下半導體鰭片202之上區202A之剩餘半導體區216。半導體區216可為堆疊通道結構100之第二通道106，且在上區202A包括P型區214 (提供P型第二電晶體之源極/汲極(S/D)區)的實施例中，半導體區216可採取本文所論述之壓縮第二通道106中之任一者的形式。
雖然在圖2A中未描繪，但在圖2B中展示，半導體鰭片202之下區202B與諸如NMOS閘結構的第二多個閘結構218相關聯。第二多個閘結構218中每一個可包括閘電極220、閘介電層222及相關聯介電間隔件。應瞭解，第二多個閘結構218在關於圖2A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片202之下區202B，且因此可僅在圖2B之橫截面圖中，亦即，在區域218A處看見。
再次參考圖2A，在一實施例中，半導體鰭片202之下區202B可進一步包括再生長源極或汲極區。在圖2A中所例示之實施例中，半導體鰭片202之下區202B進一步包括磊晶N型矽區226，留下半導體鰭片202之下區202B之剩餘半導體區228。半導體區228可為堆疊通道結構100之第一通道104，且下區202B包括N型區226 (提供N型第一電晶體之S/D區)的實施例，半導體區228可採取本文所論述之張力第一通道104中之任一者的形式(例如，與壓縮第二通道106組合，以上所論述)。堆疊通道結構100之第一絕緣體108可設置在半導體區228與半導體基板102之間，如所示，且可採取本文所揭示之實施例中之任一者的形式(例如，氧化物、氮化物或晶體絕緣體)。
在一些實施例中，第一多個閘結構206中每一個形成在與第二多個閘結構218中之對應的閘結構相同的溝槽中，但在第二多個閘結構218中之該對應的閘結構垂直上方。在一些此類實施例中，第一多個閘結構206中每一個藉由絕緣層224與第二多個閘結構218中之對應的閘結構隔離，如圖2B中所描繪。然而，在另一實施例中，第一多個閘結構206中每一個與第二多個閘結構218中之對應的閘結構形成P型閘及N型閘結，以有效地使閘配對中之某些一起連接或短路。
再次參考圖2A及圖2B，在一實施例中，必須解決諸如背面佈線及堆疊在半導體裝置之間的佈線的佈線考慮以將單個鰭片之裝置集合在一起來形成電路元件。在一些此類實施例中，第一傳導接頭230接觸第一P型區214及第一N型區226以形成Vout接頭。第二傳導接頭232接觸第二P型區214以形成Vcc接頭。最後，第三傳導接頭234接觸第二N型區226以形成至接地(GND)的接頭。
再次參考圖2A及圖2B，整個反相器結構製造於單個鰭片202上。亦即，整個電路元件製造於單個半導體鰭片上。如此項技術中已知的，此反相器可用來藉由將兩個此類反相器與兩個傳送閘耦接來構造靜態隨機存取記憶體(SRAM)。在一些此類實施例中，每一此傳送閘亦製造於單個鰭片上。
在可使用單個鰭片製造的電路元件之第二實例中，圖3A及圖3B為根據各種實施例的使用單個半導體鰭片結構製造且包括堆疊通道結構100的傳送閘電路元件的橫截面圖。圖3A為貫穿閘結構且沿鰭片結構截取的橫截面圖。圖3B為貫穿鰭片結構且沿閘結構截取的橫截面圖。
參考圖3A，半導體鰭片302 (例如，堆疊通道結構100之鰭片112)可被視為經垂直地分成上區302A及下區302B (例如，分別為堆疊通道結構100之上區116及下區114)。在一實施例中，半導體鰭片302之上區302A及下區302B藉由諸如氧化矽層或其他絕緣氧化層或氮化矽層的絕緣層304分開。絕緣層304可包括不同絕緣材料之區域304A及304B，取決於用來製造結構的整合方案，以下更詳細地描述該整合方案之實例。例如，區域304A可為堆疊通道結構100之第二絕緣體110，且可由氧化物、氮化物或晶體絕緣體形成，如以上所論述。半導體鰭片302可延伸遠離堆疊通道結構100之半導體基板102。
在半導體鰭片302之上區302A上方包括諸如NMOS閘結構的第一多個閘結構306。第一多個閘結構306中每一個可包括閘電極308、閘介電層310及相關聯介電間隔件312。應瞭解，第一多個閘結構306自半導體鰭片302之上區302A之頂部延伸(如所示)，且進一步在關於圖3A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片302之上區302A。在一實施例中，半導體鰭片302之上區302A可進一步包括再生長源極或汲極區。在圖3A中所例示之實施例中，半導體鰭片302之上區302A進一步包括第一磊晶N型矽區314，留下半導體鰭片302之上區302A之剩餘半導體區316。半導體區316可為堆疊通道結構100之第二通道106。在上區302A包括N型區314 (提供N型第二電晶體之S/D區)的實施例中，半導體區316可採取本文所論述之張力第二通道106中之任一者的形式。
雖然在圖3A中未描繪，但在圖3B中展示，半導體鰭片302之下區302B與諸如第二多個NMOS閘結構的第二多個閘結構318相關聯。第二多個閘結構318中每一個可包括閘電極320、閘介電層322及相關聯介電間隔件。應瞭解，第二多個閘結構318在關於圖3A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片302之下區302B，且因此可僅在圖3B之橫截面圖中，亦即，在區域318A處看見。
再次參考圖3A，在一實施例中，半導體鰭片302之下區302B可進一步包括再生長源極或汲極區。在圖3A中所例示之實施例中，半導體鰭片302之下區302B進一步包括磊晶N型矽區326，留下半導體鰭片302之下區302B之剩餘半導體區328。半導體區328可為堆疊通道結構100之第一通道104。在下區302B包括N型區326 (提供N型第一電晶體之S/D區)的實施例中，半導體區328可採取本文所論述之張力第一通道104中之任一者的形式(例如，與張力第二通道106組合，以上所論述)。堆疊通道結構100之第一絕緣體108可設置在半導體區328與半導體基板102之間，如所示，且可採取本文所揭示之實施例中之任一者的形式(例如，氧化物、氮化物或晶體絕緣體)。
在一些實施例中，第一多個閘結構306中每一個形成在與第二多個閘結構318中之對應的閘結構相同的溝槽中，但在第二多個閘結構318中之該對應的閘結構垂直上方。在一些此類實施例中，第一多個閘結構306中每一個具有相同傳導性類型(例如，N型)，且藉由絕緣層324與第二多個閘結構318中之對應的閘結構隔離，如圖3B中所描繪。
再次參考圖3A及圖3B，在一實施例中，必須解決諸如背面佈線及堆疊在半導體裝置之間的佈線的佈線考慮以將單個鰭片之裝置集合在一起來形成電路元件。在一些此類實施例中，第一傳導接頭330接觸第一上區314以形成至第一反相器元件的連接。第二傳導接頭332接觸第一下區326以形成至第二反相器元件的連接。第三傳導接頭334接觸第二上區314以形成第一位元線接頭。最後，第四傳導接頭336接觸第二下區326以形成第二位元線接頭。因此，整個傳遞閘結構可製造於單個鰭片302上。
應瞭解，當前解決方案涉及減少聚節距及散熱片距，此舉對製程技術增加巨大約束以在日益漸小的尺寸中蝕刻/沉積/且進行微影術。相反，本文所述之實施例可允許電晶體密度增加且改良效能而無拉製節距比例縮放。實施例可涉及此方法對於及閘(例如，圖4A及圖4B)、或(OR)閘(例如，圖5A及圖5B)、反及架構(例如，圖6A、圖6B、圖7A及圖7B)、反或(NOR)架構(例如，圖8A至圖8D)、反相器(例如，圖2A及圖2B)、SRAM單元(例如，圖2A、圖2B、圖3A及圖3B)及其他隨機邏輯組件之應用。
在可使用單個鰭片製造的電路元件之第三實例中，圖4A及圖4B為根據各種實施例的使用單個半導體鰭片結構製造且包括堆疊通道結構100的及閘電路元件的橫截面圖。圖4A為貫穿閘結構且沿鰭片結構截取的橫截面圖。圖4B為貫穿鰭片結構且沿閘結構截取的橫截面圖。
參考圖4A，半導體鰭片402 (例如，堆疊通道結構100之鰭片112)可被視為經垂直地分成上區402A及下區402B (例如，分別為堆疊通道結構100之上區116及下區114)。在一實施例中，半導體鰭片402之上區402A及下區402B藉由諸如氧化矽層或其他絕緣氧化層或氮化矽層的絕緣層404分開。絕緣層404可包括不同絕緣材料之區域404A及404B，取決於用來製造結構的整合方案，以下更詳細地描述該整合方案之實例。例如，區域404A可為堆疊通道結構100之第二絕緣體110，且可由氧化物、氮化物或晶體絕緣體形成，如以上所論述。半導體鰭片402可延伸遠離堆疊通道結構100之半導體基板102。
在半導體鰭片402之上區402A上方包括諸如NMOS閘結構的第一多個閘結構406。第一多個閘結構406中每一個可包括閘電極408、閘介電層410及相關聯介電間隔件412。應瞭解，第一多個閘結構406自半導體鰭片402之上區402A之頂部延伸(如所示)，且進一步在關於圖4A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片402之上區402A。在一實施例中，半導體鰭片402之上區402A可進一步包括再生長源極或汲極區。在圖4A中所例示之實施例中，半導體鰭片402之上區402A進一步包括第一磊晶N型矽區414，留下半導體鰭片402之上區402A之剩餘半導體區416。半導體區416可為堆疊通道結構100之第二通道106。在上區402A包括N型區414 (提供N型第二電晶體之S/D區)的實施例中，半導體區416可採取本文所論述之張力第二通道106中之任一者的形式。
雖然在圖4A中未描繪，但在圖4B中展示，半導體鰭片402之下區402B與諸如第二多個NMOS閘結構的第二多個閘結構418相關聯。第二多個閘結構418中每一個可包括閘電極420、閘介電層422及相關聯介電間隔件。應瞭解，第二多個閘結構418在關於圖4A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片402之下區402B，且因此可僅在圖4B之橫截面圖中，亦即，在區域418A處看見。
再次參考圖4A，在一實施例中，半導體鰭片402之下區402B可進一步包括再生長源極或汲極區。在圖4A中所例示之實施例中，半導體鰭片402之下區402B進一步包括磊晶N型矽區426，留下半導體鰭片402之下區402B之剩餘半導體區428。半導體區428可為堆疊通道結構100之第一通道104。在下區402B包括N型區426 (提供N型第一電晶體之S/D區)的實施例中，半導體區428可採取本文所論述之張力第一通道104中之任一者的形式(例如，與張力第二通道106組合，以上所論述)。堆疊通道結構100之第一絕緣體108可設置在半導體區428與半導體基板102之間，如所示，且可採取本文所揭示之實施例中之任一者的形式(例如，氧化物、氮化物或晶體絕緣體)。
在一些實施例中，第一多個閘結構406中每一個形成在與第二多個閘結構418中之對應的閘結構相同的溝槽中，但在第二多個閘結構418中之該對應的閘結構垂直上方。在一些此類實施例中，第一多個閘結構406中每一個具有相同傳導性類型(例如，N型)，且藉由絕緣層424與第二多個閘結構418中之對應的閘結構隔離，如圖4B中所描繪。
再次參考圖4A及圖4B，在一實施例中，必須解決諸如背面佈線及堆疊在半導體裝置之間的佈線的佈線考慮以將單個鰭片之裝置集合在一起來形成電路元件。在一些此類實施例中，第一傳導接頭430接觸第一上區414及第一下區426以形成接頭。第二傳導接頭432接觸第二上區414以形成輸出端子。最後，第三傳導接頭434接觸第二下區426以形成至接地(GND)的接頭。因此，整個及閘結構可製造於單個鰭片402上。
在可使用單個鰭片製造的電路元件之第四實例中，圖5A及圖5B為根據各種實施例的使用單個半導體鰭片結構製造且包括堆疊通道結構100的或閘電路元件的橫截面圖。圖5A為貫穿閘結構且沿鰭片結構截取的橫截面圖。圖5B為貫穿鰭片結構且沿閘結構截取的橫截面圖。
參考圖5A，半導體鰭片502 (例如，堆疊通道結構100之鰭片112)可被視為經垂直地分成上區502A及下區502B (例如，分別為堆疊通道結構100之上區116及下區114)。在一實施例中，半導體鰭片502之上區502A及下區502B藉由諸如氧化矽層或其他絕緣氧化層或氮化矽層的絕緣層504分開。絕緣層504可包括不同絕緣材料之區域504A及504B，取決於用來製造結構的整合方案，以下更詳細地描述該整合方案之實例。例如，區域504A可為堆疊通道結構100之第二絕緣體110，且可由氧化物、氮化物或晶體絕緣體形成，如以上所論述。半導體鰭片502可延伸遠離堆疊通道結構100之半導體基板102。
在半導體鰭片502之上區502A上方包括諸如NMOS閘結構的第一多個閘結構506。第一多個閘結構506中每一個可包括閘電極508、閘介電層510及相關聯介電間隔件512。應瞭解，第一多個閘結構506自半導體鰭片502之上區502A之頂部延伸(如所示)，且進一步在關於圖5A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片502之上區502A。在一實施例中，半導體鰭片502之上區502A可進一步包括再生長源極或汲極區。在圖5A中所例示之實施例中，半導體鰭片502之上區502A進一步包括第一磊晶N型矽區514，留下半導體鰭片502之上區502A之剩餘半導體區516。半導體區516可為堆疊通道結構100之第二通道106。在上區502A包括N型區514 (提供N型第二電晶體之S/D區)的實施例中，半導體區516可採取本文所論述之張力第二通道106中之任一者的形式。
雖然在圖5A中未描繪，但在圖5B中展示，半導體鰭片502之下區502B與諸如第二多個NMOS閘結構的第二多個閘結構518相關聯。第二多個閘結構518中每一個可包括閘電極520、閘介電層522及相關聯介電間隔件。應瞭解，第二多個閘結構518在關於圖5A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片502之下區502B，且因此可僅在圖5B之橫截面圖中，亦即，在區域518A處看見。
再次參考圖5A，在一實施例中，半導體鰭片502之下區502B可進一步包括再生長源極或汲極區。在圖5A中所例示之實施例中，半導體鰭片502之下區502B進一步包括磊晶N型矽區526，留下半導體鰭片502之下區502B之剩餘半導體區528 (諸如矽區)。半導體區528可為堆疊通道結構100之第一通道104。在下區502B包括N型區526 (提供N型第一電晶體之S/D區)的實施例中，半導體區528可採取本文所論述之張力第一通道104中之任一者的形式(例如，與張力第二通道106組合，以上所論述)。堆疊通道結構100之第一絕緣體108可設置在半導體區528與半導體基板102之間，如所示，且可採取本文所揭示之實施例中之任一者的形式(例如，氧化物、氮化物或晶體絕緣體)。
在一些實施例中，第一多個閘結構506中每一個形成在與第二多個閘結構518中之對應的閘結構相同的溝槽中，但在第二多個閘結構518中之該對應的閘結構垂直上方。在一些此類實施例中，第一多個閘結構506中每一個具有相同傳導性類型(例如，N型)，且藉由絕緣層524與第二多個閘結構518中之對應的閘結構隔離，如圖5B中所描繪。
再次參考圖5A及圖5B，在一實施例中，必須解決諸如背面佈線及堆疊在半導體裝置之間的佈線的佈線考慮以將單個鰭片之裝置集合在一起來形成電路元件。在一些此類實施例中，第一傳導接頭530接觸第一上區514及第一下區526。第二傳導接頭532接觸第二上區514及第二下區526。因此，整個或閘結構可製造於單個鰭片502上。
反及閘架構可經劃分成兩個並聯PMOS (例如，圖6A及圖6B)，其中輸出節點連接至兩個串聯NMOS (例如，圖7A及圖7B)，如以下所述。
在可使用單個鰭片製造的電路元件之第五實例中，圖6A及圖6B為根據各種實施例之使用單個半導體鰭片結構製造且包括堆疊通道結構100的基於兩個並聯PMOS裝置的電路元件的橫截面圖，該電路元件作為反及閘電路元件之組件。圖6A為貫穿閘結構且沿鰭片結構截取的橫截面圖。圖6B為貫穿鰭片結構且沿閘結構截取的橫截面圖。
參考圖6A，半導體鰭片602 (例如，堆疊通道結構100之鰭片112)可被視為經垂直地分成上區602A及下區602B (例如，分別為堆疊通道結構100之上區116及下區114)。在一實施例中，半導體鰭片602之上區602A及下區602B藉由諸如氧化矽層或其他絕緣氧化層或氮化矽層的絕緣層604分開。例如，絕緣層604可為堆疊通道結構100之第二絕緣體110，且可由如以上所指示之氧化物或氮化物，或晶體絕緣體形成，如以上所論述。半導體鰭片602可進一步設置在絕緣層603 (堆疊通道結構100之第一絕緣體108)上，如圖6A中所描繪，且該絕緣層可繼而設置在堆疊通道結構100之半導體基板102上。半導體鰭片602可延伸遠離半導體基板102。
在半導體鰭片602之上區602A上方包括第一多個PMOS閘結構606。第一多個PMOS閘結構606中每一個可包括閘電極608、閘介電層610及相關聯介電間隔件612。應瞭解，第一多個PMOS閘結構606自半導體鰭片602之上區602A之頂部延伸(如所示)，且進一步在關於圖6A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片602之上區602A。
雖然在圖6A中未描繪，但在圖6B中展示，半導體鰭片602之下區602B與第二多個PMOS閘結構618相關聯。第二多個PMOS閘結構618中每一個可包括閘電極620、閘介電層622及相關聯介電間隔件。應瞭解，第二多個PMOS閘結構618在關於圖6A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片602之下區602B，且因此可僅在圖6B之橫截面圖中，亦即，在區域618A處看見。
再次參考圖6A，在一實施例中，半導體鰭片602之上區602A及下區602B兩者可進一步包括再生長源極或汲極區。在圖6A中所例示之實施例中，半導體鰭片602之上區602A及下區602B兩者進一步包括磊晶P型矽鍺區626，留下半導體鰭片602之剩餘半導體區628A及628B。特定而言，區域628A可為堆疊通道結構100之第二通道106，且區域628B可為堆疊通道結構100之第一通道104。P型區626可分別提供與第一通道104及第二通道106相關聯的P型第一電晶體及第二電晶體之S/D區。區域628A及628B可分別採取本文所論述之壓縮第二通道106及第一通道104中之任一者的形式。
在一實施例中，第一多個PMOS閘結構606中每一個形成在於第二多個PMOS閘結構618中之對應的PMOS閘結構相同的溝槽中，但在第二多個PMOS閘結構618中之該對應的PMOS閘結構垂直上方。在一此實施例中，第一多個PMOS閘結構606中每一個藉由絕緣層624與第二多個PMOS閘結構618中之對應的PMOS閘結構隔離，如圖6B中所描繪。
再次參考圖6A及圖6B，在一些實施例中，必須解決諸如背面佈線及堆疊在半導體裝置之間的佈線的佈線考慮以將單個鰭片之裝置集合在一起來形成電路元件。在一此實施例中，第一傳導接頭630接觸第一磊晶P型矽鍺區626以形成Vcc接頭。第二傳導接頭632接觸第二磊晶P型矽鍺區626以形成Vout接頭。
在可使用單個鰭片製造的電路元件之第六實例中，圖7A及圖7B為根據各種實施例之使用單個半導體鰭片結構製造且包括堆疊通道結構100的基於兩個串聯NMOS裝置的電路元件的橫截面圖，該電路元件作為用於與圖6A及圖6B之兩個並聯PMOS裝置耦接之反及閘電路元件之組件。圖7A為貫穿閘結構且沿鰭片結構截取的橫截面圖。圖7B為貫穿鰭片結構且沿閘結構截取的橫截面圖。
參考圖7A，半導體鰭片702 (例如，堆疊通道結構100之鰭片112)可被視為經垂直地分成上區702A及下區702B (例如，分別為堆疊通道結構100之上區116及下區114)。在一實施例中，半導體鰭片702之上區702A及下區702B中之一部分藉由諸如氧化矽層或其他絕緣氧化層或氮化矽層的絕緣層704A分開。例如，絕緣層704A可為堆疊通道結構100之第二絕緣體110，且可由如以上所指示之氧化物或氮化物，或晶體絕緣體形成，如以上所論述。半導體鰭片702可進一步設置在絕緣層703 (例如，堆疊通道結構100之第一絕緣體108)上，如圖7A中所描繪，且該絕緣層可繼而設置在堆疊通道結構100之半導體基板102上。半導體鰭片702可延伸遠離半導體基板102。
在半導體鰭片702之上區702A上方包括第一多個NMOS閘結構706。第一多個NMOS閘結構706中每一個可包括閘電極708、閘介電層710及相關聯介電間隔件712。應瞭解，第一多個NMOS閘結構706自半導體鰭片702之上區702A之頂部延伸(如所示)，且進一步在關於圖7A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片702之上區702A。
雖然在圖7A中未描繪，但在圖7B中展示，半導體鰭片702之下區702B與第二多個NMOS閘結構718相關聯。第二多個NMOS閘結構718中每一個可包括閘電極720、閘介電層722及相關聯介電間隔件。應瞭解，第二多個NMOS閘結構718在關於圖7A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片702之下區702B，且因此可僅在圖7B之橫截面圖中，亦即，在區域718A處看見。
再次參考圖7A，在一實施例中，半導體鰭片702之上區702A及下區702B兩者可進一步包括再生長源極或汲極區。在圖7A中所例示之實施例中，半導體鰭片702之上區702A及下區702B兩者進一步包括磊晶N型矽區726，留下半導體鰭片702之剩餘半導體區728A及728B。特定而言，區域728A可為堆疊通道結構100之第二通道106，且區域728B可為堆疊通道結構100之第一通道104。N型區726可分別提供與第一通道104及第二通道106相關聯的N型第一及第二電晶體之一組S/D區。區域728A及728B可分別採取張力第二通道106及第一通道104中之任一者的形式，本文所論述。另外，上磊晶N型矽區727A形成於半導體鰭片702之僅上區702A中，而下磊晶N型矽區727B形成於半導體鰭片702之僅下區702B中。N型區727A及727B可分別提供與第一通道104及第二通道106相關聯的N型第一及第二電晶體之另一組S/D區，如以上參考N型區726所論述。絕緣層部分704B將上磊晶N型矽區727A與下磊晶N型矽區727B分開(且可包括例如氧化物或氮化物)。
在一實施例中，第一多個NMOS閘結構706中每一個形成在與第二多個NMOS閘結構718中之對應的NMOS閘結構相同的溝槽中，但在第二多個NMOS閘結構718中之該對應的NMOS閘結構垂直上方。在一此實施例中，第一多個NMOS閘結構706中每一個藉由絕緣層724與第二多個NMOS閘結構718中之對應的NMOS閘結構隔離，如圖7B中所描繪。
再次參考圖7A及圖7B，在一實施例中，必須解決諸如背面佈線及堆疊在半導體裝置之間的佈線的佈線考慮以將單個鰭片之裝置集合在一起來形成電路元件。在一此實施例中，第一傳導接頭730接觸磊晶N型矽區726。第二傳導接頭732接觸下磊晶N型矽區727B以形成Vout接頭。第三傳導接頭734接觸上磊晶N型矽區727A以形成至接地(GND)的接頭。
以與反及架構類似的方式，反或閘架構可經劃分成兩個並聯NMOS (例如，圖8A及圖8B)，該兩個並聯NMOS之輸出連接至兩個串聯PMOS (例如，圖8C及圖8D)之輸出，如以下所描述。
在可使用單個鰭片製造的電路元件之第七實例中，圖8A及圖8B為根據各種實施例之使用單個半導體鰭片結構製造且包括堆疊通道結構100的基於兩個並聯NMOS裝置的電路元件的橫截面圖，該電路元件作為反或閘電路元件之組件。圖8A為貫穿閘結構且沿鰭片結構截取的橫截面圖。圖8B為貫穿鰭片結構且沿閘結構截取的橫截面圖。
參考圖8A，半導體鰭片802 (例如，堆疊通道結構100之鰭片112)可被視為經垂直地分成上區802A及下區802B (例如，分別為堆疊通道結構100之上區116及下區114)。在一實施例中，半導體鰭片802之上區802A及下區802B藉由諸如氧化矽層或其他絕緣氧化層或氮化矽層的絕緣層804分開。例如，絕緣層804可為堆疊通道結構100具有第二絕緣體110，且可以如以上所指示具有氧化物或氮化物，或晶體絕緣體形成，如以上所論述。半導體鰭片802可進一步設置在絕緣層803 (堆疊通道結構100之第一絕緣體108)上，如圖8A中所描繪，且該絕緣層可繼而設置在堆疊通道結構100之半導體基板102上。半導體鰭片802可延伸遠離半導體基板102。
在半導體鰭片802之上區802A上方包括第一多個NMOS閘結構806。第一多個NMOS閘結構806中每一個可包括閘電極808、閘介電層810及相關聯介電間隔件812。應瞭解，第一多個NMOS閘結構806自半導體鰭片802之上區802A之頂部延伸(如所示)，且進一步在關於圖8A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片802之上區802A。
雖然在圖8A中未描繪，但在圖8B中展示，半導體鰭片802之下區802B與第二多個NMOS閘結構818相關聯。第二多個NMOS閘結構818中每一個可包括閘電極820、閘介電層822及相關聯介電間隔件。應瞭解，第二多個NMOS閘結構818在關於圖8A中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片802之下區802B，且因此可僅在圖8B之橫截面圖中，亦即，在區域818A處看見。
再次參考圖8A，在一實施例中，半導體鰭片802之上區802A及下區802B兩者可進一步包括再生長源極或汲極區。在圖8A中所例示之實施例中，半導體鰭片802之上區802A及下區802B兩者進一步包括磊晶N型矽區826，留下半導體鰭片802之剩餘半導體區828A及828B。特定而言，區域828A可為堆疊通道結構100之第二通道106，且區域828B可為堆疊通道結構100之第一通道104。N型區826可分別提供與第一通道104及第二通道106相關聯的N型第一及第二電晶體之S/D區。區域828A及828B可分別採取張力第二通道106及第一通道104中之任一者的形式，本文所論述。
在一實施例中，第一多個NMOS閘結構806中每一個形成在與第二多個NMOS閘結構818中之對應的NMOS閘結構相同的溝槽中，但在第二多個NMOS閘結構818中之該對應的NMOS閘結構垂直上方。在一此實施例中，第一多個NMOS閘結構806中每一個藉由絕緣層824與第二多個NMOS閘結構818中之對應的NMOS閘結構隔離，如圖8B中所描繪。
再次參考圖8A及圖8B，在一實施例中，必須解決諸如背面佈線及堆疊在半導體裝置之間的佈線的佈線考慮以將單個鰭片之裝置集合在一起來形成電路元件。在一此實施例中，第一傳導接頭830接觸第一磊晶N型矽區826以形成接地(GND)接頭。第二傳導接頭 832接觸第二磊晶N型矽區826以形成Vout接頭。應瞭解，可自裝置之頂部或自底部做出接頭，取決於決定如何輸送功率。
在可使用單個鰭片製造的電路元件之第八實例中，圖8C及圖8D例示根據各種實施例之使用單個半導體鰭片結構且包括堆疊通道結構100的基於兩個串聯PMOS裝置的電路元件的橫截面圖，該電路元件用作用於與圖8A及圖8B之兩個並聯NMOS裝置耦接之反或閘電路元件之組件。圖8C為貫穿閘結構且沿鰭片結構截取的橫截面圖。圖8D為貫穿鰭片結構且沿閘結構截取的橫截面圖。
參考圖8C，半導體鰭片852 (例如，堆疊通道結構100之鰭片112)可被視為經垂直地分成上區852A及下區852B (例如，分別為堆疊通道結構100之上區116及下區114)。在一實施例中，半導體鰭片852之上區852A及下區852B藉由諸如氧化矽層或其他絕緣氧化層或氮化矽層的絕緣層854A分開。例如，絕緣層854A可為堆疊通道結構100之第二絕緣體110，且可由如以上所指示之氧化物或氮化物，或晶體絕緣體形成，如以上所論述。半導體鰭片852可進一步設置在絕緣層853 (堆疊通道結構100之第一絕緣體108)上，如圖8C中所描繪，且該絕緣層可繼而設置在堆疊通道結構100之半導體基板102上。半導體鰭片852可延伸遠離半導體基板102。
在半導體鰭片852之上區852A上方包括第一多個PMOS閘結構856。第一多個PMOS閘結構856中每一個可包括閘電極858、閘介電層860及相關聯介電間隔件862。應瞭解，第一多個PMOS閘結構856自半導體鰭片852之上區852A之頂部延伸(如所示)，且進一步在關於圖8C中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片852之上區852A。
雖然在圖8C中未描繪，但在圖8D中展示，半導體鰭片852之下區852B與第二多個PMOS閘結構868相關聯。第二多個PMOS閘結構868中每一個可包括閘電極870、閘介電層872及相關聯介電間隔件。應瞭解，第二多個PMOS閘結構868在關於圖8C中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片852之下區852B，且因此可僅在圖8D之橫截面圖中，亦即，在區域868A處看見。
再次參考圖8C，在一實施例中，半導體鰭片852之上區852A及下區852B兩者可進一步包括再生長源極或汲極區。在圖8A中所例示之實施例中，半導體鰭片852之上區852A及下區852B兩者進一步包括磊晶P型矽鍺區876，留下半導體鰭片852之剩餘半導體區878A及878B。特定而言，區域878A可為堆疊通道結構100之第二通道106，且區域878B可為堆疊通道結構100之第一通道104。P型區876可分別提供與第一通道104及第二通道106相關聯的P型第一及第二電晶體之一組S/D區。區域878A及878B可分別採取壓縮第二通道106及第一通道104中之任一者的形式，本文所論述。另外，上磊晶P型矽鍺區877A形成在半導體鰭片852之僅上區852A中，而下磊晶P型矽鍺區877B形成在半導體鰭片852之僅下區852B中。P型區877A及877B可分別提供與第一通道104及第二通道106相關聯的N型第一電晶體及第二電晶體之另一組S/D區，如以上參考P型區876所論述。絕緣層部分854B將上磊晶P型矽鍺區877A與下磊晶P型矽鍺區877B分開(可包括例如氧化物或氮化物)。
在一實施例中，第一多個PMOS閘結構856中每一個形成在與第二多個PMOS閘結構868中之對應的PMOS閘結構相同的溝槽中，但在第二多個PMOS閘結構868中之該對應的PMOS閘結構垂直上方。在一此實施例中，第一多個PMOS閘結構856中每一個藉由絕緣層874與第二多個PMOS閘結構868中之對應的PMOS閘結構隔離，如圖8D中所描繪。
再次參考圖8C及圖8D，在一實施例中，必須解決諸如背面佈線及堆疊在半導體裝置之間的佈線的佈線考慮以將單個鰭片之裝置集合在一起來形成電路元件。在一此實施例中，第一傳導接頭880接觸磊晶P型矽鍺區876。第二傳導接頭882接觸下磊晶P型矽鍺區877B以形成Vcc接頭。第三傳導接頭884接觸上磊晶P型矽鍺區877A以形成Vout接頭。應瞭解，可自裝置之頂部或自底部做出接頭，取決於決定如何輸送功率。
任何合適的製造技術可用來形成本文所揭示之電路元件(包括堆疊通道結構100)。圖9至圖20例示根據各種實施例的用於製造反相器結構(圖9至圖20中每一個之左手側)及傳送閘結構(圖9至圖20中每一個之右手側)之各種操作的橫截面圖，該反相器結構及該傳送閘結構各自包括堆疊通道結構100。
參考圖9，900為貫穿閘結構且沿鰭片結構截取的橫截面圖，且902為在反相器電路元件之製造中的操作之後貫穿鰭片結構之源極/汲極區截取的橫截面圖。904為貫穿閘結構且沿鰭片結構截取的橫截面圖，且906為在傳送閘電路元件之製造中的操作之後貫穿鰭片結構之源極/汲極區截取的橫截面圖。
參考圖9之部分(a)，半導體鰭片910包括下層912及上層914。下層912藉由層916與上層914分開。層916可為應變犧牲磊晶層(例如，具有高鍺含量之SiGe)或晶體絕緣體(例如，YSZ)，如以上參考圖1所論述。層950可設置在下層912與半導體基板102 (其可採取以上參考堆疊半導體結構100所論述之半導體基板102中之任一者的形式)之間。在一些實施例中，層950可為應變犧牲磊晶層或晶體絕緣體，如以上參考圖1所論述。當層950為應變犧牲磊晶層時，該層可在製造之任何合適的階段處經移除(例如，且以氧化物或氮化物絕緣體替換來形成堆疊通道結構100之第一絕緣體108)。
下層912可採取本文所論述之應變第一通道104之形式中之任一者，而上層914可採取本文所論述之應變第二通道106之形式中之任一者。特定而言，下層912及上層914可由於與半導體基板102之晶格失配而應變(例如，處於壓縮或張力下)，使得由下層912及上層914形成的通道(如以下進一步論述)將應變以用於適當移動性改良，如以上所論述。特定而言，當第一層912將形成N型電晶體之第一通道104且第二層914將形成P型電晶體之第二通道106 (如以上參考圖2之反相器所論述)時，第一層912可處於張力下(例如，具有小於半導體基板102之基板晶格常數的第一晶格常數)且第二層914可處於壓縮下(例如，具有大於半導體基板102之基板晶格常數的第二晶格常數)。在第一層912為N型電晶體之第一通道104之一形式且第二層914將形成N型電晶體之第二通道106 (如以上參考圖3之傳送閘所論述)的實施例中，第一層912可處於張力下(例如，具有小於半導體基板102之基板晶格常數的第一晶格常數)且第二層914可處於張力下(例如，具有小於半導體基板102之基板晶格常數的第二晶格常數)。
多個虛擬閘結構918形成在半導體鰭片910上方，其中源極/汲極位置920介於多個虛擬閘結構918中每一個之間。多個虛擬閘結構918中每一個可包括虛擬閘介電層922及虛擬閘電極924，如圖9中所描繪。
半導體鰭片910形成可始於毯覆層之開始結構，該開始結構隨後經蝕刻以提供鰭片結構。可相鄰於蝕刻後鰭片堆疊之下區形成淺溝槽隔離氧化物。多個虛擬閘結構918可形成進入及離開頁面的網格圖案，且圖案化可涉及節距平分或節距四分法圖案化。另外，應瞭解，多個虛擬閘結構918自半導體鰭片910之上層914之頂部延伸(如所示)，且進一步在關於900及904中所示之透視圖進入及離開頁面的位置處包裹半導體鰭片910之上層914、下層912及層916。
參考圖9之部分(b)，半導體鰭片910之層916之區域926經移除。區域926與源極/汲極位置920一致。可使用相對於層912及914之材料之蝕刻選擇性的蝕刻製程來移除半導體鰭片910之層916之區域926。例如，當上層914係由SiGe形成時，層916之區域926可由具有相較於上層914之SiGe的較高鍺含量之SiGe形成。在層916包括晶體絕緣體的實施例中，晶體絕緣體可僅包括在層916中的並非區域926的區域中；在區域926中，層916可包括犧牲磊晶層(例如，具有高Ge含量之SiGe)。
參考圖10，介電間隔件1000經形成為與多個虛擬閘結構918中每一個之側壁相鄰。介電間隔件1000可藉由首先在圖9之部分(b)之結構上形成保形介電層且隨後各向異性地蝕刻保形介電層來製造。在一實施例中，介電材料剩餘在層916之移除區域926中以形成介電區域1002，如圖10中所描繪。出於例示之容易性，自圖10至圖19省略半導體基板102及層950。
參考圖11，進行垂直底切蝕刻以自源極/汲極位置920移除半導體鰭片910之部分以形成底切區域1100。底切特徵之寬度可取決於N型半導體區或P型半導體區將最終形成在底切區域1100中。
參考圖12，將磊晶半導體區1200形成於圖11之結構之底切區域1100中。磊晶區可為N型(諸如N型矽)或P型(諸如P型矽鍺)區，取決於所需要的結構佈置(如以上所論述)。應瞭解，在一些實施例中，自鰭片至鰭片之生長可受隔離壁1202限制。
參考圖13，圖12之結構之磊晶半導體區1200經背面蝕刻以形成下磊晶源極/汲極區1300。隨後，在下磊晶源極/汲極區1300上方形成介電間隔件1302。在一實施例中，下磊晶源極/汲極區1300經形成至在半導體鰭片910之下層912之高度處或以下的高度。特定而言，層916可充當標誌層。介電間隔件1302可為犧牲的，且可用於自對準接頭之最後製造，如以下所描述。下層912之剩餘部分將提供堆疊通道結構100之第一通道104。
參考圖14，溝槽接頭1400經形成至圖13之結構之下磊晶源極/汲極區1300中且形成在介電間隔件1302內。在一實施例中，溝槽接頭1400最終提供至針對半導體鰭片910之下部分912製造的下電晶體(例如，以上參考堆疊通道結構100論述的第一電晶體)的接頭。
參考圖15，圖14之結構之溝槽接頭1400經凹入以提供下接頭1500。另外，介電間隔件1302可在此階段經移除，如圖15中所描繪。
參考圖16，絕緣氧化層1600隨後經形成於圖15之結構之下接頭1500及下磊晶源極/汲極區1300上。在一實施例中，使用氧化物填充、凹入及濕式清潔處理方案來形成絕緣氧化層1600。在一實施例中，絕緣氧化層1600之頂部近似處於與半導體鰭片910之層916之頂部相同水平處。在一實施例中，絕緣氧化層1600最終用來隔離對應的底部及頂部電晶體(例如，分別為以上參考堆疊通道結構100所論述之第一及第二電晶體)。
參考圖17之反相器結構部分，上層914以側向凹口底切。上層914將提供堆疊通道結構100之第二通道106。隨後進行上源極/汲極區1700之磊晶生長。在其他實施例中，上層914在上源極/汲極區1700之磊晶生長之前可未經底切。相反，介電間隔件1302之間的區域可以用於上源極/汲極區1700之摻雜劑植入或擴散(in-diffused)，且隨後可藉由磊晶生長形成上源極/汲極區1700之剩餘部分。圖17中所例示之源極/汲極材料之「底切及填充」區域可在上層部分914'之側面上提供側向壓力，從而向上層914提供進一步壓縮應力。當上層部分914'為PMOS裝置之通道時，此額外壓縮應力可改良電洞移動性，如以上所論述。然而，本文所揭示之堆疊通道結構100可在上層914內引起足夠壓縮應力(藉助於堆疊中的晶格失配)，以使不需要「底切及填充」。省略此等「底切及填充區域」(其可被稱為「應力源區」)可降低裝置之體積，且改良區域比例縮放。
如以上參考圖2所論述，反相器結構之下電晶體(如以上參考圖1所論述之第一電晶體)為NMOS裝置，且下磊晶源極/汲極區1300為N型的，諸如N型矽區。下層912 (其將提供堆疊通道結構100之第一通道104)可處於張力下以改良電子移動性，如以上所論述。在該實施例中，反相器結構之上電晶體(以上參考圖1所論述之第二電晶體)為PMOS裝置，且上磊晶源極/汲極區1700為P型的，諸如P型矽鍺區，如圖17中所描繪。上層914 (其將提供堆疊通道結構100之第二通道106)可處於壓縮下以改良電洞移動性，如以上所論述。
參考圖17之傳送閘部分，進行上源極/汲極區1702之磊晶生長。在一實施例中，傳送閘結構之下電晶體(如以上參考圖1所論述之第一電晶體)為NMOS裝置，且下磊晶源極/汲極區1300為N型的，諸如N型矽區。下層912 (其將提供堆疊通道結構100之第一通道104)可處於張力下以改良電子移動性，如以上所論述。在該實施例中，傳送閘結構之上電晶體(以上參考圖1所論述之第二電晶體)亦為NMOS裝置，且上磊晶源極/汲極區1700為N型的，諸如N型矽區，如圖17中所描繪。上層914 (其將提供堆疊通道結構100之第二通道106)可處於張力下以改良電子移動性，如以上所論述。
參考圖18，隨後進行替換閘製程。例如，對於反相器結構，可形成金屬閘1800及高k閘介電質1802層來代替虛擬閘結構918。同樣地，對於傳送閘結構，可形成金屬閘1804及高k閘介電質1806層來代替虛擬閘結構918。
在一實施例中，藉由在圖17之結構上形成層間介電層來進行替換閘製程。此層間介電層隨後可經向下拋光以暴露多晶矽層(虛擬閘電極924)以用於移除。在此階段期間，當層916包括犧牲材料(例如，犧牲SiGe，如以上參考圖9所論述)時，層916之剩餘部分經移除且以絕緣體1810替換，如圖18中所描繪。絕緣體1810可提供堆疊通道結構100之第二絕緣體110。可包括氧化物或氮化物填充材料的絕緣體1810最終使底部電晶體及頂部電晶體絕緣。在層916包括諸如以上參考圖1所論述之晶體絕緣體中之任一者的「永久」絕緣體的實施例中，層916可保留而未經移除。
隨後，將下電晶體閘堆疊形成於在虛擬閘堆疊之移除後形成的溝槽內，此可涉及閘材料在半導體鰭片910之任一側上(亦即，進入及離開圖18中所示之透視圖之頁面)至近似處於下層912之水平處的水平之沉積及凹入。
頂部電晶體閘材料堆疊隨後可形成在下電晶體閘材料堆疊上方。在一實施例中，在反相器結構之狀況下，頂部電晶體閘材料堆疊具有相對於下電晶體閘材料堆疊之傳導性類型的相反傳導性類型。在另一實施例中，在傳送閘結構之狀況下，頂部電晶體閘材料堆疊具有與下電晶體閘材料堆疊之傳導性類型相同的傳導性類型。在任一狀況下，在一實施例中，在相同閘溝槽內，隔離層形成在下電晶體閘材料堆疊與頂部電晶體閘材料堆疊之間。頂部電晶體閘堆疊之一部分對於反相器結構展示為1800/1802且對於傳送閘結構展示為1804/1806。應瞭解，頂部電晶體閘堆疊之額外部分在半導體鰭片910之任一側上(亦即，進入及離開圖18中所示之透視圖之頁面)亦經形成至近似處於上層914之下水平處的水平。
參考圖19，介電間隔件1900隨後經形成。可藉由首先沉積毯覆薄膜，接著接觸微影術以打開頂部電晶體及底部電晶體將經連接的區域來形成介電間隔件1900。隨後可進行間隔件乾燥蝕刻來形成介電間隔件1900。另外，在選擇位置中，隨後可進行磊晶半導體乾式蝕刻(例如，針對區域1700中之一者)以延伸頂部電晶體及底部電晶體將經電氣連接的接頭區1902。
參考圖20，隨後形成上接頭2000。在一實施例中，上接頭中之一接頭2002經電氣連接至下接頭1500中之一者，如針對圖20之反相器結構之狀況。可藉由剝除光阻劑，接著為毯覆接觸蝕刻製造方案以在頂部電晶體與底部電晶體之間形成所需要的源極/汲極連接來製造上接頭。如圖20中所示，反相器結構及傳送閘結構可各自包括堆疊通道結構100，該堆疊通道結構具有半導體基板102、第一通道104、第二通道106、第一絕緣體108及第二絕緣體110。
類似地，使用兩個鰭片製造的反及閘可藉由連接fin1上的兩個並聯PMOS (例如，6A及圖6B)及fin2上的兩個串聯NMOS (例如，圖7A及圖7B)來形成。應瞭解，並聯PMOS具有單獨的源極/汲極，在頂部電晶體與底部電晶體之間無連接。在一實施例中，串聯NMOS可藉由連接在頂部電晶體與底部電晶體之間的一源極/汲極(在左側或右側)及在頂部電晶體與底部電晶體之間隔離的另一源極/汲極形成。
在一實施例中，可藉由處理並聯NMOS電晶體及串聯PMOS電晶體如反及閘架構一般形成反或閘架構。亦可使用以上提及之製程步驟在單個鰭片上垂直地組合及製作邏輯閘之其他元件，或隨機邏輯及時序邏輯之一些元件。此外，將此方法與裝置下面的佈線軌跡組合可得到小區域中的複雜閘。另外，可藉由使用多個鰭片增加電路元件之總驅動。
圖21為根據各種實施例之製造堆疊通道結構之方法2100的流程圖。雖然各種操作以特定次序佈置且各自例示一次，但操作中之各種操作可經重複或以合適的次序進行。
在2102處，可提供半導體基板(例如，半導體基板102)。2102之半導體基板可具有基板晶格常數。在一些實施例中，2102之半導體基板可採取本文參考堆疊通道結構100所論述之半導體基板102中之任一者的形式。
在2104處，可將第一中間層提供於2102之半導體基板上。在一些實施例中，第一中間層可為晶體絕緣體，諸如YSZ。在一些實施例中，第一中間層可為犧牲層，諸如SiGe之磊晶沉積層。第一中間層可經選擇且沉積，使得2102之半導體基板之晶格結構可藉由第一中間層之材料匹配。在一些實施例中，可在2104處經由磊晶提供第一中間層。在一些實施例中，第一中間層可採取本文參考堆疊通道結構100所論述之第一絕緣體108中之任一者或可由堆疊通道結構100中的第一絕緣體108替換的犧牲層中之任一者的形式。
在2106處，可將第一通道材料提供於2104之第一中間層上。第一通道材料可具有不同於基板晶格常數的第一晶格常數。第一通道材料之原子可移動得更遠離或更接近在一起以匹配第一中間層之晶格結構(該第一中間層自身匹配半導體基板之晶格結構)。在一些實施例中，可在2106處經由磊晶提供第一通道材料。在一些實施例中，2106之第一通道材料可採取本文參考堆疊通道結構100所論述之第一通道104中之任一者的形式。
在2108處，可將第二中間層提供於2106之第一通道材料上。在一些實施例中，第二中間層可為晶體絕緣體，諸如YSZ。在一些實施例中，第二中間層可為犧牲層，諸如SiGe之磊晶沉積層。第二中間層可經選擇且沉積，諸如2106之第一通道材料之晶格結構可藉由第二中間層之材料匹配。在一些實施例中，可在2108處經由磊晶提供第二中間層。在一些實施例中，第二中間層可採取本文參考堆疊通道結構100所論述之第二絕緣體108中之任一者或可由堆疊通道結構100中的第二絕緣體108替換的犧牲層中之任一者的形式。
在2110處，可將第二通道材料提供於第二中間層上。第二通道材料可具有不同於基板晶格常數的第二晶格常數。第二通道材料之原子可移動得更遠離或更接近在一起以匹配第二中間層之晶格結構(該第二中間層自身經由第一中間層及第一通道材料匹配半導體基板之晶格結構)。在一些實施例中，可在2110處經由磊晶提供第二通道材料。在一些實施例中，2110之第二通道材料可採取本文參考堆疊通道結構100所論述之第二通道106中之任一者的形式。
在2112處，可形成延伸遠離2102之半導體基板的鰭片。2106之第一通道材料可設置在鰭片之下區中，且2110之第二通道材料可設置在鰭片之上區中。
在一些實施例中，2106之第一通道材料可包括SiGe，且2104之第一中間層(或2108之第二中間層)可為犧牲SiGe層，該犧牲SiGe層具有大於第一通道材料之鍺含量的鍺含量。在一些此類實施例中，方法2100可進一步包括選擇性地移除犧牲SiGe層之一部分。在一些此類實施例中，方法2100可進一步包括提供氮化物或氧化物來代替犧牲SiGe層之部分。在一些實施例中，方法2100可進一步包括蝕刻第二通道材料及隨後藉由將摻雜劑植入或擴散至第二通道材料中形成S/D區。在一些實施例中，方法2100可進一步包括本文參考圖9至圖20所論述之製造操作中之任一者。
在一實施例中，可藉由垂直地整合多於兩個電晶體或藉由擴展以上技術，或使用層轉移技術來進一步增強總晶片區域比例縮放。在一實例中，圖22為根據各種實施例之包括圖1之堆疊通道結構且在裝置層之間具有互連佈線的垂直整合式單個鰭片元件的橫截面圖。參考圖22，第一裝置層2200及第二裝置層2202 (例如，具有閘2202A及鰭片2202B)為諸如以上所論述之結構的垂直結構。一個或多個金屬化層2204介於裝置層之間，一個或多個金屬化層2206在裝置層上方，且一個或多個金屬化層2208在裝置層下方。每一金屬化層可包括層間介電(ILD)層2210、金屬線2212、通孔2214及蝕刻終止層2216。特定佈線可包括至S/D的接頭2220、至閘的接頭2222及背側至前側通孔2224。在一些實施例中，可使用層轉移技術製造此架構。
本文所揭示之堆疊通道結構可包括在任何合適的IC裝置中，該任何合適的IC裝置轉而可包括在任何合適的計算裝置中。圖23至圖26例示可包括本文所揭示之堆疊通道結構中之任一者的設備之各種實例。類似地，本文所揭示之方法可使用於如以下參考圖23至圖26所論述之設備之製造中的任何合適的階段中。
圖23A至圖23B為根據本文所揭示之實施例中之任一者的可包括堆疊通道結構100 (未示出)的晶圓2300及晶粒2302的俯視圖。堆疊通道結構100可為形成於晶圓2300上的多個IC結構中之一個。晶圓2300可由半導體材料組成，且可包括一或多個晶粒2302，該一或多個晶粒具有形成在晶圓2300之表面上的IC結構。在一些實施例中，包括在晶粒2302中的IC結構可為以上參考圖22所論述之垂直整合式單個鰭片元件之一實施例，或以上參考圖2至圖8所論述之電路元件中之任一者。晶粒2302中每一個可為包括堆疊通道結構100中一或多個的半導體產品之重複單元。在半導體產品之製造完成(例如，包括以上參考圖9至圖21所論述之操作)之後，晶圓2300可經歷切割(singulation)製程，其中使晶粒2302中每一個彼此分開以提供半導體產品之離散「晶片」。因此，堆疊通道結構100可由於其在晶粒2302中之存在而存在於晶圓2300中。特定而言，堆疊通道結構100可包括在採取晶圓2300之形式(例如，未切割)或晶粒2302之形式(例如，經切割)的設備中。如以上所論述，堆疊通道結構100可為包括在晶粒2302中的多電晶體結構之部分。除堆疊通道結構100及相關聯電晶體之外，該晶粒2302可包括一或多個其他電晶體(例如，圖24之電晶體2440中之一些，以下論述)及/或支援電路以將電氣信號路由至一或多個多電晶體結構，以及任何其他IC組件。
在一些實施例中，堆疊通道結構100可包括在記憶體裝置(例如，SRAM裝置)、邏輯裝置(例如，及閘、或閘、反及閘或反或閘，如以上所論述)，或任何其他合適的電路元件中。此等裝置中之多個裝置可組合在單個晶粒2302上。例如，藉由多個記憶體裝置形成的記憶體陣列可形成在與處理裝置(例如，圖26之處理裝置2602)或經組配來儲存記憶體裝置中的資訊或執行儲存在記憶體陣列中的指令的其他邏輯相同的晶粒2302上；此等裝置中之任何一或多個可包括堆疊通道結構100中之一或多個。
圖24為根據本文所揭示之實施例中之任一者的可包括堆疊通道結構100的IC裝置2400的橫截面側視圖。IC裝置2400可形成於基板2402 (例如，圖23A之晶圓2300)上，且可包括在晶粒(例如，圖23B之晶粒2302)中。基板2402可為由包括例如N型或P型材料系統的半導體材料系統組成的半導體基板。基板2402可包括例如使用塊體矽或絕緣體上矽子結構形成的晶體基板。在一些實施例中，半導體基板2402可使用可或可並不與矽組合的替代性材料形成，該等替代性材料包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。分類為第II-VI、III-V或IV族的進一步材料亦可用來形成基板2402。雖然在此描述可形成基板2402的材料之少許實例，但可使用可充當IC裝置2400之基礎的任何材料。基板2402可為切割晶粒(例如，圖23B之晶粒2302)或晶圓(例如，圖23A之晶圓2300)之部分。在一些實施例中，基板2402可提供堆疊通道結構100之半導體基板102；在其他實施例中，堆疊通道結構100之半導體基板102可形成於基板2402上。
IC裝置2400可包括設置在基板2402上的一或多個裝置層2404。裝置層2404可包括形成於基板2402上的一或多個電晶體2440 (例如，MOSFET)之特徵。裝置層2404可包括例如一或多個源極及/或汲極(S/D)區2420、用來控制S/D區2420之間的電晶體2440中的電流流動的閘2422，及用來將電氣信號路由至S/D區2420/自S/D區2420路由電氣信號的一或多個S/D接頭2424。電晶體2440可包括出於清晰目的未描繪的額外特徵，諸如裝置隔離區、閘接頭等。電晶體2440不限於圖24中所描繪之類型及組態，且可包括多種其他類型及組態，諸如例如平面電晶體、非平面電晶體或兩者之組合。非平面電晶體可包括FinFET電晶體，諸如雙閘電晶體或三閘電晶體，及環繞閘電晶體或全周閘電晶體，諸如奈米帶及奈米線電晶體。
特定而言，雖然圖24中所例示之電晶體2440為平面電晶體，但除平面電晶體之外或代替平面電晶體，IC裝置2400可包括垂直地佈置在鰭片上的多電晶體結構，如圖22中所例示。另外，計算裝置(例如，圖26之計算裝置2600)可包括具有垂直地佈置在鰭片上的多個電晶體之裝置，及具有平面電晶體之裝置。電晶體2440中使用的材料或用來形成電晶體2440的製程中之任何合適的一者可使用於本文所揭示之多電晶體結構(包括堆疊通道結構100)中。例如，IC裝置2400之組件中之各種組件之實施例可經利用於圖22之垂直整合式單個鰭片元件，或以上參考圖2至圖8所論述之電路元件中之任一者之對應組件中。
每一電晶體2440可包括由至少兩個層，亦即閘介電層及閘電極層形成的閘2422。閘介電層可包括一層或層之堆疊。一或多個層可包括氧化矽、二氧化矽及/或高k介電材料。高k介電材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮及鋅的元素。可使用於閘介電層中的高k材料之實例包括但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。在一些實施例中，當使用高k材料時，可在閘介電層上執行退火製程以改良該閘介電層之品質。
閘電極層可形成於閘介電層上，且可包括至少一P型功函數金屬或N型功函數金屬，取決於電晶體2440為PMOS電晶體或NMOS電晶體。在一些實行方案中，閘電極層可由二或更多個金屬層之堆疊組成，其中一或多個金屬層為功函數金屬層且至少一金屬層為填充金屬層。可包括進一步金屬層以用於其他目的，諸如障壁層。對於PMOS電晶體，可用於閘電極的金屬包括但不限於釕、鈀、鉑、鈷、鎳及導電金屬氧化物，例如氧化釕。對於NMOS電晶體，可用於閘電極的金屬包括但不限於鉿、鋯、鈦、鉭、鋁、此等金屬之合金及此等金屬之碳化物。諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。
在一些實施例中，當如沿源極-通道-汲極方向的電晶體2440之橫截面所觀察時，閘電極可由U形結構組成，該U形結構包括大體上平行於基板之表面的底部部分及大體上垂直於基板之頂部表面的兩個側壁部分。在其他實施例中，形成閘電極的金屬層中至少一個可簡單地為平面層，該平面層大體上平行於基板之頂部表面且不包括大體上垂直於基板之頂部表面的側壁部分。在其他實施例中，閘電極可由U形結構及平面非U形結構之組合組成。例如，閘電極可由一或多個U形金屬層組成，該一或多個U形金屬層形成在一或多個平面非U形層之頂上。
在一些實施例中，一對側壁間隔件可形成在閘堆疊之相對側上以托架閘堆疊。側壁間隔件可由諸如氮化矽、氧化矽、碳化矽、以碳摻雜之氮化矽及氮氧化矽的材料形成。用於形成側壁間隔件之製程在此項技術中為熟知的，且通常包括沉積及刻蝕製程步驟。在一些實施例中，可使用多個間隔件對；例如，兩對、三對或四對側壁間隔件可形成在閘堆疊之相對側上。
S/D區2420可鄰接於每一電晶體2440之閘2422而形成在基板2402內。可使用植入/擴散製程或蝕刻/沉積製程來形成S/D區2420。在前者製程中，諸如硼、鋁、銻、磷或砷的摻雜劑可經離子植入至基板2402中以形成S/D區2420。活化摻雜劑且使該等摻雜劑進一步擴散至基板2402中的退火製程可在離子注入製程之後。在後者製程中，基板2402可首先經蝕刻以在S/D區2420之位置處形成凹口。隨後可執行磊晶沉積製程以使凹口充滿用來製造S/D區2420的材料。在一些實行方案中，可使用諸如矽鍺或碳化矽的矽合金來製造S/D區2420。在一些實施例中，磊晶沉積矽合金可以諸如硼、砷或磷的摻雜劑現場摻雜。在一些實施例中，可使用諸如鍺或第III-V族材料或合金的一或多個替代性半導體材料來形成S/D區2420。在進一步實施例中，金屬及/或金屬合金之一或多個層可用來形成S/D區2420。
諸如功率及/或輸入/輸出(I/O)信號的電氣信號可經由設置在裝置層2404上的一或多個互連層(在圖24中例示為互連層2406至2410)路由至裝置層2404之電晶體2440及/或自電晶體2440路由。例如，裝置層2404之電氣傳導特徵(例如，閘2422及S/D接頭2424)可與互連層2406至2410之互連結構2428電氣地耦接。一或多個互連層2406至2410可形成IC裝置2400之層間介電(ILD)堆疊2419。
互連結構2428可經佈置在互連層2406至2410內以根據多種設計路由電氣信號(特定而言，佈置不限於圖24中所描繪之互連結構2428之特定組態)。雖然在圖24中描繪特定數目的互連層2406至2410，但本揭示內容之實施例包括具有比所描繪更多或更少互連層2406至1110的IC裝置。
在一些實施例中，互連結構2428可包括充滿諸如金屬的電氣傳導材料的溝槽結構2428a (有時被稱為「線」)及/或通孔結構2428b (有時被稱為「電洞」)。溝槽結構2428a可經佈置來在大體上與基板2402之表面平行的平面之方向路由電氣信號，裝置層2404形成在該基板上。例如，溝槽結構2428a可在自圖24之透視圖進出頁面的方向上路由電氣信號。通孔結構2428b可經佈置來在大體上垂直於基板2402之表面的平面之方向路由電氣信號，裝置層2404形成在該基板上。在一些實施例中，通孔結構2428b可將不同互連層2406至2410之溝槽結構2428a電氣地耦接在一起。在一些實施例中，通孔結構2428b (例如，通孔266)可將溝槽結構2428a電氣地耦接至鉭硬遮罩244，該鉭硬遮罩充當用於記憶體結構100中的MRAM裝置160之頂部接頭，如圖24中所示。
互連層2406至1110可包括設置在互連結構2428之間的介電材料2426，如圖24中所示。在一些實施例中，設置在互連層2406至2410中之不同互連層中的互連結構2428之間的介電材料2426可具有不同組成；在其他實施例中，不同互連層2406至2410之間的介電材料2426之組成可為相同的。
第一互連層2406 (被稱為金屬1或「M1」)可直接形成在裝置層2404上。在一些實施例中，第一互連層2406可包括溝槽結構2428a及/或通孔結構2428b，如所示。第一互連層2406之溝槽結構2428a可與裝置層2404之接頭(例如，S/D接頭2424)耦接。
第二互連層2408 (被稱為金屬2或「M2」)可直接形成在第一互連層2406上。在一些實施例中，第二互連層2408可包括通孔結構2428b以耦接第二互連層2408之溝槽結構2428a與第一互連層2406之溝槽結構2428a。雖然溝槽結構2428a及通孔結構2428b出於清晰目的在每一互連層內(例如，在第二互連層2408內)以線在結構上加以勾畫，但溝槽結構2428a及通孔結構2428b可在一些實施例中為結構上及/或材料上相連的(例如，在雙金屬鑲嵌製程期間同時填充)。
第三互連層2410 (被稱為金屬3或「M3」) (及額外互連層，根據需要)可根據關於第一互連層2406上的第二互連層2408所描述之類似技術及組態相繼地形成在第二互連層2408上。
IC裝置2400可包括形成在互連層2406至2410上的焊料抗蝕劑材料2434 (例如，聚醯亞胺或類似材料)及一或多個結合墊片2436。結合墊片2436可與互連結構2428電氣地耦接，且經組配來將電晶體2440之電氣信號路由至其他外部裝置。例如，焊料黏結劑可經形成在一或多個結合墊片2436上以機械地及/或電氣地耦接包括IC裝置2400的芯片與另一組件(例如，電路板)。在其他實施例中，IC裝置2400可具有其他替代性組態以自除所描繪以外的互連層2406至2410路由電氣信號。例如，結合墊片2436可藉由其他類似特徵(例如，立柱)替換或可進一步包括其他類似特徵(例如，立柱)，該等其他類似特徵將電氣信號路由至外部組件。
圖25為根據本文所揭示之實施例中之任一者的可包括堆疊通道結構100的IC裝置總成2500的橫截面側視圖。IC裝置總成2500包括設置在電路板2502 (該電路板可為例如母板)上的若干組件。IC裝置總成2500包括設置在電路板2502之第一面2540及電路板2502之相對第二面2542上的組件；通常，組件可設置在一個或兩個面2540及2542上。
在一些實施例中，電路板2502可為印刷電路板(PCB)，該印刷電路板包括藉由介電材料之層彼此分開且藉由電氣傳導通孔互連的多個金屬層。金屬層中之任何一或多個可以所要電路圖案形成以在耦接至電路板2502的組件之間路由電氣信號(選擇性地結合其他金屬層)。在其他實施例中，電路板2502可為非PCB基板。
圖25中所例示之IC裝置總成2500包括插入物上封裝結構2536，該插入物上封裝結構藉由耦接組件2516耦接至電路板2502之第一面2540。耦接組件2516可將插入物上封裝結構2536電氣地且機械地耦接至電路板2502，且可包括焊球(如圖25中所示)、插座之凸形部分及凹形部分、黏合劑、未滿材料，及/或任何其他合適的電氣及/或機械耦接結構。
插入物上封裝結構2536可包括IC封裝2520，該IC封裝藉由耦接組件2518耦接至插入物2504。耦接組件2518可採取用於應用之任何合適的形式，諸如以上參考耦接組件2516所論述之形式。雖然在圖25中展示單個IC封裝2520，但多個IC封裝可耦接至插入物2504；實際上，額外插入物可耦接至插入物2504。插入物2504可提供用來橋接電路板2502及IC封裝2520的介入基板。IC封裝2520可為或包括例如晶粒(圖23B之晶粒2302)、IC裝置(例如，圖24之IC裝置2400、圖22之垂直整合式單個鰭片元件，以上參考圖2至圖8所論述之電路元件中之任一者)，或任何其他合適的組件。通常，插入物2504可將連接擴展至較寬節距或將連接重新佈線至不同連接。例如，插入物2504可將IC封裝2520 (例如，晶粒)耦接至用於耦接至電路板2502的耦接組件2516之球柵陣列(BGA)。在圖25中所例示之實施例中，IC封裝2520及電路板2502附接至插入物2504之相對側；在其他實施例中，IC封裝2520及電路板2502可附接至插入物2504之同一側。在一些實施例中，三個或更多個組件可藉由插入物2504互連。
插入物2504可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料或諸如聚醯亞胺之聚合材料形成。在一些實行方案中，插入物2504可由替代的剛性或可撓性材料形成，該等替代的剛性或可撓性材料可包括以上針對半導體基板中的使用所描述之相同材料，諸如矽、鍺，及其他第III-V族及第IV族材料。插入物2504可包括金屬互連體2508及通孔2510，包括但不限於穿透矽通孔(TSV) 2506。插入物2504可進一步包括嵌入裝置2514，包括被動裝置及主動裝置兩者。此類裝置可包括但不限於電容器、去耦電容器、電阻器、電感器、熔線、二極體、變壓器、感測器、靜電放電(ESD)裝置及記憶體裝置。更複雜的裝置諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器，且微機電系統(MEMS)裝置亦可形成於插入物2504上。插入物上封裝結構2536可採取此項技術中已知的插入物上封裝結構中之任一者的形式。
IC總成2500可包括IC封裝2524，該IC封裝藉由耦接組件2522耦接至電路板2502之第一面2540。耦接組件2522可採取以上參考耦接組件2516所論述之實施例中之任一者的形式，且IC封裝2524可採取以上參考IC封裝2520所論述之實施例中之任一者的形式。
圖25中所例示之IC裝置總成2500包括堆疊式封裝結構2534，該堆疊式封裝結構藉由耦接組件2528耦接至電路板2502之第二面2542。堆疊式封裝結構2534可包括IC封裝2526及IC封裝2532，該等IC封裝藉由耦接組件2530耦接在一起，使得IC封裝2526設置在電路板2502與IC封裝2532之間。耦接組件2528及2530可採取以上所論述之耦接組件2516之實施例中之任一者的形式，且IC封裝2526及2532可採取以上所論述之IC封裝2520之實施例中之任一者的形式。堆疊式封裝結構2534可根據此項技術中已知的堆疊式封裝結構中之任一者加以組配。
圖26為根據本揭示案之教示的可包括堆疊通道結構100的示例性計算裝置2600的方塊圖。特定而言，可包括堆疊電晶體的計算裝置2600之組件中之任一者可包括堆疊通道結構100 (例如，在電路元件、單個鰭片元件之垂直整合式佈置、IC裝置2400 (圖24)中，及/或在晶粒2302 (圖23B)中)。若干組件在圖26中經例示為包括在計算裝置2600中，但可省略或複製此等組件中之任何一或多個，只要對於應用合適。在一些實施例中，包括在計算裝置2600中的組件中之一些或全部可附接至一或多個母板。在一些實施例中，此等組件中之一些或全部經製造至單個系統單晶片(SoC)晶粒上。
另外，在各種實施例中，計算裝置2600可不包括圖26中所例示之組件中之一或多個，但計算裝置2600可包括用於耦接至一或多個組件之介面電路。例如，計算裝置2600可不包括顯示裝置2606，但可包括顯示裝置介面電路(例如，連接器及驅動器電路)，顯示裝置2606可耦接至該顯示裝置介面電路。在另一組實例中，計算裝置2600可不包括音訊輸入裝置2624或音訊輸出裝置2608，但可包括音訊輸入/輸出裝置介面電路(例如，連接器及支援電路)，音訊輸入裝置2624或音訊輸出裝置2608可耦接至該音訊輸入/輸出裝置介面電路。計算裝置2600之組件中之任何一或多個可包括在一或多個IC裝置中，該一或多個IC裝置可包括本文所揭示之堆疊通道結構100之實施例。
計算裝置2600可包括處理裝置2602 (例如，一或多個處理裝置)。如本文所使用，「處理裝置」或「處理器」一詞可指代處理來自暫存器及/或記憶體的電子資料以將該電子資料變換成可儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置之部分。處理裝置2602可包括一或多個數位信號處理器(DSP)、特定應用積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、密碼處理器(在硬體內執行密碼演算法的專門化處理器)、伺服器處理器，或任何其他合適的處理裝置。計算裝置2600可包括記憶體2604，該記憶體自身可包括一或多個記憶體裝置，諸如依電性記憶體(例如，動態隨機存取記憶體(DRAM))、非依電性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、固態記憶體及/或硬驅動機。在一些實施例中，記憶體2604可包括與處理裝置2602共享晶粒的記憶體。此記憶體可被用作快取記憶體且可包括嵌入DRAM (eDRAM)或STT-MRAM。處理裝置2602及/或記憶體2604可包括堆疊通道結構100中之一或多個。
在一些實施例中，計算裝置2600可包括通訊晶片2612 (例如，一或多個通訊晶片)。例如，通訊晶片2612可經組配以用於管理用於資料往返於計算裝置2600之傳遞的無線通訊。「無線」一詞及其派生詞可用來描述可經由非固體媒體藉由調變電磁輻射之使用來通訊資料的電路、裝置、系統、方法、技術、通訊通道等。該詞不暗示相關聯裝置不含有任何電線，但在一些實施例中該等相關聯裝置可不含有任何電線。
通訊晶片2612可實行若干無線標準或協定中之任一者，該等無線標準或協定包括但不限於美國電機電子工程師學會(IEEE)標準，包括Wi-Fi (IEEE 802.11族)、IEEE 802.16標準(例如，IEEE 802.16-2005修正)、長期演進(LTE)計劃以及任何修正、更新及/或修訂(例如，先進LTE計劃、超行動寬頻(UMB)計劃(亦被稱為「3GPP2」)等)。IEEE 802.16相容性頻寬無線存取(BWA)網路通常被稱為WiMAX網路，代表全球互通微波接取的縮寫字，該縮寫字為用於通過IEEE 802.16標準之符合性及互通性測試的產品之證明標誌。通訊晶片2612可根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進HSPA (E-HSPA)操作。通訊晶片2612可根據增強型資料GSM演進(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用地面無線電存取網路(UTRAN)或演進UTRAN (E-UTRAN)操作。通訊晶片2612可根據碼分多重存取(CDMA)、時分多重存取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)及其衍生物以及指定為3G、4G、5G及其他的任何其他無線協定操作。在其他實施例中，通訊晶片2612可根據其他無線協定操作。計算裝置2600可包括天線2622以促進無線通訊及/或接收其他無線通訊(諸如AM或FM無線電傳輸)。
在一些實施例中，通訊晶片2612可管理有線通訊，諸如電氣的、光學的，或任何其他合適的通訊協定(例如，乙太網路)。如以上所述，通訊晶片2612可包括多個通訊晶片。例如，第一通訊晶片2612可專用於較短範圍之無線通訊，諸如Wi-Fi或藍牙，且第二通訊晶片2612可專用於較長範圍之無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其他。在一些實施例中，第一通訊晶片2612可專用於無線通訊，且第二通訊晶片2612可專用於有線通訊。通訊晶片2612可包括堆疊通道結構100中之一或多個。
計算裝置2600可包括電池/功率電路2614。電池/功率電路2614可包括一或多個能量儲存裝置(例如，電池或電容器)及/或用於將計算裝置2600之組件耦接至與計算裝置2600分開的能量源(例如，AC線功率)之電路。
計算裝置2600可包括顯示裝置2606 (或對應介面電路，如以上所論述)。顯示裝置2606可包括任何目視指示器，諸如例如抬頭顯示器、電腦監視器、投影器、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器，或平面顯示器。
計算裝置2600可包括音訊輸出裝置2608 (或對應介面電路，如以上所論述)。音訊輸出裝置2608可包括產生聲響指示器的任何裝置，諸如例如揚聲器、頭戴式耳機或耳塞。
計算裝置2600可包括音訊輸入裝置2624 (或對應介面電路，如以上所論述)。音訊輸入裝置2624可包括產生表示發聲的信號的任何裝置，諸如麥克風、麥克風陣列，或數位儀器(例如，具有樂器數位介面(MIDI)輸出的儀器)。
計算裝置2600可包括全球定位系統(GPS)裝置2618 (或對應介面電路，如以上所論述)。GPS裝置2618可與衛星系統通訊且可接收計算裝置2600之位置，如此項技術中已知。
計算裝置2600可包括其他輸出裝置2610 (或對應介面電路，如以上所論述)。其他輸出裝置2610之實例可包括音訊編解碼器、視訊編解碼器、印表機、用於將資訊提供至其他裝置的有線無無線發射機，或額外儲存裝置。
計算裝置2600可包括其他輸入裝置2620 (或對應介面電路，如以上所論述)。其他輸入裝置2620之實例可包括加速計、陀螺儀、指南針、影像擷取裝置、鍵盤、諸如滑鼠的遊標控制裝置、尖筆、觸摸板、條形碼閱讀器、快速回應(QR)碼閱讀器、任何感測器，或射頻識別(RFID)閱讀器。
計算裝置2600可具有任何所要的形狀因數，諸如手持式或行動計算裝置(例如，手機、智慧型電話、行動網際網路裝置、音樂播放機、平板電腦、膝上型電腦、隨身型易網機電腦、超極緻筆電(ultrabook)電腦、個人數位助理(PDA)、超行動個人電腦等)、桌上計算裝置、伺服器或其他網路連接計算組件、印表機、掃描器、監視器、機上盒(set-top box)、娛樂控制單元、車輛控制單元、數位攝影機、數位視訊記錄器，或可穿戴式計算裝置。在一些實施例中，計算裝置2600可為處理資料的任何其他電子裝置。
以下段落提供本文所揭示之實施例之各種實例。
實例1為堆疊通道結構，該堆疊通道結構包括：半導體基板，其具有基板晶格常數；鰭片，其延伸遠離該半導體基板，該鰭片具有上區及下區；第一電晶體之第一通道，其中該第一通道設置在該下區中，該第一通道具有第一晶格常數，且該第一晶格常數不同於該基板晶格常數；以及第二電晶體之第二通道，其中該第二通道設置在該上區中，該第二通道具有第二晶格常數，且該第二晶格常數不同於該基板晶格常數。
實例2可包括實例1之標的，且可進一步包括：第一絕緣體材料，其設置在第一通道與半導體基板之間；以及第二絕緣體材料，其設置在第一通道與第二通道之間。
實例3可包括實例2之標的，且可進一步指定第一絕緣體材料或第二絕緣體材料包括晶體絕緣體。
實例4可包括實例3之標的，且可進一步指定第一絕緣體材料或第二絕緣體材料包括氧化釔安定氧化鋯(YSZ)。
實例5可包括實例2之標的，且可進一步指定第一絕緣體材料或第二絕緣體材料包括氮化物或氧化物。
實例6可包括實例2至5中任一實例之標的，且可進一步指定第一絕緣體材料在第一通道與半導體基板之間具有厚度，且該厚度小於20 nm。
實例7可包括實例2至6中任一實例之標的，且可進一步指定第二絕緣體材料在第一通道與第二通道之間具有厚度，且該厚度小於20 nm。
實例8可包括實例1至7中任一實例之標的，且可進一步指定第一晶格常數大於基板晶格常數。
實例9可包括實例8之標的，且可進一步指定第二晶格常數大於基板晶格常數。
實例10可包括實例8之標的，且可進一步指定第二晶格常數小於基板晶格常數。
實例11可包括實例10之標的，且可進一步指定第一通道包括Si1-x Gex ，第二通道包括Si1-y Gey ，且x大於y。
實例12可包括實例10之標的，且可進一步指定第一通道包括Ge1-x Snx ，第二通道包括Ge1-y Sny ，且x大於y。
實例13可包括實例10之標的，且可進一步指定第一通道包括Si1-x Snx ，第二通道包括Si1-y Sny ，且x大於y。
實例14可包括實例1至7中任一實例之標的，且可進一步指定第一晶格常數小於基板晶格常數。
實例15可包括實例14之標的，且可進一步指定第二晶格常數大於基板晶格常數。
實例16可包括實例14至15中任一實例之標的，且可進一步指定第一通道包括Si1-x Gex ，第二通道包括Si1-y Gey ，且x小於y。
實例17可包括實例14至15中任一實例之標的，且可進一步指定第一通道包括Ge1-x Snx ，第二通道包括Ge1-y Sny ，且x小於y。
實例18可包括實例14至15中任一實例之標的，且可進一步指定第一通道包括Si1-x Snx ，第二通道包括Si1-y Sny ，且x小於y。
實例19可包括實例14之標的，且可進一步指定第二晶格常數小於基板晶格常數。
實例20可包括實例1至19中任一實例之標的，且可進一步指定半導體基板包括鬆馳矽鍺(SiGe)。
實例21可包括實例1至19中任一實例之標的，且可進一步指定半導體基板包括砷化銦鎵(InGaAs)、砷化銦(InP)、磷化銦(InP)、砷化鎵(GaAs)或砷化鋁鎵(AlGaAs)。
實例22可包括實例1至19中任一實例之標的，且可進一步指定半導體基板包括矽。
實例23為一種電路元件，其包括：半導體基板；鰭片，其延伸遠離該半導體基板，該鰭片具有上區及下區；第一電晶體之第一應變通道，且可進一步指定該第一應變通道設置在該下區中；第二電晶體之第二應變通道，且可進一步指定該第二應變通道設置在該上區中，且該第一應變通道設置在該第二應變通道與該半導體基板之間；以及傳導途徑，其設置在該第一電晶體與該第二電晶體之間。
實例24可包括實例23之標的，且可進一步指定第一應變通道及第二應變通道中每一個之晶格常數不同於半導體基板之晶格常數。
實例25可包括實例23至24中任一實例之標的，且可進一步指定第一電晶體及第二電晶體中至少一個為n型金氧半導體(NMOS)裝置，且與該至少一電晶體相關聯的應變通道處於張力下。
實例26可包括實例25之標的，且可進一步指定張力具有大於或等於250 MPa之量級。
實例27可包括實例23至24中任一實例之標的，且可進一步指定第一電晶體及第二電晶體中至少一個為p型金氧半導體(PMOS)裝置，且與PMOS裝置相關聯的應變通道處於壓縮下。
實例28可包括實例27之標的，且可進一步指定壓縮具有大於或等於250 MPa之量級。
實例29可包括實例27至28中任一實例之標的，且可進一步指定與PMOS裝置相關聯的應變通道藉由源極/汲極(S/D)區接界，該等源極/汲極(S/D)區係藉由將摻雜劑植入或擴散至鰭片中形成。
實例30可包括實例23至29中任一實例之標的，且可進一步指定傳導途徑將第一電晶體之源極/汲極(S/D)區耦接至第二電晶體之S/D區，且其中第二電晶體之S/D區設置在第一電晶體之S/D區與半導體基板之間。
實例31可包括實例30之標的，且可進一步指定第一電晶體及第二電晶體具有不同傳導性類型。
實例32可包括實例23至31中任一實例之標的，且可進一步指定半導體基板包括鬆馳矽鍺(SiGe)。
實例33為一種製造堆疊通道結構之方法，該方法包括：提供半導體基板，該半導體基板具有基板晶格常數；在該半導體基板上提供第一中間層；在該第一中間層上提供第一通道材料，該第一通道材料具有不同於該基板晶格常數的第一晶格常數；在該第一通道材料上提供第二中間層；在該第二中間層上提供第二通道材料，該第二通道材料具有不同於該基板晶格常數的第二晶格常數；以及形成鰭片，該鰭片延伸遠離該半導體基板，且可進一步指定該第一通道材料設置在該鰭片之下區中，且該第二通道材料設置在該鰭片之上區中。
實例34可包括實例33之標的，且可進一步指定第一通道材料包括矽鍺(SiGe)，且第一中間層或第二中間層為犧牲SiGe層，該犧牲SiGe層具有大於第一通道材料之鍺含量的鍺含量。
實例35可包括實例34之標的，且可進一步包括選擇性地移除犧牲SiGe層之一部分。
實例36可包括實例35之標的，且可進一步包括，在選擇性地移除犧牲SiGe層之部分之後，提供氮化物或氧化物來代替犧牲SiGe層之部分。
實例37可包括實例33之標的，且可進一步指定第二通道材料包括矽鍺(SiGe)，且第二中間層為犧牲SiGe層，該犧牲SiGe層具有大於第二通道材料之鍺含量的鍺含量。
實例38可包括實例33之標的，且可進一步指定第一中間層或第二中間層包括晶體絕緣體。
實例39可包括實例38之標的，且可進一步指定晶體絕緣體包括氧化釔安定氧化鋯(YSZ)。
實例40可包括實例33之標的，且可進一步指定第一中間層、第一通道材料、第二中間層及第二通道材料藉由磊晶提供。
實例41可包括實例33之標的，且可進一步指定第二中間層為標誌層。
實例42可包括實例41之標的，且可進一步包括：蝕刻第二通道材料；以及在蝕刻第二通道材料之後，藉由將摻雜劑植入或擴散至第二通道材料中來形成源極/汲極(S/D)區。
實例43為一種計算裝置，該計算裝置包括：記憶體裝置；以及處理裝置，其耦接至該記憶體裝置，且可進一步指定該處理裝置包括電路元件，該電路元件包括：半導體基板；鰭片，其延伸遠離該半導體基板，該鰭片具有上區及下區；第一電晶體之第一應變通道，其中該第一應變通道設置在該下區中；第二電晶體之第二應變通道，其中該第二應變通道設置在該上區中，且該第一應變通道設置在該第二應變通道與該半導體基板之間；以及傳導途徑，其設置在該第一電晶體與該第二電晶體之間。
實例44可包括實例43之標的，且可進一步包括：天線；通訊晶片；顯示器；以及電池。
實例45可包括實例43中任一實例之標的，且可進一步包括圖形處理單元、功率放大器、全球定位系統接收器或電壓調節器。
實例46可包括實例43至45中任一實例之標的，且可進一步指定半導體基板包括鬆馳矽鍺(SiGe)。
實例47可包括實例43至46中任一實例之標的，且可進一步指定第一電晶體為p型金氧半導體(PMOS)裝置，且第一應變通道處於壓縮下。
實例48可包括實例43至46中任一實例之標的，且可進一步指定第一電晶體為n型金氧半導體(NMOS)裝置，且第一應變通道處於張力下。
100‧‧‧堆疊通道結構 102‧‧‧半導體基板 104‧‧‧第一通道 106‧‧‧第二通道 108‧‧‧第一絕緣體 110‧‧‧第二絕緣體 112、2202B‧‧‧鰭片 114、202B、302B、402B、502B、602B、702B、802B、852B‧‧‧下區 116、202A、302A、402A、502A、602A、702A、802A、852A‧‧‧上區 202、302、402、502、602、702、802、852、910‧‧‧半導體鰭片 204、224、304、324、404、424、504、524、603、604、624、704A、703、724、803、804、824、854A、853、874‧‧‧絕緣層 204A、204B、218A、304A、304B、318A、404A、404B、418A、504A、504B、518A、618A、718A、818A、868A、926‧‧‧區域 206、306、406、506‧‧‧第一多個閘結構 208、220、308、320、408、420、508、520、608、620、708、720、808、820、858、870‧‧‧閘電極 210、222、310、322、410、422、510、522、610、622、710、722、810、822、860、872‧‧‧閘介電層 212、312、412、512、612、712、812、862、1000、1302、1900‧‧‧介電間隔件 214、876‧‧‧磊晶P型矽鍺區/P型區 216、228、316、328、416、428、516、528、628A、628B、728A、728B、828A、828B、878A、878B‧‧‧半導體區 218、318、418、518‧‧‧第二多個閘結構 226、326、426、526、726、826‧‧‧磊晶N型矽區/N型區 230、330、430、530、630、730、830、880‧‧‧第一傳導接頭 232、332、432、532、632、732、832、882‧‧‧第二傳導接頭 234、334、434、884‧‧‧第三傳導接頭 336‧‧‧第四傳導接頭 314、414、514‧‧‧第一磊晶N型矽區/N型區 606、856‧‧‧第一多個PMOS閘結構 618、868‧‧‧第二多個PMOS閘結構 626‧‧‧磊晶P型矽鍺區 704B、854B‧‧‧絕緣層部分 706、806‧‧‧第一多個NMOS閘結構 718、818‧‧‧第二多個NMOS閘結構 727A‧‧‧上磊晶N型矽區/N型區 727B‧‧‧下磊晶N型矽區/N型區 877A‧‧‧上磊晶P型矽鍺區/P型區 877B‧‧‧下磊晶P型矽鍺區/P型區 900、902、904、906‧‧‧橫截面圖 912‧‧‧下層/第一層 914‧‧‧上層/第二層 914'‧‧‧上層部分 916、950‧‧‧層 918‧‧‧虛擬閘結構 920‧‧‧源極/汲極位置 922‧‧‧虛擬閘介電層 924‧‧‧虛擬閘電極 1002‧‧‧介電區域 1100‧‧‧底切區域 1200‧‧‧磊晶半導體區 1202‧‧‧隔離壁 1300‧‧‧下磊晶源極/汲極區 1400‧‧‧溝槽接頭 1500‧‧‧下接頭 1600‧‧‧絕緣氧化層 1700、1702‧‧‧上源極/汲極區 1800、1804‧‧‧金屬閘 1802、1806‧‧‧高k閘介電質 1810‧‧‧絕緣體 1902‧‧‧接頭區 2000‧‧‧上接頭 2002、2220、2222‧‧‧接頭 2100‧‧‧方法 2102～2112‧‧‧操作 2200‧‧‧第一裝置層 2202‧‧‧第二裝置層 2202A、2422‧‧‧閘 2204、2206、2208‧‧‧金屬化層 2210‧‧‧層間介電(ILD)層 2212‧‧‧金屬線 2214、2510‧‧‧通孔 2216‧‧‧蝕刻終止層 2224‧‧‧背側至前側通孔 2300‧‧‧晶圓 2302‧‧‧晶粒 2400‧‧‧IC裝置 2402‧‧‧基板/半導體基板 2404‧‧‧裝置層 2406～2410‧‧‧互連層 2419‧‧‧層間介電(ILD)堆疊 2420‧‧‧源極及/或汲極(S/D)區 2440‧‧‧電晶體 2424‧‧‧S/D接頭 2426‧‧‧介電材料 2428‧‧‧互連結構 2428a‧‧‧溝槽結構 2428b‧‧‧通孔結構 2434‧‧‧焊料抗蝕劑材料 2436‧‧‧結合墊片 2500‧‧‧IC裝置總成 2502‧‧‧電路板 2504‧‧‧插入物 2506‧‧‧穿透矽通孔(TSV) 2508‧‧‧金屬互連體 2514‧‧‧嵌入裝置 2516、2518、2522、2528、2530‧‧‧耦接組件 2520、2524、2526、2532‧‧‧IC封裝 2534‧‧‧堆疊式封裝結構 2536‧‧‧插入物上封裝結構 2540‧‧‧第一面 2542‧‧‧第二面 2600‧‧‧計算裝置 2602‧‧‧處理裝置 2604‧‧‧記憶體 2606‧‧‧顯示裝置 2608‧‧‧音訊輸出裝置 2610‧‧‧其他輸出裝置 2612‧‧‧通訊晶片 2614‧‧‧電池/功率電路 2618‧‧‧全球定位系統(GPS)裝置 2620‧‧‧其他輸入裝置 2622‧‧‧天線 2624‧‧‧音訊輸入裝置
藉由結合隨附圖式進行之以下詳細描述，將容易理解本發明。為便於此描述，相同元件符號指定相同結構元件。在隨附圖式之諸圖中以實例之方式而非限制之方式例示實施例。
圖1A及圖1B為根據各種實施例之堆疊通道結構的橫截面圖。
圖2A及圖2B為根據各種實施例的使用單個半導體鰭片結構製造且包括圖1之堆疊通道結構的反相器電路元件的橫截面圖。
圖3A及圖3B為根據各種實施例的使用單個半導體鰭片結構製造且包括圖1之堆疊通道結構的傳送閘電路元件的橫截面圖。
圖4A及圖4B為根據各種實施例的使用單個半導體鰭片結構製造且包括圖1之堆疊通道結構的及(AND)閘電路元件的橫截面圖。
圖5A及圖5B為根據各種實施例的使用單個半導體鰭片結構製造且包括圖1之堆疊通道結構的或(OR)閘電路元件的橫截面圖。
圖6A及圖6B為根據各種實施例之使用單個半導體鰭片結構製造的且包括圖1之堆疊通道結構的基於兩個平行p型金氧半導體(PMOS)裝置的電路元件的橫截面圖，該電路元件作為反及(NAND)閘電路元件之組件。
圖7A及圖7B例示根據各種實施例之使用單個半導體鰭片結構製造且包括圖1之堆疊通道結構的基於兩個串聯n型金氧半導體(NMOS)裝置的電路元件的橫截面圖，該電路元件作為用於與圖6A及圖6B之兩個並聯PMOS裝置耦接之反及閘電路元件之組件。
圖8A及圖8B為根據各種實施例之使用單個半導體鰭片結構製造且包括圖1之堆疊通道結構的基於兩個並聯NMOS裝置的電路元件的橫截面圖，該電路元件作為反或(NOR)閘電路元件之組件。
圖8C及圖8D為根據各種實施例之使用單個半導體鰭片結構製造且包括圖1之堆疊通道結構的基於兩個串聯PMOS裝置的電路元件的橫截面圖，該電路元件作為用於與圖8A及圖8B之兩個並聯NMOS裝置耦接之反或閘電路元件之組件。
圖9至圖20為根據各種實施例之在包括圖1之堆疊通道結構的反相器電路元件(圖9至圖20中每一個之左手側)及傳送閘電路元件(圖9至圖20中每一個之右手側)之製造中的各種階段的橫截面圖。
圖21為根據各種實施例之製造堆疊通道結構之方法的流程圖。
圖22為根據各種實施例之包括圖1之堆疊通道結構且在裝置層之間具有互連佈線的垂直整合式單個鰭片元件的橫截面圖。
圖23A及圖23B為根據本文所揭示之任何實施例的可包括堆疊通道結構的晶圓及晶粒的俯視圖。
圖24為根據各種實施例的可包括圖1之堆疊通道結構的IC裝置的橫截面側視圖。
圖25為根據各種實施例的可包括圖1之堆疊通道結構的IC裝置總成的橫截面側視圖。
圖26為根據各種實施例的可包括圖1之堆疊通道結構的示例性計算裝置的方塊圖。
100‧‧‧堆疊通道結構
102‧‧‧半導體基板
104‧‧‧第一通道
106‧‧‧第二通道
108‧‧‧第一絕緣體
110‧‧‧第二絕緣體
112‧‧‧鰭片
114‧‧‧下區
116‧‧‧上區

Claims (25)

  1. 一種堆疊通道結構，包含： 一具有一基板晶格常數之半導體基板； 一延伸遠離該半導體基板之鰭片，該鰭片具有一上區及一下區； 一第一電晶體之一第一通道，其中該第一通道設置在該下區中，該第一通道具有一第一晶格常數，且該第一晶格常數不同於該基板晶格常數；以及 一第二電晶體之一第二通道，其中該第二通道設置在該上區中，該第二通道具有一第二晶格常數，且該第二晶格常數不同於該基板晶格常數。
  2. 如請求項1之堆疊通道結構，進一步包含： 一第一絕緣體材料，設置在該第一通道與該半導體基板之間；以及 一第二絕緣體材料，設置在該第一通道與該第二通道之間。
  3. 如請求項2之堆疊通道結構，其中該第一絕緣體材料或該第二絕緣體材料包括一晶體絕緣體。
  4. 如請求項3之堆疊通道結構，其中該第一絕緣體材料或該第二絕緣體材料包括氧化釔安定氧化鋯(YSZ)。
  5. 如請求項2之堆疊通道結構，其中該第一絕緣體材料或該第二絕緣體材料包括一氮化物或一氧化物。
  6. 如請求項2之堆疊通道結構，其中該第一絕緣體材料具有在該第一通道與該半導體基板之間之厚度，且該厚度小於20 nm。
  7. 如請求項2之堆疊通道結構，其中該第二絕緣體材料具有一在該第一通道與該第二通道之間之厚度，且該厚度小於20 nm。
  8. 如請求項1之堆疊通道結構，其中該第一晶格常數大於該基板晶格常數。
  9. 如請求項8之堆疊通道結構，其中該第二晶格常數大於該基板晶格常數。
  10. 如請求項8之堆疊通道結構，其中該第二晶格常數小於該基板晶格常數。
  11. 如請求項1之堆疊通道結構，其中該第一晶格常數小於該基板晶格常數。
  12. 如請求項11之堆疊通道結構，其中該第二晶格常數大於該基板晶格常數。
  13. 如請求項11之堆疊通道結構，其中該第二晶格常數小於該基板晶格常數。
  14. 如請求項1之堆疊通道結構，其中該半導體基板包括鬆馳矽鍺(SiGe)。
  15. 一種電路元件，包含： 一半導體基板； 一延伸遠離該半導體基板之鰭片，該鰭片具有一上區及一下區； 一第一電晶體之一第一應變通道，其中該第一應變通道設置在該下區中； 一第二電晶體之一第二應變通道，其中該第二應變通道設置在該上區中，且該第一應變通道設置在該第二應變通道與該半導體基板之間；以及 一傳導途徑，其設置在該第一電晶體與該第二電晶體之間。
  16. 如請求項15之電路元件，其中該第一電晶體及該第二電晶體中之至少一者為一N型金氧半導體(NMOS)裝置，且與該至少一電晶體相關聯的該應變通道處於張力下。
  17. 如請求項16之電路元件，其中該張力具有大於或等於250 MPa之一量級。
  18. 如請求項15之電路元件，其中該第一電晶體及該第二電晶體中之至少一者為一p型金氧半導體(PMOS)裝置，且與該PMOS裝置相關聯的該應變通道處於壓縮下。
  19. 如請求項18之電路元件，其中該壓縮具有大於或等於250 MPa之一量級。
  20. 一種製造一堆疊通道結構之方法，包含： 提供一具有一基板晶格常數之半導體基板； 在該半導體基板上提供一第一中間層； 在該第一中間層上提供一第一通道材料，該第一通道材料具有不同於該基板晶格常數的一第一晶格常數； 在該第一通道材料上提供一第二中間層； 在該第二中間層上提供一第二通道材料，該第二通道材料具有不同於該基板晶格常數的一第二晶格常數；以及 形成一鰭片，該鰭片延伸遠離該半導體基板，其中該第一通道材料設置在該鰭片之一下區中，且該第二通道材料設置在該鰭片之一上區中。
  21. 如請求項20之方法，其中該第二中間層為一標誌層。
  22. 如請求項21之方法，進一步包含： 蝕刻該第二通道材料；以及 在蝕刻該第二通道材料之後，藉由將一摻雜劑植入或擴散至該第二通道材料中來形成源極/汲極(S/D)區。
  23. 一種計算裝置，包含： 一記憶體裝置；以及 一處理裝置，耦接至該記憶體裝置，其中該處理裝置包括一電路元件，該電路元件包括： 一半導體基板， 一延伸遠離該半導體基板之鰭片，該鰭片具有一上區及一下區， 一第一電晶體之一第一應變通道，其中該第一應變通道設置在該下區中， 一第二電晶體之一第二應變通道，其中該第二應變通道設置在該上區中，且該第一應變通道設置在該第二應變通道與該半導體基板之間，及 一傳導途徑，設置在該第一電晶體與該第二電晶體之間。
  24. 如請求項23之計算裝置，進一步包含： 一天線； 一通訊晶片； 一顯示器；以及 一電池。
  25. 如請求項23之計算裝置，進一步包含一圖形處理單元、一功率放大器、一全球定位系統接收器或一電壓調節器。
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TW105134017A TWI721028B (zh) 2015-12-03 2016-10-21 電子組件、堆疊通道結構以及製造堆疊通道結構之方法

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430814B2 (en) 2018-03-05 2022-08-30 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
TWI775778B (zh) * 2016-12-23 2022-09-01 美商英特爾股份有限公司 積體電路裝置結構和雙面製造技術
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
US11854894B2 (en) 2016-08-26 2023-12-26 Intel Corporation Integrated circuit device structures and double-sided electrical testing
US11869890B2 (en) 2017-12-26 2024-01-09 Intel Corporation Stacked transistors with contact last

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10367070B2 (en) 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
US10790281B2 (en) 2015-12-03 2020-09-29 Intel Corporation Stacked channel structures for MOSFETs
US11257929B2 (en) * 2015-12-18 2022-02-22 Intel Corporation Stacked transistors
EP3440705A4 (en) 2016-04-01 2019-11-13 INTEL Corporation TRANSISTOR CELLS COMPRISING A DEEP INTERCONNECTION HOLE COVERED WITH DIELECTRIC MATERIAL
CN109427582B (zh) * 2017-08-22 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11348916B2 (en) 2018-06-29 2022-05-31 Intel Corporation Leave-behind protective layer having secondary purpose
US11742346B2 (en) 2018-06-29 2023-08-29 Intel Corporation Interconnect techniques for electrically connecting source/drain regions of stacked transistors
US11374004B2 (en) 2018-06-29 2022-06-28 Intel Corporation Pedestal fin structure for stacked transistor integration
US11616060B2 (en) 2018-06-29 2023-03-28 Intel Corporation Techniques for forming gate structures for transistors arranged in a stacked configuration on a single fin structure
FR3085536A1 (fr) * 2018-09-03 2020-03-06 Soitec Dispositif cfet et procede de fabrication d'un tel dispositif
US20200212038A1 (en) * 2018-12-28 2020-07-02 Intel Corporation Self-aligned stacked ge/si cmos transistor structure
US10818674B2 (en) * 2019-03-07 2020-10-27 Globalfoundries Inc. Structures and SRAM bit cells integrating complementary field-effect transistors
US11081546B2 (en) 2019-04-17 2021-08-03 International Business Machines Corporation Isolation structure for stacked vertical transistors
US11368016B2 (en) 2020-03-18 2022-06-21 Mavagail Technology, LLC ESD protection for integrated circuit devices
US11282838B2 (en) 2020-07-09 2022-03-22 International Business Machines Corporation Stacked gate structures
US11903221B2 (en) * 2020-08-17 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional semiconductor device with memory stack
US11777034B2 (en) 2021-09-07 2023-10-03 International Business Machines Corporation Hybrid complementary field effect transistor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100552058B1 (ko) * 2004-01-06 2006-02-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR100645065B1 (ko) 2005-06-23 2006-11-10 삼성전자주식회사 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법
KR100625933B1 (ko) * 2005-09-29 2006-09-18 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US8294511B2 (en) * 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
CN104126228B (zh) 2011-12-23 2016-12-07 英特尔公司 非平面栅极全包围器件及其制造方法
KR101606305B1 (ko) * 2011-12-28 2016-03-24 인텔 코포레이션 적층된 트랜지스터들을 포함하는 집적회로 장치 및 그 제조방법
CN105493251A (zh) 2013-09-27 2016-04-13 英特尔公司 具有多层柔性衬底的非平面半导体器件
CN107924943B (zh) 2015-06-17 2021-04-13 英特尔公司 用于半导体器件的面积缩放的竖直集成方案和电路元件架构
US10790281B2 (en) 2015-12-03 2020-09-29 Intel Corporation Stacked channel structures for MOSFETs

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11854894B2 (en) 2016-08-26 2023-12-26 Intel Corporation Integrated circuit device structures and double-sided electrical testing
TWI775778B (zh) * 2016-12-23 2022-09-01 美商英特爾股份有限公司 積體電路裝置結構和雙面製造技術
US11869890B2 (en) 2017-12-26 2024-01-09 Intel Corporation Stacked transistors with contact last
US11430814B2 (en) 2018-03-05 2022-08-30 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US11869894B2 (en) 2018-03-05 2024-01-09 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization

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