TW201729094A - 微處理器介面 - Google Patents

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Abstract

一種積體電路裝置包含：一第一電力領域，其包括一處理器以及連接至該處理器之非依電性記憶體；以及一第二電力領域，其包括連接至該非依電性記憶體之一存取埠。該存取埠進一步連接至適合連接至一除錯器之一電氣介面。

Description

微處理器介面
發明領域 本發明係有關至積體電路微處理器裝置之實體介面，特別是可由將該裝置併入一較大產品之一產品設計者使用的介面。
發明背景 現代電子裝置，特別是晶載系統(SoC)裝置通常配備有若干個埠，其可連接至該裝置上之一實體接腳使得該裝置可與周邊裝置互動。設計使用該類裝置之一系統時，該設計者將經常針對各種不同所需的功能來組配該等許多埠。例如，某些該等埠可用於資料輸入、資料輸出、連接至一天線等等。該設計者亦將經常需在該設計程序期間的各種不同階段來實現除錯(亦即，識別與移除錯誤)。
為了實現除錯，該設計者可使用一存取埠來存取該裝置。該存取埠允許該設計者與一錯誤變得明顯後的裝置介接、分析該情況以識別該錯誤的原因、以及之後執行某些修正動作(諸如重置該裝置、清除暫存器等等)以便改正該錯誤與繼續該設計程序。
然而，會產生一議題為該錯誤可使整個裝置“鎖上”或“堵起”，防止該設計者作任何事來修正該錯誤。一特別的舉例解說範例為該設計者不小心將一外部重置接腳短路至接地，其會使該整個裝置陷於一重置迴圈中。因為該整個裝置會不斷地重置，故該設計者經由該存取埠無法作任何有意義的事。該類情況無法從檢驗該裝置連接之外部電路來輕易地明顯察覺。
發明概要 該類議題之另一範例為該裝置會陷於無法被喚醒之一持續的休眠模式中，例如，該裝置於一組裝置啟動指令中被給定一命令來進入休眠模式。 從一第一觀點檢視，本發明提供一種積體電路裝置，其包含：一第一電力領域，其包括一處理器以及連接至該處理器之非依電性記憶體；以及一第二電力領域，其包括連接至該非依電性記憶體之一存取埠，該存取埠進一步連接至適合連接至一除錯器之一電氣介面。
應體認藉由安排該裝置可使得該存取埠位於與該裝置之其他元件分開的一電力領域，其可一直被存取。於諸如上述一重置接腳已短路至接地的一情況中，僅有該第一電力領域將陷於該重置迴圈中，而該第二獨立的電力領域仍可完全作用中。該存取埠具有一直接連接至該非依電性記憶體時，其可用來將該裝置帶離該重置迴圈而不需存取該處理器。例如，此可藉由下列動作來達到：停用該裝置之軟重置功能使得僅有該除錯器可經由該存取埠來發出軟重置命令，因此將該第一電力領域帶離該重置迴圈或休眠狀態；清除該非依電性記憶體以便抹除造成該重置迴圈或休眠狀態之指令；以及隨後重置該裝置。
有若干電氣介面適合連接至本身於業界著名之除錯器。某些實施例中，該電氣介面包含經由一序列線路除錯埠(SW-DP)連接至該存取埠之一序列線路除錯(SWD)介面。其他實施例中，該電氣介面包含經由一聯合測試工作群組除錯埠(JTAG-DP)連接至該存取埠之一聯合測試工作群組(JTAG)介面。該等SWD與JTAG介面由除錯器共同使用。有助益的是，本發明之裝置組配來符合兩種標準，而因此某些實施例中，該電氣介面包含一混合序列線路與聯合測試工作群組除錯埠(SWJ-DP)。
照慣例，為了實現該除錯程序以及恢復該裝置，該設計者將通常希望移除該有問題的韌體，其經常包含指導該處理器來實現一抹除功能以清除該非依電性記憶體之內容。某些實施例中，該存取埠安排來抹除該非依電性記憶體。此有益於允許該設計者來抹除該非依電性記憶體之內容而完全旁通該處理器。
特別施加本發明之原則的裝置可共同販售至將該裝置整合至一較大系統以及通常以專屬韌體來規劃該裝置之顧客。該韌體經常較敏感並屬於不希望使用者可以機器碼或來源碼型式來輕易取得該韌體之顧客。某些實施例中，該裝置包含安排來防止該資料從該非依電性記憶體經由該存取埠來讀取之一保護模組。該保護模組可具有一旦設定後可防止該資料從該非依電性記憶體讀取之一旗標。為了停用該保護，任何該類使用者必須清除該保護旗標，其掃除該非依電性記憶體，因而可避免存取其機密內容。
有若干條件會造成一電子裝置重置。例如，一裝置電力循環(亦即，再次關機與開機)時其“硬重置”、或給定一外部重置命令使該裝置執行一“軟重置”。某些實施例中，該第二電力領域受安排來使得其僅於該裝置從關機切換至開機時才重置。此表示該裝置之軟重置僅重置該第一電力領域，使該存取埠常駐之該第二電力領域不受該重置命令影響。
某些實施例中，該存取埠可直接存取該非依電性記憶體時，該存取埠可經由一非依電性記憶體控制(NVMC)單元來連接至該非依電性記憶體。該NVMC單元可管理該非依電性記憶體且其典型安排在該第一電力領域中，其亦可安排在該第二電力領域中。
該申請者已體認本發明亦允許該除錯器來查詢該裝置，而不管該裝置之操作條件。某些實施例中，該裝置受安排來將效能資訊提供至該除錯器。某些其他實施例中，該效能資訊包含一目前的操作模式。此外或替代地，該效能資訊可包含一目前的錯誤準位。
業界熟於此技者可體認本發明之原則可輕易施加至若干非依電性記憶體技術。然而某些實施例中，該非依電性記憶體包含快取記憶體。將該非依電性記憶體抹除與重寫的功能會特別有益，而針對此原因使用快取記憶體是有益的。
較佳實施例之詳細說明 圖1顯示一根據本發明之一實施例、連接至一外部除錯器40的晶載系統(SoC)積體電路裝置1。該裝置1包括連接至一外部除錯器40之若干外部接腳4。
該特別實施例中，該除錯器40使用該序列線路除錯(SWD)介面、使用兩條雙向線路42之一ARM®標準協定。該協定本身定義於該等ARM®除錯介面v5與ARM®除錯介面v5.1，其兩者併入本文以供參考。然而，該特別實施例並非限制，而是本發明之原則可輕易施加於其他介面，諸如該聯合測試工作群組(JTAG)介面、以及其他標準與專屬除錯介面。
該ARM®除錯介面(ADI)包括：除錯埠(DP)，其用來從諸如該除錯器40之一外部除錯器來存取該DAP；以及存取埠(AP)，以便存取該積體電路裝置1中之晶載系統資源。
圖2顯示上述參照圖1所示之裝置1的一概觀圖。該裝置1包括一處理器2，例如一ARM®Cortex®-M4，且如上文圖1所示，亦顯示為可連接至該外部除錯器40之接腳4組合。該裝置1亦包括用來儲存該設計者上載至該裝置1之韌體、以及該韌體本身使用之快取記憶體(亦即，非依電性記憶體)6。該快取記憶體6受安排來使用該處理器2中之一記憶體存取埠16來存取。
該特別實施例中之外部接腳4組合適合連接至根據IEEE-1149.1標準之一序列線路除錯(SWD)除錯器、或一聯合測試工作群組(JTAG)除錯器，而該裝置1設置一混合序列線路與聯合測試工作群組除錯埠(SWJ-DP)20。
該裝置1中為一控制存取埠12，其如該ADI中定義、經由一除錯存取埠(DAP)匯流排介面14連接至該SWJ-DP 20。該DAP匯流排互連體14作為除錯埠(亦即，該SWJ-DP 20)與該控制存取埠12間之一中間層、並允許該除錯器40來即時無中斷地存取該處理器2。該DAP匯流排互連體14可作為允許該SWJ-DP 20存取該處理器2中之記憶體存取埠16與該控制存取埠12兩者之一多工器(mux)來予以執行。
該控制存取埠12之後連接至一非依電性記憶體控制(NVMC)單元10，其直接控制該快取記憶體6。該快取記憶體6包含若干使用者資訊暫存器(UICR)8。該等暫存器8可用來儲存使用者特定設定，而此情況為用來儲存一保護旗標。該設計者上載至該快取記憶體6之韌體經常較敏感。該保護旗標之設定可防止資料從該快取記憶體6經由該控制存取埠12來讀取。該保護模組具有一旦設定後，可防止資料從該控制存取埠12來讀取之一旗標。為了停用該保護，該使用者需要清除該保護旗標，其需要抹除包括可儲存其中之其他任何內容的所有快取記憶體6。
該裝置1分為兩種電力領域100、200。該第一電力領域100包括該處理器2、相關記憶體存取埠16、NVMC 10、以及快取記憶體6，而該第二電力領域200包括該外部接腳4、SWJ-DP 20、DAP匯流排互連體14以及控制存取埠12。
若該裝置1為“硬重置”，亦即該裝置1關機且隨後再次開機，則兩種電力領域100、200將被重置。然而，一外部重置命令給定至該裝置1之一“軟重置”的情況中，此將僅造成該第一電力領域100重置，因此重置該處理器2，使該第二電力領域200不受影響。
例如，若一邏輯“0”信號，例如接地，施用至位於該裝置1上之某處的一重置接腳時該處理器2重置，則希望使用一系統中之裝置1的一設計者可能不小心將該接腳接地，造成該裝置1持續性重置而無法正確啟動。照慣例，此實際上會使得一裝置不穩定，通常參照為該裝置被“堵起”。然而，將本發明具體化之裝置1可從此狀態恢復，其將參照圖3於下文中說明。
圖3顯示一繪示將圖1之裝置1從一堵起狀態恢復的一模式之流程圖。由於將本發明具體化之裝置1，該重置迴圈並不影響該第二電力領域200，而僅有該第一電力領域100中之構件不穩定。決定該裝置1堵起(步驟60)之一設計者可將該除錯器40連接至該外部接腳4(步驟61)，並經由該SWJ-DP 20將一停用重置命令26發出至該裝置1以便將該裝置1帶離該重置迴圈(步驟62)。該停用重置命令26之後經由該連接28從該SWJ-DP 20中繼傳輸至該DAP匯流排互連體14，而隨後經由該連接30至該控制存取埠12。
該停用重置命令26可停用該裝置1之軟重置功能，將該第一電力領域100帶離該重置迴圈。該控制存取埠12之後將一抹除所有命令24發出至該NVMC單元10(步驟64)，其可依次完整地抹除該快取記憶體6之內容。該裝置1不再被堵起的時間後，該裝置之後可經由一硬重置或經由該控制存取埠12給定之一命令來重置(步驟65)。
值得注意的是NVMC單元10一般能夠寫入記憶體、從記憶體抹除一頁面、抹除該整個記憶體等等的情況下，該控制存取埠12僅能夠將抹除所有命令發出至該NVMC 10。當其防止一使用者僅能夠抹除該UICR 8中之保護旗標而不會抹除該快取記憶體6之其他內容時，此可進一步增強該裝置之安全性。
該獨立的第二電力領域200亦允許有關該裝置1之操作的資訊由該除錯器40經由該外部接腳4來讀取，而不管該裝置1是否陷於一重置迴圈、一持續的休眠模式、等等中。
圖4顯示一根據本發明之另一實施例的裝置之概觀圖。主要參考數字表示與上文所述的相同構件。
該裝置1'分為兩種電力領域101、201。此實施例中，該第一電力領域101僅包括該處理器2'以及相關記憶體存取埠16'，而該第二電力領域201包括該外部接腳4'、SWJ-DP 20'、DAP匯流排互連體14'、控制存取埠12'、NVMC 10'、以及快取記憶體6'。
若該裝置1'變為陷於一重置迴圈中，則該設計者可將該除錯器40'連接至該外部接腳4'，並發出一停用重置命令26'來將該裝置1'帶離該重置迴圈。該停用重置命令26'之後經由該連接28'從該SWJ-DP 20'中繼傳輸至該DAP匯流排互連體14'，而隨後經由該連接30'至該控制存取埠12'。該控制存取埠12'之後將一抹除所有命令24'發出至該NVMC單元10，其可依次完整地抹除該快取記憶體6'之內容。
因此可看出已說明了一種裝置，其中一獨立的電力領域提供用於從一無用狀態恢復該裝置之一獨立、一直可用的機構。雖然已詳細說明特別的實施例，但業界熟於此技者可體認使用本文提出之本發明原則亦可有許多變化型態與修改。
1、1'‧‧‧晶載系統(SoC)積體電路裝置 2、2'‧‧‧處理器 4、4'‧‧‧接腳 6、6'‧‧‧快取記憶體 8‧‧‧使用者資訊組態暫存器 10、10'‧‧‧非依電性記憶體控制單元 12、12'‧‧‧控制存取埠 14‧‧‧除錯存取埠匯流排介面 14'‧‧‧除錯存取埠匯流排互連體 16、16'‧‧‧記憶體存取埠 20、20'‧‧‧序列線路與聯合測試工作群組除錯埠 24、24'‧‧‧抹除所有命令 26、26'‧‧‧停用重置命令 28、28'、30、30'‧‧‧連接 40、40'‧‧‧除錯器 42‧‧‧雙向線路 60、61、62、64、65‧‧‧步驟 100、101‧‧‧第一電力領域 200、201‧‧‧第二電力領域
現將僅藉由範例、參照該等附圖來說明本發明之某些實施例，其中： 圖1顯示一根據本發明之一實施例、連接至一外部除錯器的裝置； 圖2顯示圖1之裝置的一概觀圖； 圖3顯示一繪示將圖1之裝置從一堵起狀態恢復的一模式之流程圖；以及 圖4顯示一根據本發明之另一實施例的裝置之概觀圖。
1‧‧‧晶載系統(SoC)積體電路裝置
2‧‧‧處理器
4‧‧‧接腳
6‧‧‧快取記憶體
8‧‧‧使用者資訊組態暫存器
10‧‧‧非依電性記憶體控制單元
12‧‧‧控制存取埠
14‧‧‧除錯存取埠匯流排介面
16‧‧‧記憶體存取埠
20‧‧‧序列線路與聯合測試工作群組除錯埠
22、25、32‧‧‧通訊
24‧‧‧抹除所有命令
26‧‧‧停用重置命令
28、30‧‧‧連接
100‧‧‧第一電力領域
200‧‧‧第二電力領域

Claims (12)

  1. 一種積體電路裝置，其包含： 一第一電力領域，其包括一處理器以及連接至該處理器之非依電性記憶體；以及 一第二電力領域，其包括連接至該非依電性記憶體之一存取埠，該存取埠進一步連接至適合連接至一除錯器之一電氣介面。
  2. 如請求項1請求之裝置，其中該電氣介面包含經由一序列線路除錯埠(SW-DP)連接至該存取埠之一序列線路除錯(SWD)介面。
  3. 如請求項1請求之裝置，其中該電氣介面包含經由一聯合測試工作群組除錯埠(JTAG-DP)連接至該存取埠之一聯合測試工作群組(JTAG)介面。
  4. 如請求項1請求之裝置，其中該電氣介面包含一混合序列線路與聯合測試工作群組除錯 (SWJ-DP)。
  5. 如任何前述項請求項請求之裝置，其中該存取埠安排來抹除該非依電性記憶體。
  6. 如任何前述項請求項請求之裝置，其中該裝置包含安排來防止該資料從該非依電性記憶體經由該存取埠來讀取之一保護模組。
  7. 如任何前述項請求項請求之裝置，其中該第二電力領域受安排來使得其僅於該裝置從關機切換至開機時才重置。
  8. 如任何前述項請求項請求之裝置，其中該存取埠經由一非依電性記憶體控制(NVMC)單元來連接至該非依電性記憶體。
  9. 如任何前述項請求項請求之裝置，其中該裝置安排來將效能資訊提供至該除錯器。
  10. 如請求項9請求之裝置，其中該效能資訊包含一目前的操作模式。
  11. 如請求項9或10請求之裝置，其中該效能資訊包含一目前的錯誤準位。
  12. 如任何前述項請求項請求之裝置，其中該非依電性記憶體包含快取記憶體。
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