TW201724795A - 處理多個元件載波的裝置 - Google Patents

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Abstract

一種對包含於由使用者設備接收的訊號中的多個元件載波（CC）進行處理的方法包括：接收第一元件載波及第二元件載波，其中所述第一元件載波及所述第二元件載波具有不同的接收時序；以異步方式對所述第一元件載波與所述第二元件載波進行前處理；使用對齊緩衝器記憶體控制所述第一元件載波與所述第二元件載波之間的時序；以及以同步方式對所述經時序控制的第一元件載波與所述經時序控制的第二元件載波進行處理。所述多個元件載波包括至少所述第一元件載波及所述第二元件載波。

Description

處理多個元件載波的裝置
本發明概念的示例性實施例是有關於一種無線通訊設備，且更具體而言，是有關於一種接收並處理多個元件載波訊號的方法及設備及其使用者設備（user equipment，UE）。
在無線通訊系統中，使用者設備（UE）可經由下行鏈路（downlink，DL）自基站（base station，BS）接收資料及/或各種控制資訊並經由上行鏈路（uplink，UL）傳輸資料及/或各種資訊。
在無線通訊系統中，使用者對大量資料及高的資料傳輸速率的需求已增加。因此，對寬的頻率頻帶的要求亦已增加。
在基於第三代行動通訊合作夥伴項目（3rd Generation Partnership Project，3GPP）長期演進（Long-Term Evolution，LTE）或第三代行動通訊合作夥伴項目高級長期演進（LTE-Advanced，LTE-A）的無線通訊系統中，已利用載波聚合或頻寬聚合來獲得較寬的頻率頻帶。
根據本發明概念的示例性實施例，一種對包含於由使用者設備接收的訊號中的多個元件載波（component carrier，CC）進行處理的方法包括：接收第一元件載波及第二元件載波，其中所述第一元件載波及所述第二元件載波具有不同的接收時序；以異步方式對所述第一元件載波與所述第二元件載波進行前處理；使用對齊緩衝器記憶體控制所述第一元件載波與所述第二元件載波之間的時序；以及以同步方式對所述經時序控制的第一元件載波與所述經時序控制的第二元件載波進行處理。所述多個元件載波包括至少所述第一元件載波及所述第二元件載波。
根據本發明概念的示例性實施例，一種處理多個元件載波（CC）的訊號處理設備包括前處理電路、對齊緩衝器記憶體、以及對齊控制器。所述前處理電路用以接收第一元件載波及第二元件載波，並以與所述第一元件載波異步的方式對所述第二元件載波進行前處理。所述第二元件載波在接收時序上晚於所述第一元件載波。所述對齊緩衝器記憶體用以儲存所述第一元件載波的經前處理符號。所述對齊控制器用以自所述對齊緩衝器記憶體輸出所述第一元件載波的所述經前處理符號，以使得所述第一元件載波的所述經前處理符號與所述第二元件載波的經前處理符號相對於所述第二元件載波對齊。所述多個元件載波包括至少所述第一元件載波及所述第二元件載波。
根據本發明概念的示例性實施例，一種使用者設備包括訊號處理裝置以及應用處理器。所述訊號處理裝置用以藉由處理多個元件載波（CC）而產生經解碼資料。所述多個元件載波包括至少第一元件載波及第二元件載波。所述應用處理器用以處理所述經解碼資料並向使用者提供所述經處理資料。所述訊號處理裝置包括前處理電路、對齊控制器、以及同步處理電路。所述前處理電路用以接收所述第一元件載波及所述第二元件載波，並以異步方式對所述第一元件載波與所述第二元件載波進行前處理。所述第一元件載波與所述第二元件載波具有不同的接收時序。所述對齊控制器用以使用對齊緩衝器記憶體控制所述第一元件載波與所述第二元件載波之間的時序。所述同步處理電路用以以同步方式對所述經時序控制的第一元件載波與所述經時序控制的第二元件載波進行處理。
根據本發明概念的示例性實施例，一種處理多個元件載波（CC）的訊號處理設備包括前處理電路、對齊緩衝器記憶體以及對齊控制器。所述前處理電路用以接收第一元件載波及第二元件載波。所述第一元件載波及所述第二元件載波中的每一者包括多個符號。所述前處理電路用以輸出所述第一元件載波的至少前兩個符號，並將所述第一元件載波的其餘符號及所述第二元件載波依序並交替地輸出至對齊控制器。所述第二元件載波在接收時序上晚於所述第一元件載波。所述對齊緩衝器記憶體用以儲存所述第一元件載波的所述多個符號。所述對齊控制器用以將所述第二元件載波設定為參考元件載波，並自所述對齊緩衝器記憶體輸出所述第一元件載波的所述多個符號，以使得所述第一元件載波的所述多個符號與所述第二元件載波的所述多個符號相對於所述第二元件載波對齊。所述多個元件載波包括至少所述第一元件載波及所述第二元件載波。
按照本發明概念的領域中的傳統，在功能性區塊、單元及/或模組方面來闡述示例性實施例，並在圖中進行說明。熟習此項技術者將理解，該些區塊、單元及/或模組是藉由例如邏輯電路、分立組件（discrete component）、微處理器、硬佈線電路（hard-wired circuit）、記憶體元件、佈線連接件（wiring connection）等可利用基於半導體的製作技術或其他製造技術而形成的電子（或光學）電路來實體實作的。在所述區塊、單元及/或模組是藉由微處理器或與之相似者來實作的情形中，所述區塊、單元及/或模組可利用軟體（例如，微碼（microcode））來進行程式化以實行本文中所論述的各種功能且可視需要由韌體及/或軟體來驅動。作為另一選擇，每一區塊、單元及/或模組可藉由專用硬體（dedicated hardware）來實作，或實作為用於實行某些功能的專用硬體與用於實行其他功能的處理器（例如，一或多個程式化微處理器及相關聯的電路系統）的組合。另外，所述實施例的每一區塊、單元及/或模組可在不背離本發明概念的範圍的條件下被實體地分離成兩個或更多個交互作用且分立的區塊、單元及/或模組。此外，所述實施例的區塊、單元及/或模組可在不背離本發明概念的範圍的條件下被實體地組合成更複雜的區塊、單元及/或模組。
為解釋方便起見，將針對第三代行動通訊合作夥伴項目（3GPP）長期演進（LTE）標準或第三代行動通訊合作夥伴項目高級長期演進（LTE-A）標準來闡述本發明概念的各種示例性實施例。然而，應理解，本發明概念並非僅限於長期演進系統/高級長期演進系統。舉例而言，本發明概念的示例性實施例可被應用於其他無線通訊系統。
舉例而言，本發明概念的示例性實施例可適用於根據第三代行動通訊合作夥伴項目版本12的無線通訊系統。然而，本發明概念的示例性實施例並非僅限於此。
以下，根據第三代行動通訊合作夥伴項目無線通訊標準配置的載波將被稱為元件載波（CC）或小區（cell）。
在本揭露中，使用者設備（UE）可為固定的或具有遷移性的各種裝置中的任一者，且所述使用者設備可與基站（BS）進行通訊以將使用者資料及/或各種控制資訊傳輸至基站或自基站接收使用者資料及/或各種控制資訊。所述使用者設備例如可被稱為終端設備、行動站（mobile station，MS）、行動終端（mobile terminal，MT）、使用者終端（user terminal，UT）、用戶站（subscriber station，SS）、無線裝置、個人數位助理（personal digital assistant，PDA）、無線數據機、手持裝置、智慧型電話等。
根據示例性實施例，所述基站指代與使用者設備及/或另一基站進行通訊的固定的站。所述基站可與使用者設備及/或另一基站進行通訊以與所述使用者設備及/或所述另一基站交換各種資料及控制資訊。所述基站例如可被稱為高級基站（Advanced Base Station，ABS）、節點-B（node-B，NB）、演進-節點B（evolved-node B，eNB）、基站收發器系統（base transceiver system，BTS）、存取點、處理伺服器（processing server，PS）等。
第三代行動通訊合作夥伴項目長期演進/高級長期演進標準界定下行鏈路實體通道及下行鏈路實體訊號，所述下行鏈路實體通道與基於上層傳輸資訊的資源元件對應，所述下行鏈路實體訊號與由實體層使用但不基於上層傳輸資訊的資源元件對應。所述下行鏈路實體通道可例如為實體下行鏈路共享通道（physical downlink shared channel，PDSCH）、實體廣播通道（physical broadcast channel，PBCH）、實體多播通道（physical multicast channel，PMCH）、實體控制格式指示通道（physical control format indicator channel，PCFICH）、實體下行鏈路控制通道（physical downlink control channel，PDCCH）、實體混合自動要求重送指示通道（physical hybrid ARQ indicator channel，PHICH）等。參考訊號（reference signal，RS）及同步訊號已被定義為下行鏈路實體訊號。參考訊號（亦被稱為導頻（pilot））可為具有基站與使用者設備二者均習知的預定特定波形的訊號。
在本發明概念的示例性實施例中，實體控制格式指示通道、實體下行鏈路控制通道、實體廣播通道、及實體下行鏈路共享通道為傳輸下行鏈路控制訊號及/或下行鏈路資料的時間資源及/或頻率資源。
在本發明概念的示例性實施例中，參考符號是被分配以參考訊號的正交分頻多工（orthogonal frequency division multiplexing，OFDM）符號。
圖1是說明根據本發明概念示例性實施例的無線通訊系統中所採用的無線電訊框結構的實例的圖。圖2是說明根據本發明概念示例性實施例的圖1所示子訊框結構的實例的圖。
參照圖1及圖2，在示例性實施例中，第三代行動通訊合作夥伴項目長期演進/高級長期演進系統中所使用的無線電訊框具有10毫秒的長度（Tfr）且包括十個相同大小的子訊框。所述子訊框中的每一者具有1毫秒的長度（Tsf）且包括兩個時槽。在一個無線電訊框中，十個子訊框可依序自0至9進行編號。在一個無線電訊框中，二十個時槽可依序自0至19進行編號。所述時槽中的每一者具有0.5毫秒的長度（Tslot）。發送一個子訊框所需要的時間被定義為傳輸時間間隔（transmission time interval，TTI）。可藉由無線電訊框編號（在本文中亦可被稱為無線電訊框索引）、子訊框編號（在本文中亦可被稱為子訊框索引）、時槽編號（在本文中亦可被稱為時槽索引）等來辨識時間資源。
所述子訊框中的每一者可包括多個符號（N個符號）。所述符號例如可為時域中的正交分頻多工符號。一個子訊框例如可包括14（N=14）個正交分頻多工符號。然而，包含於一個子訊框中的符號的數目並非僅限於此。此外，應理解，以上所論述的無線電訊框、子訊框、及時槽的相應長度為示例性的，且本發明概念的示例性實施例並非僅限於此。
所述子訊框中的每一者可包括頻域中的多個副載波（K個副載波）。因此，所述多個符號中的每一者亦可包括多個副載波。
在示例性實施例中，一個符號可根據帶寬而使用具有不同頻率的多個副載波（K個副載波）。此處，K表示大於或等於2的整數。K可根據頻寬而變化。
圖3是說明多載波通訊的圖。一般而言，在無線通訊系統中，資料是經由一個下行鏈路（DL）頻帶及與所述下行鏈路（DL）頻帶對應的一個上行鏈路（UL）頻帶來傳輸或接收，或者無線訊框被劃分成時域中的上行鏈路時間單元及下行鏈路時間單元，且資料是藉由上行鏈路時間單元/下行鏈路時間單元來傳輸或接收。
在根據本發明概念示例性實施例的無線通訊系統中，可使用一個下行鏈路（DL）頻帶及與所述下行鏈路（DL）頻帶對應的一個上行鏈路（UL）頻帶。作為另一選擇，在根據本發明概念示例性實施例的無線通訊系統中，可使用多個下行鏈路（DL）頻帶（例如，兩個或更多個下行鏈路（DL）頻帶）及多個上行鏈路（UL）頻帶（例如，兩個或更多個上行鏈路（UL）頻帶）。
如上所述，藉由聚集上行鏈路（UL）頻率區塊及/或下行鏈路（DL）頻率區塊來使用較大的上行鏈路（UL）/下行鏈路（DL）頻寬，從而使用較寬的頻率頻帶被稱為載波聚合或頻寬聚合。由載波聚合聚集的載波中的每一者被稱為元件載波（CC）。
圖3說明其中藉由聚集兩個20百萬赫茲元件載波CC0及CC1來使用40百萬赫茲帶寬的實例。然而，本發明概念的示例性實施例並非僅限於此。舉例而言，根據示例性實施例，元件載波CC0及CC1中的每一者的頻寬或欲被使用的元件載波的數目可變化。此外，在示例性實施例中，元件載波CC0與CC1在頻域中可彼此鄰近或可不彼此鄰近，元件載波CC0與CC1在時域中可彼此同步或可不彼此同步，且元件載波CC0與CC1可自同一基站或不同的基站傳輸。
使用者設備可自一或多個基站接收兩個或更多個元件載波並對所述兩個或更多個元件載波進行處理。亦即，使用者設備可接收並處理兩個或更多個同步元件載波或者兩個或更多個異步元件載波。
圖4是根據本發明概念示例性實施例的電子裝置10的示意性方塊圖。
電子裝置10可對應於如上所述的使用者設備。電子裝置10例如可包括處理器100、通訊模組200、記憶體120、匯流排140及至少一個天線150。電子裝置10可更包括使用者介面110及顯示裝置130。電子裝置10可更包括附加元件。
處理器100控制電子裝置10的總體運作。
通訊模組200可經由所述至少一個天線150自基站接收下行鏈路無線電訊號，對所述下行鏈路無線電訊號進行前處理（front-process）、並對所述經前處理訊號進行解調及解碼以重新儲存包含於下行鏈路無線電訊號中的資料及/或控制訊號。
通訊模組200可實行經由多個天線傳輸/接收資料的多輸入多輸出（multi-input multi-output，MIMO）功能。
下行鏈路無線電訊號可包括兩個或更多個如圖3中所示的元件載波。
通訊模組200可對欲在電子裝置10外部進行傳輸的資料及/或控制訊號進行編碼及調變，將經調變的資料及/或訊號轉換成上行鏈路無線電訊號，並經由所述至少一個天線150將所述上行鏈路無線電訊號傳輸至基站。與所述下行鏈路無線電訊號相似，所述上行鏈路無線電訊號可包括兩個或更多個如圖3中所示的元件載波。
通訊模組200可為硬體、韌體、硬體執行軟體、或其任意組合。
當通訊模組200為硬體時，此種硬體例如可包括被配置成用於實行通訊模組200的功能的專用機器的一或多個中央處理單元（central processing unit，CPU）、數位訊號處理器（digital signal processor，DSP）、應用專用積體電路（application-specific-integrated-circuit，ASIC）、現場可程式化閘陣列（field programmable gate array，FPGA）電腦等。在本文中，中央處理單元、數位訊號處理器、應用專用積體電路及現場可程式化閘陣列通常可被稱為處理器及/或微處理器。
當通訊模組200包括執行軟體的處理器時，所述處理器被配置成用於執行軟體以實行通訊模組200的功能的專用機器。在此類示例性實施例中，通訊模組200例如可包括一或多個中央處理單元（CPU）、數位訊號處理器（DSP）、應用專用積體電路（ASIC）、現場可程式化閘陣列（FPGA）電腦等。
記憶體120儲存電子裝置10中的各種資料及資訊。
記憶體120可儲存用於處理及控制處理器100的程式，且可暫時儲存經由使用者介面110輸入的資訊或欲經由使用者介面110輸出的資訊。另外，記憶體120可儲存藉由通訊模組200接收的資料或藉由通訊模組200傳輸的資料及欲顯示於顯示裝置130上的資料。
處理器100可控制電子裝置10的元件，例如通訊模組200及記憶體120例如經由匯流排140且藉由被操作地連接至所述元件。
處理器100可被實施為多核心處理器。所述多核心處理器可為一個具有兩個或更多個獨立且實體的處理器（在本文中被稱為核心）的計算組件。所述處理器中的每一者可讀取並執行程式指令。
在示例性實施例中，除包括用以控制電子裝置10的總體運作的處理器之外，處理器100亦可包括專用於控制通訊模組200的處理器。
在本文中，處理器100亦可被稱為控制器、微控制器、微處理器、微電腦、應用處理器等。處理器100可藉由硬體、韌體、軟體或其組合來實現。
使用者介面110是用以介接電子裝置10的使用者與電子裝置10的裝置。舉例而言，使用者介面110可包括各種類型的輸入裝置，例如，按鈕、小鍵盤、撥號盤（dial）、觸控螢幕、音訊輸入介面、影像/視訊輸入介面、感測器資料輸入介面等。
顯示裝置130可在處理器100的控制下將影像/視訊訊號顯示給使用者。
元件100、110、120、130、及200可經由匯流排140而與彼此交換指令及/或資料。
圖5是根據本發明概念示例性實施例的圖4所示通訊模組200的方塊圖。
參照圖5，通訊模組200例如可包括異步處理模組210（亦被稱為前處理模組210或前處理電路210）、對齊控制器220（亦被稱為對齊控制器電路220）、以及同步處理模組250（亦被稱為同步處理電路250）。通訊模組200可更包括內部記憶體290。
異步處理模組210根據預定順序自基站實時地接收下行鏈路無線電訊號並對所述下行鏈路無線電訊號進行前處理。一旦所述下行鏈路無線電訊號經由所述至少一個天線150而自基站輸入，則異步處理模組210可根據預定順序自基站實時地接收所述下行鏈路無線電訊號並對所述下行鏈路無線電訊號進行前處理。如上所述，所述下行鏈路無線電訊號可包括兩個或更多個元件載波。
舉例而言，當下行鏈路無線電訊號包括第一元件載波CC0及在接收時序上晚於第一元件載波CC0的第二元件載波CC1時，異步處理模組210以與第一元件載波CC0異步的方式對第二元件載波CC1進行處理。
此處，以與第一元件載波CC0異步的方式對第二元件載波CC1進行處理可被理解為意味著不實行人為的時序控制（例如，人為地延遲或提前一個元件載波的時序）來調整兩個或更多個元件載波之間的時序。
對齊控制器220接收經異步處理模組210前處理的兩個或更多個元件載波，控制經前處理的兩個或更多個元件載波之間的時序，並輸出經時序控制的兩個或更多個元件載波。
舉例而言，對齊控制器220輸出藉由相對於所述兩個或更多個元件載波中的一者（例如，最新的元件載波）來控制其餘元件載波的時序而彼此對齊的兩個或更多個元件載波。
同步處理模組250接收並處理對齊的兩個或更多個元件載波。
此處，‘時序控制’或‘對齊’意味著人為地控制一或多個元件載波的時序且不應被理解為將所述一或多個元件載波的時序物理地控制成相同的。舉例而言，‘對齊’可被理解為將接收時序差異大於一個符號（例如，一個正交分頻多工符號週期）的兩個元件載波之間的時序控制至一個符號或少於一個符號。
內部記憶體290可與記憶體120分離地包含於通訊模組200中，且可暫時儲存由通訊模組200產生的資料。
異步處理模組210、對齊控制器220及同步處理模組250中的每一者可藉由硬體、韌體、硬體執行軟體、或其任意組合來實作。
當異步處理模組210、對齊控制器220及同步處理模組250中的每一者藉由硬體來實作時，可採用用以達成本發明概念示例性實施例的應用專用積體電路（ASIC）、數位訊號處理器（DSP）、數位訊號處理裝置（DSPD）、可程式化邏輯裝置（programmable logic device，PLD）、或現場可程式化閘陣列（FPGA）。當異步處理模組210、對齊控制器220及同步處理模組250中的每一者藉由韌體或軟體來實現時，所述韌體或所述軟體可被配置成包括用於實行根據本發明概念的示例性實施例的功能或操作的程序、功能、或演算法。用以達成本發明概念的示例性實施例的韌體或軟體可被儲存於以下記憶體中：嵌置於圖4所示的處理器100或專用於通訊模組200的處理器中的記憶體；圖4所示的記憶體120；或者圖5所示的內部記憶體290。
圖6是圖5中所示的通訊模組200的示例性實施例200a的方塊圖。圖7是根據本發明概念示例性實施例的圖5所示對齊控制器220的方塊圖。
參照圖5至圖7，異步處理模組210a可包括接收（Rx）濾波器211、自動增益控制器（automatic gain controller，AGC）213、及快速傅立葉變換（Fast Fourier Transform，FFT）單元215。
接收濾波器211可藉由對輸入訊號進行濾波而僅獲得與所需要的頻寬對應的元件載波訊號。此處，輸入訊號可為基於經由圖5所示的所述至少一個天線150而接收的無線電訊號的訊號。舉例而言，輸入訊號可為例如藉由將經由所述至少一個天線150接收的無線電訊號降頻轉換成基頻訊號並對所述基頻訊號實行類比至數位（analog-to-digital）轉換而獲得的基頻訊號。
在示例性實施例中，用以處理經由所述至少一個天線150而接收的無線電訊號的射頻（radio-frequency，RF）模組可包含於通訊模組200或200a中，或位於所述至少一個天線150與通訊模組200或200a之間。所述射頻模組可對經由所述至少一個天線150而接收的無線電訊號進行處理以產生基頻訊號。
自動增益控制器213自動地調整經濾波的元件載波的增益。
快速傅立葉變換單元215藉由對元件載波訊號中的符號（例如，正交分頻多工符號）實行快速傅立葉變換來獲得頻域訊號。
舉例而言，快速傅立葉變換單元215可藉由對第一元件載波CC0實行快速傅立葉變換而產生處於頻域中的第一元件載波CC0的快速傅立葉變換符號，且藉由對第二元件載波CC1實行快速傅立葉變換而產生處於頻域中的第二元件載波CC1的快速傅立葉變換符號。
在示例性實施例中，快速傅立葉變換單元215可分時地或並列地對第一元件載波CC0與第二元件載波CC1實行快速傅立葉變換。
自快速傅立葉變換單元215輸出的頻域的快速傅立葉變換符號可被直接輸入至對齊控制器220a或被暫時儲存於圖5所示的內部記憶體290中。
在示例性實施例中，在高頻元件載波訊號被接收濾波器211濾波或其增益被自動增益控制器213控制之前，異步處理模組210a可進一步實行降頻轉換器的將高頻元件載波訊號降頻轉換成基頻訊號的功能，及類比至數位轉換器（A/D）的將類比訊號轉換成數位訊號的功能。
當基站增加循環前綴（cyclic prefix，CP）至符號（例如，正交分頻多工符號）並將所述符號傳輸至使用者設備時，異步處理模組210a可自所述符號移除所述循環前綴並對所述符號實行快速傅立葉變換。
對齊控制器220a可接收由異步處理模組210a以異步方式進行前處理的符號，使各符號相對於參考元件載波的符號對齊，並將所述符號提供至同步處理模組250a。
根據示例性實施例，如圖7中所示，對齊控制器220a可包括管理器221、位址產生器223、記憶體控制器225、對齊緩衝器記憶體227、符號管理器（讀取隊列）229、暫存器231、及旁通控制器233。
管理器221控制對齊控制器220a的總體運作。
管理器221可選擇多個元件載波中的具有最新時序的元件載波作為參考元件載波，並基於參考元件載波而將其他元件載波的符號儲存於對齊緩衝器記憶體227中。
管理器221可將儲存於對齊緩衝器記憶體227中的元件載波的符號控制成根據參考元件載波而被輸出。
寫入管理器221-1將自快速傅立葉變換單元215接收的快速傅立葉變換符號控制成以元件載波為單位對所述符號進行劃分並儲存於對齊緩衝器記憶體227中。舉例而言，當元件載波CC1是參考元件載波且元件載波CC0在接收時序上快於元件載波CC1時，寫入管理器221-1可將自快速傅立葉變換單元215接收的快速傅立葉變換符號中的元件載波CC0的符號控制成儲存於對齊緩衝器記憶體227中。
圖5所示內部記憶體290或附加記憶體可用作對齊緩衝器記憶體227。
在示例性實施例中，寫入管理器221-1可將自快速傅立葉變換單元215接收的快速傅立葉變換符號資料中的元件載波CC0的符號及元件載波CC1的符號控制成分別儲存於對齊緩衝器記憶體227的第一區及第二區中。
對齊緩衝器記憶體227的第一區及第二區可為在邏輯上或在實體上進行劃分的區。
在示例性實施例中，對齊緩衝器記憶體227可為先進先出（first-in-first-out，FIFO）緩衝器或循環緩衝器。然而，對齊緩衝器記憶體227並非僅限於此。
舉例而言，寫入管理器221-1可將自快速傅立葉變換單元215接收的快速傅立葉變換符號資料中的元件載波CC0的符號及元件載波CC1的符號控制成分別儲存於對齊緩衝器記憶體227的第一緩衝器及第二緩衝器中。
當元件載波CC0的快速傅立葉變換符號被儲存於對齊緩衝器記憶體227中時，讀取管理器221-2可對元件載波CC0的快速傅立葉變換符號進行管理以根據作為參考元件載波的元件載波CC1的快速傅立葉變換符號自對齊緩衝器記憶體227讀取所述元件載波CC0的快速傅立葉變換符號。
舉例而言，當作為參考元件載波的元件載波CC1的快速傅立葉變換符號被提供至同步處理模組250a時，讀取管理器221-2可自對齊緩衝器記憶體227讀取元件載波CC0的快速傅立葉變換符號並根據時序將所述符號提供至同步處理模組250a。
符號管理器（讀取隊列）229可管理對儲存於對齊緩衝器記憶體227中的符號進行的輸出。
舉例而言，符號管理器（讀取隊列）229可以位元映射圖的形式且以符號為單位對儲存於對齊緩衝器記憶體227中的符號是否已被讀取進行管理。
舉例而言，符號管理器（讀取隊列）229可包括其中一個位元被映射至元件載波CC0的每一符號的14個位元的位元映射圖，且可將位元映射圖的所有初始值設定成第一邏輯位準（例如，0）。每當依序讀取儲存於對齊緩衝器記憶體227中的符號時，符號管理器（讀取隊列）229可與自位元映射圖讀取的符號對應的位元映射圖的位元並轉換成第二邏輯位準（例如，1）。
位址產生器223產生對齊緩衝器記憶體227的欲儲存元件載波CC0的快速傅立葉變換符號及/或元件載波CC1的快速傅立葉變換符號的位址。舉例而言，位址產生器223可產生對齊緩衝器記憶體227的其中欲儲存元件載波CC0的快速傅立葉變換符號的第一區的位址，及對齊緩衝器記憶體227的其中欲儲存元件載波CC1的快速傅立葉變換符號的第二區的位址。
記憶體控制器225在管理器221的控制下將快速傅立葉變換符號儲存於對齊緩衝器記憶體227中或自對齊緩衝器記憶體227讀取快速傅立葉變換符號。
記憶體寫入控制器225-1可在寫入管理器221-1的控制下將元件載波CC0的快速傅立葉變換符號及/或元件載波CC1的快速傅立葉變換符號儲存於對齊緩衝器記憶體227的由位址產生器223產生的位址處。
記憶體讀取控制器225-2可在讀取管理器221-2的控制下根據元件載波CC0與CC1對齊時的時序而自對齊緩衝器記憶體227讀取元件載波CC0的快速傅立葉變換符號及/或元件載波CC1的快速傅立葉變換符號。
暫存器231儲存用於操作對齊控制器220a的控制參數。
舉例而言，在示例性實施例中，專用於圖6所示的通訊模組200a的處理器或圖4所示的處理器100可經由圖4所示的匯流排140來設定暫存器231中的控制參數。
所述控制參數例如可包括模式資訊、關於參考元件載波的資訊及關於各元件載波之間的時序差異的資訊。然而，所述控制參數並非僅限於此。
模式資訊例如可為指示同步模式或異步模式的資訊。
根據示例性實施例，同步模式可為通訊模組200a在兩個或更多個元件載波的接收時序相同時的操作模式。異步模式可為通訊模組200a在兩個或更多個元件載波的接收時序彼此不同時的操作模式。
在異步模式中，關於參考元件載波的資訊可為代表多個元件載波中的參考元件載波的資訊。
各元件載波之間的時序差異是代表參考元件載波與另一元件載波之間的接收時序差異的資訊。所述時序差異可以符號的數目來表示。然而，時序差異的表示並非僅限於此。
在同步模式中，旁通控制器233將自快速傅立葉變換單元215接收的每一元件載波的快速傅立葉變換符號控制成進行旁通，而非儲存於對齊緩衝器記憶體227中。
舉例而言，在示例性實施例中，在同步模式中，自快速傅立葉變換單元215接收的元件載波的快速傅立葉變換符號可在旁通控制器233的控制下被旁通而非被儲存於對齊緩衝器記憶體227中。然而，本發明概念的示例性實施例並非僅限於此。
舉例而言，在同步模式中，自快速傅立葉變換單元215接收的元件載波的快速傅立葉變換符號可以元件載波為單位儲存於對齊緩衝器記憶體227中，並自對齊緩衝器記憶體227讀取且根據讀取時序而被傳輸至同步處理模組250a。
同步處理模組250a接收並處理經對齊控制器220a對齊的兩個或更多個元件載波的符號。舉例而言，同步處理模組250a可交替地接收並處理（例如，分時地處理）經對齊的兩個或更多個元件載波的符號。作為另一選擇，同步處理模組250a可並列地接收並處理經對齊的兩個或更多個元件載波的符號。
同步處理模組250a例如可包括通道估測器261、解調器262、及符號處理器270。
通道估測器261可使用元件載波的參考符號中的參考符號來估測元件載波的通道。如以下將參照圖9進行闡述，在實例中，一個子訊框可包括十四個符號0至D。十四個符號中的某些符號可為參考符號0、1、4、7、8、及B，且其他符號可為資料符號。
通道估測器261可使用元件載波的子訊框中的十四個符號0至D中的參考符號0、1、4、7、8及B來估測每一元件載波的通道。
解調器262解調除參考符號以外的符號。解調是基於由通道估測器261對元件載波進行估測的結果來實行。解調器262例如可包括干擾白化器263及符號偵測器265。
干擾白化器263（亦被稱為白化濾波器263）可對由另一通道或另一元件載波造成的干擾雜訊進行白化以降低由干擾造成的雜訊。
符號偵測器265藉由解調除參考符號以外的符號來偵測資料符號。
符號處理器270例如可包括對元件載波的經解調符號進行解碼的解碼器271，及將經解碼資料轉換成用於媒體存取控制（media access control，MAC）介接的資料的媒體存取控制（MAC）介面273。
如上所述，根據本發明概念的示例性實施例，可藉由控制具有不同的接收時序的多個元件載波（例如，多個異步元件載波）之間的時序而將所述多個元件載波處理成彼此同步的，藉此有效地使用硬體資源。舉例而言，根據示例性實施例，將所述多個異步元件載波處理成彼此同步的，且因此，元件（例如，硬體資源）可被有效地共享。另外，根據示例性實施例，可藉由將所述多個異步元件載波處理成彼此同步來降低由軟體控制硬體資源的複雜度。因此，根據本發明概念的示例性實施例，可減少由於控制硬體資源的複雜度而發生的所不期望的系統故障。
圖8是根據本發明概念示例性實施例的一種對異步元件載波的訊號進行處理的方法的示意性流程圖。圖9是說明根據本發明概念示例性實施例的一種對異步元件載波的訊號進行處理的方法的圖。
可由圖6所示的通訊模組200a來實行圖8及圖9所示的方法。參照圖6、圖8及圖9，通訊模組200a可接收具有不同的接收時序的第一元件載波CC0及第二元件載波CC1，且可以異步方式對第一元件載波CC0及第二元件載波CC1進行前處理（操作S110）。
舉例而言，通訊模組200a可實時地接收為最早的元件載波的第一元件載波CC0並對第一元件載波CC0進行前處理（操作S110）。
通訊模組200a亦可接收在接收時序上晚於第一元件載波CC0的第二元件載波CC1（例如，第二元件載波CC1較所述第一元件載波晚一個符號或多於一個符號）並對第二元件載波CC1進行前處理（操作S110）。亦即，通訊模組200a可以異步方式對第一元件載波CC0及第二元件載波CC1進行前處理，而不人為地控制第一元件載波CC0及第二元件載波CC1的時序（操作S110）。
在圖9所示的示例性實施例中，假設第一元件載波CC0與第二元件載波CC1之間的時序差異為約三個符號。
因此，在當前實例中，自異步處理模組210a的快速傅立葉變換單元215輸出的第一元件載波CC0的快速傅立葉變換符號與第二元件載波CC1的快速傅立葉變換符號之間的時序差異可為三個符號。舉例而言，快速傅立葉變換單元215可輸出第一元件載波CC0的第一快速傅立葉變換符號0至第三快速傅立葉變換符號2並接著輸出第二元件載波CC1的第一快速傅立葉變換符號0。接下來，快速傅立葉變換單元215可以以下次序交替地輸出第一元件載波CC0的符號及第二元件載波CC1的符號：第一元件載波CC0的符號3、第二元件載波CC1的符號1、第一元件載波CC0的符號4、及第二元件載波CC1的符號2。
對齊控制器220a可設定在接收時序上晚於第一元件載波CC0的第二元件載波CC1來作為參考元件載波，並將早於所述參考元件載波的第一元件載波CC0的符號儲存於對齊緩衝器記憶體270中。
對齊控制器220a可根據作為參考元件載波的第二元件載波CC1來讀取儲存於對齊緩衝器記憶體270中的第一元件載波CC0的符號（操作S120）。
舉例而言，對齊控制器220a可根據第二元件載波CC1的第一符號0來讀取第一元件載波CC0的第一符號0，並根據第二元件載波CC1的第二符號1來讀取第一元件載波CC0的第二符號1。因此，儘管被輸入至對齊控制器220a的第一元件載波CC0與第二元件載波CC1之間的時序差異為約三個符號，然而將自對齊控制器220a輸出的第一元件載波CC0與第二元件載波CC1之間的時序差異控制至一個符號或少於一個符號（操作S120）。
在圖6所示的示例性實施例中，同步處理模組250a的元件261、262、及270可以分時方式對每一元件載波的符號進行處理。
因此，對齊控制器220a可交替地將第一元件載波CC0的符號及第二元件載波CC1的符號提供至同步處理模組250a。
同步處理模組250a可依序地處理自對齊控制器220a交替地接收到的第一元件載波CC0的符號及第二元件載波CC1的符號（操作S130）。
同步處理模組250a的通道估測器261可以分時方式運作以使用第二元件載波CC1的符號中的參考符號0、1、4、7、8、及B來估測第二元件載波CC1的通道，並使用第一元件載波CC0的符號中的參考符號0、1、4、7、8、及B來估測第一元件載波CC0的通道。因此，如圖9中所示，可在第二元件載波CC1的參考符號0之後處理第一元件載波CC0的參考符號0，且接著可在第二元件載波CC1的參考符號1之後處理第一元件載波CC0的參考符號1。
相似地，解調器262及符號處理器270可以分時方式運作。舉例而言，解調器262可使用對第二元件載波CC1的通道進行估測的結果來解調第二元件載波CC1的其他符號，且可使用對第一元件載波CC0的通道進行估測的結果來解調第一元件載波CC0的其他符號。
為解調其他符號，解調器262例如可對實體控制格式指示通道、實體下行鏈路控制通道、實體廣播通道、及實體下行鏈路共享通道實行解映射。
因此，如圖9中所示，可在第二元件載波CC1的實體控制格式指示通道之後對第一元件載波CC0的實體控制格式指示通道進行解映射，且接著可在第二元件載波CC1的實體下行鏈路控制通道之後對第一元件載波CC0的實體下行鏈路控制通道進行解映射。
圖10是根據本發明概念示例性實施例的示例性通訊模組200b的方塊圖。圖10所示的通訊模組200b是圖6所示的通訊模組200a的經修改實例。
圖10所示的通訊模組200b在結構及運作方面實質上相同於圖6所示的通訊模組200a。因此，為方便解釋起見，以下對圖10進行的說明集中於通訊模組200b與通訊模組200a之間的差異上，且可不再對先前闡述的結構及運作予以贅述。
在圖6所示的通訊模組200a中，對齊控制器220a接收由快速傅立葉變換單元215轉換成頻域的符號的快速傅立葉變換符號，並控制所述快速傅立葉變換符號的時序。相比之下，在圖10所示的通訊模組200b中，由對齊控制器220b來控制兩個或更多個元件載波之間的時序，且由包含於同步處理模組250b中而非包含於異步處理模組210b中的快速傅立葉變換單元215來對所述兩個或更多個元件載波實行快速傅立葉變換。
因此，如上所述，根據本發明概念的示例性實施例，對齊控制器的位置可變化。
圖11是根據本發明概念示例性實施例的示例性通訊模組200c的方塊圖。圖11所示的通訊模組200c是圖6所示的通訊模組200a的經修改實例。
圖11所示的通訊模組200c在結構及運作方面實質上相同於圖6所示的通訊模組200a。因此，為方便解釋起見，以下對圖11進行的說明集中於通訊模組200c與通訊模組200a之間的差異上，且可不再對先前闡述的結構及運作予以贅述。
在圖6所示的通訊模組200a中，同步處理模組250a的元件261、262及270交替地接收並處理（分時地處理）兩個或更多個對齊的元件載波的符號。
相比之下，在圖11所示的通訊模組200c中，由250c-1及250c-2代表的同步處理模組250c並列地接收並處理兩個或更多個對齊的元件載波的符號。為此，同步處理模組250c可包括第一通道估測器261-1及第二通道估測器261-2、第一解調器262-1及第二解調器262-2、第一解碼器271-1及第二解碼器271-2、以及第一媒體存取控制介面273-1及第二媒體存取控制介面273-2。
第一通道估測器261-1可使用第一元件載波CC0的符號中的參考符號來估測第一元件載波CC0的通道。第二通道估測器261-2可在與第一通道估測器261-1並列運作的同時使用第二元件載波CC1的符號中的參考符號來估測第二元件載波CC1的通道。
第一解調器262-1可使用由第一通道估測器261-1對第一元件載波CC0的通道進行估測的結果來解調除第一元件載波CC0的其他符號（例如，除第一元件載波CC0的參考符號以外的第一元件載波CC0的符號）。第二解調器262-2可在與第一解調器262-1並列運作的同時，使用由第二通道估測器261-2對第二元件載波CC1的通道進行估測的結果來解調第二元件載波CC1的其他符號（例如，除第二元件載波CC1的參考符號以外的第二元件載波CC1的符號）。
相似地，第一解碼器271-1及第二解碼器271-2可並列地對對應的元件載波的符號進行解碼。
根據示例性實施例，同步處理模組250c中的某些元件可以分時方式運作而其他元件可並列運作。
圖12是根據本發明概念示例性實施例的電子系統400的方塊圖。
參照圖12，電子系統400可被實施為可攜式裝置。所述可攜式裝置例如可為使用者設備（UE）、行動電話、智慧型電話、平板個人電腦（personal computer，PC）、個人數位助理（PDA）、個人導航裝置或可攜式導航裝置（portable navigation device，PDN）、物聯網（Internet of things，IoT）裝置等。
電子系統400包括系統晶片（system-on-chip，SoC）100、通訊模組200、電源410、儲存裝置420、記憶體300、輸入輸出（input/output，I/O）埠440、擴展卡450、及顯示器470。在示例性實施例中，電子系統400可更包括照相機模組480。
系統晶片100可控制耦合至其的元件中的至少一者的運作。系統晶片100可對應於圖4中所示的處理器100，且通訊模組200可對應於圖4、圖5、圖6、圖10及圖11中所示的通訊模組200、200a、200b、或200c。
電源410可將操作電壓供應至元件200、300及420至480中的至少一者。
儲存裝置420例如可被實施為硬碟驅動機或固態驅動機（solid state drive，SSD）。
記憶體300例如可被實施為揮發性記憶體或非揮發性記憶體。
輸入輸出埠440用以將資料傳輸至電子系統400或將自電子系統400輸出的資料傳輸至外部裝置。舉例而言，輸入輸出埠440可包括用以將例如電腦滑鼠等指向裝置連接至電子裝置400的埠、用以將列印機連接至電子裝置400的埠、用以將通用串列匯流排（universal serial bus，USB）驅動機連接至電子裝置400的埠等。
擴展卡450例如可被實施為保全數位（secure digital，SD）卡或多媒體卡（multimedia card，MMC）。在示例性實施例中，擴展卡450可為用戶辨識模組（subscriber identification module，SIM）卡或通用用戶辨識模組（universal subscriber identity module，USIM）卡。
顯示器470可顯示自儲存裝置420、記憶體300、輸入輸出埠440、擴展卡450、或通訊模組200輸出的資料。
照相機模組480用以將光學影像轉換成電性影像。自照相機模組480輸出的電性影像可儲存於儲存裝置420、記憶體300、或擴展卡450中。另外，自照相機模組480輸出的電性影像可顯示於顯示器470上。
圖13是說明根據本發明概念示例性實施例的使用者設備（UE）500的示意圖。參照圖13，行動裝置500可包括圖5所示的通訊模組200。
使用者設備500可被實施為但不僅限於智慧型電話、平板個人電腦、個人數位助理（PDA）、企業數位助理（enterprise digital assistant，EDA）、物聯網（IoT）裝置、行動網際網路裝置（mobile internet device，MID）等。
根據示例性實施例，同步處理模組250c的某些元件可分時運作，且同步處理模組250c的某些元件可並列運作。
根據本發明概念的示例性實施例，藉由控制具有不同的接收時序的多個元件載波（例如，多個異步元件載波）之間的時序而將所述多個元件載波處理成彼此同步的，藉此有效地使用元件（例如，硬體資源）。舉例而言，可將多個異步元件載波處理成彼此同步的，且因此，元件（例如，硬體資源）可被有效地共享。
此外，根據本發明概念的示例性實施例，可將多個異步元件載波處理成彼此同步的，藉此來降低由軟體控制硬體資源的複雜度。因此，根據本發明概念的示例性實施例，可減少由於控制硬體資源的複雜度而發生的所不期望的系統故障。
儘管已參照本發明概念的示例性實施例特別示出並闡述了本發明概念，然而此項技術中具有通常知識者應理解，在不背離由以下申請專利範圍所界定的本發明概念的精神及範圍的條件下可對其作出形式及細節上的各種改變。
0~9、A~D‧‧‧符號
10‧‧‧電子裝置
100‧‧‧處理器/系統晶片
110‧‧‧使用者介面
120‧‧‧記憶體
130‧‧‧顯示裝置
140‧‧‧匯流排
150‧‧‧天線
200、200a、200b、200c‧‧‧通訊模組
210、210a、210b、210c‧‧‧異步處理模組
211‧‧‧接收（Rx）濾波器
213‧‧‧自動增益控制器
215‧‧‧快速傅立葉變換單元
220、220a、220b、220c‧‧‧對齊控制器
221‧‧‧管理器
221-1‧‧‧寫入管理器
221-2‧‧‧讀取管理器
223‧‧‧位址產生器
225‧‧‧記憶體控制器
225-1‧‧‧記憶體寫入控制器
225-2‧‧‧記憶體讀取控制器
227‧‧‧對齊緩衝器記憶體
229‧‧‧符號管理器/讀取隊列
231‧‧‧暫存器
233‧‧‧旁通控制器
250‧‧‧同步處理模組
250a、250b、250c-1、250c-2‧‧‧同步處理模組
261‧‧‧通道估測器
261-1‧‧‧第一通道估測器
261-2‧‧‧第二通道估測器
262‧‧‧解調器
262-1‧‧‧第一解調器
262-2‧‧‧第二解調器
263‧‧‧干擾白化器
265‧‧‧符號偵測器
270‧‧‧符號處理器
271‧‧‧解碼器
271-1‧‧‧第一解碼器
271-2‧‧‧第二解碼器
273‧‧‧媒體存取控制介面
273-1‧‧‧第一媒體存取控制介面
273-2‧‧‧第二媒體存取控制介面
290‧‧‧內部記憶體
300‧‧‧記憶體
400‧‧‧電子系統/電子裝置
410‧‧‧電源
420‧‧‧儲存裝置
440‧‧‧輸入輸出埠
450‧‧‧擴展卡
470‧‧‧顯示器
480‧‧‧照相機模組
500‧‧‧行動裝置/使用者設備
CC0‧‧‧第一元件載波
CC1‧‧‧第二元件載波
S110、S120、S130‧‧‧操作
Tfr、Tsf、Tslot‧‧‧長度
藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的以上及其他特徵將變得更加顯而易見，在附圖中：
圖1是說明根據本發明概念示例性實施例的無線通訊系統中所採用的無線電訊框結構的實例的圖。 圖2是說明根據本發明概念示例性實施例的圖1所示子訊框結構的實例的圖。 圖3是說明多載波通訊的圖。 圖4是根據本發明概念示例性實施例的電子裝置的示意性方塊圖。 圖5是根據本發明概念示例性實施例的圖4所示通訊模組的方塊圖。 圖6是根據本發明概念示例性實施例的圖5所示通訊模組的方塊圖。 圖7是根據本發明概念示例性實施例的圖5所示對齊控制器的方塊圖。 圖8是根據本發明概念示例性實施例的一種對異步元件載波（CC）的訊號進行處理的方法的示意性流程圖。 圖9是說明根據本發明概念示例性實施例的一種對異步元件載波的訊號進行處理的方法的圖解。 圖10是根據本發明概念示例性實施例的圖6所示通訊模組的方塊圖。 圖11是根據本發明概念示例性實施例的圖6所示通訊模組的方塊圖。 圖12是根據本發明概念示例性實施例的電子系統的方塊圖。 圖13是說明根據本發明概念示例性實施例的使用者設備的示意圖。
150‧‧‧天線
200‧‧‧通訊模組
210‧‧‧異步處理模組
220‧‧‧對齊控制器
250‧‧‧同步處理模組
290‧‧‧內部記憶體

Claims (20)

  1. 一種處理多個元件載波（CC）的訊號處理設備，所述訊號處理設備包括： 前處理電路，用以接收第一元件載波及第二元件載波，並以與所述第一元件載波異步的方式對所述第二元件載波進行前處理，其中所述第二元件載波在接收時序上晚於所述第一元件載波； 對齊緩衝器記憶體，用以儲存所述第一元件載波的經前處理符號；以及 對齊控制器，用以自所述對齊緩衝器記憶體輸出所述第一元件載波的所述經前處理符號，以使得所述第一元件載波的所述經前處理符號與所述第二元件載波的經前處理符號相對於所述第二元件載波對齊， 其中所述多個元件載波包括至少所述第一元件載波及所述第二元件載波。
  2. 如申請專利範圍第1項所述的訊號處理設備，其中所述對齊控制器包括： 寫入管理器，用以將所述第一元件載波的符號及所述第二元件載波的符號分別儲存於所述對齊緩衝器記憶體中；以及 讀取管理器，用以以所述第二元件載波的所述符號的次序自所述對齊緩衝器記憶體讀取所述第一元件載波的所述符號。
  3. 如申請專利範圍第2項所述的訊號處理設備，其中所述對齊控制器更包括： 符號管理器，用以儲存並管理位元映射圖，所述位元映射圖指示儲存於所述對齊緩衝器記憶體中的所述第一元件載波的所述符號中的每一者是否已被讀取。
  4. 如申請專利範圍第2項所述的訊號處理設備， 其中所述前處理電路接收包含於所述多個元件載波中的第三元件載波及第四元件載波並對所述第三元件載波及所述第四元件載波進行前處理，其中所述第三元件載波與所述第四元件載波具有相同的接收時序， 其中所述對齊控制器更包括： 旁通控制器，用以旁通所述第三元件載波及所述第四元件載波的經前處理符號，其中所述第三元件載波及所述第四元件載波的所述被旁通經前處理符號不儲存於所述對齊緩衝器記憶體中。
  5. 如申請專利範圍第2項所述的訊號處理設備，其中所述對齊控制器更包括： 暫存器，用以儲存用於操作所述對齊控制器的控制參數，其中所述控制參數由處理器設定，且所述控制參數包括指示異步模式或同步模式的模式參數。
  6. 如申請專利範圍第2項所述的訊號處理設備，其中所述對齊緩衝器記憶體包括先進先出（FIFO）緩衝器或循環緩衝器。
  7. 如申請專利範圍第1項所述的訊號處理設備， 其中所述第一元件載波與所述第二元件載波之間的接收時序差異大於一個符號， 其中所述對齊控制器用以相對於所述第二元件載波將所述第一元件載波的所述經前處理符號與所述第二元件載波的所述經前處理符號之間的時序差異控制至一個符號或少於一個符號。
  8. 如申請專利範圍第1項所述的訊號處理設備， 其中所述前處理電路對所述第一元件載波及所述第二元件載波實行快速傅立葉變換（FFT）， 其中儲存於所述對齊緩衝器記憶體中的符號包括由所述前處理電路實行快速傅立葉變換的符號。
  9. 如申請專利範圍第1項所述的訊號處理設備，更包括： 同步處理電路，用以接收並處理經所述對齊控制器對齊的所述第一元件載波的所述經前處理符號及所述第二元件載波的所述經前處理符號。
  10. 如申請專利範圍第9項所述的訊號處理設備，其中所述同步處理電路包括： 通道估測器，用以使用所述第一元件載波的所述經前處理符號中的參考符號來估測所述第一元件載波的通道，並使用所述第二元件載波的所述經前處理符號中的參考符號來估測所述第二元件載波的通道； 解調器，用以使用對所述第一元件載波的所述通道進行估測的結果來解調除所述第一元件載波的所述參考符號以外的所述第一元件載波的所述經前處理符號，並使用對所述第二元件載波的所述通道進行估測的結果來解調除所述第二元件載波的所述參考符號以外的所述第二元件載波的所述經前處理符號；以及 解碼器，用以對所述第一元件載波的所述經解調經前處理符號及所述第二元件載波的所述經解調經前處理符號進行解碼， 其中所述通道估測器、所述解調器、及所述解碼器用以以分時方式運作。
  11. 如申請專利範圍第9項所述的訊號處理設備，其中所述同步處理電路包括： 第一通道估測器，用以使用所述第一元件載波的所述經前處理符號中的參考符號來估測所述第一元件載波的通道； 第二通道估測器，用以與所述第一通道估測器並列運作，並使用所述第二元件載波的所述經前處理符號中的參考符號來估測所述第二元件載波的通道； 第一解調器，用以使用對所述第一元件載波的所述通道進行估測的結果來解調除所述第一元件載波的所述參考符號以外的所述第一元件載波的所述經前處理符號； 第二解調器，用以與所述第一解調器並列運作，並使用對所述第二元件載波的所述通道進行估測的結果來解調除所述第二元件載波的所述參考符號以外的所述第二元件載波的所述經前處理符號； 第一解碼器，用以對所述第一元件載波的所述經解調經前處理符號進行解碼；以及 第二解碼器，用以與所述第一解碼器並列運作，且對所述第二元件載波的所述經解調經前處理符號進行解碼。
  12. 一種使用者設備，包括： 訊號處理裝置，用以藉由處理多個元件載波（CC）而產生經解碼資料，其中所述多個元件載波包括至少第一元件載波及第二元件載波；以及 應用處理器，用以處理所述經解碼資料並向使用者提供所述經處理資料， 其中所述訊號處理裝置包括： 前處理電路，用以接收所述第一元件載波及所述第二元件載波，並以異步方式對所述第一元件載波與所述第二元件載波進行前處理，其中所述第一元件載波與所述第二元件載波具有不同的接收時序； 對齊控制器，用以使用對齊緩衝器記憶體控制所述第一元件載波與所述第二元件載波之間的時序；以及 同步處理電路，用以以同步方式對所述經時序控制的第一元件載波與所述經時序控制的第二元件載波進行處理。
  13. 如申請專利範圍第12項所述的使用者設備， 其中所述前處理電路對所述第一元件載波實行快速傅立葉變換（FFT）以獲得所述第一元件載波的快速傅立葉變換符號，並對所述第二元件載波實行快速傅立葉變換以獲得所述第二元件載波的快速傅立葉變換符號， 其中所述對齊緩衝器記憶體儲存所述第一元件載波的所述快速傅立葉變換符號。
  14. 如申請專利範圍第13項所述的使用者設備，其中所述對齊控制器自所述對齊緩衝器記憶體輸出所述第一元件載波的所述快速傅立葉變換符號，以使得所述第一元件載波的所述快速傅立葉變換符號與所述第二元件載波的所述快速傅立葉變換符號相對於所述第二元件載波對齊。
  15. 如申請專利範圍第14項所述的使用者設備，其中所述對齊控制器包括： 寫入管理器，用以將所述第一元件載波的所述快速傅立葉變換符號及所述第二元件載波的所述快速傅立葉變換符號分別儲存於所述對齊緩衝器記憶體中； 讀取管理器，用以以所述第二元件載波的所述快速傅立葉變換符號的次序自所述對齊緩衝器記憶體讀取所述第一元件載波的所述快速傅立葉變換符號；以及 符號管理器，用以儲存並管理位元映射圖，所述位元映射圖指示儲存於所述對齊緩衝器記憶體中的所述第一元件載波的所述符號中的每一者是否已被讀取。
  16. 一種處理多個元件載波（CC）的訊號處理設備，所述訊號處理設備包括： 前處理電路，用以接收第一元件載波及第二元件載波，其中所述第一元件載波及所述第二元件載波中的每一者包括多個符號，其中所述前處理電路用以輸出所述第一元件載波的至少前兩個符號，並將所述第一元件載波的其餘符號及所述第二元件載波依序並交替地輸出至對齊控制器，其中所述第二元件載波在接收時序上晚於所述第一元件載波； 對齊緩衝器記憶體，用以儲存所述第一元件載波的所述多個符號；以及 所述對齊控制器，用以將所述第二元件載波設定為參考元件載波，並自所述對齊緩衝器記憶體輸出所述第一元件載波的所述多個符號，以使得所述第一元件載波的所述多個符號與所述第二元件載波的所述多個符號相對於所述第二元件載波對齊， 其中所述多個元件載波包括至少所述第一元件載波及所述第二元件載波。
  17. 如申請專利範圍第16項所述的訊號處理設備，更包括： 同步處理電路，用以接收並處理經所述對齊控制器對齊的所述第一元件載波的所述符號與所述第二元件載波的所述符號。
  18. 如申請專利範圍第17項所述的訊號處理設備，其中所述同步處理電路包括： 通道估測器，用以使用所述第一元件載波的所述經前處理符號中的參考符號來估測所述第一元件載波的通道，並使用所述第二元件載波的所述經前處理符號中的參考符號來估測所述第二元件載波的通道； 解調器，用以使用對所述第一元件載波的所述通道進行估測的結果來解調除所述第一元件載波的所述參考符號以外的所述第一元件載波的所述經前處理符號，並使用對所述第二元件載波的所述通道進行估測的結果來解調除所述第二元件載波的所述參考符號以外的所述第二元件載波的所述經前處理符號；以及 解碼器，用以對所述第一元件載波的所述經解調經前處理符號及所述第二元件載波的所述經解調經前處理符號進行解碼， 其中所述通道估測器、所述解調器、及所述解碼器用以以分時方式運作。
  19. 如申請專利範圍第16項所述的訊號處理設備，其中所述前處理電路包括： 快速傅立葉變換（FFT）電路，用以對所述第一元件載波實行快速傅立葉變換以獲得所述第一元件載波的快速傅立葉變換符號，並對所述第二元件載波實行快速傅立葉變換以獲得所述第二元件載波的快速傅立葉變換符號， 其中所述對齊緩衝器記憶體儲存所述第一元件載波的所述快速傅立葉變換符號。
  20. 如申請專利範圍第19項所述的訊號處理設備，其中所述對齊控制器自所述對齊緩衝器記憶體輸出所述第一元件載波的所述快速傅立葉變換符號，以使得所述第一元件載波的所述快速傅立葉變換符號與所述第二元件載波的所述快速傅立葉變換符號相對於所述第二元件載波對齊。
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