CN106850170B - 处理多分量载波的方法及其装置 - Google Patents

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Abstract

一种处理多分量载波的方法及其装置。一种处理包括在通过用户设备接收的信号中的多个分量载波(CC)的方法包括：接收第一CC和第二CC，其中，第一CC和第二CC具有不同的接收时序；异步地对第一CC和第二CC进行前处理；使用对齐缓冲存储器来控制第一CC和第二CC之间的时序；对经时序控制的第一CC和第二CC同步地进行处理。所述多个CC至少包括第一CC和第二CC。

Description

处理多分量载波的方法及其装置
本申请要求于2015年12月3日提交的第10-2015-0171658号韩国专利申请的优先权，所述韩国专利申请的公开通过引用完整地合并于此。
技术领域
本发明构思的示例性实施例涉及一种无线通信设备，更具体地，涉及一种用于接收并处理多分量载波信号的方法和设备及其用户设备(UE)。
背景技术
在无线通信系统中，用户设备(UE)可通过下行链路(DL)从基站(BS)接收数据和/或各种控制信息，并通过上行链路(UL)发送数据和/或各种信息。
在无线通信系统中，用户对于大量数据和高数据传输速率的期望已经增加。因此，对于宽频带的需求也已经增加。
在基于第三代合作伙伴计划(3GPP)长期演进(LTE)或3GPP LTE-先进(LTE-A)的无线通信系统中，已利用载波聚合或带宽聚合来获得更宽的频带。
发明内容
根据本发明构思的示例性实施例，一种处理包括在通过用户设备接收的信号中的多个分量载波(CC)的方法包括：接收第一CC和第二CC，其中，第一CC和第二CC具有不同的接收时序；异步地对第一CC和第二CC进行前处理；使用对齐缓冲存储器来控制第一CC和第二CC之间的时序；同步地对经时序控制的第一CC和第二CC进行处理。所述多个CC至少包括第一CC和第二CC。
根据本发明构思的示例性实施例，一种用于处理多个分量载波(CC)的信号处理设备包括：前处理电路、对齐缓冲存储器和对齐控制器。前处理器电路被配置为接收第一CC和第二CC，并异步地对第一CC和第二CC进行前处理。第二CC在接收时序上比第一CC晚。对齐缓冲存储器被配置为存储前处理的第一CC的符号。对齐控制器被配置为从对齐缓冲存储器输出前处理的第一CC的符号以使前处理的第一CC的符号与前处理的第二CC的符号针对第二CC对齐。所述多个CC至少包括第一CC和第二CC。
根据本发明构思的示例性实施例，一种用户设备包括信号处理装置和应用处理器。信号处理装置被配置为通过处理多个分量载波(CC)来生成解码的数据。所述多个CC至少包括第一CC和第二CC。应用处理器被配置为处理解码的数据并为用户提供处理的数据。信号处理装置包括前处理电路、对齐控制器和同步处理电路。前处理电路被配置为接收第一CC和第二CC，并且异步地对第一CC和第二CC进行前处理。第一CC和第二CC具有不同的接收时序。对齐控制器被配置为使用对齐缓冲存储器来控制第一CC和第二CC之间的时序。同步处理电路被配置为同步地对经时序控制的第一CC和第二CC进行处理。
根据本发明构思的示例性实施例，一种用于处理多个分量载波(CC)的信号处理设备包括前处理电路、对齐缓冲存储器和对齐控制器。前处理电路被配置为接收第一CC和第二CC。第一CC和第二CC中的每一个包含多个符号。前处理电路被配置为将第一CC的至少前两个符号输出到对齐控制器，随后将第一CC和第二CC的剩余的符号交替输出到对齐控制器。第二CC在接收时序上比第一CC晚。对齐缓冲存储器被配置为存储第一CC的所述多个符号。对齐控制器被配置为将第二CC设置为参考CC，并从对齐缓冲存储器输出第一CC的所述多个符号以使第一CC的所述多个符号与第二CC的所述多个符号针对第二CC对齐。所述多个CC至少包括第一CC和第二CC。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上面和其他特征将变得更加清楚，其中：
图1是示出根据本发明构思的示例性实施例的在无线通信系统中采用的无线帧结构的示例的示图。
图2是示出根据本发明构思的示例性实施例的图1的子帧的结构的示例的示图。
图3是示出多载波通信的示图。
图4是根据本发明构思的示例性实施例的电子装置的示意性框图。
图5是根据本发明构思的示例性实施例的图4的通信模块的框图。
图6是根据本发明构思的示例性实施例的图5的通信模块的框图。
图7是根据本发明构思的示例性实施例的图5的对齐控制器的框图。
图8是根据本发明构思的示例性实施例的处理异步的分量载波(CC)的信号的方法的示意性流程图。
图9是示出根据本发明构思的示例性实施例的处理异步的CC的信号的方法的示图。
图10是根据本发明构思的示例性实施例的图6的通信模块的框图。
图11是根据本发明构思的示例性实施例的图6的通信模块的框图。
图12是根据本发明构思的示例性实施例的电子系统的框图。
图13是示出根据本发明构思的示例性实施例的用户设备的示意性示图。
具体实施方式
如在本发明构思的领域中惯例的，根据功能块、单元和/或模块，对示例性实施例进行描述并在附图中示出。本领域的技术人员将理解，通过可使用基于半导体的制造技术或其他制造技术形成的电子(或光学)电路(诸如，逻辑电路、离散组件、微处理器、硬连线电路、存储器元件、线路连接等)来物理地实现这些块、单元和/或模块。在通过微处理器或相似物实现块、单元和/或模块的情况下，可使用软件(例如，微码)对它们进行编程以执行在此讨论的各种功能并可被固件和/或软件选择地驱动。可选择地，每一个块、单元和/或模块可通过专用硬件来实现，或者每一个块、单元和/或模块可被实现为用于执行一些功能的专用模块与用于执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合。另外，在不脱离本发明构思的范围的情况下，实施例的每一个块、单元和/或模块可被物理地分成两个或更多个相互作用的和离散的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可被物理地组合成多个复杂的块、单元和/或模块。
为了解释的方便，将针对第三代合作伙伴计划(3GPP)长期演进(LTE)或3GPP LTE-先进(LTE-A)标准描述本发明构思的各种示例性实施例。然而，将理解本发明构思不局限于LTE/LTE-A系统。例如，本发明构思的示例性实施例可被应用于其他无线通信系统。
例如，本发明构思的示例性实施例适用于根据3GPP版本12(R12)的无线通信系统。然而，本发明构思的示例性实施例不局限于此。
以下，根据3GPP无线通信标准配置的载波将被称为分量载波(CC)或单元。
在本公开中，用户设备(UE)可以是固定的或具有移动性的并且可与基站(BS)通信以将用户数据和/或各种控制信息发送到BS/从BS接收用户数据和/或各种控制信息的各种装置中的任何一种。UE可被称为，例如，终端设备、移动站(MS)、移动终端(MT)、用户终端(UT)、用户站(SS)、无线装置、个人数字助理(PDA)、无线调制解调器、手持装置、智能电话等。
根据示例性实施例，基站表示与UE和/或另一基站进行通信的固定的站。基站可与UE和/或另一基站进行通信来与UE和/或所述另一基站交换各种数据和控制信息。基站可被称为，例如，先进的基站(ABS)、节点B(NB)、演进节点B(eNB)、基站收发器系统(BTS)、接入点、处理服务器(PS)等。
3GPP LTE/LTE-A标准定义与基于上层来发送信息的资源元素对应的下行链路物理信道，以及与被物理层使用但不基于上层发送信息的资源元素对应的下行链路物理信号。下行链路物理信道可以是，例如，物理下行链路共享信道(PDSCH)、物理广播信道(PBCH)、物理多播信道(PMCH)、物理控制格式指示信道(PCFICH)、物理下行链路控制信道(PDCCH)、物理混合ARQ指示信道(PHICH)等。参考信号(RS)和同步信号已被定义为下行链路物理信号。参考信号可以是具有基站和UE二者已知的预定的特定波形的信号，其中，参考信号也被称为导频(pilot)。
在本发明构思的示例性实施例中，PCFICH、PDCCH、PBCH和PDSCH是发送下行链路控制信号和/或下行链路数据的时间资源和/或频率资源。
在本发明构思的示例性实施例中，参考符号是被分配有RS的正交频分复用(OFDM)符号。
图1是示出根据本发明构思的示例性实施例的在无线通信系统中采用的无线帧结构的示例的示图。图2是示出根据本发明构思的示例性实施例的图1的子帧的结构的示例的示图。
参照图1和图2，在示例性实施例中，用于3GPP LTE/LTE-A系统中的无线帧具有10ms的长度(Tfr)且包括十个大小相同的子帧。每个子帧具有1ms的长度(Tsf)且包括两个时隙。在一个无线帧中，十个子帧可以从0至9顺序地编号。在一个无线帧中，二十个时隙可以从0至19顺序地编号。每一个时隙具有0.5ms的长度(Tslot)。发送一个子帧所需的时间被定义为传输时间间隔(TTI)。可利用无线帧号(在此也可被称为无线帧索引)、子帧号(在此也可被称为子帧索引)、时隙号(在此也可被称为时隙索引)等识别时间资源。
每一个子帧可包括多个符号(N个符号)。符号可以是，例如，时域中的OFDM符号。一个子帧可包括，例如，14(N＝14)个OFDM符号。然而，包括在一个子帧中的符号的数量不局限于此。另外，将理解，上面讨论的无线帧、子帧和时隙的各个长度是示例性的，并且本发明构思的示例性实施例不局限于此。
每一个子帧可包括频域中的多个子载波(K个子载波)。因此，所述多个符号中的每一个符号也可包括多个子载波。
在示例性实施例中，一个符号可根据带宽来使用具有不同频率的多个子载波(K个子载波)。这里，K表示大于或等于2的整数。K可根据带宽而改变。
图3是示出多载波通信的示图。通常，在无线通信系统中，通过一个下行链路(DL)频段和与下行链路(DL)频段对应的一个上行链路(UL)频段来发送或接收数据，或者无线帧在时域中被分成上行链路时间单元和下行链路时间单元并且通过上行链路时间单元/下行链路时间单元来发送或接收数据。
在根据本发明构思的示例性实施例的无线通信系统中，可使用一个下行链路(DL)频段和与下行链路(DL)频段对应的一个上行链路(UL)频段。可选择地，在根据本发明构思的示例性实施例的无线通信系统中，可使用多个下行链路(DL)频段(例如，两个或更多个下行链路(DL)频段)和多个上行链路(UL)频段(例如，两个或更多个上行链路(UL)频段)。
如上所述，通过收集上行链路(UL)和/或下行链路(DL)频率块以便使用更宽的频带的更大的上行链路(UL)/下行链路(DL)带宽的使用被称为载波聚合或带宽聚合。通过载波聚合收集的每一个载波被称为分量载波(CC)。
图3示出通过收集两个20MHz CC(CC0和CC1)来使用40MHz带宽的示例。然而，本发明构思的示例性实施例不局限于此。例如，根据示例性实施例，可改变将被使用的CC CC0和CC CC1中的每一个的带宽或CC的数量。此外，在示例性实施例中，CC CC0和CC CC1可在频域中彼此相邻或彼此不相邻，CC CC0和CC CC1可在时域中彼此同步或彼此不同步，并且可从相同的基站或不同的基站发送CC CC0和CC CC1。
UE可从一个或多个基站接收两个或更多个CC并处理所述两个或更多个CC。即，UE可接收并处理两个或更多个同步的CC或者两个或更多个异步的CC。
图4是根据本发明构思的示例性实施例的电子装置10的示意性框图。
电子装置10可对应于如上所述的UE。电子装置10可包括，例如，处理器100、通信模块200、存储器120、总线140和至少一个天线150。电子装置10还可包括用户接口110和显示装置130。电子装置10还可包括附加的组件。
处理器100控制电子装置10的整体的操作。
通信模块200可通过所述至少一个天线150从基站接收下行链路无线信号，对下行链路无线信号进行前处理并对前处理的信号进行解调和解码来恢复包括在下行链路无线信号中的数据和/或控制信号。
通信模块200可通过多个天线执行发送/接收数据的多输入多输出(MIMO)功能。
下行链路无线信号可包括如图3中所示的两个或更多个CC。
通信模块200可对将被发送到电子装置10的外部的数据和/或控制信号进行编码和调制，将调制的数据和/或信号转换成上行链路无线信号，并通过所述至少一个天线150将上行链路无线信号发送到基站。与下行链路无线信号相似，上行链路无线信号可包括如图3所示的两个或更多个CC。
通信模块200可以是硬件、固件、执行软件的硬件或它们的任意组合。
当通信模块200是硬件时，这样的硬件可包括例如被配置为专用机器以执行通信模块200的功能的一个或多个中央处理单元(CPU)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)计算机等。CPU、DSP、ASIC和FPGA在此通常可被称为处理器和/或微处理器。
当通信模块200包括执行软件的处理器时，处理器被配置为专用机器以执行软件来执行通信模块200的功能。在这样的示例性实施例中，通信模块200可包括：例如，一个或多个中央处理单元(CPU)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)计算机等。
存储器120存储电子装置10中的各种数据和信息。
存储器120可存储用于处理和控制处理器100的程序，并且可临时存储通过用户接口110输入的信息或者通过用户接口110将被输出的信息。另外，存储器120可存储通过通信模块200接收的数据或者通过通信模块200将被发送的数据以及在显示装置130上将被显示的数据。
处理器100可例如通过经由总线140在操作上被连接到元件来控制电子装置10的元件(诸如，通信模块200和存储器120)。
处理器100可被实现为多核处理器。多核处理器可以是具有两个或更多个独立和基本的处理器(在此被称为核)的一个计算组件。每一个处理器可读取并执行程序指令。
在示例性实施例中，除了包括被配置为控制电子装置10的整体操作的处理器之外，处理器100还可包括专用于控制通信模块200的处理器。
处理器100在此也可被称为控制器、微控制器、微处理器、微型计算机、应用处理器等。处理器100可通过硬件、固件、软件或它们的组合来实现。
用户接口110是被配置为使电子装置10的用户与电子装置10交互的装置。例如，用户接口110可包括各种类型的输入装置，诸如，按钮、键盘、刻度盘、触摸屏、音频输入接口、图像/视频输入接口、传感器数据输入接口等。
显示装置130可在处理器100的控制下将图像/视频信号显示给用户。
元件100、元件110、元件120、元件130和元件200可通过总线140互相交换指令和/或数据。
图5是根据本发明构思的示例性实施例的图4的通信模块200的框图。
参照图5，通信模块200可包括：例如，异步处理模块210(也被称为前处理模块210或前处理电路210)、对齐控制器220(也被称为对齐控制器电路220)以及同步处理模块250(也被称为同步处理电路250)。通信模块200还可包括内部存储器290。
异步处理模块210根据预定的顺序实时地从基站接收下行链路无线信号并对下行链路无线信号进行前处理。一旦下行链路无线信号通过所述至少一个天线150从基站输入，异步处理模块210就可根据预定的顺序实时地从基站接收下行链路无线信号并对下行链路无线信号进行前处理。如上所述，下行链路无线信号可包括两个或更多个CC。
例如，当下行链路无线信号包括第一CC CC0和在接收时序上比第一CC CC0晚的第二CC CC1时，异步处理模块210异步地对第一CC CC0和第二CC CC1进行处理。
这里，异步地对第一CC CC0和第二CC CC1进行处理可被理解为表示不执行人工时序控制(例如，人工延迟或提前一个CC的时序)来调整两个或更多个CC之间的时序。
对齐控制器220接收通过异步处理模块210前处理的两个或更多个CC，控制前处理的两个或更多个CC之间的时序并且输出经时序控制的两个或更多个CC。
例如，对齐控制器220通过针对两个或更多个CC中的一个CC(例如，最晚的CC)控制剩余的CC的时序来输出互相对齐的两个或更多个CC。
同步处理模块250接收并处理对齐的两个或更多个CC。
这里，“时序控制”或“对齐”表示人工地控制一个或多个CC的时序，并且不应被理解为将一个或多个CC的时序物理地控制为相同。例如，“对齐”可被理解为将接收时序差大于一个符号(例如，一个OFDM符号周期)的两个CC之间的时序控制为一个符号或更少。
内部存储器290可独立于存储器120而被包括在通信模块200中，并可临时存储由通信模块200生成的数据。
异步处理模块210、对齐控制器220和同步处理模块250中的每一个可通过硬件、固件、执行软件的硬件或它们的任意组合来实现。
当异步处理模块210、对齐控制器220和同步处理模块250中的每一个通过硬件实现时，可采用被配置为实现本发明构思的示例性实施例的专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)或现场可编程门阵列(FPGA)。当通过固件或软件实现异步处理模块210、对齐控制器220和同步处理模块250中的每一个时，固件或软件可被配置为包括用于执行根据本发明构思的示例性实施例的功能或操作的过程、函数或算法。被配置为实现本发明构思的示例性实施例的固件或软件可被存储在嵌入图4的处理器100或专用于通信模块200的处理器中的存储器、图4的存储器120或者图5的内部存储器290中。
图6是图5中所示的通信模块200的示例性实施例200a的框图。图7是根据本发明构思的示例性实施例的图5的对齐控制器220的框图。
参照图5至图7，异步处理模块210a可包括接收(Rx)滤波器211、自动增益控制器(AGC)213和快速傅里叶变换(FFT)单元215。
Rx滤波器211通过对输入信号进行滤波可仅获得与期望的带宽对应的CC信号。这里，输入信号可以是基于通过图5的所述至少一个天线150接收的无线信号的信号。例如，输入信号可以是通过例如将经由所述至少一个天线150接收的无线信号下转换为基带信号并对基带信号执行模数转换而获得的基带信号。
在示例性实施例中，被配置为处理通过所述至少一个天线150接收的无线信号的射频(RF)模块可被包括在通信模块200或通信模块200a中，或者可被包括在所述至少一个天线150与通信模块200或通信模块200a之间。RF模块可处理通过所述至少一个天线150接收的无线信号来生成基带信号。
AGC 213自动调整滤波的CC的增益。
FFT单元215通过对CC信号中的符号(例如，OFDM符号)执行FFT来获得频域信号。
例如，FFT单元215可通过对第一CC CC0执行FFT来生成频域中的第一CC CC0的FFT符号，并通过对第二CC CC1执行FFT来生成频域中的第二CC CC1的FFT符号。
在示例性实施例中，FFT单元215可时间上分开地或并行地对第一CC CC0和第二CCCC1执行FFT。
从FFT单元215输出的频域的FFT符号可被直接输入到对齐控制器220a或临时存储在图5的内部存储器290中。
在示例性实施例中，异步处理模块210a还可在通过Rx滤波器211对高频CC信号进行滤波或通过AGC 213对其增益进行控制之前，执行将高频CC信号下转换为基带信号的下转换器的功能以及将模拟信号转换成数字信号的模数(A/D)转换器的功能。
当基站将循环前缀(CP)添加到符号(例如，OFDM符号)并将符号发送到UE时，异步处理模块210a可从符号除去CP并对符号执行FFT。
对齐控制器220a可接收通过异步处理模块210a异步地前处理的符号，针对参考CC的符号对符号进行对齐并且向同步处理模块250a提供符号。
根据示例性实施例，如图7所示，对齐控制器220a可包括管理器221、地址生成器223、存储器控制器225、对齐缓冲存储器227、符号管理器(读取队列)229、寄存器231以及旁路控制器233。
管理器221控制对齐控制器220a的整体操作。
管理器221可从多个CC中选择最晚时序的CC作为参考CC，并基于参考CC将其他CC的符号存储在对齐缓冲存储器227中。
管理器221可根据参考CC控制存储在对齐缓冲存储器227中的CC的符号被输出。
写入管理器221-1控制从FFT单元215接收的FFT符号以CC为单位进行划分并被存储在对齐缓冲存储器227中。例如，当CC CC1是参考CC且CC CC0在接收时序上比CC CC1快时，写入管理器221-1可控制从FFT单元215接收的FFT符号中的CC CC0的符号被存储在对齐缓冲存储器227中。
图5的内部存储器290或附加的存储器可被用作对齐缓冲存储器227。
在示例性实施例中，写入管理器221-1可控制从FFT单元215接收的FFT符号数据中的CC CC0的符号和CC CC1的符号被分别存储在对齐缓冲存储器227的第一区域和第二区域中。
对齐缓冲存储器227的第一区域和第二区域可以是逻辑上划分的区域或物理上划分的区域。
在示例性实施例中，对齐缓冲存储器227可以是先进先出(FIFO)缓冲器或循环缓冲器。然而，对齐缓冲存储器227不局限于此。
例如，写入管理器221-1可控制从FFT单元215接收的FFT符号数据中的CC CC0的符号和CC CC1的符号被分别存储在对齐缓冲存储器227的第一缓冲器和第二缓冲器中。
当CC CC0的FFT符号被存储在对齐缓冲存储器227中时，读取管理器221-2可根据CC CC1的FFT符号来管理从对齐缓冲存储器227读取CC CC0的FFT符号，其中，CC CC1为参考CC。
例如，读取管理器221-2可在CC CC1的FFT符号被提供给同步处理模块250a时，根据时序从对齐缓冲存储器227读取CC CC0的FFT符号并将其提供给同步处理模块250a，其中，CC CC1为参考CC。
符号管理器(读取队列)229可管理存储在对齐缓冲存储器227中的符号的输出。
例如，符号管理器(读取队列)229可以以符号为单位以比特映射的形式管理存储在对齐缓冲存储器227中的符号是否已经被读取。
例如，符号管理器(读取队列)229可包括一个比特被映射到CC CC0的每个符号的14比特的比特映射，并且可将比特映射的所有初始值设置为第一逻辑水平(例如，0)。每当存储在对齐缓冲存储器227中的符号被顺序读取时，符号管理器(读取队列)229可将与从比特映射读取的符号对应的比特映射的比特转换为第二逻辑水平(例如，1)。
地址生成器223生成存储CC CC0的FFT符号和/或CC CC1的FFT符号的对齐缓冲存储器227的地址。例如，地址生成器223可生成存储CC CC0的FFT符号的对齐缓冲存储器227的第一区域的地址以及存储CC CC1的FFT符号的对齐缓冲存储器227的第二区域的地址。
存储器控制器225在管理器221的控制下，将FFT符号存储在对齐缓冲存储器227中或者从对齐缓冲存储器227读取FFT符号。
存储器写入控制器225-1可在写入管理器221-1的控制下，将CC CC0的FFT符号和/或CC CC1的FFT符号存储在通过地址生成器223生成的对齐缓冲存储器227的地址。
存储器读取控制器225-2可在读取管理器221-2的控制下，根据CC CC0和CC CC1被对齐的时序从对齐缓冲存储器227读取CC CC0的FFT符号和/或CC CC1的FFT符号。
寄存器231存储用于操作对齐控制器220a的控制参数。
例如，在示例性实施例中，专用于图6的通信模块200a的处理器或图4的处理器100可通过图4的总线140设置寄存器231中的控制参数。
控制参数可包括：例如，模式信息、关于参考CC的信息以及关于CC之间的时序差的信息。然而，控制参数不局限于此。
模式信息可以是：例如，指示同步模式或异步模式的信息。
根据示例性实施例，同步模式可以是在两个或更多个CC的接收时序相同时通信模块200a的操作模式。异步模式可以是在两个或更多个CC的接收时序彼此不同时通信模块200a的操作模式。
在异步模式中，关于参考CC的信息可以是表示多个CC中的参考CC的信息。
CC之间的时序差是表示参考CC与另一CC之间的接收时序差的信息。时序差可以用符号的数量来表示。然而，时序差的表示不局限于此。
在同步模式中，旁路控制器233控制从FFT单元215接收的每一个CC的FFT符号旁通，而不是将从FFT单元215接收的每一个CC的FFT符号存储在对齐缓冲存储器227中。
例如，在示例性实施例中，在同步模式下，从FFT单元215接收的CC的FFT符号可在旁路控制器233的控制下旁通，而不是被存储在对齐缓冲存储器227中。然而，本发明构思的示例性实施例不局限于此。
例如，在同步模式下，从FFT单元215接收的CC的FFT符号可以以CC为单位被存储在对齐缓冲存储器227中，并且从对齐缓冲存储器227被读取并根据读取的时序被发送到同步处理模块250a。
同步处理模块250a接收并处理通过对齐控制器220a对齐的两个或更多个CC的符号。例如，同步处理模块250a可交替地接收并处理(例如，时间分开地处理)对齐的两个或更多个CC的符号。可选择地，同步处理模块250a可并行地接收并处理对齐的两个或更多个CC的符号。
同步处理模块250a可包括：例如，信道估计器261、解调器262和符号处理器270。
信道估计器261可使用CC的参考符号中的参考符号来估计CC的信道。如下面参照图9将描述的，在示例中，一个子帧可包括十四个符号0至D。所述十四个符号中的一些可以是参考符号0、1、4、7、8和B，其他符号可以是数据符号。
信道估计器261可使用CC的子帧中的十四个符号0至D中的参考符号0、1、4、7、8和B来估计每一个CC的信道。
解调器262对除了参考符号之外的符号进行解调。基于信道估计器261估计CC的结果来执行解调。解调器262可包括：例如，干扰白化器263和符号检测器265。
干扰白化器263(也称为白化滤波器263)可白化由另一信道或另一CC引起的干扰噪声以减少由干扰引起的噪声。
符号检测器265通过对除了参考符号之外的符号进行解调来检测数据符号。
符号处理器270可包括：例如，对CC的解调的符号进行解码的解码器271和将解码的数据转换成用于介质访问控制(MAC)接口的数据的MAC接口273。
如上所述，根据本发明构思的示例性实施例，可通过控制不同接收时序的多个CC(例如，多个异步CC)之间的时序来将不同接收时序的多个CC处理为彼此同步，从而有效地使用硬件资源。例如，根据示例性实施例，将多个异步CC处理为彼此同步，因此，可有效共享元件(例如，硬件资源)。此外，根据示例性实施例，可通过将多个异步CC处理为彼此同步来减少通过软件控制硬件资源的复杂性。因此，根据本发明构思的示例性实施例可减少由于控制硬件资源的复杂性引起的意料之外的系统故障的发生。
图8是根据本发明构思的示例性实施例的处理异步CC的信号的方法的示意性流程图。图9是示出根据本发明构思的示例性实施例的处理异步CC的信号的方法的示图。
可通过图6的通信模块200a执行图8和图9的方法。参照图6、图8和图9，通信模块200a可接收不同接收时序的第一CC CC0和第二CC CC1，并可异步地对第一CC CC0和第二CCCC1进行前处理(操作S110)。
例如，通信模块200a可实时接收并前处理第一CC CC0，其中，第一CC CC0是最早的CC(操作S110)。
通信模块200a还可接收并前处理第二CC CC1，其中，第二CC CC1在接收时序上比第一CC CC0晚(例如，第二CC CC1比第一CC CC0晚一个符号或更多)(操作S110)。即，通信模块200a可在没有人为地控制第一CC CC0和第二CC CC1的时序的情况下，异步地对第一CCCC0和第二CC CC1进行前处理(操作S110)。
在图9的示例性实施例中，假设第一CC CC0与第二CC CC1之间的时序差约为三个符号。
因此，在当前的示例中，从异步处理模块210a的FFT单元215输出的第一CC CC0的FFT符号与第二CC CC1的FFT符号之间的时序差可以是三个符号。例如，FFT单元215可输出第一CC CC0的第一FFT符号0至第三FFT符号2，然后输出第二CC CC1的第一FFT符号0。接下来，FFT单元215可以以下面的顺序交替地输出第一CC CC0的符号和第二CC CC1的符号：第一CC CC0的符号3、第二CC CC1的符号1、第一CC CC0的符号4和第二CC CC1的符号2。
对齐控制器220a可将在接收时序上比第一CC CC0晚的第二CC CC1设置为参考CC，并将比参考CC早的第一CC CC0的符号存储在对齐缓冲存储器270中。
对齐控制器220a可根据第二CC CC1来读取存储在对齐缓冲存储器270中的第一CCCC0的符号，其中，第二CC CC1是参考CC(操作S120)。
例如，对齐控制器220a可根据第二CC CC1的第一符号0来读取第一CC CC0的第一符号0，并根据第二CC CC1的第二符号1来读取第一CC CC0的第二符号1。因此，虽然输入到对齐控制器220a的第一CC CC0与第二CC CC1之间的时序差约为三个符号，但是从对齐控制器220a输出的第一CC CC0与第二CC CC1之间的时序差被控制为一个符号或更少(操作S120)。
在图6的示例性实施例中，同步处理模块250a的元件261、元件262和元件270可时间分开地对每一个CC的符号进行处理。
因此，对齐控制器220a可向同步处理模块250a交替地提供第一CC CC0的符号和第二CC CC1的符号。
同步处理模块250a可顺序地对从对齐控制器220a交替地接收的第一CC CC0的符号和第二CC CC1的符号进行处理(操作S130)。
同步处理模块250a的信道估计器261可时间分开地进行操作来使用第二CC CC1的符号中的参考符号0、1、4、7、8和B估计第二CC CC1的信道，并使用第一CC CC0的符号中的参考符号0、1、4、7、8和B估计第一CC CC0的信道。因此，如图9所示，可在第二CC CC1的参考符号0之后对第一CC CC0的参考符号0进行处理，然后在第二CC CC1的参考符号1之后对第一CC CC0的参考符号1进行处理。
类似地，解调器262和符号处理器270可时间分开地进行操作。例如，解调器262可使用估计第二CC CC1的信道的结果对第二CC CC1的其他符号进行解调，并可使用估计第一CC CC0的信道的结果对第一CC CC0的其他符号进行解调。
为了解调其他符号，解调器262可对例如PCFICH、PDCCH、PBCH以及PDSCH执行去映射。
因此，如图9所示，第一CC CC0的PCFICH可在第二CC CC1的PCFICH之后被去映射，然后第一CC CC0的PDCCH可在第二CC CC1的PDCCH之后被去映射。
图10是根据本发明构思的示例性实施例的示例性的通信模块200b的框图。图10的通信模块200b是图6的通信模块200a的修改的示例。
图10的通信模块200b在结构和操作上与图6的通信模块200a大体上相同。因此，为了解释的方便，下面图10的描述集中在通信模块200b与通信模块200a的差别，并且可省略先前描述的结构和操作的进一步描述。
在图6的通信模块200a中，对齐控制器220a接收被FFT单元215转换成频域的符号的FFT符号，并控制它们的时序。与之相比，在图10的通信模块200b中，通过对齐控制器220b对两个或更多个CC之间的时序进行控制，并通过FFT单元215对两个或更多个CC执行FFT，其中，FFT单元215被包括在同步处理模块250b中而不是被包括在异步处理模块210b中。
因此，如上所述，根据本发明构思的示例性实施例，可改变对齐控制器的位置。
图11是根据本发明构思的示例性实施例的示例性的通信模块200c的框图。图11的通信模块200c是图6的通信模块200a的修改的示例。
图11的通信模块200c在结构和操作上与图6的通信模块200a大体上相同。因此，为了解释的方便，下面图11的描述集中在通信模块200c与通信模块200a的差别，并且可省略先前描述的结构和操作的进一步描述。
在图6的通信模块200a中，同步处理模块250a的元件261、元件262和元件270交替地接收并处理(时间分开地处理)两个或更多个对齐的CC的符号。
与之相比，在图11的通信模块200c中，通过250c-1和250c-2表示的同步处理模块250c并行地接收并处理两个或更多个对齐的CC的符号。为此，同步处理模块250c可包括第一信道估计器261-1和第二信道估计器261-2、第一解调器262-1和第二解调器262-2、第一解码器271-1和第二解码器271-2以及第一MAC接口273-1和第二MAC接口273-2。
第一信道估计器261-1可使用第一CC CC0的符号中的参考符号来估计第一CC CC0的信道。第二信道估计器261-2可在与第一信道估计器261-1并行操作时使用第二CC CC1的符号中的参考符号来估计第二CC CC1的信道。
第一解调器262-1可使用通过第一信道估计器261-1估计第一CC CC0的信道的结果来对第一CC CC0的其他符号(例如，除了第一CC CC0的参考符号之外的第一CC CC0的符号)进行解调。第二解调器262-2可在与第一解调器262-1并行操作时使用通过第二信道估计器261-2估计第二CC CC1的信道的结果来对第二CC CC1的其他符号(例如，除了第二CCCC1的参考符号之外的第二CC CC1的符号)进行解调。
类似地，第一解码器271-1和第二解码器271-2可并行地对相应的CC的符号进行解码。
根据示例性实施例，在同步处理模块250c中的一些元件中可以以时间分开的方式进行操作，而其他元件可并行地进行操作。
图12是根据本发明构思的示例性实施例的电子系统400的框图。
参照图12，电子系统400可被实现为便携式装置。便携式装置可以是，例如，用户设备(UE)、移动电话、智能电话、平板PC、个人数字助理(PDA)、个人导航装置或便携式导航装置(PDN)、物联网(IoT)装置等。
电子系统400包括片上系统(SoC)100、通信模块200、电源410、存储装置420、存储器300、输入/输出(I/O)端口440、扩展卡450以及显示器470。在示例性实施例中，电子系统400还可包括相机模块480。
SoC 100可控制连接到SoC 100的元件中的至少一个的操作。SoC 100可对应于图4中示出的处理器100，通信模块200可对应于图4、图5、图6、图10和图11中示出的通信模块200、通信模块200a、通信模块200b或通信模块200c。
电源410可为元件200、元件300以及元件420至480中的至少一个供应操作电压。
存储装置420可被实现为，例如，硬盘驱动器或固态驱动器(SSD)。
存储器300可被实现为，例如，易失性存储器或非易失性存储器。
I/O端口440被配置为将数据发送到电子系统400或将从电子系统400输出的数据发送到外部装置。例如，I/O端口440可包括：被配置为将指示装置(诸如，计算机鼠标)连接到电子装置400的端口、被配置为将打印机连接到电子装置400的端口、被配置为将通用串行总线(USB)驱动器连接到电子装置400的端口等。
扩展卡450可被实现为，例如，安全数字(SD)卡或多媒体卡(MMC)。在示例性实施例中，扩展卡450可以是用户识别模块(SIM)卡或通用用户识别模块(USIM)卡。
显示器470可显示从存储装置420、存储器300、I/O端口440、扩展卡450或通信模块200输出的数据。
相机模块480被配置为将光学图像转换成电子图像。从相机模块480输出的电子图像可被存储在存储装置420、存储器300或扩展卡450中。另外，从相机模块480输出的电子图像可被显示在显示器470上。
图13是示出根据本发明构思的示例性实施例的用户设备(UE)500的示意性示图。参照图13，移动装置500可包括图5的通信模块200。
用户设备500可被实现为，但不局限于，智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、物联网(IoT)装置、移动互联网装置(MID)等。
根据示例性实施例，同步处理模块250c的一些元件可时间分开地操作，一些元件可并行操作。
根据本发明构思的示例性实施例，通过控制不同接收时序的多个CC(例如，多个异步CC)之间的时序来将不同接收时序的多个CC处理为彼此同步，从而有效地使用元件(例如，硬件资源)。例如，可将多个异步CC处理为彼此同步，因此，可有效地共享元件(例如，硬件资源)。
此外，根据本发明构思的示例性实施例，可将多个异步CC处理为彼此同步，从而减少通过软件控制硬件资源的复杂性。因此，可减少由于控制硬件资源的复杂性引起的意料之外的系统故障的发生。
虽然已经参照本发明构思的示例性实施例具体示出并描述了本发明构思，但是本领域的普通技术人员将理解，在不脱离如由权利要求所限定的本发明构思的精神和范围的情况下，可进行形式和细节的各种改变。

Claims (17)

1.一种用于处理多个分量载波的信号处理设备，所述信号处理设备包括：
前处理电路，被配置为接收第一分量载波和第二分量载波，并异步地对第一分量载波和第二分量载波进行前处理，其中，第二分量载波在接收时序上比第一分量载波晚；
对齐缓冲存储器，被配置为存储前处理的第一分量载波的符号；
对齐控制器，被配置为从对齐缓冲存储器输出前处理的第一分量载波的符号以使前处理的第一分量载波的符号与前处理的第二分量载波的符号针对第二分量载波对齐，
其中，所述多个分量载波至少包括第一分量载波和第二分量载波，
其中，对齐控制器包括：
写入管理器，被配置为将第一分量载波的符号和第二分量载波的符号分别存储在对齐缓冲存储器中；
读取管理器，被配置为以第二分量载波的符号的顺序从对齐缓冲存储器读取第一分量载波的符号；
符号管理器，被配置为存储和管理指示存储在对齐缓冲存储器中的第一分量载波的符号中的每一个符号是否已经被读取的比特映射。
2.根据权利要求1所述的信号处理设备，
其中，前处理电路接收并前处理包括在所述多个分量载波中的第三分量载波和第四分量载波，其中，第三分量载波和第四分量载波具有相同的接收时序，
其中，对齐控制器还包括：
旁路控制器，被配置为使前处理的第三分量载波的符号和前处理的第四分量载波的符号旁通，其中，旁通的前处理的第三分量载波的符号和前处理的第四分量载波的符号不被存储在对齐缓冲存储器中。
3.根据权利要求1所述的信号处理设备，其中，对齐控制器还包括：
寄存器，被配置为存储用于操作对齐控制器的控制参数，其中，通过处理器设置控制参数，控制参数包括指示异步模式或同步模式的模式参数。
4.根据权利要求1所述的信号处理设备，其中，对齐缓冲存储器包括先进先出FIFO缓冲器或循环缓冲器。
5.根据权利要求1所述的信号处理设备，
其中，第一分量载波和第二分量载波之间的接收时序差大于一个符号，
其中，对齐控制器被配置为：将前处理的第一分量载波的符号与前处理的第二分量载波的符号之间的时序差控制为针对第二分量载波的一个符号或更少。
6.根据权利要求1所述的信号处理设备，
其中，前处理电路对第一分量载波和第二分量载波执行快速傅里叶变换FFT，
其中，存储在对齐缓冲存储器中的符号包括通过前处理电路被执行FFT的符号。
7.根据权利要求1所述的信号处理设备，还包括：
同步处理电路，被配置为接收并处理通过对齐控制器对齐的前处理的第一分量载波的符号和前处理的第二分量载波的符号。
8.根据权利要求7所述的信号处理设备，其中，同步处理电路包括：
信道估计器，被配置为使用前处理的第一分量载波的符号中的参考符号来估计第一分量载波的信道，并使用前处理的第二分量载波的符号中的参考符号来估计第二分量载波的信道；
解调器，被配置为使用估计第一分量载波的信道的结果来对除了第一分量载波的参考符号之外的前处理的第一分量载波的符号进行解调，并使用估计第二分量载波的信道的结果来对除了第二分量载波的参考符号之外的前处理的第二分量载波的符号进行解调；
解码器，被配置为对解调的前处理的第一分量载波的符号和解调的前处理的第二分量载波的符号进行解码，
其中，信道估计器、解调器和解码器被配置为时间分开地进行操作。
9.根据权利要求7所述的信号处理设备，其中，同步处理电路包括：
第一信道估计器，被配置为使用前处理的第一分量载波的符号中的参考符号来估计第一分量载波的信道；
第二信道估计器，被配置为与第一信道估计器并行操作，并使用前处理的第二分量载波的符号中的参考符号来估计第二分量载波的信道；
第一解调器，被配置为使用估计第一分量载波的信道的结果来对除了第一分量载波的参考符号之外的前处理的第一分量载波的符号进行解调；
第二解调器，被配置为与第一解调器并行操作，并使用估计第二分量载波的信道的结果来对除了第二分量载波的参考符号之外的前处理的第二分量载波的符号进行解调；
第一解码器，被配置为对解调的前处理的第一分量载波的符号进行解码；
第二解码器，被配置为与第一解码器并行操作，并对解调的前处理的第二分量载波的符号进行解码。
10.一种用户设备，包括：
信号处理装置，被配置为通过处理多个分量载波来生成解码的数据，其中，所述多个分量载波至少包括第一分量载波和第二分量载波；
应用处理器，被配置为处理解码的数据并向用户提供处理的数据，
其中，信号处理装置包括：
前处理电路，被配置为接收第一分量载波和第二分量载波，并异步地对第一分量载波和第二分量载波进行前处理，其中，第一分量载波和第二分量载波具有不同的接收时序；
对齐控制器，被配置为使用对齐缓冲存储器来控制第一分量载波和第二分量载波之间的时序；
同步处理电路，被配置为同步地对经时序控制的第一分量载波和第二分量载波进行处理，
其中，前处理电路对第一分量载波执行快速傅里叶变换FFT来获得第一分量载波的FFT符号，并对第二分量载波执行FFT来获得第二分量载波的FFT符号，
其中，对齐控制器包括：
写入管理器，被配置为将第一分量载波的FFT符号与第二分量载波的FFT符号分别存储在对齐缓冲存储器中；
读取管理器，被配置为以第二分量载波的FFT符号的顺序从对齐缓冲存储器读取第一分量载波的FFT符号；
符号管理器，被配置为存储并管理指示存储在对齐缓冲存储器中的第一分量载波的符号中的每一个符号是否已经被读取的比特映射。
11.根据权利要求10所述的用户设备，
其中，对齐缓冲存储器存储第一分量载波的FFT符号。
12.根据权利要求11所述的用户设备，其中，对齐控制器从对齐缓冲存储器输出第一分量载波的FFT符号以使第一分量载波的FFT符号与第二分量载波的FFT符号针对第二分量载波对齐。
13.一种用于处理多个分量载波的信号处理设备，所述信号处理设备包括：
前处理电路，被配置为接收第一分量载波和第二分量载波，其中，第一分量载波和第二分量载波中的每一个包括多个符号，其中，前处理电路被配置为将第一分量载波的至少前两个符号输出到对齐控制器，并随后将第一分量载波和第二分量载波的剩余的符号交替地输出到对齐控制器，其中，第二分量载波在接收时序上比第一分量载波晚；
对齐缓冲存储器，被配置为存储第一分量载波的所述多个符号；
对齐控制器，被配置为将第二分量载波设置为参考分量载波，并从对齐缓冲存储器输出第一分量载波的所述多个符号以使第一分量载波的所述多个符号和第二分量载波的所述多个符号针对第二分量载波对齐，
其中，所述多个分量载波至少包括第一分量载波和第二分量载波，
其中，对齐控制器包括：
写入管理器，被配置为将第一分量载波的符号与第二分量载波的符号分别存储在对齐缓冲存储器中；
读取管理器，被配置为以第二分量载波的符号的顺序从对齐缓冲存储器读取第一分量载波的符号；
符号管理器，被配置为存储并管理指示存储在对齐缓冲存储器中的第一分量载波的符号中的每一个符号是否已经被读取的比特映射。
14.根据权利要求13所述的信号处理设备，还包括：
同步处理电路，被配置为接收并处理通过对齐控制器对齐的第一分量载波的符号和第二分量载波的符号。
15.根据权利要求14所述的信号处理设备，其中，同步处理电路包括：
信道估计器，被配置为使用前处理的第一分量载波的符号中的参考符号来估计第一分量载波的信道，并使用前处理的第二分量载波的符号中的参考符号来估计第二分量载波的信道；
解调器，被配置为使用估计第一分量载波的信道的结果来对除了第一分量载波的参考符号之外的前处理的第一分量载波的符号进行解调，并使用估计第二分量载波的信道的结果来对除了第二分量载波的参考符号之外的前处理的第二分量载波的符号进行解调；
解码器，被配置为对解调的前处理的第一分量载波的符号和解调的前处理的第二分量载波的符号进行解码，
其中，信道估计器、解调器和解码器被配置为时间分开地进行操作。
16.根据权利要求13所述的信号处理设备，其中，前处理电路包括：
快速傅里叶变换电路，被配置为对第一分量载波执行快速傅里叶变换来获得第一分量载波的快速傅里叶变换符号，并对第二分量载波执行快速傅里叶变换来获得第二分量载波的快速傅里叶变换符号，
其中，对齐缓冲存储器存储第一分量载波的快速傅里叶变换符号。
17.根据权利要求16所述的信号处理设备，其中，对齐控制器从对齐缓冲存储器输出第一分量载波的快速傅里叶变换符号以使第一分量载波的快速傅里叶变换符号和第二分量载波的快速傅里叶变换符号针对第二分量载波对齐。
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