TW201724596A - 用於磁阻記憶體之間隔層 - Google Patents

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Abstract

本發明揭示具有高TMR的底部釘紮垂直磁隧道接面(pMTJ)，可耐受高溫後端製程(BEOL)處理。該pMTJ包含在該pMTJ的固定磁層的SAF層和參考層之間的複合間隔層。該複合間隔層包含第一非磁(NM)間隔層，設於該第一NM間隔層上方的磁(M)間隔層，及設於該M層上方的第二NM間隔層。該M層為磁連續非晶層，其提供對於參考層的良好範本。

Description

用於磁阻記憶體之間隔層 [相關申請的交叉參考]
本申請請求於2015年11月2日提交的名稱為“Magnetic Tunnel Junction with High Thermal Budget”的美國臨時申請號62/249,378，以及於2016年4月21日提交的名稱為“Perpendicular MTJ Stack with High TMR and High Thermal Endurance and Method for Forming Thereof”的美國臨時申請號62/325,986的優先權，其整體通過參考包括於此。本申請也交叉參考於2016年2月29日提交的名稱為“Magnetic Memory with High Thermal Budget”的美國申請號15/057,109，於2016年3月4日提交的名稱為“Magnetic Memory with Tunneling Magnetoresistance Enhanced Spacer Layre”的美國申請號15/060,634，於2016年3月15日提交的名稱為“High Thermal Budget Magnetic Memory”的美國申請號15/071,180，於2016年3月21日提交的名稱為“Bottom Electrode for Magnetic Memory to Increase TMR and Thermal Budget”的美國申請號15/075,222，於2016年3月28日提交的名稱為“Storage Layer for Magnetic Memory with High Thermal Stability”的美國申請號15/081,971，於2016年3月4日提交的名稱為 “Magnetic Memory with Tunneling Magnetoresistance Enhanced Spacer Layer”的美國申請號15/060,647，於2016年2月29日提交的名稱為“Magnetic Memory with High Thermal Budget”的美國申請號15/057,107，其通過參考包括於此用於所有目的。
本發明通常涉及半導體裝置以及形成半導體裝置的方法。
磁記憶體單元或裝置通過改變磁隧道接面(magnetic tunnel junction；MTJ)元件的電阻來儲存資訊。該MTJ元件通常包括夾置於固定鐵磁層與自由鐵磁層之間的薄絕緣隧道阻擋層，從而形成磁隧道接面。該MTJ元件的阻態對應該自由層相對該固定層的磁向的狀態而變化，該磁向的狀態可為平行(parallel；P)狀態或反平行(anti-parallel；AP)狀態。以RP表示處於P狀態下的該自由層與該固定層之間的相應電阻，而以RAP表示處於AP狀態下的該自由層與該固定層之間的相應電阻。MTJ元件的性能通常以其隧穿磁阻(tunneling magnetoresistance；TMR)為特徵，該隧穿磁阻可通過由(RAP-RP)/RP給定的公式來計算。例如，較大的TMR比促進磁記憶體單元中的讀取操作。因此，增強的TMR對於實現下一代磁記憶體單元是必要的。
希望提供一種具有增強TMR比的可靠記憶 體裝置，以及形成可靠記憶體裝置的方法，以消除對該MTJ元件的高溫顧慮。而且，也希望該製程符合成本效益，與邏輯處理相容。
本發明的實施例通常涉及半導體裝置以及形成半導體裝置的方法。一個實施例涉及形成裝置的方法。該方法包括提供具有電路元件的基板，該電路元件形成在其表面上。執行後端製程(BEOL)處理以形成在該基板上方的層級間介電質(ILD)層。該層級間介電質層包括多個層級間介電質的層級。形成磁隧道接面(MTJ)堆疊在層級間介電質層的鄰近層級間介電質的層級之間。該磁隧道接面堆疊包括：磁固定層，該磁固定層包括：合成反鐵磁層，設於該合成反鐵磁層上的複合間隔層，及設於該複合間隔層上的參考層。該複合間隔層包括：第一非磁(NM)間隔層，設於該第一非磁間隔層上方的磁(M)間隔層，以及設於該磁層上方的第二非磁間隔層。設於該磁固定層上方的隧穿阻擋層。設於該隧穿阻擋層上方的磁自由層。
另一個實施例涉及形成裝置的方法。該方法包括提供具有電路元件的基板，該電路元件形成在其表面上。執行後端製程(BEOL)處理以形成在該基板上方的層級間介電質(ILD)層。該上層級間介電質層包括多個層級間介電質的層級。形成磁隧道接面堆疊(MTJ)在層級間介電質層的鄰近層級間介電質的層級之間。該磁隧道接面堆疊包括：底部電極，及設於該底部電極上的晶種層。設於該晶 種層上的磁固定層。該磁固定層包括：合成反鐵磁層，設於該合成反鐵磁層上的複合間隔層，及設於該複合間隔層上的參考層。該複合間隔層包括：第一非磁(NM)間隔層，設於該第一非磁間隔層上方的磁(M)間隔層，以及設於該磁層上方的第二非磁間隔層。設於該磁固定層上方的隧穿阻擋層。在該隧穿阻擋層上方的磁自由層。在該磁自由層上的覆蓋層。在該覆蓋層上方的頂部電極。
另一個實施例涉及裝置。該裝置包括基板，具有設於其表面上方的電路元件。層級間介電質(ILD)層，設於該基板上方。該層級間介電質層包括多個層級介電質的層級。磁隧道接面(MTJ)堆疊，設於層級間介電質層的鄰近層級間介電質的層級之間。該磁隧道接面堆疊包括：磁固定層，該磁固定層包括：合成反鐵磁層，複合間隔層，設於該合成反鐵磁層上，及參考層，設於該複合間隔層上。該複合間隔層包括：第一非磁(NM)間隔層，磁(M)間隔層，設於該第一非磁間隔層上方，及第二非磁間隔層，設於該磁層上方。隧穿阻擋層，設於該磁固定層上方。磁自由層，設於該隧穿阻擋層上方。
通過參照下面的詳細說明以及附圖，本文所揭示的實施例的這些及其他優點和特徵將變得清楚。而且，應當理解，本文所述的各種實施例的特徵並不相互排斥，而是可存在於各種組合和排列中。
111、112‧‧‧結構
113‧‧‧磁固定層、固定層
115‧‧‧參考層
116‧‧‧隧穿阻擋層
117、217‧‧‧磁自由層、自由層
123‧‧‧交換耦合層
124a、213a‧‧‧第一磁層
124b、213b‧‧‧第二磁層
128、214‧‧‧間隔層
200‧‧‧底部釘紮垂直MTJ(pMTJ)單元或堆疊
211‧‧‧晶種層
212‧‧‧固定層
213‧‧‧合成反鐵磁(SAF)層
213c、321、424‧‧‧耦合層
214a‧‧‧NM層、第一NM層、BL層、第一間隔層、層、NM金屬層
214b‧‧‧NM層、M層、M間隔層、不連續層
214c‧‧‧NM層、NM金屬層
215‧‧‧極化層、參考層
216‧‧‧隧穿阻擋層、第一阻擋層
218‧‧‧覆蓋層
300、400‧‧‧磁堆疊
317、417‧‧‧複合自由層
317a、317b‧‧‧磁層
331‧‧‧隧穿阻擋層
417a‧‧‧第一耦合堆疊
417b‧‧‧第二耦合堆疊
900‧‧‧記憶體單元
910‧‧‧儲存單元
920‧‧‧pMTJ元件
931‧‧‧第一電極、底部電極
932‧‧‧第二電極、頂部電極
939‧‧‧第一單元節點
940‧‧‧單元選擇器單元
944‧‧‧閘極或控制終端
945‧‧‧第一源/汲(S/D)終端
946‧‧‧第二源/汲(S/D)終端
1000‧‧‧記憶體陣列
1100‧‧‧記憶體單元
1105‧‧‧基板
1110‧‧‧儲存單元
1140‧‧‧單元選擇器單元
1144‧‧‧閘極
1145‧‧‧第一源/汲(S/D)區
1146‧‧‧第二源/汲(S/D)區
1150‧‧‧儲存介電層
1180‧‧‧隔離區
1190‧‧‧層級間介電質(ILD)層
1192‧‧‧接觸層級
1193‧‧‧接觸、S/D接觸
1194‧‧‧金屬層級
1195‧‧‧導體或金屬線
1200‧‧‧裝置
1220‧‧‧儲存堆疊
1230‧‧‧MTJ堆疊
1231‧‧‧底部電極層、底部電極
1232‧‧‧頂部電極
1258‧‧‧介電襯裡
1260‧‧‧下方介電質、下方介電層
1262‧‧‧接觸
1264‧‧‧儲存單元開口、開口、過孔接觸
1266、1295a‧‧‧互連
1269‧‧‧金屬線
1270‧‧‧中間介電層
1276‧‧‧過孔開口
1290‧‧‧上方ILD層級
1292‧‧‧過孔層級
1293‧‧‧過孔接觸
1294‧‧‧金屬層級
1295b‧‧‧互連、接觸墊
BL‧‧‧基礎層
BL1、BL2‧‧‧位元線
CA‧‧‧介電層
M1‧‧‧第一金屬層級
M2、M3、M4、M5‧‧‧金屬層級
SL、SL1、SL2‧‧‧源極線
V1、V2、V3‧‧‧過孔層級
WL、WL1、WL2‧‧‧字元線
附圖包含於本說明書中並構成本說明書的 部分，其中，類似的元件符號表示類似的部件，附圖顯示本發明的較佳實施例，並與該詳細說明一起用於解釋本發明的各種實施例的原理。
第1圖顯示磁記憶體單元的底部釘紮垂直MTJ模組的平行狀態及反平行狀態的簡化圖；第2圖顯示磁記憶體單元的垂直MTJ元件的一個實施例的剖視圖；第3圖顯示磁記憶體單元的垂直MTJ元件的一個實施例的剖視圖；第4圖顯示磁記憶體單元的垂直MTJ元件的一個實施例的剖視圖；第5圖顯示磁記憶體單元的一個示例實施例的示意圖；第6圖顯示由磁記憶體單元構成的一個示例陣列的示意圖；第7圖顯示裝置的一個實施例的剖視圖；以及第8a圖至第8h圖顯示用以形成記憶體單元的製程的一個實施例的剖視圖。
本發明的實施例通常涉及記憶體單元或裝置。在一個實施例中，該記憶體單元為磁阻記憶體單元。例如，該記憶體裝置可為自旋轉移力矩磁阻隨機存取記憶體(spin transfer torque magnetoresistive random access memory；STT-MRAM)裝置。也可使用其他類型的記憶體裝置。磁阻記憶體單元包括磁隧道接面(MTJ)儲存單元。本發明的MTJ儲存單元包括複合間隔層，其在後端製程(back-end-of-line；BEOL)處理期間的高溫退火溫度下(例如400ºC)提供持續或增強的TMR。也可使用其它合適類型的記憶體單元。例如，此類記憶體裝置可包含於獨立記憶體裝置中，該獨立記憶體裝置包括但不限於USB或其它類型的可擕式儲存單元，或積體電路，例如微控制器或片上系統(system on chip；SoC)。該裝置或積體電路(IC)可包含於例如消費電子產品或與其結合使用，或者涉及其它類型裝置。
第1圖顯示磁記憶體單元的底部釘紮垂直MTJ(pMTJ)單元或堆疊200的平行狀態及反平行狀態的簡化剖視圖。該MTJ堆疊可設於底部電極與頂部電極之間(未圖示)。底部電極可與該記憶體單元形成於其上的該基板鄰近，而頂部電極可遠離該基板。電極可為鉭基或鈦基電極。例如，該電極可為鉭、氮化鉭(TaN)、鈦或氮化鈦(TiN)。在一個實施例中，底部電極可為TaN電極，而頂部電極可為Ta電極。也可使用其他類型或配置的電極。
該MTJ元件包括磁固定層113、隧穿阻擋層116以及磁自由層117。在一個實施例中，磁固定層113設於磁自由層117下方，從而形成底部釘紮pMTJ堆疊。固定層113的磁向或磁化被固定或釘紮於第一垂直方向。例如，術語垂直方向是指磁場的方向，其垂直於基板的表面 或者垂直於該MTJ模組的各層的平面。
磁固定層包含合成反鐵磁(synthetic antiferromagnetic；SAF)層。該SAF層包含第一和第二磁層124a和124b，其通過將交換耦合層(exchange coupler layer)123隔開。該SAF層的第一和第二磁層具有磁化的相反方向。參考層(reference layer)115設於該SAF層上方。該參考層與該SAF層由間隔層(spacer layer)128隔開。如圖所示，該參考層具有固定於第一磁方向的磁化。例如，該參考層定義固定層的磁方向。例如，該SAF層釘紮在第一磁方向的參考層的磁化。
如圖所示，該第一垂直方向是沿著背離該電極的向上方向。也可將該第一垂直方向設置為沿著朝向該電極的向下方向。至於自由層117的磁向或磁化，其可被程式設計為沿著第一或與固定層113相同的方向，或者沿著第二或與固定層113相反的方向。
例如，如結構111所示，自由層117的磁向或磁化被程式設計為沿著該第二或相對固定層113的反平行方向。以RAP表示自由層117與固定層113之間的相應MTJ電阻。結構112顯示自由層117的磁向被程式設計為沿著該第一或相對固定層113的平行方向。以RP表示自由層117與固定層113之間的相應MTJ電阻。電阻RAP高於電阻RP。
第2圖顯示第1圖的pMTJ元件或堆疊200的一個實施例的簡化剖視圖。該剖視圖例如是沿著位元線 方向(x軸)。pMTJ堆疊200是層的堆疊。如圖所示，該pMTJ堆疊可包括晶種層211、固定層212、隧穿阻擋層216、磁自由層217以及覆蓋層218。例如，該固定層包括合成反鐵磁(synthetic antiferromagnetic；SAF)層213、間隔層214以及極化或參考層(RL)215。構成該pMTJ堆疊的該些層順序形成於晶種層211上。例如，晶種層211支援該些順序形成的層的平滑而緊密的生長。晶種層211可為金屬層，例如鉭(Ta)、鉑(Pt)、釕(Ru)、鐵-鎳(NiFe)或鎳-鉻(NiCr)。
如圖所示，SAF層213設於晶種層上。該SAF層可包括第一磁層213a、第二磁層213b以及耦合層213c。該第一與第二磁層具有相反的磁化方向並通過耦合層213c隔開。第一磁層可被稱為第一反平行層(AP1)或第一硬層(HL1)，而第二磁層可被稱為第二反平行層(AP2)或第二硬層(HL2)。第一磁層213a例如設於晶種層211上。耦合層213c設於第一磁層213a上且第二磁層213b設於耦合層213c上。SAF層的目的是最小化由AP1與AP2經由自由層217引起的雜散場(stray field)。這維持較高的資料保留。因此，最小化自由層217的雜散磁場的影響。
該第一及第二磁層的磁化通過該耦合層213c而被“釘紮”。鄰近自由層217的第二磁層213b中的磁化或磁向充當自由層217的固定參考。
SAF層213的第一磁層213a及第二磁層213b可為合金磁層或多層。例如，該些磁層可為鈷-鐵-硼(CoFeB)合金或鈷-鐵(CoFe)合金或鉑(Pt)合金。該磁層例如 可為鈷(鐵，鎳)鉑/鈀(Co(Fe,Ni)Pt/Pd)或鈷-鉑(CoPt)或鐵-鉑(FePt)。在其他情形，該磁層可為由鈷/鉑(Co/Pt)n、鈷/鈀(Co/Pd)m或鈷/鎳(Co/Ni)x構成的多層。第一磁層213a1可厚於第二磁層213b。例如，第一磁層213a可包括由Co/Pt、Co/Pd或Co/Ni構成的n層，且第二磁層213b可包括由Co/Pt、Co/Pd或Co/Ni構成的m層，其中n大於m。在一個實施例中，n與m可小於20層。該第一磁層可被稱為第一反平行(AP1)層且該第二磁層可被稱為第二反平行(AP2)層。
在一個實施例中，SAF層213的該第一及第二磁層可被佈置於面心立方(face centered cubic；fcc)晶體結構的(111)取向(orientation)中。SAF層213的該第一及第二磁層也可採用其它fcc取向。至於耦合層213c，其可為非磁導體層。例如，耦合層213c可為釕(Ru)層。該釕層可足夠薄。例如，該耦合層可為約4-9埃(Å)厚。較佳的，耦合層為約4埃厚。也可使用其他厚度。薄的耦合層促進最大化經由耦合層的第一峰(peak)的交換耦合場(exchange coupling field)，如釕(Ru)。
至於間隔層214，其設於SAF層213上。間隔層214可為複合間隔層。在一個實施例中，該複合間隔層包括多層。該複合間隔層包含非磁(NM)和磁(M)層。在一個實施例中，該複合間隔層包含夾在兩個NM層214a和214b之間的M層214b。第一NM層214a可被稱為基礎(base)層(BL)。例如，該複合間隔層可為BL/M/NM複合層。在其 他實施例中，複合間隔層可包含BL層214a和多個M/NM雙層214b和214c。例如，複合間隔層可為(BL)(M/NM)n複合層，其中n≧1，且為M/NM雙層的數量。
在一個實施例中，B層鄰近SAF層213，而M層214b遠離SAF層213。M層經由層214a磁耦合至AP2層。在一個實施例中，NM層214c充當該極化層的範本增強物。極化層的範本增強促進經由隧穿阻擋層216的隧穿效應(tunneling effect)，且因此，改善TMR。另外，該M層充當擴散阻擋物。例如，該M層防止或降低原子自該NM層下向該極化層及該隧穿阻擋層的擴散。另外，多NM間隔層由至少一M層隔開的使用減少NM層的厚度。這也造成降低原子自該NM間隔向該極化層及該隧穿阻擋層的擴散。
NM層，包含B層，可為NM金屬層。在一個實施例中，該金屬NM層可為例如鉭(Ta)、鉬(Mo)、鎢(W)、鈮(Nb)、釕(Ru)、鈦(Ti)或其組合。在較佳實施例中，該NM間隔層為鉭層。在一個實施例中，該NM間隔層可為非晶層。該NM間隔層的厚度應足夠薄以維持RL與AP2間之耦合。該NM間隔層的厚度可為例如約0.5-5Å，且較佳為約0.5-4Å。也可採用其它厚度。例如，該厚度可依賴於想要的耦合強度。
至於M間隔層214b，其可為Co基磁層。該Co基M層可為具有不同組成之複合M層。在一個實施例中，該Co基M間隔層為Co(Fe,Ni)Bx。在較佳實施例中， M層為CoFeB層。該M間隔層為磁連續非晶層。例如，該Co基層為磁連續非晶層。為促進非晶層，該Co(Fe,Ni)Bx層的硼(B)濃度可為且較佳為約0-40%。至於該Co(Fe,Ni)Bx層的鈷(Co)濃度，其可在約20-60%間變化。在一個實施例中，該M間隔層可為單層。該M間隔單層可為不連續層，其鬆散地包裝於第一間隔層214a的表面上。不連續層214b允許硼向第一間隔層214a擴散，從而硼可被NM間隔層吸收。該M層的厚度應該維持RL與AP2層的磁垂直非等向性(perpendicular magnetic anisotropy；PMA)。例如，M層的厚度可約1.0-13Å，且較佳為約1.0-13Å。也可使用其他厚度。
在n大於1的情況中，可使用較薄的NM和M層。此改善該間隔層的表面平滑且改善耦合至RL及增強RL的極化。此也增加或最大化MTJ組件的TMR。
在一些實施例中，間隔層的不同M和NM層可為相同類型。例如，M層為M層的相同類型，而NM層為NM層的相同類型。在其他實施例中，不同M和NM層可為N和MN層的不同類型，或相同與不同類型層的組合。
如所述，複合間隔層214如下述：間隔層=(BL)/(M/NM)n，其中，BL為該基礎層，且為非磁(NM)金屬層，M/NM為該雙層，其中， M為該雙層的磁層，以及NM為該雙層的非磁金屬層，以及n為雙層的數量，且n≧1。在一個實施例中，n為1至5。也可使用提供雙層的其他數目。
在一個實施例中，複合間隔的NM層包含Ta，而M層包含CoFeB。例如，複合間隔層可為Ta/(CoFeB/Ta)n，其中n為1至5。NM層的厚度可為約1Å，而M層的厚度為約2Å。也可使用複合間隔層的其他類型與厚度。
在一個實施例中，該NM及M間隔層可通過使用獨立的濺鍍(sputtering)製程透過濺鍍形成。在其它實施例中，該NM及M間隔物可通過包括該NM及M間隔層的材料的合金靶材形成。例如，該些間隔層可通過共濺鍍形成。就Ta/CoFeB/Ta間隔層而言，可使用TaCoFeB合金靶材。在一個實施例中，在75W，通過使用氪(Kr)氣來形成具有約0.5-5Å的厚度的該第一鉭間隔層。或者，在75W，通過使用氙(Xe)氣來形成該第一鉭(Ta)間隔層。至於該CoFeB第二間隔層，其可在600W通過使用氬(Ar)氣而形成約1.0-13Å的厚度。
間隔層214控制後續形成的層的生長。例如，非晶第一間隔層214a(例如Ta)從例如該極化層的結晶下面中斷該紋理。
間隔層214支持非晶層的生長。因此，該後 續形成的層例如該極化層高度無序，從而導致增強的TMR。
極化層215設於間隔層214上。極化層215為非晶層。在一個實施例中，極化層215可為非晶CoFeB層。該非晶層增強該MTJ堆疊的隧道磁阻(TMR)效應。
隧穿阻擋層216設於極化層215上。隧穿阻擋層216為非磁且電性絕緣的層。隧穿阻擋層216可為金屬氧化物層，例如結晶鎂氧化物(MgO)或非晶鋁氧化物(Al2O3)。也可使用適於用作該MTJ元件中的該隧穿阻擋層的其它金屬氧化物。
磁自由層217設於隧穿阻擋層216上。磁自由層217可為CoFeB層。覆蓋層218設於自由層217上。覆蓋層218可由Pt、Ru、Ta或其它合適的金屬製成。覆蓋層218保護下方的自由層217並促進自由層217中的垂直磁非等向性(perpendicular magnetic anisotropy；PMA)。
如所述，MTJ堆疊包含單一隧穿阻擋層216，其設於參考層215和磁自由層217之間。在其他實施例中，MTJ堆疊可包含雙隧穿阻擋層。例如，第一阻擋層216可設於參考層215和磁自由層217之間，且第二阻擋層(未圖示)在自由層217和覆蓋層218之間。也可使用隧穿阻擋層的其他配置。
在另一個實施例中，如第3圖中所示，磁堆疊300包括磁自由層，該磁自由層為包括CoFeB的複合自由層317。該磁堆疊與第2圖中所述的磁堆疊類似。共有 的元件可能不作說明或詳細說明。該複合層可包括單耦合堆疊。該單耦合堆疊包括夾置於兩個磁層317a與317b之間的耦合層321，例如，該單耦合堆疊包含下列配置，磁層/耦合層/磁層。
在一個實施例中，磁層可為CoFeB。也可使用其他類型的磁層。耦合堆疊的磁層較佳為相同材料。然而，應瞭解耦合堆疊的磁層不需要為相同。在一個實施例中，耦合層可能相似於磁固定層的間隔層214。也可使用其他類型的耦合層。例如，耦合層可為NM金屬層，相似於複合間隔層214的NM金屬層214a或214c者。
在一個實施例中，與隧穿阻擋216類似，隧穿阻擋層331設於該雙耦合堆疊上，而覆蓋層218設於該隧穿阻擋層上。例如，MTJ堆疊可為雙隧穿阻擋MTJ堆疊。也可使用提供單一隧穿阻擋MTJ堆疊。
在又一個實施例中，如第4圖中所示，磁堆疊400包括磁自由層，例如，具有多個耦合堆疊的複合自由層417。該磁堆疊與第2圖及第3圖中所述的磁堆疊類似。共有的元件可能不作說明或詳細說明。如圖所示，該磁自由層包括由耦合層424隔開的第一及第二耦合堆疊417a及417b。例如，這構成雙耦合堆疊複合自由層。耦合堆疊例如與如第3圖中所示的該單耦合堆疊類似。共有的元件將不作說明或詳細說明。該雙耦合堆疊中的該些磁層的厚度可與該單耦合堆疊基本相同，而該耦合層可為足以耦合該些磁層的薄層。位於該些耦合堆疊之間的該耦合層 可與耦合堆疊的該耦合層類似。也可使用其它數目的耦合堆疊來設置複合自由層。
該複合自由層充當磁稀釋層，以增強垂直磁非等向性(PMA)以及降低開關電流。而且，該複合自由層也改進400℃熱預算性能並使pMTJ製程能夠與互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)BEOL製程相容。
對於該雙耦合堆疊，與隧穿阻擋216類似的隧穿阻擋層331設於該雙耦合堆疊上，而覆蓋層218設於該隧穿阻擋層上。例如，MTJ堆疊可為雙隧穿阻擋MTJ堆疊。也可使用提供單一隧穿阻擋MTJ堆疊。
第5圖顯示記憶體單元900的一個實施例的示意圖。該記憶體單元為非揮發性記憶體(non-volatile memory；NVM)單元。例如，該記憶體單元可為磁阻記憶體單元。在一個實施例中，該記憶體單元為自旋轉移力矩磁阻隨機存取記憶體(STT-MRAM)單元。也可使用其它合適類型的記憶體單元。該記憶體單元包括儲存單元910以及單元選擇器單元940。儲存單元910與單元選擇器單元940耦接。例如，該儲存單元910與該單元選擇器單元940耦接於該記憶體單元的第一單元節點939。在一個實施例中，儲存單元910為磁儲存單元並包括pMTJ元件920。該pMTJ元件可與第2圖至第4圖中所述的元件相同或類似。也可使用其它合適類型的MTJ元件。
該pMTJ元件包括第一及第二電極931及 932。該第一電極931例如可為底部電極，而第二電極932可為頂部電極。也可採用其它電極配置。在一個實施例中，儲存單元910的頂部電極932與位元線(bit line；BL)電性連接。該儲存元件的底部電極931與第一單元節點939連接。
單元選擇器單元940包括選擇該記憶體單元的選擇器。該選擇器例如可為選擇電晶體。在一個實施例中，該選擇電晶體為金屬氧化物半導體(MOS)電晶體。在一個實施例中，該選擇器為n型MOS電晶體。該選擇電晶體包括第一及第二源/汲(S/D)終端945及946以及閘極或控制終端944。該S/D終端例如為具有第一極型摻雜物的重摻雜區，以定義第一類型電晶體。例如，就n型電晶體而言，該S/D終端為n型重摻雜區。也可使用其它類型的電晶體或選擇器。
在一個實施例中，該單元選擇器的第一終端與該儲存單元910的第一電極931共同耦接於第一單元節點939。例如，該單元選擇器的第一S/D終端945與儲存單元910的底部電極931耦接。該單元選擇器的第二終端946與源極線(source line；SL)耦接。至於閘極終端944，其與字元線(WL)耦接。
第6圖顯示記憶體陣列1000的一個實施例的示意圖。該陣列包括互連的多個記憶體單元900。該些記憶體單元可與第5圖中所述的該記憶體單元類似。例如，該些記憶體單元為MRAM單元，例如STT-MRAM單元。 共有的元件可不作說明或詳細說明。也可使用其它合適類型的記憶體單元。
如圖所示，該陣列包括以2x2陣列佈置的四個記憶體單元。例如，該陣列經佈置以形成由記憶體單元構成的兩列及兩行。一列的記憶體單元通過字元線(WL1或WL2)互連，而一行的記憶體單元通過位元線(BL1或BL2)互連。S/D終端與源極線(SL1或SL2)耦接。也可使用其它合適的單元配置。儘管該陣列被顯示為2x2陣列，但應當理解，也可使用具有其它尺寸的陣列。
第7圖顯示裝置的記憶體單元1100的一個示例實施例的剖視圖。該剖視圖例如是沿著該裝置的第二或位元線方向。如圖所示，該裝置包括記憶體單元1100。該記憶體單元例如可為NVM記憶體單元。在一個實施例中，該記憶體單元為磁阻NVM單元，例如STT-MRAM單元。該記憶體單元例如包括與第2圖至第4圖中所述的堆疊相同或相似的pMTJ堆疊。共有的元件可能不作說明或詳細說明。
該記憶體單元設於基板1105上。例如，該記憶體單元設於基板1105的單元區中。該單元區可為陣列區的部分。例如，該陣列區可包括多個單元區。基板1105可包括其它類型的裝置區(未顯示)，例如高電壓(high voltage；HV)以及邏輯區，包括低電壓(low voltage；LV)及中間電壓(intermediate voltage；IV)裝置區。也可設置其它類型的區域。
基板1105例如為半導體基板，如矽基板。例如，基板1105可為輕摻雜p型基板。也可設置本質或其它類型的摻雜基板，例如矽-鍺(SiGe)、鍺(Ge)、鎵-砷(GaAs)或任意其它合適的半導體材料。在一些實施例中，基板1105可為絕緣體上結晶(crystalline-on-insulator；COI)基板。COI基板包括通過絕緣體層與結晶塊體隔開的表面結晶層。該絕緣體層例如可由介電絕緣材料形成。該絕緣體層例如由矽氧化物形成，其提供埋置氧化物(buried oxide；BOX)層。也可使用其它類型的介電絕緣材料。該COI基板例如為絕緣體上矽(silicon-on-insulator；SOI)基板。例如，該表面及塊體結晶層為單晶矽。也可使用其它類型的COI基板。應當理解，該表面及塊體層無需由相同材料形成。
在基板1105上執行前端製程(front-end-of-line；FEOL)處理。該FEOL製程例如在基板1105上形成n型及p型裝置或電晶體。該p型及n型裝置構成互補MOS(CMOS)裝置。該FEOL製程例如包括形成隔離區，各種裝置及隔離阱，電晶體閘極及電晶體源/汲(S/D)區以及充當基板或阱連接的接觸或擴散區。也可通過該FEOL製程形成其它元件。
隔離區1180例如用以隔離不同的裝置區。該些隔離區可為淺溝槽隔離(shallow trench isolation；STI)區。為形成STI區，形成溝槽並用隔離材料填充該溝槽。執行平坦化製程例如化學機械拋光(chemical mechanical polishing；CMP)，以移除多餘的介電材料，從而形成隔離 區。也可使用其它類型的隔離區。設置該些隔離區以將裝置區與其它區隔離。
裝置阱(未顯示)例如充當p型及n型電晶體的基體。裝置阱為摻雜阱。第二類型摻雜裝置阱充當第一類型電晶體的基體。例如，p型裝置阱充當n型電晶體的基體，n型裝置阱充當p型電晶體的基體。隔離阱可用以將裝置阱與該基板隔離。該些隔離阱深於該些裝置阱。例如，隔離阱包圍該些裝置阱。該些隔離阱為第一類型摻雜阱。例如，n型隔離阱用以隔離p型裝置阱。通過使用例如注入遮罩(如光阻遮罩)，可採用獨立注入來形成不同的摻雜裝置阱及隔離阱。例如，在形成隔離區以後形成該些阱。
在該基板上形成電晶體的閘極。例如，該閘極的層(如閘極介電及閘極電極層)形成於該基板上並經圖案化以形成閘極1144。該閘極介電質可為矽氧化物層，而該閘極電極層可為多晶矽。例如，該閘極電極可經摻雜以降低片電阻(sheet resistance)。也可使用其它類型的閘極介電及閘極電極層。該閘極介電層可通過熱氧化形成，且該閘極電極可通過化學氣相沉積(chemical vapor deposition；CVD)形成。可執行獨立的製程來形成該不同電壓電晶體的閘極介電質。例如，這是由於與該不同電壓電晶體關聯的不同閘極介電質厚度。例如，與低電壓(LV)電晶體相比，高電壓(HV)電晶體將具有較厚的閘極介電質。
該些閘極層通過例如遮罩及蝕刻技術而被 圖案化。例如，在該些閘極層上方可設置圖案化光阻遮罩。例如，在該些閘極層上方形成光阻層並通過使用光罩而微影曝光。對該光阻遮罩層顯影，從而形成具有該光罩的想要圖案的圖案化光阻遮罩。為改進微影清晰度，可在該閘極電極層與該光阻遮罩層之間設置抗反射塗(anti-reflective coating；ARC)層。通過使用該圖案化光阻遮罩，使用非等向性蝕刻(例如反應離子蝕刻(reactive ion etch；RIE))來圖案化該些閘極層，以形成該些閘極。
在形成該些閘極以後，在基板1105的暴露主動區中形成摻雜接觸區，例如源/汲(S/D)區及阱或基板連接。該些接觸區為重摻雜區。依據電晶體及阱連接的類型，該些接觸區可為重摻雜n型或p型區。對於n型電晶體，S/D區為重摻雜n型區，且對於p型電晶體，S/D區為重摻雜p型區。對於阱連接，它們是與該阱相同的摻雜類型。
S/D區可包括輕摻雜擴散(lightly doped diffusion；LDD)及環狀(halo)區。LDD區是具有第一極型摻雜物的輕摻雜區，而該環狀區是具有第二極型摻雜物的輕摻雜區。例如，針對n型電晶體，該環狀區包括p型摻雜物，而對於n型電晶體，該LDD區包括n型摻雜物。該環狀及LDD區延伸於該閘極下方。與LDD區相比，環狀區延伸於該閘極下方更遠。也可使用其它的LDD、環狀及S/D區配置。
在該些電晶體的閘極側壁上可設置介電間隔物(未顯示)。該些間隔物可用以促進環狀、LDD及S/D 區的形成。例如，在形成環狀及LDD區以後形成間隔物。為形成間隔物，可例如在該基板上形成間隔物層並對它進行非等向性蝕刻以移除水準部分，而保留該些閘極的側壁上的該些間隔物。在形成該些間隔物以後，執行注入以形成該些S/D區。通過使用例如注入遮罩(如光阻遮罩)，可採用獨立注入來形成不同的摻雜區。同時形成與S/D區具有相同摻雜物類型的阱連接。
如圖所示，該FEOL製程形成由隔離區1180(例如STI區)隔離的單元區。該單元區用於記憶體單元。可設置隔離區來隔離記憶體單元的行。也可使用其它的隔離區配置。該單元區可包括單元裝置阱(未顯示)。該單元裝置阱例如充當該記憶體單元的電晶體的基體阱。針對第一極型電晶體，可用第二極型摻雜物摻雜該裝置阱。可用第二極型摻雜物輕摻雜或中等摻雜該裝置阱。在一些情況下，可設置單元裝置隔離阱(未顯示)，以包圍該單元裝置阱。該隔離阱可具有與該單元裝置阱的極性相反的摻雜物類型。例如，該隔離阱可包括第一極型摻雜物。該隔離阱用以將該單元裝置阱與該基板隔離。可設置阱偏壓來偏壓該些阱。
該單元裝置阱可為該陣列區中的該些單元區的共同阱。例如，該單元裝置阱可為陣列阱。該單元裝置隔離阱可充當該陣列隔離阱。也可使用其它的裝置及隔離阱配置。該裝置的其它裝置區也可包括裝置和/或裝置隔離阱。
該記憶體單元包括單元選擇器單元1140及儲存單元1110。該FEOL在該單元區中形成單元選擇器單元1140。單元選擇器單元1140包括用以選擇該記憶體單元的選擇器。該選擇器例如可為選擇電晶體。在一個實施例中，該選擇電晶體為金屬氧化物半導體(MOS)電晶體。如圖所示，該電晶體包括形成於基板1105中的第一及第二源/汲(S/D)區1145及1146，以及設於該些S/D區之間的該基板上的閘極1144。第一S/D區1145可被稱為汲區，第二S/D區1146可被稱為源區。該些S/D區例如為具有第一極型摻雜物的重摻雜區，從而定義該類型電晶體。例如，就n型電晶體而言，該些S/D區為n型重摻雜區。也可使用其它類型的電晶體或選擇器。
至於閘極1144，其包括位於閘極介電質上方的閘極電極。該閘極電極可為多晶矽，而該閘極介電質可為矽氧化物。也可使用其它類型的閘極電極及閘極介電材料。例如，閘極可為沿第一或字元線方向的閘極導體。該閘極導體構成一列記憶體單元的共同閘極。
如所述的那樣，S/D區可包括LDD及環狀區(未顯示)。介電間隔物(未顯示)可設於該些電晶體的閘極側壁上，以促進形成電晶體環狀、LDD及電晶體S/D區。應當理解，不是所有的電晶體都包括LDD和/或環狀區。
在形成單元選擇器單元1140及其它電晶體以後，執行後端製程(BEOL)處理。該BEOL製程包括在層級間介電質(ILD)層1190中形成互連。該互連連接該積體 電路(IC)的各種元件，以執行想要的功能。ILD層包括金屬層級1194及接觸層級1192。通常，金屬層級1194包括導體或金屬線1195，而接觸層級1192包括接觸1193。該些導體及接觸可由金屬形成，例如銅、銅合金、鋁、鎢或其組合。也可使用其它合適類型的金屬、合金或導電材料。在一些情況下，該些導體及接觸可由相同材料形成。例如，在上方金屬層級中，該些導體及接觸可通過雙鑲嵌製程形成。這導致該些導體及接觸具有相同的材料。在一些情況下，該些導體及接觸可具有不同的材料。例如，在該些接觸及導體通過單鑲嵌製程形成的情況下，該些導體與接觸的材料可不同。也可採用其它技術(例如反應離子蝕刻(RIE))來形成金屬線。
裝置可包括多個ILD層或層級。例如，可設置x個ILD層級。如圖所示，該裝置包括5個ILD層級(x=5)。也可使用其它數目的ILD層級。ILD層級的數目可依賴於例如設計要求或所涉及的邏輯製程。可以Mi表示ILD層級的金屬層級，其中，i為從1至x且是x個ILD層級的第i個ILD層級。可以Vi-1表示ILD層級的接觸層級，其中，i是x個ILD層級的第i個ILD層級。
例如，該BEOL製程開始於在該些電晶體上方形成介電層，其它元件形成於該FEOL製程中。該介電層可為矽氧化物。例如，該介電層可為通過化學氣相沉積(CVD)形成的矽氧化物。該介電層充當該BEOL製程的金屬前介電層或第一接觸層。該介電層可被稱為該BEOL製程 的CA層級。在該CA層級介電層中形成接觸。該些接觸可通過單鑲嵌製程形成。通過使用遮罩及蝕刻技術在該介電層中形成過孔開口。例如，在該介電層上方形成具有與該些過孔對應的開口的圖案化阻劑遮罩。執行非等向性蝕刻(例如RIE)以形成該些過孔，從而暴露下方接觸區，例如S/D區及閘極。在該基板上沉積導電層，例如鎢，以填充該些開口。該導電層可通過濺鍍形成。也可使用其它技術。執行平坦化製程(例如CMP)以移除多餘的導電材料，而保留該CA層級中的接觸塞。
在該CA層級中形成接觸1193以後，該BEOL製程繼續在基板1105上方形成介電層，從而覆蓋該CA層級介電層。該介電層例如充當該第一ILD層的第一金屬層級M1。該上方介電層例如為矽氧化物層。也可使用其它類型的介電層。該介電層可通過CVD形成。也可使用其它技術來形成該介電層。
在該M1層級介電層中形成導電線。該些導電線可通過鑲嵌技術形成。例如，通過使用例如遮罩及蝕刻技術，可蝕刻該介電層以形成溝槽或開口。在該基板上形成導電層，以填充該些開口。例如，可形成銅或銅合金層來填充該些開口。該導電材料可通過例如鍍覆(如電鍍或無電鍍)來形成。也可使用其它類型的導電層或形成技術。通過例如CMP來移除多餘的導電材料，而保留具有M1介電質的平坦表面。該第一金屬層級M1及CA可被稱為下方ILD層級。
該製程繼續形成額外的ILD層(未顯示)。例如，該製程繼續形成上方ILD層或層級。該上方ILD層級可包括ILD層級2至ILD層級x。例如，在x=5(5個層級)的情況下，該些上方層級包括從2至5的ILD層級，其包括過孔層級V1至V4以及金屬層級M2至M5。ILD層的數目可依賴於例如設計要求或所涉及的邏輯製程。該些上方ILD層可由矽氧化物形成。也可使用其它類型的介電材料，例如低k、高k或組合的介電材料。該些ILD層可通過例如CVD形成。也可使用其它技術來形成該些ILD層。
該些上方ILD層的該些導體及接觸可通過雙鑲嵌製程形成。例如，形成過孔及溝槽，從而形成雙鑲嵌結構。該雙鑲嵌結構可通過例如先過孔或後過孔雙鑲嵌技術形成。可採用遮罩及蝕刻技術來形成該雙鑲嵌結構。用導電層(例如銅或銅合金)填充該雙鑲嵌結構。該導電層可通過例如鍍覆技術形成。通過例如CMP移除多餘的導電材料，從而在上方ILD層中形成導體及接觸。
在ILD層級之間以及基板1105上可設置介電襯裡(未顯示)。該介電襯裡例如充當蝕刻停止層。該介電襯裡可由低k介電材料形成。例如，該介電襯裡可為nBLOK。針對該介電襯裡，也可使用其它類型的介電材料。
最上ILD層級(例如M5)可具有與下方ILD層級不同的設計規則，如臨界尺寸(critical dimension；CD)。例如，與下方金屬層級M1至Mx-1相比，Mx可具有較大的臨界尺寸。例如，該最上金屬層級可具有下方該金 屬層級的臨界尺寸的2倍或6倍的臨界尺寸。也可採用其它的ILD層級配置。
如圖所示，S/D接觸1193設於該CA層級中。該S/D接觸與該選擇電晶體的該第一及第二S/D區耦接。也可設置與電晶體的其它S/D區耦接的其它S/D接觸。該CA層級可包括與該選擇電晶體的該閘極耦接的閘極接觸(未顯示)。該閘極接觸可設於該裝置的另一個剖面中。該些接觸可為鎢接觸，而接觸墊可為銅墊。也可使用其它類型的接觸及接觸墊。也可設置其它電晶體的其它S/D及閘極接觸。
如上所述，在M1中設置金屬線。該金屬線與該S/D接觸1193耦接。在一個實施例中，SL(源極線)與該選擇電晶體的第二S/D區1146耦接。至於第一S/D接觸1145，它可與M1中的接觸墊或島耦接。該些接觸墊提供與上方ILD層級的連接。該些金屬線或墊可由銅或銅合金形成。也可使用其它類型的導電材料。
至於上方ILD，例如，從2至5，它們包括該過孔層級中的接觸以及該金屬層級中的接觸墊/金屬線。該些接觸及接觸墊提供從M5至該選擇電晶體的第一S/D區1145的連接。
在最上ILD層級上方設置墊層級(未顯示)。例如，在Mx上方設置墊介電層級。在該裝置包括5個金屬層級的情況下，該墊層級設於M5上方。該墊介電層例如可為矽氧化物。也可使用其它類型的介電材料。該 墊介電層包括墊，例如焊墊或墊互連，以為該些元件提供外部互連。焊墊可用於打線接合，而墊互連可針對接觸凸塊設置。該外部互連可為與該裝置的輸入/輸出(I/O)、電源及接地連接。例如，該些墊可為鋁墊。也可使用其它類型的導電墊。在該墊層級上方可設置鈍化墊，例如矽氧化物，矽氮化物或其組合。該鈍化層包括開口以暴露該些墊。
在該最上金屬層級與墊層級之間可設置介電襯裡。該介電襯裡例如在過孔蝕刻製程期間充當蝕刻停止層且它也可充當例如銅(Cu)層的擴散阻擋層。該介電襯裡可為低k介電襯裡。例如，該介電襯裡可為nBLOK。針對該介電襯裡，也可使用其它合適類型的介電材料。
該記憶體單元的儲存單元1110設於儲存介電層1150中。儲存介電層1150可為ILD層級的過孔層級。如圖所示，儲存介電層1150為V1。也可在其它過孔層級設置該儲存介電層。在其它實施例中，儲存介電層1150可為專用儲存介電層且不是互連層級的部分。也可使用其它的儲存介電層配置。儲存單元1110包括設於底部與頂部電極之間的儲存元件，從而形成pMTJ元件。在一個實施例中，該儲存元件為底部釘紮pMTJ儲存元件，例如第1圖至第4圖所述的元件。共有的元件可能不作說明或詳細說明。
在一個實施例中，該儲存單元的該底部電極與該選擇電晶體的汲極耦接。例如，該底部電極與該M1層級中的接觸墊以及該CA層級中的過孔接觸耦接。也 可使用其它的耦接該底部電極的配置。該頂部電極與BL耦接。例如，該頂部電極與設於M2中的該BL耦接。該BL是沿位元線方向。至於該選擇電晶體的源極，它與SL耦接。例如，CA中的過孔接觸經設置以將該選擇電晶體的源區與M1中的SL耦接。也可在其它層級設置SL。
至於單元選擇器的該閘極，它與WL耦接。該WL例如沿字元線方向。該位元線及字元線方向相互垂直。如圖所示，該WL設於M3中。該WL可通過M2及M1中的接觸墊以及V2及V1中的過孔接觸(未圖示)與該閘極耦接。也可使用其它的將該WL與該閘極耦接的配置。例如，該WL可設於其它金屬層級中。
儘管如所述的那樣，在後端介電層級的特定介電層級中設置各種線及儲存元件，但也可使用其它配置。例如，可將它們設於其它或額外的金屬層級中。例如，該儲存元件可設於上方過孔層級中，例如在M5與M6之間(未顯示)。而且，該裝置可包括其它裝置區及元件。
第8a圖至第8h圖顯示用以形成裝置1200的製程的一個實施例的簡化剖視圖。該製程包括形成記憶體單元。該記憶體單元例如可為NVM記憶體單元。在一個實施例中，該記憶體單元是磁阻NVM單元，例如STT-MRAM單元。該記憶體單元例如與第7圖中所述的單元類似。共有的元件可不作說明或詳細說明。該些剖視圖例如是沿位元線方向。儘管該些剖視圖顯示一個記憶體單元，但應當理解，該裝置包括例如記憶體陣列的多個記憶 體單元。另外，該記憶體單元可在同一基板上與CMOS邏輯裝置同時形成。
該些簡化剖視圖顯示上方ILD層級1290。例如，如所述的那樣，已用FEOL及BEOL製程對基板(未顯示)進行了處理，以包括該上方ILD層級。FEOL製程例如形成電晶體，包括該記憶體單元的選擇電晶體。也可在同一基板上形成其它類型的裝置。BEOL製程在ILD層級中形成互連。該上方ILD層級包括過孔層級1292以及金屬層級1294。例如，該上方ILD層級包括V4及M5。如圖所示，該過孔層級包括過孔接觸1293，而該金屬層級包括互連。例如，互連1295b是用以與儲存單元耦接的單元接觸墊，且互連1295a與墊互連耦接。該些互連例如為銅互連。也可使用其它合適類型的互連。
請參照第8a圖，在一個實施例中，在該金屬層級上方設置介電襯裡1258。該介電襯裡例如充當蝕刻停止層。該介電襯裡可為低k介電襯裡。例如，該介電襯裡可為nBLOK。針對該介電襯裡，也可使用其它類型的介電材料。該介電襯裡例如通過CVD形成。也可使用其它合適的技術來形成該介電襯裡。
該製程繼續形成介電層。如第8b圖中所示，在介電襯裡1258上形成下方介電質1260。在一個實施例中，該下方介電質包括氧化物材料。該下方介電質可通過CVD形成。針對該下方介電層，也可使用其它合適的形成技術或合適的厚度。
在第8c圖中，下方介電質1260及介電襯裡1258經圖案化以形成儲存單元開口1264。儲存單元開口1264例如為過孔開口，以容置後續形成的儲存堆疊的下部。儲存單元開口1264暴露下方該金屬層級中的單元接觸墊1295b。該開口可通過遮罩及蝕刻技術形成。例如，在該下方鈍化層上方可形成圖案化光阻遮罩，以充當蝕刻遮罩。通過使用該圖案化阻劑蝕刻遮罩，可執行蝕刻(例如RIE)以圖案化該下方鈍化層。在一個實施例中，該蝕刻將該遮罩的圖案轉移至該下方鈍化層，包括該介電襯裡，以暴露下方該單元接觸墊。
請參照第8d圖，該製程繼續形成儲存堆疊。該儲存堆疊可為磁儲存堆疊。該磁儲存堆疊例如為MTJ堆疊，與第2圖至第4圖中所述的堆疊類似。該MTJ堆疊可包括被配置為與第2圖至第4圖中所述的堆疊類似的底部釘紮MTJ堆疊的各種層。該MTJ堆疊形成MRAM單元的儲存單元。
該MTJ堆疊例如包括設於頂部與底部電極之間的儲存堆疊。該底部電極與下方該金屬層級中的接觸墊耦接。例如，該底部電極與M5中的接觸墊1295b耦接。這提供該MTJ堆疊與如第7圖中所示的該單元選擇電晶體的第一S/D區1145的連接。至於該頂部電極，它暴露於該中間介電層的頂部。
在該基板上形成該MTJ堆疊的各種層。例如，該MTJ堆疊的各種層順序形成於該下方鈍化層上方並 填充該開口。在形成開口1264以後，在該下方鈍化層上方沉積底部電極層1231，例如Ta或TaN，並填充該開口，如第8d圖中所示。應用化學機械拋光(CMP)製程在開口1264中形成嵌埋底部電極並移除其它區域中的多餘底部電極層。可採用其它合適的底部電極材料及技術。底部電極1231填充該開口且表面平坦，如第8e圖中所示。
請參照第8f圖，該製程繼續通過物理氣相沉積(physical vapor deposition；PVD)製程在該底部電極的頂部上形成該MTJ堆疊的其餘層，例如儲存堆疊1220及頂部電極1232。該MTJ堆疊的該些層經圖案化以形成如圖所示的MTJ堆疊1230。圖案化該些層可通過不導電遮罩及蝕刻技術實現。在形成MTJ堆疊1230以後，如果使用介電ARC或氧化物硬遮罩層，則移除用以圖案化該MTJ堆疊的該不導電遮罩層。也可使用其它合適的技術來形成該MTJ堆疊。
在一個實施例中，對該基板執行合金製程。該合金製程包括以約1至2小時的持續時間並用氫環境將該基板退火至約400℃。也可使用其他退火參數。
在該基板上形成充當儲存介電層的中間介電層1270，如第8g圖中所示。該介電層形成於下方介電層1260上方並充分覆蓋該MTJ堆疊。該中間介電層例如為矽氧化物。也可使用其它類型的中間介電層。該中間介電層可通過CVD形成。也可使用其它技術來形成該介電層。
在該基板上執行平坦化製程，以平坦化該中間介電層。該平坦化製程例如為CMP製程。該CMP製程在該MTJ堆疊與該中間介電層的頂部之間形成平坦頂部表面。該中間介電層經圖案化以形成過孔開口1276。該過孔開口通過遮罩及蝕刻技術被圖案化。該過孔開口穿過各該介電層及介電襯裡。這暴露該下方金屬層級中的互連1295a。在形成該過孔開口以後，移除該遮罩層。例如，移除該遮罩及ARC層。
請參照第8h圖，在該基板上形成導電層。該導電層覆蓋該中間介電層及MTJ堆疊並填充該過孔開口。該導電層應當足夠厚，以充當金屬線或互連。該導電層例如包括銅層。也可使用其它合適類型的導電層。該導電層可通過例如濺鍍形成。也可使用其它合適的技術來形成該導電層。
該導電層經圖案化以形成金屬線1269及互連1266。圖案化該導電層來形成該金屬線及互連可通過遮罩及蝕刻技術實現。例如，圖案化光阻遮罩(未顯示)可形成於該導電層上方。通過圖案化阻劑遮罩，可使用蝕刻(例如RIE)來圖案化該導電層。在一個實施例中，互連1266包括位於該過孔開口中的過孔接觸1264以及位於中間介電層1270上方的接觸1262。金屬線1269例如可充當該BL。在圖案化該導電層以後，移除該遮罩。例如，移除該遮罩及ARC層。
可執行額外的製程來完成該裝置的形成。 例如，該些製程可包括形成額外的ILD層級、墊層級、鈍化層級、墊開口、切割、組裝及測試。也可執行其它類型的製程。
儘管如上所述的該記憶體單元的該儲存堆疊包括MTJ堆疊(例如第2圖至第4圖中所示的堆疊)，但應當理解，可使用其它合適的配置及其它類型的MTJ堆疊。另外，如第8a圖至第8h圖中所述的製程也適用於其它合適類型的記憶體單元，例如但不限於對高溫製程敏感的記憶體單元。
所述實施例導致各種優點。例如，在高溫(例如400℃)執行的該合金製程對於保持除該MTJ堆疊以外的裝置的性能及可靠性很重要。在所述實施例中，具有該複合間隔層的該紋理中斷層的設置改進熱預算並與該合金製程相容。例如，該複合層包括擴散阻擋層(鎂間隔層)，其阻止鉭金屬擴散進入該極化及隧道阻擋層，從而增強高退火溫度下(例如400℃)該MTJ元件的TMR。而且，該複合間隔層可降低該SAF層的該第二磁層中的總磁矩，從而最大限度地降低雜散場，其導致該自由層具有降低的偏移場。在一些實施例中，包括釕(Ru)間隔層的該複合間隔層改進與其相鄰的SAF層的該第二磁層的PMA並進一步降低該SAF層的該第二磁層的總厚度。這可導致pMTJ堆疊具有最小厚度。而且，所述製程與邏輯處理或技術高度相容。
本發明可以其它特定形式實施，而不背離 其精神或基本特徵。因此，上述實施例應當在所有方面都被視為說明性質而非限制本文所述的發明。因此，由所附申請專利範圍而非上述說明表示本發明的範圍，且在該申請專利範圍的等同的意思及範圍內所作的所有變更都意圖包括於其範圍內。
1100‧‧‧記憶體單元
1105‧‧‧基板
1110‧‧‧儲存單元
1140‧‧‧單元選擇器單元
1144‧‧‧閘極
1145‧‧‧第一源/汲(S/D)區
1146‧‧‧第二源/汲(S/D)區
1150‧‧‧儲存介電層
1180‧‧‧隔離區
1190‧‧‧層級間介電質(ILD)層
1192‧‧‧接觸層級
1193‧‧‧接觸、S/D接觸
1194‧‧‧金屬層級
1195‧‧‧導體或金屬線
BL‧‧‧基礎層
CA‧‧‧介電層
M1‧‧‧第一金屬層級
M2、M3、M4、M5‧‧‧金屬層級
SL‧‧‧源極線
V1、V2、V3‧‧‧過孔層級
WL‧‧‧字元線

Claims (20)

  1. 一種形成裝置的方法，包括：提供包括電路元件的基板，該電路元件形成在基板表面上；執行後端製程處理以形成在該基板上方的層級介電質層，其中，該層級介電質層包括多個層級介電質的層級；以及形成磁隧道接面堆疊在上層級介電質層的鄰近層級介電質的層級之間，其中，該磁隧道接面堆疊包括：磁固定層，該磁固定層包括：合成反鐵磁層，複合間隔層，設於該合成反鐵磁層上，該複合間隔層包括：第一非磁(NM)間隔層，磁(M)間隔層，設於該第一非磁間隔層上方，以及第二非磁(NM)間隔層，設於該磁層上方，以及參考層，設於該複合間隔層上方，隧穿阻擋層，設於該磁固定層上方，以及磁自由層，設於該隧穿阻擋層上方。
  2. 如申請專利範圍第1項所述的方法，其中，該複合間隔層形成在該合成反鐵磁層上。
  3. 如申請專利範圍第1項所述的方法，其中， 該磁間隔層包括鈷基磁層；以及該第一及第二非磁間隔層包括鉭(Ta)、鉬(Mo)、鎢(W)、鈮(Nb)、釕(Ru)、鈦(Ti)或其組合。
  4. 如申請專利範圍第3項所述的方法，其中，該鈷基磁間隔層包括鈷-鐵/鎳-硼合金(Co(Fe,Ni)B)。
  5. 如申請專利範圍第3項所述的方法，其中，該鈷基磁間隔層包括鈷基磁連續非晶層。
  6. 如申請專利範圍第4項所述的方法，其中，該磁間隔層包括：硼的濃度包括約0-40%；以及鈷的濃度包括約20-60%。
  7. 如申請專利範圍第3項所述的方法，其中，該第一及第二非磁間隔層包括鉭(Ta)。
  8. 如申請專利範圍第1項所述的方法，其中，該磁間隔層包括單層。
  9. 如申請專利範圍第8項所述的方法，其中，該磁間隔層包括不連續層。
  10. 如申請專利範圍第1項所述的方法，其中，形成該複合間隔層包括使用包括該磁間隔層及非磁間隔層的材料的濺鍍靶材而共濺鍍。
  11. 如申請專利範圍第1項所述的方法，其中：該非磁間隔層通過使用氪氣或氙氣在75W濺鍍而形成；以及該磁間隔層通過使用氬氣在600W濺鍍而形成。
  12. 如申請專利範圍第1項所述的方法，其中：該第一非磁間隔層作為基礎層BL；該N層與第二非磁層形成雙層M/NM；以及該複合間隔層包括(BL)/(M/NM)n，其中，n是在該複合堆疊中該基礎層BL上雙層的數目，且n≧1。
  13. 如申請專利範圍第12項所述的方法，其中，n等於1-5。
  14. 如申請專利範圍第1項所述的方法，其中，該磁隧道接面堆疊包括：設於該自由層上方的覆蓋層；設於該固定磁層下的晶種層；以及設於頂部電極及底部電極之間的該磁隧道接面堆疊。
  15. 如申請專利範圍第14項所述的方法，進一步包括設於該自由磁層與覆蓋層之間的第二隧穿阻擋層。
  16. 如申請專利範圍第1項所述的方法，其中，該自由磁層包括磁耦合堆疊，該磁耦合堆疊包括：第一磁層；設於該第一磁自由層上的自由間隔層；以及第二磁自由層。
  17. 如申請專利範圍第16項所述的方法，其中，該自由間隔層包括複合自由間隔層，該複合自由間隔層包括：第一非磁自由間隔層；設於該第一非磁自由間隔層上方的磁自由間隔層；以及 設於該磁自由層上方的第二非磁自由間隔層。
  18. 一種形成裝置的方法，包括：提供包括電路元件的基板，該電路元件形成在基板表面上；執行後端製程處理以形成在該基板上方的層級間介電質層，其中，該層級間介電質層包括多個層級間介電質的層級；以及形成磁隧道接面堆疊在上層級間介電質層的鄰近層級間介電質的層級之間，其中，該磁隧道接面堆疊包括：底部電極層，設於該底部電極上的晶種層，磁固定層，該磁固定層包括：合成反鐵磁層，複合間隔層，設於該合成反鐵磁層上，該複合間隔層包括：第一非磁(NM)間隔層，磁(M)間隔層，設於該第一非磁間隔層上方，以及第二非磁間隔層，設於該磁層上方，以及參考層，設於該複合間隔層上，隧穿阻擋層，設於該磁固定層上方，磁自由層，在該隧穿阻擋層上方， 覆蓋層，在該磁自由層上，以及頂部電極，在該覆蓋層上。
  19. 一種裝置，包括：基板，包括設於基板表面上方的電路元件；層級間介電質層，設於該基板上方，其中，該層級間介電質層包括多個層級間介電質的層級；以及磁隧道接面堆疊，設於上層級間介電質層的鄰近層級間介電質的層級之間，其中，該磁隧道接面堆疊包括：磁固定層，該磁固定層包括：合成反鐵磁層，複合間隔層，設於該合成反鐵磁層上，該複合間隔層包括：第一非磁(NM)間隔層，磁(M)間隔層，設於該第一非磁間隔層上方，以及第二非磁間隔層，設於該磁層上方，以及參考層，設於該複合間隔層上，隧穿阻擋層，設於該磁固定層上方，以及磁自由層，設於該隧穿阻擋層上。
  20. 如申請專利範圍第19項所述的裝置，其中：該第一非磁間隔層作為基礎層BL；該N層與第二非磁層形成雙層M/NM；以及該複合間隔層包括(BL)/(M/NM)n，其中，n是在該 複合堆疊中該基礎層BL上雙層的數目，且n≧1。
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