TW201706860A - 用於在節點之間傳輸中斷的系統及方法 - Google Patents

用於在節點之間傳輸中斷的系統及方法 Download PDF

Info

Publication number
TW201706860A
TW201706860A TW105124513A TW105124513A TW201706860A TW 201706860 A TW201706860 A TW 201706860A TW 105124513 A TW105124513 A TW 105124513A TW 105124513 A TW105124513 A TW 105124513A TW 201706860 A TW201706860 A TW 201706860A
Authority
TW
Taiwan
Prior art keywords
interrupt signal
node
interrupt
circuit
bit
Prior art date
Application number
TW105124513A
Other languages
English (en)
Other versions
TWI695268B (zh
Inventor
傑瑞 宏明 鄭
Original Assignee
馬維爾國際貿易有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/US2016/044358 external-priority patent/WO2017023659A1/en
Application filed by 馬維爾國際貿易有限公司 filed Critical 馬維爾國際貿易有限公司
Publication of TW201706860A publication Critical patent/TW201706860A/zh
Application granted granted Critical
Publication of TWI695268B publication Critical patent/TWI695268B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/404—Coupling between buses using bus bridges with address mapping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1829—Arrangements specially adapted for the receiver end
    • H04L1/1835—Buffer management
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/74—Address processing for routing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/22—Parsing or analysis of headers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/60—Network structure or processes for video distribution between server and client or between remote clients; Control signalling between clients, server and network components; Transmission of management data between server and client, e.g. sending from server to client commands for recording incoming content stream; Communication details between server and client 
    • H04N21/63—Control signaling related to video distribution between client, server and network components; Network processes for video distribution between server and clients or between remote clients, e.g. transmitting basic layer and enhancement layers over different transmission paths, setting up a peer-to-peer communication via Internet between remote STB's; Communication protocols; Addressing
    • H04N21/647—Control signaling between network components and server or clients; Network processes for video distribution between server and clients, e.g. controlling the quality of the video stream, by dropping packets, protecting content from unauthorised alteration within the network, monitoring of network load, bridging between two different networks, e.g. between IP and wireless
    • H04N21/64723—Monitoring of network processes or resources, e.g. monitoring of network load
    • H04N21/64738—Monitoring network characteristics, e.g. bandwidth, congestion level
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L67/00—Network arrangements or protocols for supporting network services or applications
    • H04L67/50—Network services
    • H04L67/56—Provisioning of proxy services
    • H04L67/566—Grouping or aggregating service requests, e.g. for unified processing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
    • H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
    • H04N21/24—Monitoring of processes or resources, e.g. monitoring of server load, available bandwidth, upstream requests

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Human Computer Interaction (AREA)
  • Software Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • Multimedia (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Bus Control (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Information Transfer Systems (AREA)
  • Executing Machine-Instructions (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Small-Scale Networks (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供一種用於跨節點傳輸一組中斷的系統及方法。藉由第一節點自第二節點接收包含第一組中斷之第一中斷訊號。自該第一節點之儲存電路接收包含第二組中斷的第二中斷訊號，該第二中斷訊號表示在該第一中斷訊號之前所接收之中斷訊號。使用函數來組合該第一中斷訊號與該第二中斷訊號組合，以產生組合中斷訊號。比較該第二中斷訊號與該組合中斷訊號，以偵測該第二中斷訊號之第一位元位置中的改變。回應於偵測到該第一位元位置已變為得到確證，進行對應於該第一位元位置的中斷過程。儲存該組合訊號來取代該第二中斷訊號。

Description

用於在節點之間傳輸中斷的系統及方法 【相關申請案之交互參照】
本揭示案主張2015年8月3日提交之美國臨時專利申請案第62/200,436號、第62/200,462號、第62/200,444號以及第62/200,452號之權益，且亦主張2015年9月14日提交之美國臨時專利申請案第62/218,296號之權益，以及2016年7月27日提交之美國非臨時專利申請案第15/220,898號、第15/220,916號、第15/220,546號、第15/220,923號以及第15/220,684號之權益，該等專利申請案以全文引用的方式併入本文中。
本揭示案大體而言係關於跳躍匯流排系統，且更特定而言係關於跳躍匯流排系統中之通訊。
本文所提供之背景描述係為了大體呈現本揭示案之情境。本案發明者之工作(在此背景部分中描述該工作的程度上)以及在提交時可能未另外稱為先前技術之描述的態樣並不被明確地或隱含地承認為與本揭示案相悖之先前技術。
傳統系統允許一個裝置使用一或多個直接點對點連接將一或多個中斷發送至另一裝置。具體而言，一個裝置可使用專用的線或連接將中斷訊號傳輸至另一裝置。當連接多個節點時，此類系統不能良好地縮放。此係因為，在節點中之每一者之間將需要此類系統中之專用的線來發送中斷。因而，訊號路由變得低效且晶片路由資源變得複雜。例如，在多個節點係來自不同實體晶片之情況下，實行用於傳輸中斷的直接節點對節點連接變得不切實際。
提供一種用於跨節點傳輸一組中斷的系統及方法。在一些實施例中，可藉由第一節點自第二節點接收包括第一組中斷之第一中斷訊號。可自第一節點之儲存電路接收包括第二組中斷的第二中斷訊號。第二中斷訊號可表示在第一中斷訊號之前所接收之中斷訊號。可使用函數來組合第一中斷訊號與第二中斷訊號，以產生組合中斷訊號。可比較第二中斷訊號與組合中斷訊號，以偵測第二中斷訊號之第一位元位置中的改變。回應於偵測到第一位元位置已變為得到確證，可進行對應於第一位元位置的中斷過程。可儲存組合訊號來取代第二中斷訊號。在一些實行方案中，該函數可為「互斥或」(XOR)運算。
在一些實行方案中，第一位元位置中對應於第一位元位置中的位元之確證的改變可指示開始中斷過程之指令。第一位元位置中對應於第一位元位置中的位元之清除的改變可指示中斷過程的終止。
在一些實行方案中，第一中斷訊號可包括節點識別資訊。在此類情況下，可藉由第一節點進行對節點識別資訊是否對應於第一節點之判定。回應於判定節點識別資訊對應於第一節點，可進行中斷過程。回應於判定節點識別資訊不對應於第一節點，可傳輸第一中斷訊號至第三節點而不進行中斷過程。在一些實行方案中，第一節點、第二節點以及第三節點可為經由模組化晶片(MoChi)網路耦接起來的系統之單獨組件。
在一些實行方案中，可使用第一節點之第一組輸入及第二組輸入來接收第一中斷訊號，且其中函數之大小可對應於第一組及第二組之輸入的數目。
在一些實行方案中，可遮蔽第一中斷訊號之未使用位元位置，以產生遮蔽中斷訊號。可使遮蔽中斷訊號中之位元移位預定數目，以產生移位中斷訊號。在一些實行方案中，可基於移位中斷訊號產生組合中斷訊號。
在一些實行方案中，可在系統起動時進行設置程序來設定第一節點的預定值。預定值可包括儲存第一節點之識別資訊，可儲存中斷訊 號之未使用位元位置，且可儲存用於使中斷訊號之位元移位的預定數目。
在一些實施例中，儲存電路可包括對應於中斷訊號之位元數目的一組暫存器。
100‧‧‧系統
110‧‧‧第一節點
112、114‧‧‧互連
120‧‧‧第二節點
122、124‧‧‧鏈結
130‧‧‧第三節點
140‧‧‧第四節點
150‧‧‧第n節點
210‧‧‧全域ID電路
220‧‧‧目的地ID電路
230‧‧‧中斷預處理區塊
240‧‧‧中斷組合器電路
250‧‧‧當前中斷狀態電路
260‧‧‧中斷處理區塊
270‧‧‧輸出電路
310‧‧‧遮蔽電路
320‧‧‧遮蔽值電路
330‧‧‧移位電路
340‧‧‧移位值電路
410~460‧‧‧過程
以下之隨附圖式及描述闡述一或多個實行方案的細節。在結合隨附圖式考慮以下詳細描述後，其他特徵及各種優點將更為明顯，在圖式中：圖1展示根據各種實施例之示範性多節點中斷系統；圖2展示根據各種實施例之多節點中斷系統中之節點的示範性中斷處理子系統；圖3展示根據各種實施例之節點的示範性中斷預處理區塊；以及圖4為根據各種實施例之用於在節點之間傳輸中斷的例示性過程。
描述了用於在多節點系統中之節點之間傳輸中斷的系統及方法。雖然在模組化互連(MoChi)系統之情境中描述本揭示案，但本揭示案之教示同樣適用於具有傳輸中斷之多個節點的任何跳躍匯流排系統。
圖1展示根據各種實施例之示範性多節點中斷系統100。系統100包括第一節點110、第二節點120、第三節點130、第四節點140以及第n節點150。在一些實行方案中，第一節點110可與系統100中之任何其他節點通訊。例如，第一節點110可直接經由互連112或114分別與第二節點120或第n節點150通訊。此外，第一節點110可藉由發送通訊至第二節點120來與第三節點130或第四節點140通訊。如本文所定義，「節點」為包括一或多個輸入埠及一或多個輸出埠之單獨晶片、電路元件或電路板，該或該等輸入埠用於接收及傳輸來自第一節點的通訊，該或該等輸出埠用於傳輸及接收來自第二節點的通訊。每一節點可包括一或多個輸入電路、輸出電路、處理電路以及儲存電路。在一些實行方案中，每一節點為 連接至MoChi系統或跳躍匯流排系統中之其他組件的單獨組件。在2014年12月9日提交之共同擁有的美國專利申請案第14/564,499號中更詳細地描述了示範性系統，該申請案以全文引用的方式併入本文中。
在一些實行方案中，在起動階段期間，可將第一節點110指定為主節點。主節點可控制系統100中的所有或大多數通訊。在起動階段期間，可為系統100中之每一節點指派唯一識別符(全域識別符)。為自一個節點傳輸通訊至另一節點，可使用全域識別符。具體而言，第一節點110可藉由在通訊之目的地位址中指定第二節點120之唯一識別符來經由互連112傳輸通訊至第二節點120。當第二節點120接收具有與第二節點120之所指派唯一識別符相匹配之目的地位址的通訊時，第二節點120可在本地端處理通訊。此外，第一節點110可藉由將包括與第三節點130之唯一識別符相匹配之目的地位址的通訊傳輸至第二節點120來與第三節點130通訊。第二節點120可接收具有與第三節點130之唯一識別符相匹配之目的地位址的通訊。回應於判定目的地位址與第二節點120之唯一識別符不匹配，第二節點120可傳輸通訊至第三節點130及第四節點140。第三節點130及第四節點140中之每一者可經由各別鏈結122及124接收通訊。第三節點130及第四節點140中之每一者可判定所接收通訊是否包括與第三節點130或第四節點140之唯一識別符相匹配之目的地位址。回應於第三節點130判定第三節點130之唯一識別符與來自第二節點120之通訊中所接收的目的地位址相匹配，第三節點130可在本地端處理通訊且不傳送該通訊至任何其他節點。
在一些實行方案中，在系統100中之節點之間傳輸的通訊可包括中斷。互連112、114、122以及124中之每一者可為對應節點之間的專用中斷鏈結。在一些實行方案中，互連112、114、122以及124中之每一者可用來傳達對應於正在傳輸之中斷的目的地位址。藉由使用目的地位址在節點之間傳達中斷，兩個節點之間的直接專用連接並非在給定節點之間傳輸中斷所必需的。具體而言，第一節點110可在不具有至第三節點130之專用連接的情況下傳輸中斷至第三節點130。實情為，第一節點110可將具有與第三節點130相匹配之目的地位址的中斷傳輸至第二節點120。回應 於判定第二節點120不具有與來自第一節點110之所接收目的地位址相匹配的唯一識別符，第二節點120可將來自第一節點110之所接收中斷傳送至第三節點130。
圖2展示根據各種實施例之多節點中斷系統100中之節點120的示範性中斷處理子系統。雖然下文描述第二節點120之中斷處理子系統的示範性實行方案，但系統100中所論述之節點中之任一者可具有相同或類似的組件及功能性。此外，雖然圖2之論述係關於自第一節點110傳輸中斷至第二節點120，但相同的教示適用於在系統100(圖1)中之任何節點之間的中斷傳輸。
節點120之子系統可包括中斷預處理區塊230、目的地ID電路220、全域ID電路210、中斷組合器電路240、當前中斷狀態電路250、中斷處理區塊260，以及輸出電路230。第二節點120可經由互連112自第一節點110接收中斷訊號。第二節點120可包括接收並處理來自第一節點110之中斷訊號的輸入埠(未展示)。可將圖2中之節點120的子系統中所展示之每一組件複製任意次數，來創建額外之中斷處理組。在一些實行方案中，可組合多個中斷處理組，以允許一個節點使用更大數目個連接來傳輸中斷訊號至另一節點。例如，圖2中所展示之節點120的子系統可對應於單個中斷處理組，該中斷處理組可受限於使用互連112接收32位元中斷訊號。此種(受限於處理32位元中斷訊號的)單個中斷處理組可與(亦受限於處理32位元中斷訊號的)另一中斷處理組組合。組合後的組可產生能夠處理64位元中斷訊號之中斷處理組。
在一些實行方案中，自第一節點110所接收之中斷訊號可包括目的地位址。在一些實行方案中，第二節點120可使用用來傳輸中斷訊號之同一互連112或單獨的互連(未展示)自第一節點110接收目的地位址。第二節點120之目的地ID電路220可自第一節點110接收通訊且自該通訊提取目的地位址。目的地ID電路220可接收第二節點120之唯一識別符，該識別符被儲存於全域ID電路210。在一些實施例中，全域ID電路210可在起動時程式化，且可藉由儲存所指派唯一識別符而組配有第二節點120之唯一識別符。在一些實行方案中，可藉由主節點(例如，第一節點110)指 派唯一識別符。
目的地ID電路220可包括對自另一節點(例如，第一節點110)所接收之所提取目的地ID與自全域ID電路210所接收之第二節點120的唯一識別符(全域ID)進行比較之比較器電路。回應於判定目的地位址與第二節點120的唯一識別符相匹配，目的地ID電路220可命令輸出電路270不傳送所接收中斷訊號及目的地識別符至另一節點。此外，回應於判定目的地位址與第二節點120的唯一識別符相匹配，目的地ID電路220可命令中斷處理組件(例如，中斷預處理區塊230、中斷組合器電路240、當前中斷狀態電路250以及中斷處理區塊260)處理中斷訊號。回應於判定目的地位址與第二節點120的唯一識別符不匹配，目的地ID電路220可命令輸出電路270傳送所接收中斷訊號及目的地識別符至另一節點(例如，第三節點130及/或第四節點140)。
中斷預處理區塊230可接收中斷訊號且修改中斷訊號來改良中斷訊號的系統處理。在一些實行方案中，中斷預處理區塊230可將中斷訊號中所含之資料移動至一或多個其他指定位元位置。在一些實施例中，中斷訊號可被直接提供至中斷組合器電路240而不首先通過中斷預處理區塊230。在此類情況下，可在藉由中斷組合器電路240及/或中斷處理區塊260處理之後將中斷訊號提供至中斷預處理區塊230。
中斷組合器電路240可接收中斷訊號(或修改後的中斷訊號)且可組合中斷訊號與中斷訊號的當前狀態。具體而言，中斷組合器電路240可組合在一個時間間隔中所接收之中斷訊號與在第二(較早)時間間隔期間藉由中斷組合器電路240所組合之中斷訊號。例如，當前中斷狀態電路250可儲存先前所接收(在當前藉由第二節點120處理之中斷訊號之前接收)之中斷訊號的值。具體而言，在第一時間間隔中，可接收中斷訊號且在處理後將其儲存於當前中斷狀態電路250中。可使用儲存電路及/或複數個暫存器(例如，正反器及/或鎖存器)來實行當前中斷狀態電路250。在第二時間間隔(例如，當前時間間隔)中，可自第一節點110接收中斷訊號。在第二時間間隔期間，中斷組合器電路240可自當前中斷狀態電路250擷取來自第一時間間隔之中斷訊號。
中斷組合器電路240可使用函數來組合當前中斷訊號(例如，自中斷預處理區塊230所接收之中斷訊號)與自當前中斷狀態電路250所接收之中斷訊號。在一些實行方案中，用來組合此等中斷訊號的函數可為XOR邏輯函數。
可將中斷組合器電路240的輸出作為組合中斷訊號提供給中斷處理區塊260。中斷處理區塊260可偵測自先前中斷狀態發生之任何中斷狀態改變，以判定是否進行中斷過程。在一些實施例中，自給定模式所接收之中斷訊號中的已設定之位元位置可命令接收節點改變中斷狀態之狀態。因而，當組合中斷訊號中之位元位置得到設定時，可命令第二節點120進行對應之中斷過程且第二節點120可進入作用中中斷狀態。或者，當組合中斷訊號中之位元位置得到清除時，可通知第二節點120，第一節點110已清除中斷且可停用中斷狀態。
具體而言，中斷處理區塊260可比較組合中斷訊號與儲存於當前中斷狀態電路250中之中斷訊號的當前狀態。回應於偵測到給定位元在組合中斷訊號與中斷訊號的當前狀態之間已改變，中斷處理區塊260可進行中斷過程或忽略該改變。在一些實行方案中，當中斷處理區塊260偵測到在當前中斷狀態中未確證的給定位元在組合中斷訊號中得到確證時，中斷處理區塊260可啟動中斷狀態。在作用中中斷狀態期間，第二節點120可進行對應於所確證位元之位元位置的中斷過程(或可命令第二節點120的處理器進行中斷過程)。在完成中斷過程後，第二節點120可指示或通知第一節點110，中斷過程已完成。因此，第一節點110可傳輸新的中斷訊號，此中斷訊號導致清除已確證之位元。
或者，當中斷處理區塊260偵測到在當前中斷狀態中已確證之給定位元在組合中斷訊號中已得到清除時，中斷處理區塊260可退出作用中中斷狀態。此外，第二節點120可判定：已通知第一節點110，中斷過程已完成且清除作用中中斷狀態。
在一些實施例中，組合中斷訊號可儲存於當前中斷狀態電路250中。具體而言，組合中斷訊號可取代儲存於中斷狀態電路250中之當前中斷狀態。例如，中斷狀態電路250可包括儲存電路及/或複數個暫存器(例 如，正反器及/或鎖存器，32個正反器或鎖存器(若中斷訊號為32位元寬))。在中斷組合器電路240完成對當前中斷狀態(來自第一時間間隔)與在第二時間間隔中所接收之中斷訊號的組合後，可將組合訊號儲存於儲存電路及/或複數個暫存器(例如，正反器及/或鎖存器，32個正反器或鎖存器)中，從而清除或取代先前所儲存內容。因此，當在第三時間間隔中接收中斷訊號時，中斷組合器電路240可組合來自第三時間間隔的中斷訊號與藉由當前中斷狀態電路250提供之來自第二時間間隔的中斷訊號。
圖3展示根據各種實施例之節點的示範性中斷預處理區塊230。中斷預處理區塊230包括遮蔽電路310、遮蔽值電路320、移位電路330以及移位值電路340。在起動階段期間，可取決於系統需求用預定值將遮蔽值電路320及移位值電路330程式化。
遮蔽電路310可接收具有數個資料位元(例如，32個資料位元)之輸入。遮蔽電路310可自遮蔽值電路320接收相等大小的數目個資料位元。需遮蔽之位元位置可在位元位置中具有『0』值，且不需遮蔽之位元位置可在位元位置中具有『1』值。例如，若需遮蔽前16個資料位元，則遮蔽值電路320的輸出可包括前16個位元中之『0』。遮蔽電路310可包括AND邏輯電路，該邏輯電路以逐位元方式組合所接收資料位元與來自遮蔽值電路320之資料位元。可將遮蔽電路310的輸出提供給移位電路330。
移位電路330可自遮蔽電路310接收具有數個資料位元(例如，32個資料位元)之輸入。移位電路330可自移位值電路340接收數個資料位元，其指示需進行多少次向右或向左移位運算。例如，若系統需要將值自前16個位元位置移動至後16個位元位置，則移位值電路340的輸出可為或對應於數目16。移位電路330可包括移位寄存器，該等移位寄存器獲得所接收資料位元且使該等資料位元向左或向右移位藉由移位值電路340所指示之位元數目。
圖4為根據各種實施例之用於在節點之間傳輸中斷的例示性過程400。在410處，第一節點自第二節點接收第一中斷訊號，其中該第一中斷訊號包含第一組中斷。例如，第二節點120經由互連112自第一節點110接收中斷訊號(圖1)
在420處，自第一節點的儲存電路接收第二中斷訊號，其中該第二中斷訊號表示在第一中斷訊號之前所接收之中斷訊號，其中該第二中斷訊號包含第二組中斷。例如，第二節點120的中斷組合器電路240自當前中斷狀態電路250接收當前中斷狀態訊號。
在430處，使用函數來組合第一中斷訊號與第二中斷訊號，以產生組合中斷訊號。例如，中斷組合器電路240組合自第一節點110所接收之中斷訊號與自當前中斷狀態電路250所接收之當前中斷狀態訊號(圖2)。
在440處，比較第二中斷訊號與組合中斷訊號，以偵測第二中斷訊號之第一位元位置中的改變。例如，中斷處理區塊260比較來自中斷組合器電路240之組合中斷訊號與來自當前中斷狀態電路250之當前中斷狀態訊號。
在450處，回應於偵測到第二中斷訊號的第一位元位置已變為得到確證，可進行對應於第一位元位置的中斷過程。例如，當判定位元位置已變為得到確證時，中斷處理區塊260啟動中斷過程。
在460處，將組合訊號儲存於儲存電路中來取代第二中斷訊號。例如，當前中斷狀態電路250儲存來自中斷組合器電路240的組合訊號，來取代儲存於當前中斷狀態電路250中的當前中斷狀態訊號。
上文描述用於在節點之間傳輸中斷的方法及設備。出於說明目的而非出於限制目的提供本揭示案之上述實施例。此外，本揭示案不限於特定實行方案。例如，可按不同順序(或同時)進行上文所描述之方法的一或多個步驟且仍然達成合乎需要之結果。此外，可在硬體中實行本揭示案，諸如在特殊應用積體電路(ASIC)上或現場可程式閘陣列(FPGA)上實行本揭示案。亦可在軟體中實行本揭示案，例如藉由在一或多個暫時性或非暫時性電腦可讀媒體中編碼用於進行以上所論述之過程的暫時性或非暫時性指令來實行本揭示案。
410~460‧‧‧過程

Claims (20)

  1. 一種用於跨多個節點傳輸一組中斷的方法，該方法包含：藉由一第一節點自一第二節點接收一第一中斷訊號，其中該第一中斷訊號包含一第一組中斷；自該第一節點之儲存電路接收一第二中斷訊號，其中該第二中斷訊號表示在該第一中斷訊號之前所接收之一中斷訊號，其中該第二中斷訊號包含一第二組中斷；使用一函數來組合該第一中斷訊號與該第二中斷訊號，以產生一組合中斷訊號；比較該第二中斷訊號與該組合中斷訊號，以偵測該第二中斷訊號之一第一位元位置中的改變；回應於偵測到該第二中斷訊號之該第一位元位置已變為得到確證，進行對應於該第一位元位置之一中斷過程；以及將該組合訊號儲存於該儲存電路中來取代該第二中斷訊號。
  2. 如申請專利範圍第1項之方法，其中該第一位元位置中對應於該第一位元位置中之位元的一確證之該改變指示一開始該中斷過程的指令，且其中該第一位元位置中對應於該第一位元位置中之該位元的清除的該改變指示該中斷過程之終止。
  3. 如申請專利範圍第1項之方法，其中該第一中斷訊號包含節點識別資訊，該方法進一步包含：藉由該第一節點判定該節點識別資訊是否對應於該第一節點；回應於判定該節點識別資訊對應於該第一節點，進行該中斷過程；以及回應於判定該節點識別資訊不對應於該第一節點，傳輸該第一中斷訊號至一第三節點而不進行該中斷過程。
  4. 如申請專利範圍第3項之方法，其中該第一節點、該第二節點以及該第三節點係經由一模組化晶片(MoChi)網路耦接起來的一系統之單獨組件。
  5. 如申請專利範圍第1項之方法，其中該函數為一XOR運算。
  6. 如申請專利範圍第1項之方法，其中使用該第一節點之一第一組輸入 及一第二組輸入來接收該第一中斷訊號，且其中該函數之一大小對應於該第一組及該第二組之輸入的一數目。
  7. 如申請專利範圍第1項之方法，其進一步包含：遮蔽該第一中斷訊號之未使用位元位置，以產生一遮蔽中斷訊號；以及使該遮蔽中斷訊號中之位元移位一預定數目，以產生一移位中斷訊號。
  8. 如申請專利範圍第7項之方法，其中基於該移位中斷訊號產生該組合中斷訊號。
  9. 如申請專利範圍第7項之方法，其進一步包含在系統起動時進行一設置程序來設定該第一節點之預定值，其中該等預定值包括儲存該第一節點之識別資訊、儲存中斷訊號之該等未使用位元位置，以及儲存用於使該等中斷訊號之位元移位的該預定數目。
  10. 如申請專利範圍第1項之方法，其中該儲存電路包含對應於該中斷訊號之一位元數目的一組暫存器。
  11. 一種用於跨多個節點傳輸一組中斷的系統，該系統包含：輸入電路，其經組配來藉由一第一節點自一第二節點接收一第一中斷訊號，其中該第一中斷訊號包含一第一組中斷；組合器電路，其經組配來：自該第一節點之儲存電路接收一第二中斷訊號，其中該第二中斷訊號表示在該第一中斷訊號之前所接收之一中斷訊號，其中該第二中斷訊號包含一第二組中斷；且使用一函數來組合來自該輸入電路的該第一中斷訊號與該第二中斷訊號，以產生一組合中斷訊號；以及處理電路，其經組配來：比較來自該儲存電路的該第二中斷訊號與來自該組合器電路的該組合中斷訊號，以偵測該第二中斷訊號之一第一位元位置中的一改變；且回應於偵測到該第二中斷訊號之該第一位元位置已變為得到確證，進行對應於該第一位元位置之一中斷過程；且 將該組合訊號儲存於該儲存電路中來取代該第二中斷訊號。
  12. 如申請專利範圍第11項之系統，其中該第一位元位置中對應於該第一位元位置中之位元的一確證之該改變指示一開始該中斷過程的指令，且其中該第一位元位置中對應於該第一位元位置中之該位元的清除之該改變指示該中斷過程之終止。
  13. 如申請專利範圍第11項之系統，其中該第一中斷訊號包含節點識別資訊，該系統進一步包含：目的地電路，其經組配來：藉由該第一節點判定該節點識別資訊是否對應於該第一節點；回應於判定該節點識別資訊對應於該第一節點，進行該中斷過程；且回應於判定該節點識別資訊不對應於該第一節點，傳輸該第一中斷訊號至一第三節點而不進行該中斷過程。
  14. 如申請專利範圍第13項之系統，其中該第一節點、該第二節點以及該第三節點係經由一模組化晶片(MoChi)網路耦接起來的一系統之單獨組件。
  15. 如申請專利範圍第11項之系統，其中該函數為一XOR運算。
  16. 如申請專利範圍第11項之系統，其中使用該第一節點之一第一組輸入及一第二組輸入來接收該第一中斷訊號，且其中該函數之一大小對應於該第一及該第二組之輸入的一數目。
  17. 如申請專利範圍第11項之系統，其進一步包含：遮蔽電路，其經組配來遮蔽該第一中斷訊號之未使用位元位置，以產生一遮蔽中斷訊號；以及移位電路，其經組配來使該遮蔽中斷訊號中之位元移位一預定數目，以產生一移位中斷訊號。
  18. 如申請專利範圍第17項之系統，其中基於該移位中斷訊號產生該組合中斷訊號。
  19. 如申請專利範圍第17項之方法，其進一步包含一主節點，該主節點經組配來在系統起動時進行一設置程序以設定該第一節點之預定值，其中該等預定值包括該第一節點之識別資訊、中斷訊號之該等未使用位 元位置，以及用於使該等中斷訊號之位元移位的該預定數目。
  20. 如申請專利範圍第11項之系統，其中該儲存電路包含對應於該中斷訊號之一位元數目的一組暫存器。
TW105124513A 2015-08-03 2016-08-02 用於在節點之間傳輸中斷的系統及方法 TWI695268B (zh)

Applications Claiming Priority (30)

Application Number Priority Date Filing Date Title
US201562200436P 2015-08-03 2015-08-03
US201562200462P 2015-08-03 2015-08-03
US201562200452P 2015-08-03 2015-08-03
US201562200444P 2015-08-03 2015-08-03
US62/200,452 2015-08-03
US62/200,436 2015-08-03
US62/200,444 2015-08-03
US62/200,462 2015-08-03
US201562218296P 2015-09-14 2015-09-14
US62/218,296 2015-09-14
US15/220,923 2016-07-27
US15/220,684 2016-07-27
US15/220,546 2016-07-27
US15/220,898 US10339077B2 (en) 2015-08-03 2016-07-27 Systems and methods for implementing topology-based identification process in a MoChi environment
US15/220,898 2016-07-27
US15/220,916 US10552350B2 (en) 2015-08-03 2016-07-27 Systems and methods for aggregating data packets in a mochi system
US15/220,923 US10474597B2 (en) 2015-08-03 2016-07-27 Systems and methods for performing unknown address discovery in a MoChi space
US15/220,684 US10198376B2 (en) 2015-08-03 2016-07-27 Methods and apparatus for accelerating list comparison operations
US15/220,916 2016-07-27
US15/220,546 US10318453B2 (en) 2015-08-03 2016-07-27 Systems and methods for transmitting interrupts between nodes
WOPCT/US16/44428 2016-07-28
PCT/US2016/044358 WO2017023659A1 (en) 2015-08-03 2016-07-28 Method and apparatus for a processor with cache and main memory
PCT/US2016/044428 WO2017023681A1 (en) 2015-08-03 2016-07-28 Systems and methods for aggregating data packets in a mochi system
PCT/US2016/044360 WO2017023661A1 (en) 2015-08-03 2016-07-28 Systems and methods for transmitting interrupts between nodes
WOPCT/US16/44360 2016-07-28
WOPCT/US16/44425 2016-07-28
PCT/US2016/044425 WO2017023678A1 (en) 2015-08-03 2016-07-28 Systems and methods for implementing topoloby-based identification process in a mochi environment
PCT/US2016/044431 WO2017023682A1 (en) 2015-08-03 2016-07-28 Systems and methods for performing unknown address discovery in a mochi space
WOPCT/US16/44431 2016-07-28
WOPCT/US16/44358 2016-07-28

Publications (2)

Publication Number Publication Date
TW201706860A true TW201706860A (zh) 2017-02-16
TWI695268B TWI695268B (zh) 2020-06-01

Family

ID=58052541

Family Applications (5)

Application Number Title Priority Date Filing Date
TW105124514A TWI703437B (zh) 2015-08-03 2016-08-02 用於在ｍｏｃｈｉ空間中進行未知位址發現之系統及方法
TW105124512A TWI703445B (zh) 2015-08-03 2016-08-02 用於在ｍｏｃｈｉ系統中對資料封包進行聚集之系統及方法
TW105124513A TWI695268B (zh) 2015-08-03 2016-08-02 用於在節點之間傳輸中斷的系統及方法
TW105124510A TWI695262B (zh) 2015-08-03 2016-08-02 用於在ｍｏｃｈｉ環境中實現基於拓撲之識別過程的系統及方法
TW105124515A TWI705327B (zh) 2015-08-03 2016-08-02 用於加速清單比較操作之方法及設備

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW105124514A TWI703437B (zh) 2015-08-03 2016-08-02 用於在ｍｏｃｈｉ空間中進行未知位址發現之系統及方法
TW105124512A TWI703445B (zh) 2015-08-03 2016-08-02 用於在ｍｏｃｈｉ系統中對資料封包進行聚集之系統及方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW105124510A TWI695262B (zh) 2015-08-03 2016-08-02 用於在ｍｏｃｈｉ環境中實現基於拓撲之識別過程的系統及方法
TW105124515A TWI705327B (zh) 2015-08-03 2016-08-02 用於加速清單比較操作之方法及設備

Country Status (2)

Country Link
US (5) US10198376B2 (zh)
TW (5) TWI703437B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111506530A (zh) * 2019-01-30 2020-08-07 智原科技股份有限公司 中断管理系统及其管理方法
DE102019208678A1 (de) * 2019-06-14 2020-12-17 Robert Bosch Gmbh Kommunikationsverfahren
CN112131174A (zh) * 2019-06-25 2020-12-25 北京百度网讯科技有限公司 支持在多个芯片之间通信的方法、装置、电子设备和计算机存储介质
US20230102614A1 (en) * 2021-09-27 2023-03-30 Qualcomm Incorporated Grouping data packets at a modem

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3329228A1 (de) * 1983-08-12 1985-02-21 Siemens AG, 1000 Berlin und 8000 München Datenuebertragungsverfahren in einem digitalen uebertragungsnetzwerk und vorrichtung zur durchfuehrung des verfahrens
US5179704A (en) 1991-03-13 1993-01-12 Ncr Corporation Method and apparatus for generating disk array interrupt signals
US5412782A (en) * 1992-07-02 1995-05-02 3Com Corporation Programmed I/O ethernet adapter with early interrupts for accelerating data transfer
US5617559A (en) * 1994-08-31 1997-04-01 Motorola Inc. Modular chip select control circuit and method for performing pipelined memory accesses
US5845327A (en) 1995-05-03 1998-12-01 Apple Computer, Inc. Cache coherency where multiple processors may access the same data over independent access paths
KR0156173B1 (ko) * 1995-11-21 1998-11-16 문정환 인터럽트 발생회로
US5815733A (en) * 1996-02-01 1998-09-29 Apple Computer, Inc. System for handling interrupts in a computer system using asic reset input line coupled to set of status circuits for presetting values in the status circuits
US5862366A (en) * 1996-09-12 1999-01-19 Advanced Micro Devices, Inc. System and method for simulating a multiprocessor environment for testing a multiprocessing interrupt controller
DE69829539T2 (de) * 1997-11-26 2005-09-01 Texas Instruments Inc., Dallas Verbesserungen an oder bei Rechnerspeichern
US6412013B1 (en) * 1998-10-23 2002-06-25 Koninklijke Philips Electronics N.V. System for controlling data output to a network
US6263395B1 (en) * 1999-01-06 2001-07-17 Compaq Computer Corp. System and method for serial interrupt scanning
JP2000332817A (ja) * 1999-05-18 2000-11-30 Fujitsu Ltd パケット処理装置
EP1181792B1 (en) * 1999-05-21 2010-07-14 Broadcom Corporation Stacked network switch configuration
US7295552B1 (en) 1999-06-30 2007-11-13 Broadcom Corporation Cluster switching architecture
JP3543698B2 (ja) 1999-09-29 2004-07-14 日本電気株式会社 伝送方法およびネットワーク・システム
US6584550B1 (en) * 1999-11-29 2003-06-24 Apple Computer, Inc. System and method for updating a head entry from read-only to read-write and allowing a list to expand in a cache-coherence sharing list
US6751213B1 (en) * 1999-12-24 2004-06-15 Cypress Semiconductor Corporation Token over ethernet protocol
US7426179B1 (en) 2000-03-17 2008-09-16 Lucent Technologies Inc. Method and apparatus for signaling path restoration information in a mesh network
US6760792B1 (en) 2001-10-15 2004-07-06 Advanced Micro Devices, Inc. Buffer circuit for rotating outstanding transactions
US7024519B2 (en) * 2002-05-06 2006-04-04 Sony Computer Entertainment Inc. Methods and apparatus for controlling hierarchical cache memory
EP1387279B1 (en) * 2002-07-31 2008-05-14 Texas Instruments Inc. Cache coherency in a multi-processor system
KR100678223B1 (ko) 2003-03-13 2007-02-01 삼성전자주식회사 통신시스템의 패킷 전송 장치 및 방법
US7330467B2 (en) 2003-03-26 2008-02-12 Altera Corporation System and method for centralized, intelligent proxy driver for a switch fabric
US7336284B2 (en) 2004-04-08 2008-02-26 Ati Technologies Inc. Two level cache memory architecture
US7362764B2 (en) 2004-06-08 2008-04-22 Sun Microsystems, Inc. Method and apparatus for verifying service level in a communications network
TWI256591B (en) 2004-08-11 2006-06-11 Benq Corp Method of reducing interrupts
US20080126812A1 (en) * 2005-01-10 2008-05-29 Sherjil Ahmed Integrated Architecture for the Unified Processing of Visual Media
US7788434B2 (en) 2006-12-15 2010-08-31 Microchip Technology Incorporated Interrupt controller handling interrupts with and without coalescing
US8072999B1 (en) 2007-05-08 2011-12-06 Motion Engineering Inc. Method and system for removing and returning nodes in a synchronous network
US8588253B2 (en) 2008-06-26 2013-11-19 Qualcomm Incorporated Methods and apparatuses to reduce context switching during data transmission and reception in a multi-processor device
US9001654B2 (en) * 2009-08-28 2015-04-07 Telefonaktiebolaget L M Ericsson (Publ) Enhanced multiplexing for single RLC entity
US8725919B1 (en) 2011-06-20 2014-05-13 Netlogic Microsystems, Inc. Device configuration for multiprocessor systems
JP5916355B2 (ja) 2011-11-21 2016-05-11 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ プログラムの命令を実行する装置および命令をキャッシュするシステム
JP5791529B2 (ja) 2012-01-19 2015-10-07 ルネサスエレクトロニクス株式会社 メモリ制御装置及び制御方法並びに情報処理装置
US9036993B2 (en) * 2012-02-13 2015-05-19 Marvell World Trade Ltd. Method and apparatus for dynamically allocating bandwidth to a client in a passive optical network
US9170971B2 (en) 2012-12-26 2015-10-27 Iii Holdings 2, Llc Fabric discovery for a cluster of nodes
WO2015089058A1 (en) 2013-12-12 2015-06-18 Marvell World Trade Ltd. Method and apparatus for transferring information within and between system-on-chips via intra-chip and inter-chip hopping buses
US9959237B2 (en) 2013-12-12 2018-05-01 Marvell World Trade Ltd. Method and apparatus for transferring information within and between system-on-chips via intra-chip and inter-chip hopping buses
US9588893B2 (en) * 2014-11-10 2017-03-07 International Business Machines Corporation Store cache for transactional memory

Also Published As

Publication number Publication date
US20170039152A1 (en) 2017-02-09
TWI703437B (zh) 2020-09-01
TWI695262B (zh) 2020-06-01
TW201717044A (zh) 2017-05-16
US10318453B2 (en) 2019-06-11
US20170038996A1 (en) 2017-02-09
US10474597B2 (en) 2019-11-12
US10552350B2 (en) 2020-02-04
US20170039149A1 (en) 2017-02-09
US20170041225A1 (en) 2017-02-09
TWI703445B (zh) 2020-09-01
US20170039154A1 (en) 2017-02-09
TW201715402A (zh) 2017-05-01
TWI705327B (zh) 2020-09-21
TWI695268B (zh) 2020-06-01
US10339077B2 (en) 2019-07-02
US10198376B2 (en) 2019-02-05
TW201717018A (zh) 2017-05-16
TW201717019A (zh) 2017-05-16

Similar Documents

Publication Publication Date Title
TW201706860A (zh) 用於在節點之間傳輸中斷的系統及方法
US9025495B1 (en) Flexible routing engine for a PCI express switch and method of use
US8995476B2 (en) Data processing apparatus, data processing method, and computer-readable storage medium
JP2007219873A (ja) スイッチ及びネットワークブリッジ装置
JP4942760B2 (ja) データ送信方法
US10015087B1 (en) Modem hardware abstraction layer (MHAL) on-chip bus packet router
CN107409095B (zh) 从交换机的输入端口向输出端口路由分组的方法、系统、介质和交换机
CN112187636A (zh) Ecmp路由的存储方法及装置
JP6567754B2 (ja) イーサネット（登録商標）フレーム検知回路
US11546370B2 (en) Anti-replay protection for network packet communications
WO2011125889A1 (ja) 半導体集積回路システム及び半導体集積回路におけるパケット伝送制御方法
CN113347100B (zh) 数据流传输方法、装置、计算机设备及存储介质
CN109218059B (zh) 一种实现故障检测的方法、设备和系统
US10942876B1 (en) Hardware engine for configuration register setup
WO2017023661A1 (en) Systems and methods for transmitting interrupts between nodes
US11985061B1 (en) Distributed look-ahead routing in network-on-chip
US10484304B2 (en) Determining actions to be immediately performed on a network packet with an application specific integrated circuit
CN117135103B (zh) 片上网络的路由方法、装置、计算机设备及存储介质
CN114095289B (zh) 数据多播电路、方法、电子设备及计算机可读存储介质
US9990324B2 (en) Two modes of a configuration interface of a network ASIC
US11711320B2 (en) Network device safety protocol
JP2011100470A (ja) スイッチ及びネットワークブリッジ装置
US9928204B2 (en) Transaction expansion for NoC simulation and NoC design
JP6658299B2 (ja) 情報処理装置及び情報処理装置の制御方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees