TW201717019A - 用於加速列表比較操作的方法及裝置 - Google Patents

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Abstract

比較電路系統包括：第一記憶體，其儲存資料項之清單；第二記憶體，其儲存資料項中最近最多使用者之清單；第一比較器，其將輸入資料項首先與第二記憶體中之資料項中之若干資料項比較，且僅在第二記憶體中缺少命中的情況下，將輸入資料項與第一記憶體中之資料項比較。至少一個另外比較器可與第一比較器並行操作以將輸入資料項與至少一個另外第二記憶體中之相應資料項比較，且在至少一個另外第二記憶體中缺少相應命中的情況下，將輸入資料項與第一記憶體中之相應資料項比較。一種資料通訊系統可包括併入有此種比較電路系統之一解碼器。

Description

用於加速清單比較操作之方法及設備 【相關申請案之交互參照】
本申請案主張申請於2015年8月3日之美國臨時專利申請案第62/200,436號；第62/200,462號；第62/200,444號；以及第62/200,452號的權益，且亦主張申請於2015年9月14日之美國臨時專利申請案第62/218,296號的權益以及申請於2016年7月27日之美國非臨時專利申請案第15/220,898號；第15/220,916號；第15/220,546號；第15/220,923號；以及15/220,684號的權益，該等申請案中之每一者據此以引用其相應全文之方式併入本文。
本揭示內容之標的之實行方案大體上係關於用於進行清單比較之設備及方法。詳言之，本揭示內容之標的之實行方案係關於用於藉由首先檢查最近「命中數」來加速清單比較之設備及方法。
本文提供之背景描述係用於大體上呈現本揭示內容之背景情形之目的。本案發明人之工作(在此背景部分中描述該工作的程度上)以及本說明書中可能不會在其他情況下定性為申請日前之先前技術的諸多態樣皆既不明確亦不隱含地被承認為針對本揭示內容之先前技術。
在執行軟體、韌體或微碼(後文統稱為「軟體」或「指令」)之電子系統中，在例如處理器、微處理器或微控制器(後文統稱為「處理器」)控制之下，經常有必要將資料項與資料項之清單比較。可在每一系統時鐘週期期間進行的比較之數量有限，且隨正在比較的項之大小的增大而減小。若所有必要比較無法在單一時鐘週期內進行，則系統效能可受損。
根據本揭示內容之標的之實行方案的比較電路系統包括：第一記憶體，其儲存資料項之清單；第二記憶體，其儲存資料項中最近最多 (most-recently)使用者之清單；第一比較器，其將輸入資料項首先與第二記憶體中之資料項中之若干資料項比較，且僅在第二記憶體中缺少命中的情況下，將輸入資料項與第一記憶體中之資料項比較。
在此種比較電路系統之一個實行方案中，第一記憶體及第二記憶體可為單獨的記憶體裝置。在此種比較電路系統之另一實行方案中，第一記憶體及第二記憶體可為單一記憶體裝置之單獨部分。
在此種比較電路系統中，第一比較器可為處理器，該處理器之操作經計時，第二記憶體經大小設定以含有資料項之一數量，且資料項之該數量為處理器於單個時鐘週期中對其進行操作之資料項之數量。
在此種比較電路系統之一個實行方案中，在第二記憶體中缺少命中的情況下，第一比較器將輸入資料項與第一記憶體中之所有資料項比較。在此種比較電路系統之另一實行方案中，第一比較器將輸入資料項僅與在第一記憶體中又不在第二記憶體中之資料項比較。在該其他實行方案中，第一記憶體包括用於儲存在第一記憶體中之每一相應資料項的相應標記，以指示相應資料項是否亦儲存在第二記憶體中。
此種比較電路系統可進一步包括至少一個另外比較器。至少一個另外比較器中之每一相應比較器與第一比較器並行操作以將輸入資料項與第二記憶體中之至少一個另外者中的相應資料項比較，且在第二記憶體中之至少一個另外者中缺少相應命中的情況下，將輸入資料項與第一記憶體中之相應資料項比較。
根據本揭示內容之標的之實行方案的資料通訊系統包括複數個積體電路裝置及互連複數個積體電路裝置之資料匯流排。複數個積體電路裝置中之積體電路裝置中之至少一者包括解碼電路系統，且解碼電路系統包括：第一記憶體，其儲存資料項之清單；第二記憶體，其儲存最近最多使用資料項之清單，第一比較器，其將輸入資料項首先與第二記憶體中之資料項比較，且僅在第二記憶體中缺少命中的情況下，將輸入資料項與第一記憶體中之資料項比較。
在此種資料通訊系統中，第一比較器可包括處理器，該處理器之操作經計時，第二記憶體經大小設定以含有資料項之一數量，且資料 項之該數量為處理器於單個時鐘週期中對其進行操作之資料項之數量。
一種根據本揭示內容之標的之實行方案的用於資料通訊系統中之比較方法，該比較方法包括：儲存資料項之清單；儲存資料項中最近最多使用者之清單；將輸入資料項首先與資料項中最近最多使用者之清單比較；以及，僅在資料項中最近最多使用者之清單中缺少命中的情況下，將輸入資料項與資料項之清單比較，以用於解碼用於該資料通訊系統中之輸入資料項。
在此種比較方法之一個實行方案中，儲存資料項之清單及儲存資料項中最近最多使用者之清單包括：將資料項之清單儲存在第一記憶體裝置中；以及將資料項中最近最多使用者之清單儲存在第二記憶體裝置中。在此種比較方法之另一實行方案中，儲存資料項之清單及儲存資料項中最近最多使用者之清單包括：將資料項之清單及資料項中最近最多使用者之清單儲存在單一記憶體裝置之第一部分及第二部分中。
在此種比較方法中，比較可經計時，且資料項中最近最多使用者之清單中的資料項之數量為於單個時鐘週期中進行比較之資料項之數量。
在此種比較方法之一個實行方案中，將輸入資料項與資料項之清單比較包括：將輸入資料項與資料項之清單中之所有資料項比較。在此種比較方法之另一實行方案中，將輸入資料項與資料項之清單比較包括：將輸入資料項僅與在資料項之清單中又不在資料項中最近最多使用者之清單中的資料項比較。在此種比較方法之該其他實行方案中，儲存資料項之清單包括：儲存用於資料項之清單中之每一相應資料項的相應標記，以指示相應資料項是否亦在資料項中最近最多使用者之清單中。
於此種比較方法中，將輸入資料項首先與資料項中最近最多使用者之清單比較可包括：以並行方式將輸入資料項與資料項中最近最多使用者之清單中的相應資料項比較，且在資料項中最近最多使用者之清單中缺少相應命中的情況下，與資料項之清單的相應資料項比較。
100‧‧‧處理器佈置
101‧‧‧處理器
102‧‧‧比較器
103‧‧‧記憶體/暫存器
104‧‧‧記憶體
105‧‧‧記憶體
106‧‧‧多工器
本揭示內容之其他特徵，其性質及各種優點，將在結合隨附 圖式考慮以下詳細描述之後而顯而易見，其中相同元件符號在全文中指代相同部件，且在隨附圖式中：圖1展示根據本揭示內容之標的之實行方案的用於進行比較操作之處理器佈置；以及圖2為例示根據本揭示內容之標的之比較方法的實行方案之流程圖。
如上所論述，在於處理器之控制下執行指令之電子系統中，經常有必要將資料項與資料項之清單比較。可在每一系統時鐘週期期間進行的比較之數量有限，且隨正在比較的項之大小的增大而減小。若所有必要比較無法在單一時鐘週期內進行，則系統效能可受損。
例如，在具有多個可尋址組件之系統中，位址之表可提供來將每一邏輯位址與特定實體組件相關聯。為與所欲組件通訊，藉由找出表中之位址來將位址解碼，進而識別相關聯組件。為在表中找出位址，將位址與表格中之每一條目比較直至找出匹配為止。若比較表中之每一條目所需的時間及需要比較的條目之數量足夠大，則比較將不在單一時鐘週期內完成。雖然針對任何給定比較方案而言，每一比較所需之時間量可隨特定比較方案而變化，即使該比較方案為最快可利用比較方案，但將存在可在單一時鐘週期中進行之比較的最大數量。
根據本揭示內容之標的之實行方案，將傳入資料項與其他資料項之清單比較可藉由審慎選擇比較之順序而加速。因此，不同於以其他資料項出現在清單中之順序來將傳入資料項與其他資料項之清單比較，選擇了不同順序。詳言之，其他資料項之清單中的諸多項中最近最多使用者之單獨清單可得以維持，且傳入資料項在與其他資料項之較大清單比較(必要時)之前與單獨清單中之最近最多使用項比較。
在最近最多使用項之單獨清單中保持的項之數量可經選擇以將使傳入資料項與最近最多使用項之單獨清單比較所需的時間保持在一個時鐘週期內。至少每一比較所需之大致時間長度將為已知的，且最近最多使用項之單獨清單中的項之數量可相應地限定來將彼等項之比較保持在 一個時鐘週期內。該數量可隨每一資料項之大小而變化。例如，若傳入資料項為如在以上實例中之位址，且每一位址為八個位元長，則可在一個時鐘週期內比較的項之數量可大於每一位址為三十二個位元長的情況下之數量。
若在最近最多使用資料項之清單中找出傳入資料項，則比較將在一個時鐘週期內發生，且系統操作可繼續而無不當延遲。若在最近最多使用項之清單中未找出傳入資料項，則系統將必須將傳入資料項與資料項之完全清單比較。此舉可在與完全清單之比較可耗費多於一個時鐘週期且甚至若干時鐘週期的範圍內減慢系統操作，且除此之外，將存在藉由傳入資料項與最近最多使用資料項之清單的不成功比較所消耗的時鐘週期。一種加速此較長比較時間的方式為將最近最多使用資料項之清單中的彼等項自該比較排除，因為傳入資料項將已與彼等項不成功地比較。
本文論述之資料項可為許多不同類型，包括但不限於裝置位址、上下文ID、儲存位置或指標、檔案名等。將理解，本文中對將傳入資料項與資料項之清單的比較之任何論述指代將傳入資料項與相同類型之資料項之清單比較。因此，例如，傳入裝置位址將與裝置位址之清單比較而非與任何其他類型之資料項比較。
僅作為一個實例，根據本揭示內容之實施例的比較方法及設備可與模組化晶片「跳躍匯流排」架構一起使用，該架構包括仿佛作為單一晶片來通訊的多個積體電路晶片，如美國專利申請公開案2015/0169495所描述，該美國專利申請公開案據此以全文引用方式併入本文。此種系統可在高時鐘速率(例如，1GHz)下操作，其轉化為允許僅少量比較操作的極短時鐘週期(1ns)。
在此種系統中，晶片中可稱為「主晶片(master)」之至少一些將包括處理器(如上定義)以管理晶片內及晶片間協定。每一晶片將經分配一位址，且「主」晶片上之處理器將如本文所述進行比較以解碼晶片位址。處理器亦可例如進行比較以自基於ID的上下文查找來解碼上下文ID。
本揭示內容之標的之實行方案保持對「最後命中」(亦即，最近最多使用的)資訊之追蹤以產生二階比較簡圖(schema)。N個最後命中項 可稱為：LH[1]、LH[2]、...LH[N]
N可為1、2、4或更大，但N應經選擇以使得N個項可在目標時鐘速率之單一週期中獲比較。
對於將要比較之任何新傳入資料項，新傳入資料項可在一個時鐘週期中與LH[1：N]比較。若自彼等比較無命中存在，則新傳入資料項可在接下來的若干時鐘週期內與所有項或剩餘項比較。然後，顯而易見，若新傳入資料項匹配「最後命中」(亦即，最近最多使用的)資料項中之任何者，則比較耗費一個時鐘週期，但若新傳入資料項不匹配「最後命中」資料項中之任何者，則比較需要多個週期。
在位址解碼實例中，可能存在解碼至32個可能的目標區之32個可能的位址：
新位址==目的地位址0->解碼至目標區0
新位址==目的地位址1->解碼至目標區1
●
●
●
新位址==目的地位址31->解碼至目標區31
對於高速設計而言，32個位址之完整比較無法在一個週期中進行，該高速設計諸如具有1GHz時鐘之系統。
然而，可如下應用本揭示內容之標的之實行方案：
可保持對四個最近解碼命中(亦即，N=4)之追蹤：
最後命中1==目的地位址10->解碼至目標區10
最後命中2==目的地位址5->解碼至目標區5
最後命中3==目的地位址11->解碼至目標區11
最後命中4==目的地位址30->解碼至目標區30
對於下一新傳入位址，可進行四個比較：
新位址==最後命中1，目的地位址10->解碼至目標區10
新位址==最後命中2，目的位址5->解碼至目標區5
新位址==最後命中3，目的位址11->解碼至目標區11
新位址==最後命中4，目的位址30->解碼至目標區30
四個比較器邏輯可在極高速下運行並在單一週期中完成。若不存在匹配，則可進行將耗費多個週期的針對所有32個位址(或剩餘28個位址)之完整比較。
在基於ID的上下文查找實例中，可能存在解碼至32個可能的上下文之64個可能的上下文ID(使用8位元ID)：
新位址==用於上下文0之ID->查找上下文0
新位址==用於上下文1之ID->查找上下文1
●
●
●
新位址==用於上下文31之ID->查找上下文31
對於高速設計而言，64個上下文ID之完整比較無法在一個週期中進行，該高速設計諸如具有1GHz時鐘之系統。
然而，可如下應用本揭示內容之標的之實行方案：
可對四個最近上下文命中(亦即，N=4)保持追蹤：
最後命中1==用於上下文10之ID->查找上下文10
最後命中2==用於上下文5之ID->查找上下文5
最後命中3==用於上下文11之ID->查找上下文11
最後命中4==用於上下文30之ID->查找上下文30
對於下一新傳入位址，可進行四個比較：
新位址==最後命中1，用於上下文10之ID->查找上下文10
新位址==最後命中2，用於上下文5之ID->查找上下文5
新位址==最後命中3，用於上下文11之ID->查找上下文11
新位址==最後命中4，用於上下文30之ID->查找上下文30
四個比較器邏輯可在極高速下運行並在單一週期中完成。若不存在匹配，則可進行將耗費多個週期的針對所有64個上下文ID(或剩餘60個上下文ID)之完整比較。
圖1展示根據本揭示內容之標的之實行方案的用於進行比較操作之處理器佈置100，無論是否包括於如上所併入美國專利申請公開案2015/0169495中所述的模組化晶片「跳躍匯流排」架構中。處理器101控制比較器102中之比較操作。比較器102可為單獨的硬體比較器或可實施為處理器101中之軟體。複數個比較器102可經提供(比較器102之另外示例以虛線展示)以允許將以並行方式進行的多個比較，該等多個比較增大可在單一時鐘週期內進行的比較之數量。
將要比較之傳入資料項在比較器102之一個輸入端上儲存在記憶體或暫存器103中。傳入資料項將要相對於其比較之完整資料項集合係儲存在記憶體104中。其他記憶體105儲存最近期「命中」(亦即最近最多使用資料項)，其中首先針對該等最近期命中檢查傳入資料項。比較器102之第二輸入端上的多工器106在處理器101之控制下選擇記憶體104中之完整資料項集合或記憶體105中之最近最多使用資料項。記憶體104可提供用於在114處標記每一儲存項以便若記憶體項為記憶體105中最近最多使用資料項中之一者，則該記憶體項可視需要經標記以在將記憶體103中之傳入資料項相對於記憶體104中之完整資料項集合比較時予以跳過，以避免重複比較，且進而使相對於完整資料項集合之比較加速。
儘管比較器102經展示為單獨電路元件，但藉由每一比較器102表示之比較功能可事實上藉由處理器101中之軟體進行。類似地，雖然記憶體103、104、105經展示為單獨記憶體，但該等記憶體可實施為單一記憶體裝置內之單獨部分(其中之每一者可為鄰接或非鄰接的)。
圖2展示根據本揭示內容之標的之比較方法200之實行方案的流程圖。在如所例示之方法200中，正在比較的資料項為位址，但此僅為實例且資料項可為需要相對於資料項之清單加以比較之任何種類的資料項。
方法200於201處開始，其中初始化位址之完全清單及最近最多使用位址之清單。在配置系統時判定位址之完全清單且辨別所有可尋址系統組件。最近最多使用位址之清單之初始化通常涉及清除清單。
在202處，系統等待將要輸入之位址。一旦位址已輸入，則 在203處判定在最近最多使用位址之清單中是否存在任何更多的未經比較之最近最多使用位址。在啟動時，最近最多使用位址之清單將為空，因此應答將為「否」。將在204處檢查位址之完整清單以判定是否在位址之完整清單中標記最近最多使用位址。此外，在啟動時，應答將為「否」，且因此輸入位址將在205處與位址之完整清單中之位址比較。
在206處，將判定該比較是否為命中。若否，則205處之比較將繼續直至在206處判定為命中為止(在此實行方案中，不存在如無效輸入位址的情況，因此最終將存在命中；在其中可能有無效位址的實行方案中，可實施進一步檢查來判定所有位址是否已經檢查而無命中)。若在206處，205處之比較經判定為命中，則在207處，最近最多使用位址之清單藉由將當前位址添加為最近最多使用位址而更新；最近最少(least-recently)使用位址遭丟棄。替代地，為防止經常使用的單一位址在最近最多使用位址之清單中佔據所有空間，若位址已存在於最近最多使用位址之清單中，則將不再次添加該位址，以便其他位址可保留在最近最多使用位址之清單中。在此種情況下，最近最多使用位址之清單將必須含有對使用最近最多使用位址之清單中每一位址之新近程度如何之指示，以便當新位址添加至最近最多使用位址之清單時，已知已在最近最多使用位址之清單中的哪一位址為最近最少使用位址且可予以刪除。在最近最多使用位址之清單的更新之後，輸入位址在208處解碼，且系統返回至202以等待另一輸入位址。
若在204處判定在完整清單中標記最近最多使用位址，則在209處，輸入位址與位址之完整清單中之未標記位址比較。若存在命中，如在210處所判定的，則在207處，最近最多使用位址之清單藉由將當前位址添加為最近最多使用位址而更新，且最近最少使用位址遭丟棄，且流程如上繼續。
在除啟動之外的時間，在203處，在最近最多使用位址之清單中將存在至少一個最近最多使用位址。在211處，輸入位址將與最近最多使用位址之清單中之最近最多使用位址比較，且若存在如在212處所判定之命中，意謂輸入位址匹配最近最多使用位址之清單中的正在比較之最近最多使用位址，則輸入位址將在208處解碼，且系統返回至202以等待另一輸 入位址。
若在212處無命中，意謂輸入位址不匹配最近最多使用位址之清單中正在比較之最近最多使用位址，則系統返回至203以審視在最近最多使用位址之清單中是否存在尚未經比較之任何更多最近最多使用位址。若存在，則系統返回至211以將輸入位址與最近最多使用位址之清單中的下一最近最多使用位址比較，且流程如前所述繼續。若在203處，在最近最多使用位址之清單中不再存在最近最多使用位址，則系統繼續至204，且流程如前所述繼續。
因此可見，已提供用於加速清單比較操作之方法及裝置。
將理解，前述僅為本發明之原理之說明，且可藉由除出於說明而非限制之目的呈現的所述實施例之外的方式實踐本發明，且本發明僅由以下申請專利範圍限制。
100‧‧‧處理器佈置
101‧‧‧處理器
102‧‧‧比較器
103‧‧‧記憶體/暫存器
104‧‧‧記憶體
105‧‧‧記憶體
106‧‧‧多工器

Claims (20)

  1. 一種比較電路系統，其包含：一第一記憶體，其儲存資料項之一清單；一第二記憶體，其儲存該等資料項中最近最多使用者之一清單；一第一比較器，其將一輸入資料項首先與該第二記憶體中之該等資料項中之若干資料項比較，且僅在該第二記憶體中缺少一命中的情況下，將該輸入資料項與該第一記憶體中之該等資料項比較。
  2. 如申請專利範圍第1項之比較電路系統，其中該第一記憶體及該第二記憶體為單獨的記憶體裝置。
  3. 如申請專利範圍第1項之比較電路系統，其中該第一記憶體及該第二記憶體為一單一記憶體裝置之單獨部分。
  4. 如申請專利範圍第1項之比較電路系統，其中：該第一比較器包含一處理器；該處理器之操作經計時；該第二記憶體經大小設定以含有該等資料項之一數量；且該等資料項之該數量為該處理器於一單一時鐘週期中對其進行操作之該等資料項之一數量。
  5. 如申請專利範圍第1項之比較電路系統，其中，在該第二記憶體中缺少一命中的情況下，該第一比較器將該輸入資料項與該第一記憶體中之所有該等資料項比較。
  6. 如申請專利範圍第1項之比較電路系統，其中，在該第二記憶體中缺少一命中的情況下，該第一比較器將該輸入資料項僅與在該第一記憶體中又不在該第二記憶體中之該等資料項比較。
  7. 如申請專利範圍第6項之比較電路系統，其中該第一記憶體包括用於儲存在該第一記憶體中之每一相應資料項的一相應標記，以指示該相應資料項是否亦儲存在該第二記憶體中。
  8. 如申請專利範圍第1項之比較電路系統，其進一步包含至少一個另外比較器；其中：該至少一個另外比較器中之每一相應比較器與該第一比較器並行操作以將該輸入資料項與該第二記憶體中之至少一個另外者中的相應資料 項比較，且在該第二記憶體中之該至少一個另外者中缺少一相應命中的情況下，將該輸入資料項與該第一記憶體中之相應資料項比較。
  9. 一種資料通訊系統，其包含：複數個積體電路裝置；以及一資料匯流排，其互連該等複數個積體電路裝置，其中：該等複數個積體電路裝置中之該等積體電路裝置中之至少一者包括解碼電路系統，該解碼電路系統包含：一第一記憶體，其儲存資料項之一清單；一第二記憶體，其儲存最近最多使用資料項之一清單；一第一比較器，其將一輸入資料項首先與該第二記憶體中之資料項比較，且僅在該第二記憶體中缺少一命中的情況下，將該輸入資料項與該第一記憶體中之資料項比較。
  10. 如申請專利範圍第9項之資料通訊系統，其中該輸入資料項為將要解碼之一位址。
  11. 如申請專利範圍第9項之資料通訊系統，其中該輸入資料項為將要解碼之一上下文ID。
  12. 如申請專利範圍第9項之資料通訊系統，其中：該第一比較器包含一處理器；該處理器之操作經計時；該第二記憶體經大小設定以含有資料項之一數量；且資料項之該數量為該處理器於一單一時鐘週期中對其進行操作之資料項之一數量。
  13. 一種用於一資料通訊系統中之比較方法，該比較方法包含：儲存資料項之一清單；儲存該等資料項中最近最多使用者之一清單；將一輸入資料項首先與該等資料項中最近最多使用者之該清單比較，且僅在該等資料項中最近最多使用者之該清單中缺少一命中的情況下，將該輸入資料項與該等資料項之該清單比較，以用於解碼用於該資料通訊系統中之該輸入資料項。
  14. 如申請專利範圍第13項之比較方法，其中該儲存資料項之該清單及該 儲存該等資料項中該等最近最多使用者之該清單包含：將資料項之該清單儲存在一第一記憶體裝置中；以及將該等資料項中該等最近最多使用者之該清單儲存在一第二記憶體裝置中。
  15. 如申請專利範圍第13項之比較方法，其中該儲存該等資料項之該清單及該儲存該等資料項中該等最近最多使用者之該清單包含：將資料項之該清單及該等資料項中該等最近最多使用者之該清單儲存在一單一記憶體裝置之第一部分及第二部分中。
  16. 如申請專利範圍第13項之比較方法，其中：該比較可經計時；且該等資料項中該等最近最多使用者之該清單中的資料項之數量為於一單一時鐘週期中對其進行該比較之資料項之一數量。
  17. 如申請專利範圍第13項之比較方法，其中該將該輸入資料項與該等資料項之該清單比較包含：將該輸入資料項與該等資料項之該清單中之所有資料項比較。
  18. 如申請專利範圍第13項之比較方法，其中該將該輸入資料項與該等資料項之該清單比較包含：將該輸入資料項僅與在該等資料項之該清單中又不在該等資料項中該等最近最多使用者之該清單中之資料項比較。
  19. 如申請專利範圍第18項之比較方法，其中該儲存資料項之一清單包含：儲存用於該等資料項之該清單中之每一相應資料項的一相應標記，以指示該相應資料項是否亦在該等資料項中該等最近最多使用者之該清單中。
  20. 如申請專利範圍第13項之比較方法，其中：該將一輸入資料項首先與該等資料項中最近最多使用者之清單比較包含：以並行方式將該輸入資料項與該等資料項中最近最多使用者之該清單中的相應資料項比較，且在該等資料項中最近最多使用者之該清單中缺少一相應命中的情況下，與該等資料項之清單的相應資料項比較。
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