TW201702859A - 記憶體控制器 - Google Patents

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Abstract

一種記憶體控制器包括：寫入性能儲存電路，適用於儲存記憶體元件的物理存儲區的寫入性能指標；寫入計數電路，適用於對針對記憶體元件的邏輯存儲區的寫入操作請求的數量進行計數；以及映射電路，適用於將寫入操作請求的數量可能相對大的邏輯存儲區映射至具有較好寫入性能指標的物理存儲區。

Description

記憶體控制器
本發明的各種實施例涉及一種記憶體元件、記憶體控制器、包括該記憶體控制器的存儲系統及其操作方法。
記憶體元件需要高速地操作。在記憶體元件的規格中通常可以包括寫入恢復時間(tWR)。寫入恢復時間表示從寫入操作可以被執行且資料可以被儲存在記憶體元件的存儲單元中時至儲存的資料不受預充電操作的影響時的時間段。即，寫入恢復時間表示從寫入指令可以被施加時開始的用來將資料正常地儲存在記憶體元件的存儲單元中所需的最小時間段。在從寫入指令被施加時開始經過了多於寫入恢復時間的時間之後，記憶體控制器應當將預充電指令施加至記憶體元件。因此，寫入恢復時間越短，就可以越早地對存儲單元預充電以用於另一操作，進而導致改善的速度和性能。
由於記憶體製程越來越微型化，因此記憶體元件中形成的接觸電阻可以增大，進而導致寫入恢復時間增大。此外，對於記憶體元件的不同區域，寫入恢復時間可以因製程變化等而變化。因此，為了改善性能，可以期望防止記憶體元件的寫入恢復時間增大和/或在記憶體元件的不同區域之間改變。
各種實施例針對一種存儲系統，該存儲系統可以改善其寫入操作性能。
在一個實施例中，一種記憶體控制器可以包括：寫入性能儲存電路，適用於儲存記憶體元件的一個或更多個物理存儲區的寫入性能指標；寫入計數電路，適用於對針對記憶體元件的一個或更多個邏輯存儲區的寫入操作請求的數量進行計數；以及映射電路，適用於將寫入操作請求的數量相對大的邏輯存儲區映射至具有相對較好寫入性能指標的物理存儲區。
可以更新映射電路的映射資訊，記憶體控制器可以根據更新的映射來控制對記憶體的這些物理區中儲存的資料進行遷移。
可以定期地更新映射電路的映射。
寫入性能指標可以包括寫入恢復時間(tWR)，以及記憶體控制器可以區別地將寫入恢復時間調節(regulation)施加給記憶體的這些物理區。
記憶體的這些物理區可以包括存儲體。
寫入性能儲存電路可以從記憶體接收這些物理區的寫入性能指標，以及儲存寫入性能指標。
在本發明的一個實施例中，一種存儲系統可以包括：記憶體元件，包括一個或更多個物理存儲區；以及記憶體控制器，適用於控制記憶體元件；該記憶體控制器包括：寫入性能儲存電路，適用於儲存物理存儲區的寫入性能指標；寫入計數電路，適用於對針對記憶體元件的邏輯存儲區的寫入操作請求的數量進行計數；以及映射電路，適用於將寫入操作請求數量大的邏輯存儲區映射至具有較好寫入性能指標的物理存儲區。
在本發明的一個實施例中，一種記憶體控制器的操作方法可以 包括：對針對記憶體元件的邏輯存儲區的寫入操作請求的數量進行計數；將寫入操作請求數量大的邏輯存儲區映射至記憶體元件的物理存儲區之中的具有較好寫入性能指標的物理存儲區；以及控制記憶體元件，使得基於映射資訊而對記憶體元件的物理存儲區中儲存的資料進行遷移。
可以定期地執行映射的步驟和控制記憶體的步驟。
記憶體控制器的操作方法還可以包括：從記憶體接收這些物理區的寫入性能指標，以及儲存寫入性能指標。
寫入性能指標可以包括寫入恢復時間(tWR)，以及記憶體的這些物理區可以包括存儲體。
100‧‧‧存儲系統
110‧‧‧記憶體控制器
111‧‧‧主機介面電路
112‧‧‧資料緩衝器電路
113‧‧‧調度器電路
114‧‧‧產生指令電路
115‧‧‧記憶體介面電路
116‧‧‧寫入性能儲存電路
117‧‧‧週期計數電路
118‧‧‧寫入計數電路
119‧‧‧映射電路
130‧‧‧記憶體元件
131‧‧‧串列存在檢測(SPD)
BANK0~BANK7‧‧‧物理存儲區
LOGICAL_BANK0~LOGICAL_BANK7‧‧‧邏輯存儲區
SPD‧‧‧串列存在檢測
S601‧‧‧步驟
S603‧‧‧步驟
S605‧‧‧步驟
S607‧‧‧步驟
〔圖1〕圖1是圖示根據本發明的一個實施例的存儲系統的示意圖。
〔圖2〕圖2是圖示根據本發明的一個實施例的根據記憶體元件的物理存儲區的寫入性能指標的表格，該寫入性能指標可以被儲存在圖1中所示的寫入性能儲存電路中。
〔圖3〕圖3是圖示根據本發明的一個實施例的針對邏輯存儲區的寫入請求數量的表格，該寫入請求數量由圖1中所示的寫入計數電路來計數。
〔圖4〕圖4是圖示圖1中所示的根據本發明的一個實施例的圖1中所示的映射電路的初始映射資訊的表格。
〔圖5〕圖5是圖示根據本發明的一個實施例的在映射電路的映射可以被更新之後的映射資訊的表格。
〔圖6〕圖6是描述根據本發明的一個實施例的圖1中所示的存儲系統的操作的流程圖。
在下文中將參照附圖來更詳細地描述各種實施例。然而，本發明可以以不同的形式來實施，而不應當被解釋為侷限於本文中所闡述的實施例。相反地，這些實施例被提供使得本公開將是徹底和完整的。貫穿本公開，相同的元件符號與本發明的各種附圖和實施例中相同的部分相稱。
附圖不一定按比例，在一些情況下，可以已誇大了比例以清楚地示出實施例的特徵。還可以注意到，在此說明書中，“連接/耦接”不僅指一個元件直接耦接另一元件，還指其經由中間組件而間接耦接另一組件。
圖1是圖示根據本發明的一個實施例的存儲系統100的示意圖。
現在參見圖1，存儲系統100可以包括記憶體控制器110和記憶體元件130。在圖1中，存儲系統100可以與主機通信。
記憶體元件130可以在記憶體控制器110的控制下執行讀取操作和寫入操作。記憶體元件130可以包括儲存資料的多個物理存儲區BANK0至BANK7。物理存儲區BANK0至BANK7可以是存儲體。記憶體元件130可以包括儲存用於操作記憶體元件130的資訊的電路131。電路131可以被稱作SPD(串列存在檢測，Serial Presence Detect)。關於各種參數的資訊(諸如關於記憶體元件130的容量的資訊)可以被儲存在SPD 131中，且可以被提供給記憶體控制器110。SPD 131可以儲存記憶體元件130的物理存儲區BANK0至BANK7的寫入性能指標。寫入性能指標可以是寫入恢復時間(tWR)或者包括寫入恢復 時間(tWR)。在記憶體元件130的製造過程中，可以通過記憶體製造商來執行針對記憶體元件130的各種類型的性能的測試。在此過程中，針對記憶體元件130的物理存儲區BANK0至BANK7的寫入恢復時間(tWR)可以被測量並且被儲存在SPD 131中。或者，可以通過由記憶體控制器110控制的測試操作來測試針對記憶體元件130的物理存儲區BANK0至BANK7的寫入性能，從而針對物理存儲區BANK0至BANK7的寫入恢復時間(tWR)也可以被測量並且被儲存在SPD 131中。圖1中示出的記憶體元件130也可以包括一個存儲晶片或包括多個存儲晶片的存儲模組(例如，DIMM)。
記憶體控制器110可以根據來自主機HOST的請求而控制記憶體元件130的操作。記憶體控制器110可以包括主機介面電路111、資料緩衝器電路112、調度器電路113、產生指令電路114、記憶體介面電路115、寫入性能儲存電路116、週期計數電路117、寫入計數電路118和映射電路119。
主機介面電路111可以提供記憶體控制器110與主機之間的介面。經由主機介面電路111，可以從主機接收主機的請求，以及通過主機的請求的處理結果可以被傳送至主機。
資料緩衝器電路112可以暫時儲存要被寫入至記憶體元件130的資料以及從記憶體元件130讀取的資料。
調度器電路113可以從主機接收到的請求來確定要指示給記憶體元件130的請求的次序。調度器電路113可以允許已經從主機接收到的請求的次序與被指示給記憶體元件130的操作的次序彼此不同，以改善存儲系統100的性能。例如，即使主機請求記憶體元件130的讀取操作然後請求寫入操作，調度器電路113也可以調節次序使得可以在讀取操作之前執行記憶體元件130的 寫入操作。
產生指令電路114可以根據由調度器電路113決定的操作次序來產生要施加給記憶體元件130的指令。
記憶體介面電路115可以提供記憶體控制器110與記憶體元件130之間的介面。經由記憶體介面電路115，可以將指令和位址從記憶體控制器110傳輸至記憶體元件130，以及可以在記憶體控制器110與記憶體元件130之間交換資料。此外，經由記憶體介面電路115，可以將記憶體元件130的SPD 131中儲存的資訊傳輸至記憶體控制器110。記憶體介面電路115也可以被稱作PHY介面。
寫入性能儲存電路116可以儲存針對記憶體元件130的物理存儲區BANK0至BANK7的寫入性能指標(例如，tWR)。寫入性能儲存電路116可以從記憶體元件130的SPD 131接收針對物理存儲區BANK0至BANK7的寫入性能指標，以及儲存接收到的寫入性能指標。此外，也可以將針對記憶體的物理存儲區BANK0至BANK7的寫入性能指標(其已經通過由記憶體控制器110執行的針對記憶體元件130的測試操作來測量)儲存在寫入性能儲存電路116中。圖2圖示根據本發明的一個實施例的根據記憶體元件的物理存儲區的寫入性能指標，這些寫入性能指標可以被儲存在寫入性能儲存電路116中。
週期計數電路117可以決定映射電路119的更新週期。週期計數電路117可以對週期波(例如，時鐘)的啟動次數計數，以及每當計數達到預定值時可以將映射更新時間通知給映射電路119。
寫入計數電路118可以對從主機接收到的針對記憶體元件的邏輯存儲區(例如，邏輯存儲體)的寫入操作請求的數量計數。邏輯存儲區也可以 通過映射電路119來與物理存儲區BANK0至BANK7進行映射。圖3圖示了已經由寫入計數電路118計數了的針對每個邏輯存儲區LOGICAL_BANK0至LOGICAL_BANK7的寫入操作請求的數量。在邏輯存儲區LOGICAL_BANK0至LOGICAL_BANK7之中，可以將寫入操作請求的數量大的區域估算為這樣的區域：對於該區域可以預期寫入操作請求之後是大的。如果寫入操作請求超過預先定義值，則可以認為寫入操作請求對於存儲體來說是大的。
映射電路119可以將基於主機的邏輯存儲區LOGICAL_BANK0至LOGICAL_BANK7與基於記憶體元件的物理存儲區BANK0至BANK7進行映射。可以在從週期計數電路117通知的更新時間時更新映射電路119的映射資訊。映射電路119可以將邏輯存儲區LOGICAL_BANK0至LOGICAL_BANK7之中的寫入操作請求數量可能大的區域映射為物理存儲區BANK0至BANK7之中的具有較好寫入性能指標的區域。
圖4示出根據本發明的一個實施例的圖1中所示的映射電路119的初始映射資訊。參見圖4，邏輯存儲區LOGICAL_BANK0至LOGICAL_BANK7被映射至具有相同編號的物理存儲區BANK0至BANK7。圖5示出更新映射電路119之後的更新映射資訊。參見圖5，邏輯存儲區LOGICAL_BANK0至LOGICAL_BANK7之中的寫入操作請求數量大的邏輯存儲區可以被映射至物理存儲區BANK0至BANK7之中的具有較好寫入性能指標的物理存儲區(即，具有較小tWR的區域)。
當邏輯存儲區LOGICAL_BANK0至LOGICAL_BANK7與物理存儲區BANK0至BANK7如圖5中所示那樣彼此映射時，由於在具有較好寫入性能指標的區域(例如，BANK3)中執行大量的寫入操作，而在具有較差寫入 性能指標的區域(例如，BANK5)中執行少量的寫入操作，因此可以確保記憶體元件130的穩定操作。此外，記憶體控制器110可以為各個物理存儲區BANK0至BANK7區別地分配寫入恢復時間(tWR)，由此使得性能改善成為可能。例如，記憶體控制器110可以將寫入指令施加至物理存儲區BANK3，然後在經過僅5ns之後施加預充電指令，由此執行後續操作。此外，記憶體控制器110可以將寫入指令施加至物理存儲區BANK5，然後在經過30ns之後施加預充電指令。
圖6提供了根據本發明的一個實施例的用於描述圖1中所示的存儲系統100的操作的流程圖。
參見圖6，在步驟S601處，記憶體控制器110可以從記憶體元件130接收物理存儲區BANK0至BANK7的寫入性能指標，以及將寫入性能指標儲存在寫入性能儲存電路116中。在步驟S603處，記憶體控制器110的寫入計數電路118可以對主機的邏輯存儲區LOGICAL_BANK0至LOGICAL_BANK7的寫入請求的數量計數。
在步驟S605處，可以通過週期計數電路117來判斷是否可以更新映射電路119(即，是否已經到達映射電路119的更新時間點)，以及當未到達該更新時間點時，可以再次執行步驟S603。當已經到達該更新時間點時，在步驟S607處可以更新映射電路119的映射資訊。可以按照以下的方式來執行對映射電路119的映射更新：可以將邏輯存儲區LOGICAL_BANK0至LOGICAL_BANK7之中的寫入操作請求數量可能大或相對大的區域映射為物理存儲區BANK0至BANK7之中的具有較好寫入性能指標的區域。如果操作請求的數量高於所選邏輯區組的中間值，則該操作請求的數量可以相對大。如果操作 請求的數量高於所選邏輯區組的平均值，則該操作請求的數量可以相對大。在一個實施例中，可以選擇具有最高操作請求數量的邏輯區，並將其與具有相對小寫入性能指標的物理存儲區或者與具有最小寫入性能指標的物理存儲區進行映射。
雖然已經出於說明的目的描述了各種實施例，但對於本領域技術人員而言明顯的是，在不脫離由所附申請專利範圍限定的本發明的精神和範圍的情況下，可以作出各種改變和修改。
100‧‧‧存儲系統
110‧‧‧記憶體控制器
111‧‧‧主機介面電路
112‧‧‧資料緩衝器電路
113‧‧‧調度器電路
114‧‧‧產生指令電路
115‧‧‧記憶體介面電路
116‧‧‧寫入性能儲存電路
117‧‧‧週期計數電路
118‧‧‧寫入計數電路
119‧‧‧映射電路
130‧‧‧記憶體元件
131‧‧‧串列存在檢測(SPD)

Claims (19)

  1. 一種記憶體控制器，包括：寫入性能儲存電路，適用於儲存記憶體元件的一個或更多個物理存儲區的寫入性能指標；寫入計數電路，適用於對針對記憶體元件的一個或更多個邏輯存儲區的寫入操作請求的數量進行計數；以及映射電路，適用於將寫入操作請求數量相對大的邏輯存儲區映射至具有相對較好寫入性能指標的物理存儲區。
  2. 如請求項1所述的記憶體控制器，其中，更新映射電路的映射資訊，以及記憶體控制器根據更新的映射資訊來控制對記憶體元件的這些物理存儲區中儲存的資料進行遷移。
  3. 如請求項1所述的記憶體控制器，其中，定期地更新映射電路的映射資訊。
  4. 如請求項1所述的記憶體控制器，其中，寫入性能指標包括寫入恢復時間tWR。
  5. 如請求項4所述的記憶體控制器，其中，記憶體控制器為記憶體元件的各個物理存儲區區別地分配寫入恢復時間。
  6. 如請求項1所述的記憶體控制器，其中，記憶體元件的一個或更多個物理存儲區包括存儲體。
  7. 如請求項1所述的記憶體控制器，其中，寫入性能儲存電路從記憶體元件接收針對各個物理存儲區的寫入性能指標，以用於將該寫入性能指標儲存在其中。
  8. 一種存儲系統，包括：記憶體元件，包括一個或更多個物理存儲區；以及 記憶體控制器，適用於控制記憶體元件；該記憶體控制器包括：寫入性能儲存電路，適用於儲存這些物理存儲區的寫入性能指標；寫入計數電路，適用於對針對記憶體元件的邏輯存儲區的寫入操作請求的數量進行計數；以及映射電路，適用於將寫入操作請求的數量大的邏輯存儲區映射至具有較好寫入性能指標的物理存儲區。
  9. 如請求項8所述的存儲系統，其中，當更新映射電路的映射資訊時，記憶體控制器根據改變的映射資訊來控制對記憶體元件的這些物理存儲區中儲存的資料進行遷移。
  10. 如請求項8所述的存儲系統，其中，定期地更新映射電路。
  11. 如請求項8所述的存儲系統，其中，寫入性能指標包括寫入恢復時間tWR。
  12. 如請求項11所述的存儲系統，其中，記憶體控制器為記憶體元件的各個物理存儲區區別地分配寫入恢復時間。
  13. 如請求項8所述的存儲系統，其中，記憶體元件的這些物理存儲區包括存儲體。
  14. 如請求項8所述的存儲系統，其中，寫入性能儲存電路從記憶體元件接收針對各個物理存儲區的寫入性能指標，以將該寫入性能指標儲存在其中。
  15. 一種記憶體控制器的操作方法，包括：對針對記憶體元件的邏輯存儲區的寫入操作請求的數量進行計數；將寫入操作請求數量大的邏輯存儲區映射至記憶體元件的物理存儲區之中的具有較好寫入性能指標的物理存儲區；以及 基於映射資訊來控制記憶體元件，使得對記憶體元件的物理存儲區中儲存的資料進行遷移。
  16. 如請求項15所述的操作方法，其中，定期地執行映射邏輯存儲區的步驟和控制記憶體元件的步驟。
  17. 如請求項15所述的操作方法，還包括：從記憶體元件接收針對各個物理存儲區的寫入性能指標以儲存該寫入性能指標。
  18. 如請求項15所述的操作方法，其中，寫入性能指標包括寫入恢復時間tWR。
  19. 如請求項15所述的操作方法，其中，記憶體元件的這些物理存儲區包括存儲體。
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