TW201644240A - 眼圖量測電路及其量測方法 - Google Patents

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Abstract

本發明提出一種眼圖量測電路，包含參考信號產生電路、時脈資料回復電路、測試信號產生電路與邊界決定單元。參考信號產生電路產生參考信號。時脈資料回復電路根據參考信號產生時脈信號。測試信號產生電路根據時脈信號產生第一取樣信號。測試信號產生電路利用第一取樣信號以及切割電壓判斷輸入信號中每一位元的邏輯準位，並據以產生測試信號。邊界決定單元根據測試信號與參考信號之間的關係產生眼圖邊界。測試信號產生電路根據邊界決定單元所提供之複數個條件，改變第一取樣信號的相位以及切割電壓的大小。

Description

眼圖量測電路及其量測方法
本發明是有關於一種電路及其量測方法，且特別是有關於一種眼圖量測電路及其量測方法。
序列器/解除序列器(Serializer/Deserializer，簡稱為SERDES)經常用於高速傳輸。SERDES架構在傳送端將平行訊號轉換為序列資料流，並在接收端將序列資料轉換回平行訊號。SERDES架構已被廣泛的應用於高速儲存介面如：SATA、SAS(Serial SCSI)、USB 2.0/3.0、PCI-e、HDMI、XAUI、10G和光纖等規格。
請參見第1圖，其係習用技術之SERDES架構的示意圖。例如：於美國專利US8,243,782 B2所揭露之SERDES架構。如第1圖所示，習用的SERDES架構包含：發射端(transmitting device)61、接收端(receiving device)65、通道(Channel)63。其中，發射端61透過傳送器(transmitter)61a，將輸入的序列資料流(serial data in)經由通道63傳送至接收端65的接收器(Rx)65a。在此圖式中，傳送器61a透過傳送端(Tx)等化器(equalizer)61b，對序列資料流進行等化後，透過通道63輸出傳送信號。而傳送信號經過通道63後，即成為接收端65的輸入信號。
接收端(receiving device)65的接收器(receiver)65a包含：接收端(RX)等化與取樣器(equalizer and sampler)651、量測電路(measuring circuitry)653、適應性控制器(adaptation controller)655。傳送信號在經過通道63時，很容易受到符際干擾(Inter-Symbol Interferences，簡稱為ISI)、插入損失(Insertion Loss)和返回損失(Return Loss)等干擾的影響。因此，輸入信號經由RX等化與取樣器651還原產生的序列資料流(serial data out)，還須根據量測而得的信號品質而校正。
為了評估輸入信號的品質，接收器65a進一步使用量測電路653，用以量測經過等化後的輸入信號。量測電路653會將量測的結果傳送至適應性控制器655，並由適應性控制器655根據量測結果，判斷是否應該調校發射端61、接收端65的相關設定。
例如，若量測電路653量測的結果代表輸入信號的品質不佳，則適應性控制器655將產生調整信號，並將調整信號迴授(feedback)至接收端65的RX等化與取樣器651、傳送器61a的TX等化器61b。根據調整信號，傳送器61a的TX等化器61b、接收器65a的RX等化與取樣器651也隨著被調整。
當傳送器61a的TX等化器61b、接收器65a的RX等化與取樣器651完成調整後，量測電路653將相對應的偵測新的輸入信號，並且得出新的量測結果。同理，新的量測結果代表新的輸入信號的品質仍然不符合傳輸規範時，適應性控制器655將再度產生新的調整信號。同樣的，新的調整信號將再度回授至傳送器61a的TX等化器61b、接收器65a的RX等化與取樣器651。換言之，前述流程將反覆進行，直到量測電路653確認輸入信號的品質已符合傳輸規範。
位元錯誤率(Bit Error Rate，簡稱為BER)是一個用來代表系統的接收信號之品質的參數。許多高速數位信號規範均嚴格要求位元錯誤率的容許範圍。例如：SERDES系統可容許的位元錯誤率為10-12；以及，光纖系統可容許的位元錯誤率為10-15。因此，在第1圖的SERDES架構中，可透過對輸入信號進行反覆量測、迴授至傳送器61a、接收器65a調整設定等步驟， 確保輸入信號的品質能符合位元錯誤率的規範。
為了確保輸入信號的品質符合位元錯誤率的規範，量測電路653須能有效率且準確的量測輸入信號的品質。否則，可能使傳送器61a、接收器65a的設定調校過程效率偏低或錯誤。
根據本發明之第一方面，提出一種眼圖量測電路，包含：一參考信號產生電路，接收並取樣一輸入信號，並產生一參考信號；一時脈資料回復電路，根據該參考信號產生一時脈信號；一測試信號產生電路，接收該時脈信號與該輸入信號，並根據該時脈信號產生一第一取樣信號，其中該測試信號產生電路利用該第一取樣信號以及一第一切割電壓來判斷該輸入信號中多個位元的邏輯準位並據以產生一測試信號；以及一邊界決定單元，接收該測試信號與該參考信號，並根據該測試信號與該參考信號之間的關係產生一眼圖邊界；其中，該邊界決定單元提供複數個條件至該測試信號產生電路，使得該測試信號產生電路根據該些條件來改變該第一取樣信號的相位以及該第一切割電壓的大小。
根據本發明之第二方面，提出一種眼圖量測方法，用於一眼圖量測電路，該眼圖量測電路具有一參考信號產生電路用以將一輸入信號轉為一參考信號，該方法包括下列步驟：提供複數個取樣相位偏移至一測試信號產生電路，以及根據該些取樣相位偏移改變一取樣信號之相位，其中每一該取樣相位偏移提供至該測試信號產生電路時，進行一邊緣搜尋程序，該邊緣搜尋程序包括下列步驟：(a)提供一初始的一切割電壓偏移至該測試信號產生電路；(b)根據該切割電壓偏移產生一切割電壓，並利用該取樣信號與該切割電壓來判斷該輸入信號中多個位元的邏輯準位，並產生一測試信號；(c)判斷該測試信號與該參考信號是否相同，其中當該測試信號與該參考信號相同時，根據該切割電壓偏 移與一増量的和而更新該切割電壓偏移，以及當該測試信號與該參考信號不相同時，根據該切割電壓偏移與該増量的差而更新該切割電壓偏移；以及(d)判斷該增量是否大於一臨限值，其中當該增量大於該臨限值時，減少該增量並重新執行步驟(b)，以及當該增量小於或等於該臨限值時，以該切割電壓偏移作為該眼圖的一第一邊緣。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
61‧‧‧發射端
61a‧‧‧傳送器
61b‧‧‧TX等化器
63‧‧‧通道
65‧‧‧接收端
65a‧‧‧接收器
651‧‧‧RX等化與取樣器
653‧‧‧量測電路
655‧‧‧適應性控制器
20‧‧‧接收單元
211‧‧‧第一取樣器
213‧‧‧第一序列轉並列器
21‧‧‧參考信號產生電路
217‧‧‧延遲電路
24‧‧‧時脈資料回復電路
23‧‧‧邊界決定單元
236‧‧‧調整單元
234‧‧‧控制單元
221‧‧‧第二取樣器
223‧‧‧第二序列轉並列器
227‧‧‧取樣信號產生器
229‧‧‧切割電壓產生器
22‧‧‧測試信號產生電路
232‧‧‧判斷單元
S401、S403、S405、S407、S409、S411、S413、S415、S417、S419、S421、S423、S425、S427‧‧‧步驟
第1圖，其係SERDES架構的信號傳送過程之示意圖。
第2圖，其係一種眼圖之示意圖。
第3圖，其係本發明的眼圖量測電路之示意圖。
第4圖，其所繪示為根據本發明實施例而對眼圖進行量測的流程圖。
第5圖，其所繪示為本發明實施例搜尋眼圖上緣的示意圖。
眼圖(eye diagram)是一種經常被用於量測輸入信號品質的方式，而位元錯誤率可對應於眼圖邊界的覆蓋範圍。簡言之，眼圖邊界(boundary)的覆蓋範圍越大時，代表輸入信號具有較佳的品質。當輸入信號品質提升時，輸入信號的位元錯誤率將隨著下降。
請參見第2圖，其係一種眼圖之示意圖。其中，水平方向的X刻度代表不同的取樣相位偏移(sampling phase offset，簡稱為Poffset)，垂直方向的Y刻度代表切割電壓偏移(slicing voltage offset，簡稱為Voffset)。如第2圖所示，取樣相位偏移(Poffset)為0~63，切割電壓偏移(Voffset)為0~127。換句話 說，64個取樣相位偏移(Poffset)共可將取樣信號(sampling signal)延遲(-180至180)度，則每個取樣相位偏移(Poffset)的間距代表(360/64)度的延遲。再者，128個切割電壓偏移(Voffset)可用來區別輸入信號中每個序列位元的邏輯準位，當輸入信號的振幅為1V時，每個切割電壓偏移(Voffset)的間距為(1/128)v。
舉例來說，當取樣相位偏移(Poffset)為32時，代表取樣信號的相位約被延遲0度；切割電壓偏移(Voffset)為64時，代表切割電壓約為0.5V。亦即，輸入信號中每一個序列位元在0度相位時會被取樣。此外，根據取樣振幅(sampled amplitude)與切割電壓(0.5V)之間的關係，決定該序列位元為高邏輯準位或者低邏輯準位。如果取樣振幅大於切割電壓(0.5V)，則該序列位元被判定為高邏輯準位；如果取樣振幅小於切割電壓(0.5V)，則該序列位元被判定為低邏輯準位。
在第2圖中，陰影的區域為眼圖，較粗的實線為眼圖邊界。而在眼圖中的所有取樣相位偏移(Poffset)以及切割電壓偏移(Voffset)皆可當作區分輸入信號的條件，並可以正確的區分出輸入信號中每個位元的邏輯準位。
如第2圖所示，於條件A(condition A)時，取樣相位偏移(Poffset)為2且切割電壓偏移(Voffset)為64。亦即，利用條件A可以正確的區分出輸入信號中每個位元的邏輯準位。再者，於條件B時，取樣相位偏移(Poffset)為63且切割電壓偏移(Voffset)為64。亦即，利用條件B可以正確的區分出輸入信號中每個位元的邏輯準位。換句話說，當切割電壓偏移(Voffset)為64時，取樣相位偏移(Poffset)在2~63的區間時，皆可正確的區分出輸入信號中每個位元的邏輯準位。
再者，於條件C時，取樣相位偏移(Poffset)為32且切割電壓偏移(Voffset)為124。亦即，利用條件C可以正確的區分出輸入信號中每個位元的邏輯準位。再者，於條件D時，取樣相位偏移(Poffset)為32且切割電壓偏移(Voffset)為4。亦即，利 用條件D可以正確的區分出輸入信號中每個位元的邏輯準位。換句話說，當取樣相位偏移(Poffset)為32時，切割電壓偏移(Voffset)在4~124的區間時，皆可正確的區分出輸入信號中每個位元的邏輯準位。
由以上說明可知，條件A為眼圖的左側邊緣(左緣)，條件B為眼圖的右側邊緣(右緣)，條件C為眼圖的上方邊緣(上緣)，條件D為眼圖的下方邊緣(下緣)。再者，包含在眼圖邊界中的任何取樣相位偏移(Poffset)與切割電壓偏移(Voffset)所組成的條件，皆可以正確的區分出輸入信號中每個位元的邏輯準位。因此，眼圖邊界的對於資訊序列器/解除序列器之高速傳輸架構來說是很重要的資訊。
請參見第3圖，其係本發明的眼圖量測電路之示意圖。其中，眼圖量測電路的接收單元20接收差動信號(RXP、RXN)後產生輸入信號Rin。當然，在某些實施例中，接收單元20也可以接收單端點信號(single ended signal)來產生輸入信號。
眼圖量測電路包括一參考信號產生電路21、一測試信號產生電路22、一時脈資料回復電路(clock data recovering circuit，簡稱CDR)、以及一邊界決定單元23。
參考信號產生電路21包括：一第一取樣器(sampler)211、第一序列轉並列器(de-serializer，簡稱為DES)213、以及一延遲電路217。其中，延遲電路217接收一時脈信號CLK並產生一第一取樣信號(Sam1)至第一取樣器211，使得第一取樣器211根據第一取樣信號(Sam1)以及第一切割電壓Ssl1而對輸入信號(Rin)進行取樣，並且據以決定取樣信號(Rin)中每個序列位元的邏輯準位。
再者，當第一取樣器211對輸入信號(Rin)中連續M個位元(例如16個位元)取樣得出邏輯準位後，第一序列轉並列器213將序列的M個位元轉換為並列輸出。連帶的，據以產生參考信號Sref。
基本上，參考信號產生電路21需要正確的決定輸入信號Rin中每個位元的邏輯準位。因此，第一取樣器211係根據固定的第一切割電壓(Ssl1)以及固定延遲相位的第一取樣信號Sam1，決定輸入信號(Rin)中每個序列位元的邏輯準位。舉例來說，第一切割電壓Ssl1可為輸入信號(Rin)振幅的一半；延遲電路217係將時脈信號CLK延遲0度後成為第一取樣信號(Sam1)。而在此條件之下可以確保輸入信號(Rin)中每個位元之邏輯準位的正確性以及參考信號(Sref)的正確性。
再者，時脈資料回復電路24係根據參考信號(Sref)來獲得與輸入信號(Rin)匹配的時脈信號CLK。
測試信號產生電路22包括一第二取樣器221、第二序列轉並列器223、一取樣信號產生器227、以及切割電壓產生器229。其中，取樣信號產生器227接收時脈信號CLK，並根據取樣相位偏移(Poffset)產生第二取樣信號(Sam2)；切割電壓產生器229根據切割電壓偏移(Voffset)產生一第二切割電壓Ssl2。再者，第二取樣器221根據第二取樣信號(Sam2)以及第二切割電壓(Ssl2)，而對輸入信號(Rin)進行取樣，並據以決定取樣信號(Rin)中每個位元的邏輯準位。而連續取樣輸入信號(Rin)中序列的M個位元(例如16個位元)的邏輯準位後，第二序列轉並列器223將M個序列位元轉換為並列輸出後，形成測試信號(Stest)。
邊界決定單元23包括：一判斷單元232、一控制單元234與一調整單元236。其中，於眼圖邊界的偵測週期時，判斷單元232判斷測試信號(Stest)與參考信號(Sref)是否相同，並據以產生一結果信號O至控制單元234。接著，控制單元234再根據結果信號O產生控制信號C至調整單元236，使得調整單元236改變取樣相位偏移(Poffset)以及切割電壓偏移(Voffset)。於眼圖邊界的偵測週期結束後，控制單元234即可決定眼圖邊界。
根據本發明的實施例，判斷單元232為互斥或電路(XOR circuit)，當參考信號(Sref)與測試信號(Stest)相同時，產生 低邏輯準位的結果信號O；當參考信號(Sref)與測試信號(Stest)相異時，產生高邏輯準位的結果信號O。
簡而言之，於眼圖邊界的偵測週期時，邊界決定單元23持續地改變取樣相位偏移(Poffset)以及切割電壓偏移(Voffset)，使得測試信號產生電路22產生測試信號(Stest)。再者，邊界決定單元23持續比較測試信號(Stest)與參考信號(Sref)之間的關係，並且決定眼圖邊界。
以最簡單但最耗時的眼圖量測方法為例，邊界決定單元23可以依序產生64筆取樣相位偏移(Poffset)以及128筆切割電壓偏移(Voffset)至測試信號產生電路22，並且根據參考信號(Sref)以及測試信號(Stest)之間的關係來決定眼圖邊界。然而，利用此量測方法，邊界決定單元23需要產生用於測試的(64×128)種條件，方能使測試信號產生電路22獲得眼圖邊界。
除了上述利用的眼圖量測方法找到眼圖邊界之外，邊界決定單元23中的控制單元234也可以利用其他的演算法則(algorithm)來加速搜尋眼圖邊界。
請參照第4圖，其所繪示為根據本發明實施例而對眼圖進行量測的流程圖。此方法係利用二元搜尋法(binary search)來加速搜尋眼圖邊界。其中，該演算法係以64個取樣相位偏移(Poffset)以及128個切割電壓偏移(Voffset)為例作說明，但並不限定於此。
首先，決定第一初始條件(initial condition)(步驟S401)。第一初始條件假設取樣相位偏移(Poffset)為K，切割電壓偏移(Voffset)為96，增量(step)為16。
接著，將第一初始條件提供予測試信號產生電路22，並判斷測試信號(Stest)與參考信號(Sref)之間的關係(步驟S403)。當測試信號(Stest)與參考信號(Sref)相同時，代表該第一初始條件所代表之Poffset、Voffset的組合位於眼圖邊界之內，此時將切割電壓偏移(Voffset)加上增量(step)的總和，作為新的切割 電壓偏移(Voffset)(步驟S405)。
反之，當測試信號Stest與參考信號Sref不相同時，代表該第一初始條件所代表之Poffset、Voffset的組合位於眼圖邊界之外，此時將切割電壓偏移(Voffset)減去增量(step)後，並以相減的結果作為新的切割電壓偏移(Voffset)(步驟S407)。
之後，判斷增量(step)的大小是否為臨限值(此處假設臨限值=1)(步驟S409)，如果增量(step)的大小不等於臨限值(1)時，代表尚未完成上緣(upper edge)之搜尋，因此將增量(step)除以2後成為新的增量(step)(步驟S411)。之後，再以取樣相位偏移(Poffset)為K、新的切割電壓偏移(Voffset)、新的增量(step)更新第一初始條件，並重複執行步驟S403。
一旦增量(step)的大小等於臨限值(1)時，代表完成上緣之搜尋。此時，當前的切割電壓偏移(Voffset)便相當於，取樣相位偏移(Poffset)為K時的上緣邊界(步驟S413)。
接著，決定第二初始條件(步驟S415)。第二初始條件假設取樣相位偏移(Poffset)為K，切割電壓偏移(Voffset)為32，增量(step)為16。
將第二初始條件提供至測試信號產生電路22，並判斷測試信號(Stest)與參考信號(Sref)之間的關係(步驟S417)。當測試信號(Stes)t與參考信號(Sref)相同時，代表該第二初始條件所代表之Poffset、Voffset的組合位於眼圖邊界之內，此時將切割電壓偏移(Voffset)減去增量(step)成為新的切割電壓偏移(Voffset)(步驟S419)。
反之，當斷測試信號(Stest)與參考信號(Sref)不相同時，代表該第二初始條件所代表之Poffset、Voffset的組合位於眼圖邊界之外，此時將切割電壓偏移(Voffset)加上增量(step)成為新的切割電壓偏移(Voffset)(步驟S421)。
在步驟S419與步驟S421後，接著判斷增量(step)是否為1(步驟S423)，如果增量(step)的大小不等於臨限值(1)時， 代表尚未完成下緣(lower edge)之搜尋，因此將增量(step)除以2後，以此更新增量的數值(step)(步驟S425)。此時，以取樣相位偏移(Poffset)K、更新後的切割電壓偏移(Voffset)、更新後的增量(step)更新第二初始條件，並再度執行步驟S427。
當增量(step)的大小等於臨限值(1)時，代表完成下緣之搜尋，此時的切割電壓偏移(Voffset)即為取樣相位偏移(Poffset)為K時的下緣。
當取樣相位偏移(Poffset)為K時的上下緣已經確定之後，可以改變取樣相位偏移(Poffset)為(K+1)。並且再次進行第4圖的流程，以決定取樣相位偏移(Poffset)為(K+1)時的上下緣。換言之，提供64個取樣相位偏移(Poffset)，並進行第4圖的流程64次後，所有取樣相位偏移(Poffset)的上下緣皆確定時，所有上下緣的集合即為眼圖邊界。
值得注意地，若在特定的取樣相位偏移(Poffset)，所偵測出的上緣與下緣的切割電壓偏移(Voffset)完全相同時，代表此該特定取樣相位偏移(Poffset)係位於眼圖左緣或者眼圖右緣。亦即，第2圖的條件A與條件C的情形，此時不需要再進一步對位於條件A左側的取樣相位偏移(Poffset)，以及位於條件B右側的取樣相位偏移(Poffset)偵測其上下緣。
由以上的說明可知，第4圖中步驟S401~步驟S413為上緣邊界搜尋流程，步驟S415~步驟S427為下緣邊界搜尋流程。基本上，上緣邊界搜尋流程與下緣邊界搜尋流程可以對調，不會影響眼圖邊界的搜尋結果。當然，如果僅需要搜尋眼圖的上緣或者下緣，則可以僅進行多次的上緣邊界搜尋流程或者僅進行多次的下緣邊界搜尋流程。
請參照第5圖，其所繪示為本發明實施例搜尋眼圖上緣的示意圖。在進行上緣邊界搜尋流程時，將搜尋與取樣相位偏移(Poffset)為32相對應的上緣。首先，在第一初始條件a中，選擇取樣相位偏移(Poffset)為32，切割電壓偏移(Voffset)為96， 以及增量(step)為16。此時，測試信號Stest與參考信號Sref相等，代表第一初始條件a位於眼圖邊界之內。因此，將切割電壓偏移(Voffset)加上增量(step=16)的結果(96+16=112)作為條件b的切割電壓偏移(Voffset)。
在條件為b時，其取樣相位偏移(Poffset)為32，切割電壓偏移(Voffset)為112。由於增量(step)不等於臨限值(1)，此處將增量除以2而得到新的增量(增量=16/2=8)。在條件b時，測試信號Stest與參考信號Sref相等，代表條件b位於眼圖邊界之內。因此，將切割電壓偏移(Voffset)加上增量(step=8)的結果(112+8=120)作為條件c的切割電壓偏移(Voffset)。
在條件為c時，其取樣相位偏移(Poffset)為32，切割電壓偏移(Voffset)為120。由於增量(step)不等於臨限值(1)，此處將增量除以2而得到新的增量(增量=8/2=4)。在條件c時，測試信號Stest與參考信號Sref不會相等，代表條件c位於眼圖邊界之外。因此，將切割電壓偏移(Voffset)減去增量(step=4)的結果(120-4=116)作為條件d的切割電壓偏移(Voffset)。
在條件為d時，其取樣相位偏移(Poffset)為32，切割電壓偏移(Voffset)為116。由於增量(step)不等於臨限值(1)，此處將增量除以2而得到新的增量(增量=4/2=2)。在條件d時，測試信號Stest與參考信號Sref不相等，代表條件d位於眼圖邊界外部。因此，將切割電壓偏移(Voffset)減去增量(step=2)的結果(116-2=114)作為條件e的切割電壓偏移(Voffset)。
在條件為e時，其取樣相位偏移(Poffset)為32，切割電壓偏移(Voffset)為114。由於增量(step)不等於臨限值(1)，此處將增量除以2而得到新的增量(增量=2/2=1)。在條件e時，測試信號Stest與參考信號Sref不相等，代表條件e位於眼圖邊界外部。因此，將切割電壓偏移(Voffset)減去增量(step=1)的結果(114-1=113)作為條件f的切割電壓偏移(Voffset)。
由於條件f的增量等於臨限值(1)，代表切割電壓偏 移(Voffset)113即為取樣相位偏移(Poffset)為32的上緣。
同理，取樣相位偏移(Poffset)為32時，眼圖下緣的搜尋可以利用步驟S415~步驟S427的下緣邊界搜尋流程來完成。再者，本發明實施例中，初始條件、增量的大小的改變、以及判斷增量的臨限值僅用於舉例說明，並非用來限定本發明。在此領域的技術人員可以根據本發明的流程來設計初始條件以及增量的大小以及判斷增量大小的臨限值。
舉例來說，當前一個取樣相位偏移(Poffset)的上下緣確定後，於進行下一個取樣相位偏移(Poffset)的上下緣搜尋時，可以將前一個取樣相位偏移(Poffset)所對應之上緣的切割電壓偏移(Voffset)，作為進行下一個取樣相位偏移(Poffset)之上緣邊界搜尋流程的第一初始條件。以及，將前一個取樣相位偏移(Poffset)所對應之下緣的切割電壓偏移(Voffset)，作為進行下一個取樣相位偏移(Poffset)之下緣邊界搜尋流程的第二初始條件。如此一來，可以更有效率地減少搜尋上緣與下緣的次數。
承上，本發明提供一種眼圖量測電路與眼圖量測方法。以最單純的方使量測眼圖時，邊界決定單元23必須產生64×128種條件，方能產生眼圖的邊界。本發明提出之眼圖量測方法，不需要針對64個取樣相位偏移(Poffset)與128個切割電壓偏移(Voffset)的所有組合進行測試，故能有效率的量測邊界。本發明將量測過程的搜尋次數(64×128)大幅降低至64×2×log2(64)次。據此，邊界決定單元23的硬體設計複雜度也可因此而大幅降低。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S401、S403、S405、S407、S409、S411、S413、S415、S417、S419、S421、S423、S425、S427‧‧‧步驟

Claims (6)

  1. 一種眼圖量測電路，包含：一參考信號產生電路，接收並取樣一輸入信號，並產生一參考信號；一時脈資料回復電路，根據該參考信號產生一時脈信號；一測試信號產生電路，接收該時脈信號與該輸入信號，並根據該時脈信號產生一第一取樣信號，其中該測試信號產生電路利用該第一取樣信號以及一第一切割電壓來判斷該輸入信號中多個位元的邏輯準位並據以產生一測試信號；以及一邊界決定單元，接收該測試信號與該參考信號，並根據該測試信號與該參考信號之間的關係產生一眼圖邊界；其中，該邊界決定單元提供依據複數個取樣相位偏移以及複數個切割電壓偏移而決定之複數個條件至該測試信號產生電路，使得該測試信號產生電路根據該些條件來改變該第一取樣信號的相位以及該第一切割電壓的大小。
  2. 如申請專利範圍第1項所述之眼圖量測電路，其中該邊界決定單元包括：一調整單元，根據一控制信號而將該些條件輸入至該測試信號產生電路；一判斷單元，比較該測試信號與該參考信號以產生一結果信號；以及一控制電路，產生該控制信號並控制該調整單元產生該些條件，並根據該結果信號以及該些條件產生該眼圖邊界。
  3. 如申請專利範圍第2項所述之眼圖量測電路，其中該判斷單元為一互斥或電路，當該測試信號與該參考信號相同時，該互斥或電路產生一低邏輯準位的該結果信號；以及當該測試信號與該參考信號不相同時，該互斥或電路產生一高邏輯準位的該結果信號。
  4. 如申請專利範圍第1項所述之眼圖量測電路，其中每一該條件中包括一取樣相位偏移以及一切割電壓偏移，其中該眼圖量 測電路進行一邊界搜尋流程，且該邊界搜尋流程包含以下步驟：(a)該邊界決定單元提供一初始的該切割電壓偏移至該測試信號產生電路；(b)該測試信號產生電路根據該切割電壓偏移產生該第一切割電壓，利用該第一取樣信號與該第一切割電壓判斷該輸入信號中多個位元的邏輯準位，並產生該測試信號；(c)判斷該測試信號與該參考信號是否相同，其中當該測試信號與該參考信號相同時，根據該切割電壓偏移與一増量的和而更新該切割電壓偏移，以及當該測試信號與該參考信號不相同時，根據該切割電壓偏移與該増量的差而更新該切割電壓偏移；以及(d)判斷該增量是否大於一臨限值，其中當該增量大於該臨限值時，減少該增量並重新執行步驟(b)，以及當該增量小於或等於該臨限值時，以該切割電壓偏移作為該眼圖的一第一邊緣。
  5. 如申請專利範圍第1項所述之眼圖量測電路，其中每一該條件中包括一取樣相位偏移以及一切割電壓偏移，且該測試信號產生電路包括：一切割電壓產生器，接收該切割電壓偏移並產生該第一切割電壓；一取樣信號產生器，接收該取樣相位偏移以及該時脈信號，根據該取樣相位偏移而使該時脈信號延遲作為該第一取樣信號；一第一取樣器，根據該第一切割電壓以及該第一取樣信號來判斷該輸入信號中多個位元的邏輯準位；以及一第一序列轉並列器，連接於該第一取樣器，用以將序列的該些位元轉換為並列的該測試信號。
  6. 如申請專利範圍第5項所述之眼圖量測電路，其中該參考信號產生電路包括：一延遲電路，接收該時脈信號，並將該時脈信號延遲一固定相位後成為一第二取樣信號； 一第二取樣器，根據固定的一第二切割電壓以及該第二取樣信號來判斷該輸入信號中多個位元的邏輯準位；以及一第二序列轉並列器，連接至該第二取樣器，用以將序列的該些位元轉換為並列的該參考信號。
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