TW201642332A - 半導體裝置的製造方法 - Google Patents

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Abstract

半導體裝置的製造方法包含提供一晶圓；提供一薄膜，其中該薄膜上形成有複數個凸起結構；利用該複數個凸起結構和該晶圓的一表面之間的凡得瓦力將該薄膜貼附於該晶圓之該表面上；以及對該晶圓進行一半導體製程。

Description

半導體裝置的製造方法
本發明係相關於一種半導體裝置的製造方法，尤指一種可提高生產良率的半導體裝置的製造方法。
在半導體製造方法中，為了將晶圓薄化，會對晶圓進行晶背研磨製程。一般而言，習知的晶背研磨製程是先將膠帶貼附於晶圓正面，之後再對晶圓背面進行研磨。當晶圓背面研磨完成後，晶圓正面上的膠帶會被移除以進行後續的晶圓切割製程。然而，在先前技術中，晶圓正面上的膠帶是利用黏著劑貼附於晶圓正面，當將膠帶從晶圓正面上移除時常常會有黏著劑殘留於晶圓正面上，進而影響晶圓正面上形成之積體電路的功能，降低了半導體製程的生產良率。
本發明之目的在於提供一種可提高生產良率的半導體裝置的製造方法，以解決先前技術的問題。
本發明半導體裝置的製造方法包含提供一晶圓；提供一薄膜，其中該薄膜上形成有複數個凸起結構；利用該複數個凸起結構和該晶圓的一表面之間的凡得瓦力將該薄膜貼附於該晶圓之該表面上；以及對該晶圓進行一半導體製程。
在本發明一實施例中，該晶圓具有一正面及一背面，該晶圓的正面上形成有複數個積體電路；該薄膜是利用該複數個凸起結構和該晶圓的正面之間的凡得瓦力貼附於該晶圓之正面上；該半導體製程包含研磨該晶圓的背面。
在本發明一實施例中，該晶圓具有一正面及一背面，該晶圓的正面上形成有複數個積體電路；該薄膜是利用該複數個凸起結構和該晶圓的背面之間的凡得瓦力貼附於該晶圓之背面上；該半導體製程包含切割該晶圓以將該複數個積體電路分開。
在本發明一實施例中，該半導體裝置的製造方法另包含分別封裝該複數個積體電路。
在本發明一實施例中，該複數個凸起結構的寬度是小於1微米。
在本發明一實施例中，該複數個凸起結構的寬度是介於100奈米和1000奈米之間。
在本發明一實施例中，該複數個凸起結構的寬度與高度比是介於1：2和2：1之間。
在本發明一實施例中，該複數個凸起結構之間的間隔是介於100奈米和1000奈米之間。
在本發明一實施例中，該薄膜不包含黏著劑。
相較於先前技術，本發明半導體裝置的製造方法是利用薄膜之凸起結構和晶圓表面之間的凡得瓦力將薄膜貼附於晶圓表面，以進行晶背研磨製程及晶圓切割製程。因此當將薄膜從晶圓表面移除時不會有黏著劑殘留於晶圓表面上，也就是說，晶圓正面上形成之積體電路的功能不會受到黏著劑影響，進而提高了半導體裝置的生產良率。再者，當積體電路被封裝材料封裝時，不會因背面有黏著劑殘留而影響封裝材料和積體電路之間的接合狀態，進而提高了半導體裝置的封裝品質。
請同時參考第1圖及第2圖，第1圖是本發明半導體裝置製造方法的晶背研磨製程的示意圖。第2圖是本發明第一薄膜的結構示意圖。如圖所示，在本發明半導體裝置製造方法的晶背研磨製程中，首先提供一晶圓110及一第一薄膜120。晶圓110具有一正面112及一背面114，且晶圓的正面112上形成有複數個積體電路130。第一薄膜120上形成有複數個第一凸起結構122，換句話說，複數個第一凸起結構122之間形成有凹陷結構。當第一薄膜120貼附於晶圓之正面112上時，第一薄膜120上之複數個第一凸起結構122和晶圓的正面112會相互接觸以產生凡得瓦力，進而將第一薄膜120固定於晶圓之正面112上。當第一薄膜120固定於晶圓之正面112上之後，晶圓的背面114會進行研磨，以使晶圓110的厚度減少。
由於第一薄膜120是利用第一凸起結構122和晶圓正面112之間的凡得瓦力貼附於晶圓之正面112上，因此第一薄膜120不需包含黏著劑。另一方面，當在對晶圓的背面114進行研磨時，第一薄膜120上的第一凸起結構122具有彈性，可用以吸收研磨時產生的應力，且當第一薄膜120貼附於具有高低起伏的晶圓正面112時，複數個第一凸起結構122之間的間隔可以提供第一凸起結構122被擠壓時的退縮空間，以避免晶圓110於研磨時傾斜或翹曲，造成研磨後的晶圓背面114不平坦。
在本發明一實施例中，複數個第一凸起結構122的寬度W是小於1微米，例如介於100奈米和1000奈米之間，而複數個第一凸起結構122的寬度W與高度H比是1：2，且複數個第一凸起結構122之間的間隔P是介於100奈米和1000奈米之間。但本發明不以上述實施例為限，第一凸起結構122的尺寸及配置可以視設計需求而改變，例如複數個第一凸起結構122的寬度W與高度H比可以是介於1：2和2：1之間。另外，第一凸起結構122可以是利用模具壓印於液態樹脂，並利用光或熱固化液態樹脂而形成，但本發明不以此為限。
請參考第3圖，第3圖是本發明半導體裝置製造方法的晶圓切割製程的示意圖。如第3圖所示，當晶圓背面研磨完成後，本發明半導體裝置製造方法的晶圓切割製程首先提供一第二薄膜140，第二薄膜140上形成有複數個第二凸起結構(未圖示)。第二薄膜140的第二凸起結構是相同或相似於第一薄膜120的第一凸起結構122，因此不再加以說明。當第二薄膜140貼附於晶圓110研磨後之背面114上時，第二薄膜140上之複數個第二凸起結構和晶圓的背面114會相互接觸以產生凡得瓦力，以將第二薄膜140固定於晶圓之背面114上。之後，第一薄膜120會從晶圓的正面112被移除，且晶圓110會被切割以將複數個積體電路130分開。被切割開來的積體電路130會分別被封裝材料封裝，以形成半導體裝置150，例如處理器或記憶體等。
依據上述配置，當將第一薄膜120從晶圓的正面112移除時，由於第一薄膜120不包含黏著劑，因此晶圓正面112上不會有黏著劑殘留，以避免晶圓正面112上形成之積體電路130的功能受到黏著劑影響，進而提高了半導體裝置150的生產良率。另一方面，第二薄膜140也不包含黏著劑，因此當積體電路130被封裝材料封裝時不會因背面有黏著劑殘留而影響封裝材料和積體電路之間的接合狀態，進而提高了半導體裝置150的封裝品質。
請參考第4圖，第4圖是本發明半導體裝置製造方法的流程圖400。本發明半導體裝置製造方法的流程如下列步驟：
步驟410：提供一晶圓，其中該晶圓具有一正面及一背面，該晶圓的正面上形成有複數個積體電路；
步驟420：提供一第一薄膜，其中該第一薄膜上形成有複數個第一凸起結構；
步驟430：利用該複數個第一凸起結構和該晶圓的正面之間的凡得瓦力將該第一薄膜貼附於該晶圓之正面上；
步驟440：研磨該晶圓的背面；
步驟450：提供一第二薄膜，其中該第二薄膜上形成有複數個第二凸起結構；
步驟460：於研磨該晶圓的背面之後，利用該複數個第二凸起結構和該晶圓的背面之間的凡得瓦力將該第二薄膜貼附於該晶圓的背面上；
步驟470：從該晶圓的正面移除該第一薄膜；
步驟480：切割該晶圓以將該複數個積體電路分開；及
步驟490：分別封裝該複數個積體電路。
相較於先前技術，本發明半導體裝置的製造方法是利用薄膜之凸起結構和晶圓表面之間的凡得瓦力將薄膜貼附於晶圓表面，以對晶圓進行一半導體製程，例如進行晶背研磨製程及/或晶圓切割製程。因此當將薄膜從晶圓表面移除時不會有黏著劑殘留於晶圓表面上，也就是說，晶圓正面上形成之積體電路的功能不會受到黏著劑影響，進而提高了半導體裝置的生產良率。再者，當積體電路被封裝材料封裝時，不會因背面有黏著劑殘留而影響封裝材料和積體電路之間的接合狀態，進而提高了半導體裝置的封裝品質。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
110‧‧‧晶圓
112‧‧‧晶圓正面
114‧‧‧晶圓背面
120‧‧‧第一薄膜
122‧‧‧第一凸起結構
130‧‧‧積體電路
140‧‧‧第二薄膜
150‧‧‧半導體裝置
W‧‧‧第一凸起結構的寬度
H‧‧‧第一凸起結構的高度
P‧‧‧第一凸起結構之間的間隔
400‧‧‧流程圖
410至490‧‧‧步驟
第1圖是本發明半導體裝置製造方法的晶背研磨製程的示意圖。 第2圖是本發明第一薄膜的結構示意圖。 第3圖是本發明半導體裝置製造方法的晶圓切割製程的示意圖。 第4圖是本發明半導體裝置製造方法的流程圖。
400‧‧‧流程圖
410至490‧‧‧步驟

Claims (9)

  1. 一種半導體裝置的製造方法，包含： 提供一晶圓； 提供一薄膜，其中該薄膜上形成有複數個凸起結構； 利用該複數個凸起結構和該晶圓的一表面之間的凡得瓦力將該薄膜貼附於該晶圓之該表面上；以及 對該晶圓進行一半導體製程。
  2. 如請求項1所述之半導體裝置的製造方法，其中該晶圓具有一正面及一背面，該晶圓的正面上形成有複數個積體電路；該薄膜是利用該複數個凸起結構和該晶圓的正面之間的凡得瓦力貼附於該晶圓之正面上；該半導體製程包含研磨該晶圓的背面。
  3. 如請求項1所述之半導體裝置的製造方法，其中該晶圓具有一正面及一背面，該晶圓的正面上形成有複數個積體電路；該薄膜是利用該複數個凸起結構和該晶圓的背面之間的凡得瓦力貼附於該晶圓之背面上；該半導體製程包含切割該晶圓以將該複數個積體電路分開。
  4. 如請求項3所述之半導體裝置的製造方法，另包含分別封裝該複數個積體電路。
  5. 如請求項1所述之半導體裝置的製造方法，其中該複數個凸起結構的寬度是小於1微米。
  6. 如請求項5所述之半導體裝置的製造方法，其中該複數個凸起結構的寬度是介於100奈米和1000奈米之間。
  7. 如請求項1所述之半導體裝置的製造方法，其中該複數個凸起結構的寬度與高度比是介於1：2和2：1之間。
  8. 如請求項1所述之半導體裝置的製造方法，其中該複數個凸起結構之間的間隔是介於100奈米和1000奈米之間。
  9. 如請求項1所述之半導體裝置的製造方法，其中該薄膜不包含黏著劑。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771376B (zh) * 2017-04-11 2022-07-21 日商琳得科股份有限公司 分離裝置及分離方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109420968B (zh) * 2017-08-25 2022-04-05 台湾积体电路制造股份有限公司 化学机械研磨设备及半导体装置的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4839818B2 (ja) * 2005-12-16 2011-12-21 信越半導体株式会社 貼り合わせ基板の製造方法
SG177816A1 (en) * 2010-07-15 2012-02-28 Soitec Silicon On Insulator Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
KR101579772B1 (ko) * 2011-02-18 2015-12-23 어플라이드 머티어리얼스, 인코포레이티드 웨이퍼 레벨 싱귤레이션 방법 및 시스템
TWI455199B (zh) * 2011-03-25 2014-10-01 Chipmos Technologies Inc 晶圓切割製程
JP5877663B2 (ja) * 2011-07-07 2016-03-08 株式会社ディスコ ウエーハの研削方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771376B (zh) * 2017-04-11 2022-07-21 日商琳得科股份有限公司 分離裝置及分離方法

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