TW201638788A - 向量快取線回寫處理器、方法、系統及指令 - Google Patents
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Abstract
一形態之一種處理器包括複數緊縮資料暫存器、及一用以解碼向量快取線回寫指令之解碼單元。該向量快取線回寫指令係用以指示包括複數記憶體指標之來源緊縮記憶體指標運算元。該處理器亦包括一快取同調性系統，其係與該些複數緊縮資料暫存器及該解碼單元耦合。回應於該向量快取線回寫指令，該快取同調性系統係用以致使同調性領域中之任何快取中的任何髒快取線被回寫朝向一或更多記憶體，該些髒快取線中已儲存由該來源緊縮記憶體指標運算元之任何該些記憶體指標所指示的複數記憶體位址之任一者的資料。亦揭露其他處理器、方法、及系統。
Description
文中所述之實施例一般係有關於處理器。特別地，文中所述之實施例一般係有關於處理器中之快取。
為了增進性能，處理器通常包括一或更多快取。快取可代表比系統記憶體相對更小且更快的存取儲存。此外，快取可比系統記憶體相對更接近於核心及/或指令管線。快取可被用以快取或儲存其已從系統記憶體被帶入處理器之資料，以提供對於該資料之更快速的後續存取。代表性地，對於快取中之資料的存取通常花費不大於數個處理器時脈循環，而對於系統記憶體中之資料的存取經常花費從數十至數百個時脈循環。當處理器想要從系統記憶體讀取資料時，處理器可首先檢查看看該資料之副本是否被儲存於快取中。假如在快取中發現該資料，則處理器可從該快取存取該資料，其相較於假如從系統記憶體存取該資料通常更快地發生。類似地，當處理器想要寫入資料至系統記
憶體時，則該資料可能經常一開始首先被儲存於快取中。
具有一或更多快取之處理器可實施快取同調性機制或協定以協助確保其快取中之資料被同調地管理並於適當的時間回寫至記憶體，以致所有核心、處理器、或系統中之其他實體同調地檢視該資料之正確且當前的版本。
100‧‧‧系統
102‧‧‧處理器
103‧‧‧快取組件
104-1‧‧‧第一核心(核心1)
104-N‧‧‧第N核心(核心N)
106‧‧‧指令管線
106-1‧‧‧第一指令管線
106-N‧‧‧第N指令管線
108‧‧‧快取階層
110‧‧‧快取
110-1,110-N‧‧‧專屬快取
112‧‧‧共用快取
114‧‧‧記憶體子系統單元
115‧‧‧指令集
118‧‧‧散佈指令
120‧‧‧向量快取線回寫指令
122‧‧‧中間耦合機制
124‧‧‧記憶體及/或儲存裝置
126‧‧‧匯流排介面單元
224A‧‧‧記憶體/儲存裝置
224B‧‧‧記憶體及/或儲存裝置
228‧‧‧主揮發性記憶體
230‧‧‧次要或備用非揮發性記憶體或儲存
232‧‧‧主要/主記憶體
234‧‧‧持續記憶體
236‧‧‧非持續記憶體
302‧‧‧處理器
303‧‧‧其他處理器
311‧‧‧快取
314‧‧‧記憶體子系統單元
320‧‧‧向量快取線回寫指令
324‧‧‧記憶體/儲存裝置
336‧‧‧解碼單元
338‧‧‧快取同調性系統
340‧‧‧快取
342‧‧‧快取控制器
344‧‧‧匯流排介面單元
346‧‧‧緊縮資料暫存器
348‧‧‧來源緊縮記憶體指標運算元
350‧‧‧回寫
352‧‧‧快取線回寫信號
354‧‧‧耦合機制
548‧‧‧來源緊縮記憶體指標運算元
648‧‧‧來源緊縮記憶體指標運算元
668‧‧‧來源緊縮資料操作遮蔽運算元
724‧‧‧記憶體/儲存裝置
740‧‧‧快取
748‧‧‧來源緊縮記憶體指標運算元
768‧‧‧來源緊縮資料操作遮蔽運算元
770‧‧‧遮蔽的向量快取線回寫操作
771,773,775‧‧‧參考
776‧‧‧快取線回寫
778‧‧‧儲存
824‧‧‧記憶體/儲存裝置
840‧‧‧快取
848‧‧‧來源緊縮記憶體指標運算元
868‧‧‧來源緊縮資料操作遮蔽運算元
874‧‧‧儲存
876‧‧‧快取線回寫
878‧‧‧儲存
880‧‧‧遮蔽的向量儲存索引的及快取線回寫操作
881‧‧‧來源緊縮資料元件運算元
882,884‧‧‧參考
902‧‧‧處理器
903‧‧‧核心
910-1‧‧‧第1階(L1)指令快取
910-2‧‧‧L1資料快取
912‧‧‧第2階(L2)快取
936‧‧‧解碼單元
938A‧‧‧執行單元
938B‧‧‧記憶體存取單元
986‧‧‧分支預測單元
987‧‧‧指令預提取單元
988‧‧‧指令提取單元
989‧‧‧暫存器重新命名/配置器單元
990‧‧‧排程器單元
991‧‧‧暫存器檔單元
992‧‧‧撤回或確認單元
993‧‧‧記憶體單元
1002‧‧‧VEX前綴
1005‧‧‧REX欄位
1015‧‧‧運算碼映圖欄位
1020‧‧‧VEX.vvvv欄位
1025‧‧‧前綴編碼欄位
1030‧‧‧真實運算碼欄位
1040‧‧‧Mod R/M位元組
1042‧‧‧MOD欄位
1044‧‧‧Reg欄位
1046‧‧‧R/M欄位
1050‧‧‧SIB位元組
1052‧‧‧SS
1054‧‧‧SIB.xxx
1056‧‧‧SIB.bbb
1062‧‧‧置換欄位
1064‧‧‧W欄位
1068‧‧‧VEX.L大小欄位
1072‧‧‧即刻欄位(IMM8)
1074‧‧‧全運算碼欄位
1100‧‧‧一般性向量友善指令格式
1105‧‧‧無記憶體存取
1110‧‧‧無記憶體存取、全捨入控制類型操作
1112‧‧‧無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作
1115‧‧‧無記憶體存取、資料變換類型操作
1117‧‧‧無記憶體存取、寫入遮蔽控制、v大小類型操作
1120‧‧‧記憶體存取
1127‧‧‧記憶體存取、寫入遮蔽控制
1140‧‧‧格式欄位
1142‧‧‧基礎操作欄位
1144‧‧‧暫存器指標欄位
1146‧‧‧修飾符欄位
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1152‧‧‧α欄位
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1157B‧‧‧廣播欄位
1158‧‧‧捨入操作控制欄位
1159A‧‧‧捨入操作欄位
1159B‧‧‧向量長度欄位
1160‧‧‧比例欄位
1162A‧‧‧置換欄位
1162B‧‧‧置換因數欄位
1164‧‧‧資料元件寬度欄位
1168‧‧‧類別欄位
1168A‧‧‧類別A
1168B‧‧‧類別B
1170‧‧‧寫入遮蔽欄位
1172‧‧‧即刻欄位
1174‧‧‧全運算碼欄位
1200‧‧‧特定向量友善指令格式
1202‧‧‧EVEX前綴
1205‧‧‧REX欄位
1210‧‧‧REX’欄位
1215‧‧‧運算碼映圖欄位
1220‧‧‧VVVV欄位
1225‧‧‧前綴編碼欄位
1230‧‧‧真實運算碼欄位
1240‧‧‧Mod R/M位元組
1242‧‧‧MOD欄位
1244‧‧‧Reg欄位
1246‧‧‧R/M欄位
1254‧‧‧SIB.xxx
1256‧‧‧SIB.bbb
1300‧‧‧暫存器架構
1310‧‧‧向量暫存器
1315‧‧‧寫入遮蔽暫存器
1325‧‧‧通用暫存器
1345‧‧‧純量浮點堆疊暫存器檔
1350‧‧‧MMX緊縮整數平坦暫存器檔
1400‧‧‧處理器管線
1402‧‧‧提取級
1404‧‧‧長度解碼級
1406‧‧‧解碼級
1408‧‧‧配置級
1410‧‧‧重新命名級
1412‧‧‧排程級
1414‧‧‧暫存器讀取/記憶體讀取級
1416‧‧‧執行級
1418‧‧‧寫入回/記憶體寫入級
1422‧‧‧例外處置級
1424‧‧‧確定級
1430‧‧‧前端單元
1432‧‧‧分支預測單元
1434‧‧‧指令快取單元
1436‧‧‧指令翻譯旁看緩衝器(TLB)
1438‧‧‧指令提取單元
1440‧‧‧解碼單元
1450‧‧‧執行引擎單元
1452‧‧‧重新命名/配置器單元
1454‧‧‧退役單元
1456‧‧‧排程器單元
1458‧‧‧實體暫存器檔單元
1460‧‧‧執行叢集
1462‧‧‧執行單元
1464‧‧‧記憶體存取單元
1470‧‧‧記憶體單元
1472‧‧‧資料TLB單元
1474‧‧‧資料快取單元
1476‧‧‧第二階(L2)快取單元
1490‧‧‧處理器核心
1500‧‧‧指令解碼器
1502‧‧‧晶粒上互連網路
1504‧‧‧第二階(L2)快取
1506‧‧‧L1快取
1506A‧‧‧L1資料快取
1508‧‧‧純量單元
1510‧‧‧向量單元
1512‧‧‧純量暫存器
1514‧‧‧向量暫存器
1520‧‧‧拌合單元
1522A-B‧‧‧數字轉換單元
1524‧‧‧複製單元
1526‧‧‧寫入遮蔽暫存器
1528‧‧‧16寬的ALU
1600‧‧‧處理器
1602A-N‧‧‧核心
1606‧‧‧共享快取單元
1608‧‧‧特殊用途邏輯
1610‧‧‧系統代理
1612‧‧‧環狀為基的互連單元
1614‧‧‧集成記憶體控制器單元
1616‧‧‧匯流排控制器單元
1700‧‧‧系統
1710,1715‧‧‧處理器
1720‧‧‧控制器集線器
1740‧‧‧記憶體
1745‧‧‧共處理器
1750‧‧‧輸入/輸出集線器(IOH)
1760‧‧‧輸入/輸出(I/O)裝置
1790‧‧‧圖形記憶體控制器集線器(GMCH)
1795‧‧‧連接
1800‧‧‧多處理器系統
1814‧‧‧I/O裝置
1815‧‧‧額外處理器
1816‧‧‧第一匯流排
1818‧‧‧匯流排橋
1820‧‧‧第二匯流排
1822‧‧‧鍵盤及/或滑鼠
1824‧‧‧音頻I/O
1827‧‧‧通訊裝置
1828‧‧‧儲存單元
1830‧‧‧指令/碼及資料
1832‧‧‧記憶體
1834‧‧‧記憶體
1838‧‧‧共處理器
1839‧‧‧高性能介面
1850‧‧‧點對點互連
1852,1854‧‧‧P-P介面
1870‧‧‧第一處理器
1872,1882‧‧‧集成記憶體控制器(IMC)單元
1876,1878‧‧‧點對點(P-P)介面
1880‧‧‧第二處理器
1886,1888‧‧‧P-P介面
1890‧‧‧晶片組
1894,1898‧‧‧點對點介面電路
1896‧‧‧介面
1900‧‧‧系統
1914‧‧‧I/O裝置
1915‧‧‧舊有I/O裝置
2000‧‧‧SoC
2002‧‧‧互連單元
2010‧‧‧應用程式處理器
2020‧‧‧共處理器
2030‧‧‧靜態隨機存取記憶體(SRAM)單元
2032‧‧‧直接記憶體存取(DMA)單元
2040‧‧‧顯示單元
2102‧‧‧高階語言
2104‧‧‧x86編譯器
2106‧‧‧x86二元碼
2108‧‧‧指令集編譯器
2110‧‧‧指令集二元碼
2112‧‧‧指令轉換器
2114‧‧‧沒有至少一x86指令集核心之處理器
2116‧‧‧具有至少一x86指令集核心之處理器
本發明可藉由參考其被用以闡明實施例之以下描述及後附圖形而被最佳地瞭解。於圖形中：圖1為一種適於實施實施例之系統的實施例之方塊圖，該系統包括處理器及一組一或更多記憶體及/或儲存裝置。
圖2A為一組一或更多記憶體及/或儲存裝置之第一實施例的方塊圖。
圖2B為一組一或更多記憶體及/或儲存裝置之第二實施例的方塊圖。
圖3為一種可操作以履行向量快取線回寫指令之實施例的處理器之實施例的方塊圖。
圖4為一種履行向量快取線回寫指令之實施例的方法的實施例之方塊流程圖。
圖5為一種適於向量快取線回寫指令之實施例的來源緊縮記憶體指標運算元之範例實施例的方塊圖。
圖6為來源緊縮記憶體指標運算元、及相應的來源緊縮資料操作遮蔽運算元之範例實施例的方塊圖，該些運算
元適於向量快取線回寫指令之實施例。
圖7為一方塊圖，其闡明一選擇性地遮蔽的向量快取線回寫操作之實施例。
圖8為一方塊圖，其闡明一選擇性地遮蔽的向量儲存索引的及快取線回寫操作之實施例。
圖9為適於實施本發明之實施例的處理器之詳細範例實施例的方塊圖。
圖10A-10C為闡明一般性向量友善指令格式及其指令模板的方塊圖，依據本發明之實施例。
圖11A-B為闡明範例特定向量友善指令格式及運算碼欄位的方塊圖，依據本發明之實施例。
圖12A-D為闡明範例特定向量友善指令格式及其欄位的方塊圖，依據本發明之實施例。
圖13為一種暫存器架構之實施例的方塊圖。
圖14A為闡明依序管線之一實施例及暫存器重新命名失序發送/執行管線之一實施例的方塊圖。
圖14B為處理器核心之實施例的方塊圖，該處理器核心包括一耦合至執行引擎單元之前端單元且兩者均耦合至記憶體單元。
圖15A為單處理器核心之實施例的方塊圖，連同與晶粒上互連網路之其連接、以及第二階(L2)快取之其本地子集。
圖15B為圖15A之處理器核心的部分之展開視圖的實施例之方塊圖。
圖16為一種處理器之實施例的方塊圖，該處理器可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形。
圖17為一種電腦架構之第一實施例的方塊圖。
圖18為一種電腦架構之第二實施例的方塊圖。
圖19為一種電腦架構之第三實施例的方塊圖。
圖20為一種電腦架構之第四實施例的方塊圖。
圖21為一種軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。
文中所揭露者為向量快取線回寫指令，用以執行該些指令之處理器，當處理或執行該些指令時由該些處理器所履行的方法，及結合一或更多用以處理或執行該些指令之處理器的系統。於以下描述中，提出了多樣特定的細節(例如，特定指令操作、資料格式、處理器組態、微架構細節、操作之序列，等等)。然而，實施例可被實行而無這些特定的細節。於其他例子中，眾所周知的電路、結構及技術未被詳細地顯示以免妨礙對本說明書之瞭解。
圖1為一種系統100(例如，電腦系統或其他電子裝置)的實施例之方塊圖，該系統包括處理器102及一或更多記憶體及/或儲存裝置124。該處理器可包括一或更多核心104。如圖所示，於闡明的範例中，處理器選擇性地包
括第一核心(核心1)104-1至第N核心(核心N)104-N，其中核心N之數字可代表任何想要數目的核心。通常，核心之數目的範圍從一至數百之等級，經常從一至數十之等級。
核心之各者包括指令管線106。例如，核心1包括第一指令管線106-1而核心N包括第N指令管線106-N。指令管線之各者能夠處理指令集之指令。指令集包括其核心及/或處理器可操作以執行之本機指令。指令集之指令代表微指令、組合語言指令、或機器級指令，其被提供至處理器以供執行。如圖所示，於某些實施例中，至少一核心(例如，於此情況下核心1 104-1)之指令集115可選擇性地包括向量儲存索引的指令或散佈指令118。如圖所示，於某些實施例中，至少一核心(例如，於此情況下核心1 104-1)之指令集可選擇性地包括向量快取線回寫指令120之實施例。當然，指令集可包括其他指令(例如，純量載入指令、純量儲存指令、純量及緊縮算術指令，等等)。通常，指令管線可包括用以提取指令之提取單元、用以解碼指令之解碼器、及用以執行已解碼指令之執行單元或邏輯。於選擇性失序核心之情況下，指令管線亦可選擇性地包括配置、重新命名、排程、及確認單元、邏輯、或管線級，雖然此並非必要。本發明之範圍不限於任何特定類型的指令管線。
處理器可包括一或更多快取110、112。如圖所示，闡明的處理器選擇性地具有快取階層108，其包括在不同
快取階之多重快取。快取階依其與核心及/或指令管線之相對接近度而不同。明確地，核心1具有一或更多專屬快取110-1於一或更多階。明確地，核心N具有一或更多專屬快取110-N於一或更多階。一或更多專屬快取110之各者係專屬於其使用及/或包括該快取的相應核心。通常，該些組一或更多專屬快取110之各者可包括第一階或階1(L1)快取。L1快取可代表其最接近指令管線(例如，執行單元)之快取階。於某些情況下，該些組一或更多專屬快取110之各者亦可選擇性地/潛在地包括第二階或階2(L2)快取，雖然此並非必要。L2快取可代表其次接近於指令管線(例如，執行單元)之快取階。
如圖所示，處理器亦可選擇性地具有一或更多共用快取112於一或更多階。一或更多共用快取可由該些核心之各者所共用(例如，快取資料)，相對於專屬於任一特定核心。舉例而言，假如一或更多專屬快取110僅包括單一階快取或L1快取，則一或更多共用快取112可包括共用L2快取及選擇性地/潛在地共用第三階或階3(L3)快取，雖然此並非必要。或者，假如一或更多專屬快取110包括L1與L2快取兩者，則一或更多共用快取112可包括共用L3快取及選擇性地/潛在地共用第四階或階4(L4)快取，雖然此並非必要。這些僅為少許說明性範例。廣泛地，於各個實施例中，處理器可具有一或更多專屬或共用快取於一或更多快取階。
處理器可實施快取同調性機制或協定以協助確保其處
理器之一或更多快取110、112中儲存的資料被同調地管理並於適當的時間儲存至記憶體/儲存裝置，以致系統中之所有相關實體同調地檢視該資料之正確且當前的版本。例如，快取同調性機制可協助確保其所有核心同調地檢視資料之正確版本，以及其選擇性額外(例如，外部)快取組件103(其具有於相同同調性領域中如處理器102之快取110、112的一或更多快取111)同調地檢視資料之正確版本。舉例而言，額外快取組件可包括各具有不同快取階層之一或更多額外處理器、具有同調性領域中之快取的輸入/輸出裝置，等等。外部快取組件103可與處理器102之匯流排介面單元126耦合，諸如(例如)透過點對點互連、多點分支匯流排，等等。適當快取同調性協定之範例包括(但不限定於)MESI、MOSI、MOESI，等等。MESI協定包括四個狀態，亦即修飾的(M)、互斥的(E)、共用的(S)、及無效的(I)，其係由兩個MESI位元所指示。MOSI協定利用擁有的(O)狀態以取代互斥的(E)狀態。MOESI協定利用互斥的(E)及擁有的(O)狀態兩者。修飾的狀態指定髒快取線。
再次參考圖1，處理器102和一或更多記憶體及/或儲存裝置124係透過中間耦合機制122而被耦合。處理器包括記憶體子系統單元114，其能夠透過中間耦合機制以耦合處理器與記憶體/儲存裝置。耦合機制將被廣泛地解讀以包括各種不同類型的耦合機制，用以耦合處理器與記憶體/儲存裝置。於各個實施例中，耦合機制122可包括一
或更多互連、一或更多記憶體控制器、晶片組之一或更多組件，等等，以及其各種組合。例如，於某些實施例中，處理器可具有內部記憶體控制器並可透過中間匯流排或互連而與記憶體/儲存裝置(或其一部分)直接地耦合。當作另一範例，處理器及記憶體/儲存裝置(或其一部分)可透過中間晶片組組件(例如，記憶體控制器集線器)及一組互連而彼此耦合。
為了進一步闡明某些概念，考量選擇性向量儲存索引的指令或散佈指令118之性能。散佈指令可指示具有複數緊縮資料元件之第一來源緊縮資料運算元(例如，於其未被顯示之處理器的第一緊縮資料暫存器中)並可指示具有複數緊縮記憶體指標之第二來源緊縮記憶體指標運算元(例如，於其未被顯示之處理器的第一緊縮資料暫存器中)。散佈指令可操作以致使執行核心(例如，核心1)散佈、寫入、或儲存第一來源緊縮資料運算元之資料元件的各者至其由第二來源緊縮記憶體指標運算元之相應記憶體指標所指示的記憶體/儲存裝置124中之不同的相應記憶體位置。根據記憶體指標之特定彈性值，記憶體位置可潛在地/選擇性地為非相連記憶體位置。然而，一開始，散佈的資料元件可被儲存於處理器之一或更多快取110、112中。後來，在適當時刻(例如，根據快取同調性協定)，散佈指令之資料元件可從一或更多快取110、112被回寫至記憶體/儲存裝置124。根據記憶體指標之特定彈性值，記憶體位置可潛在地/選擇性地相應於記憶體/儲存
裝置中之非依序快取線。此等散佈指令可用於各種不同目的，諸如(例如)用於更新表之不同列或行中或其他資料結構中的資料、更新稀疏陣列或資料結構中的資料、稀疏線性代數操作中的資料，等等。散佈指令是選擇性而非必要的。
於某些實施例中，向量快取線回寫指令120可被用於配合選擇性的散佈指令118以將來自快取110、112之散佈指令的資料元件回寫朝向記憶體/儲存裝置，雖然本發明之範圍未如此限制。如上所述，與散佈指令相關的資料可初始地被儲存於處理器之快取中，以取代於記憶體/儲存裝置中。向量快取線回寫指令可指示具有複數緊縮記憶體指標之來源緊縮記憶體指標運算元。當用以回寫散佈指令之資料時，向量快取線回寫指令可使用如散佈指令之相同記憶體指標(例如，可指示相同之已產生的緊縮記憶體指標運算元)。向量快取線回寫指令可由處理器102履行以將任何髒快取線回寫朝向記憶體/儲存裝置124，在同調性領域中之處理器的任何快取階之任何快取(例如，快取110、112)中，其係儲存來源緊縮記憶體指標運算元之任何記憶體指標所指示的一組記憶體位址之任一者的資料。於某些實施例中，向量快取線回寫指令亦可致使信號被廣播、傳輸、或者於匯流排或互連上被提供至其他實體或組件，其具有相同同調性領域中之一或更多快取(例如，外部快取組件103)，以致使由記憶體位址所儲存或暗示的任何髒快取線之回寫於那些快取中。
於某些實施例中，其被回寫之資料可選擇性地被無效化於一或更多快取中。此外，儲存由來源緊縮記憶體指標運算元之記憶體指標所指示的記憶體位址之資料的快取線可被無效化，無論其是否為髒的(例如，其是否為乾淨的、未修飾的、共用的、專屬的，等等)。替代地，於其他實施例中，其被回寫之資料可選擇性地被留存於快取中且置於未修飾狀態。於某些實施例中，取代僅一單一資料元件，複數資料元件(例如，直到向量之值，假如其全為髒的)可被回寫，回應於向量快取線回寫指令。如同散佈指令，再次取決於記憶體指標之彈性值，相應於向量快取線回寫指令之記憶體位址可潛在地/選擇性地代表非相連記憶體位址及/或可潛在地/選擇性地相應於記憶體/儲存裝置中之非依序快取線。
向量快取線回寫指令120亦具有與散佈指令118不同的效用及/或當指令集115選擇性地省略散佈指令118時。例如，向量快取線回寫指令可選擇性地被用以回寫髒快取線，其係相應於(例如，儲存其資料)先前由複數分離的純量儲存或寫入所寫入至記憶體指令之複數記憶體位址。當作另一範例，向量快取線回寫指令可選擇性地被用以回寫複數髒快取線，無論如何對快取線進行修改(例如，由軟體編程者所決定)。
考量了實施一組一或更多記憶體及/或儲存裝置124之不同方式。圖2A-B顯示實施一組一或更多記憶體及/或儲存裝置124之兩個不同的適當實施例，具有或沒有持續
記憶體。其他實施例將是那些熟悉此技藝人士所清楚明白的並具有本發明之優點。
圖2A為一組一或更多記憶體及/或儲存裝置224A之第一實施例的方塊圖。記憶體/儲存裝置224A包括主要或主揮發性記憶體228及次要或備用非揮發性記憶體或儲存230。當未供應電力時揮發性記憶體喪失其資料或內容。反之，當即使於相當長的時期未供應電力時，非揮發性記憶體或儲存能夠留存其資料或內容。常用於電腦系統之揮發性記憶體的一種範例類型是動態隨機存取記憶體(DRAM)。常用於電腦系統之非揮發性記憶體的兩種範例類型是磁碟及快閃記憶體。歷史上，DRAM及其他類型的揮發性記憶體已經是顯著地較快(針對潛時及頻寬兩者)，相較於用於次要或備用儲存之磁碟及某些其他類型的非揮發性記憶體或儲存。然而，DRAM及其他類型的揮發性記憶體通常亦已經有較高的每位元成本(及相應地較低容量)，相較於磁碟及某些其他類型的非揮發性大量儲存。於此一組態中，主要或主揮發性記憶體經常已被更直接地或接近地耦合至處理器(例如，透過記憶體匯流排)，並已透過處理器指令集之載入及/或儲存指令而可直接地存取。反之，次要或備用非揮發性記憶體或大量儲存已經常透過輸入/輸出(I/O)控制器(例如，SCSI,SATA,PCI-Express，等等)而與處理器耦合，並已透過經由作業系統(OS)呼叫之檔案系統應用程式編程介面(API)而被存取，但非通常地透過指令集之載入/儲存指
令。
圖2B為一組一或更多記憶體及/或儲存裝置224B之第二實施例的方塊圖。記憶體/儲存裝置224包括主要或主記憶體232及一選擇性組的一或更多次要或備用記憶體及/或儲存裝置。主要/主記憶體232包括所謂的持續記憶體234並選擇性地/潛在地包括非持續(例如，揮發性)記憶體236。次要/備用記憶體/儲存可支援非持續(例如，揮發性)記憶體236及/或持續記憶體234。舉例而言，次要/備用記憶體/儲存可代表備用快閃記憶體或非揮發性雙進線記憶體模組(NVDIMM)。NVDIMM可代表電腦記憶體DRAM DIMM，其可留存資料，即使當電力被移除時，例如由於非預期的電力喪失、系統故障、或正常系統關機。
持續記憶體有時候被稱為儲存類別記憶體(SCM)。於各個實施例中，持續記憶體可被實施以非揮發性記憶體或儲存、電池支援的揮發性記憶體、或其組合。不像用於主要或主記憶體之DRAM及其他類型的揮發性記憶體，持續記憶體可被用以持續地或耐久地儲存資料以致其於電力失效及/或系統失效和重新啟動期間不會喪失。一旦資料被儲存於持續記憶體中，其通常會被留存，即使有電力喪失、作業系統失效、系統故障，等等。於某些情況下，即使於處理器或電腦系統硬體故障時資料可能仍不會喪失，因為其仍可能復原持續記憶體(假如其未損壞)中之資料。資料之此耐久性或持續性針對某些應用程式及/或
實施方式(例如，資料庫應用程式、交易，等等)常是極有價值的。
持續記憶體可為位元組可定址的、相對於需要頁面/區塊可定址性，其可有助於容許與處理器記憶體匯流排直接地耦合。於某些實施例中，持續記憶體234(無論是單獨的、或者與非持續(例如，揮發性)記憶體236結合)可被用以實施電腦系統之主要或主記憶體。於某些實施例中，持續記憶體(無論是單獨的、或者與非持續記憶體結合)可為處理器可定址實體位址空間之部分。系統軟體及應用程式能夠藉由履行使用者階的指令(例如，載入指令、儲存指令、散佈指令，等等)以存取持續記憶體。對持續記憶體之存取可通常取決於相同的處理器記憶體模型(例如，針對快取能力、同調性、處理器記憶體排序、記憶體類型，等等)，如對DRAM主/主要記憶體之存取。
不同類型的持續記憶體234是適當的。適當類型之持續記憶體的範例包括(但不限定於)那些基於相位改變記憶體(PCM)者、那些基於憶阻器(例如，非線性被動二終端電組件相關的電荷及磁通量鏈結)者、及那些基於自旋轉移力矩(例如，其利用其中磁穿隧接面中之磁性層的定向或自旋閥可使用自旋極化電流而被修改的效應)者，僅舉出一些範例。未來所開發的其他科技(其為這些科技之延伸或改良、或者為完全不同的科技)亦是潛在地適當的。本發明之範圍不限於任何特定類型的持續記憶體。此外，實施例亦可被使用而無持續記憶體(例如，可被用於
DRAM主記憶體及硬碟次要記憶體組態)。
確保其資料被持續地或耐久地儲存於持續記憶體234中可能容易對軟體加諸額外的挑戰。其中之一，處理器(例如，處理器102)可具有各種中間揮發性微架構結構或組件，其中與儲存指令、散佈指令等等相關的資料可被暫時地以其方式儲存至持續記憶體。此等結構或組件之範例包括(但不限定於)一或更多同調性快取(例如，快取110、112)、處理器儲存緩衝器、回寫緩衝器、填充緩衝器、非核心及/或互連佇列或緩衝器、記憶體控制器寫入待決緩衝器、記憶體側快取，等等。然而，這些結構或組件為揮發性的且通常將於電力失效、系統故障等等之事件中喪失其資料內容。與儲存指令或散佈指令關聯的資料通常將不會變為持續的或耐久的，直到其被實際地儲存在持續記憶體至中或者在中間的電力失效保護儲存裝置或緩衝器中。結果，假如電力失效、系統故障等等發生於資料被儲存在揮發性結構或組件之一中時，則資料可能喪失且所想要的持續性或耐久性將無法達成。於某些實施例中，文中所述之向量快取線回寫指令可被用以協助將來自快取同調性領域之任何暗示的髒快取線回寫朝向持續記憶體，以協助達成資料之持續性或耐久性。於某些實施例中，額外的持續確認指令亦可選擇性地被用以協助確保該回寫的資料被持續地或耐久地儲存。替代地，如以下將進一步描述，向量快取線回寫指令可選擇性地結合此等持續確認能力。
圖3為一種可操作以履行向量快取線回寫指令320之實施例的處理器302之實施例的方塊圖。於某些實施例中，處理器可為通用處理器(例如，用於桌上型電腦、筆記型電腦、或其他電腦之類型的通用微處理器或中央處理單元(CPU))。另一方面，處理器可為特殊用途處理器。適當的特殊用途處理器之範例包括(但不限定於)網路處理器、通訊處理器、密碼處理器、圖形處理器、共處理器、嵌入處理器、數位信號處理器(DSP)、及控制器(例如，微控制器)。處理器可具有多種複雜指令集計算(CISC)架構、減少指令集計算(RISC)架構、極長指令字元(VLIW)架構、併合架構、其他類型的架構之任一者，或者具有不同架構之組合(例如，不同核心可具有不同架構)。
於操作期間，處理器302可接收向量快取線回寫指令320。例如，指令可透過匯流排或其他互連而被接收自一或更多記憶體及/或儲存裝置324。指令可代表巨集指令、組合語言指令、機器碼指令、或者處理器之指令集的其他指令或控制信號。於某些實施例中，向量快取線回寫指令可明確地指明(例如，透過一或更多欄位或一組位元)、或者指示(例如，隱含地指示)，具有複數緊縮記憶體指標之來源緊縮記憶體指標運算元348。當作一範例，指令可具有來源緊縮記憶體指標運算元指明欄位或一組位元，用以指明緊縮資料暫存器346、或其他儲存位置(其被用以儲存來源緊縮記憶體指標)中之緊縮資料暫存器。替代
地，用以儲存來源緊縮記憶體指標運算元之緊縮資料暫存器或其他儲存位置可選擇性地隱含該指令(例如，隱含指令之運算碼)。
處理器包括解碼單元或解碼器336。解碼單元可接收並解碼向量快取線回寫指令。解碼單元可輸出一或更多相對較低階的指令或控制信號(例如，一或更多微指令、微運算、微碼進入點、已解碼指令或控制信號，等等)，其係反應、代表、及/或衍生自相對較高階的向量快取線回寫指令。於某些實施例中，解碼單元可包括：一或更多輸入結構(例如，埠、互連、介面)，用以接收該指令、指令辨識並解碼邏輯，其係耦合以辨識並解碼該指令、及一或更多輸出結構(例如，埠、互連、介面)，其係耦合以輸出較低階指令或控制信號。解碼單元可使用各種不同的機制來實施，包括(但不限定於)微碼唯讀記憶體(ROM)、查找表、硬體實施方式、可編程邏輯陣列(PLA)、及用以實施解碼單元之其他機制。
處理器302亦包括一組緊縮資料暫存器346。於某些實施例中，來源緊縮記憶體指標運算元348可選擇性地被儲存於該組緊縮資料暫存器中之一緊縮資料暫存器中。替代地，其他儲存位置可選擇性地被用於來源緊縮記憶體指標運算元。緊縮資料暫存器之各者可代表晶粒上儲存位置，其係操作以儲存緊縮資料、向量資料、或單指令多資料(SIMD)資料。緊縮資料暫存器可代表架構上可見或者架構暫存器，其為軟體及/或編程器可見的、及/或為由
處理器之指令集的指令所指示以識別運算元的暫存器。這些架構暫存器在既定的微架構上是相反於其他非架構暫存器(例如，暫時暫存器、記錄器緩衝器、退役暫存器，等等)。緊縮資料暫存器可使用適當的技術而被實施以不同方式於不同的微架構中，且不限於任何特定類型的設計。適當類型暫存器之範例包括(但不限定於)專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、及其組合。
處理器亦包括一或更多快取階上之一或更多快取340。這些快取可位於快取同調性領域中。一或更多相應快取控制器342可操作以控制其相應的快取340並可用以協助實施快取同調性機制或協定。適當快取同調性協定之範例包括(但不限定於)MESI、MOSI、MOESI，等等。MESI協定包括四個狀態，亦即修飾的(M)、專屬的(E)、共用的(S)、及無效的(I)，其係由兩個MESI位元所表示。MOSI協定利用擁有的(O)狀態以取代專屬的(E)狀態。MOESI協定利用專屬的(E)及擁有的(O)狀態兩者。選擇性地，處理器302可被耦合與一或更多其他選擇性處理器303、或其他實體，其具有一或更多亦位於相同同調性領域中之快取311。一或更多選擇性的其他處理器303(或其他實體)可藉由匯流排、互連或其他耦合機制354而與處理器302耦合。
處理器亦包括快取同調性系統338，其係操作以履行或實施向量快取線寫入指令。快取同調性系統亦可被視為
向量快取線回寫單元或者邏輯及/或執行邏輯。快取同調性系統被耦合與解碼單元336之輸出及緊縮資料暫存器346。快取同調性系統可接收一或更多已解碼或者已轉換指令或控制信號，其係代表及/或衍生自向量快取線回寫指令。快取同調性系統亦可接收來源緊縮記憶體指標運算元348。於某些實施例中，快取同調性系統亦可選擇性地被耦合與一組通用暫存器(未顯示)，例如，以接收將被用來把記憶體指標轉換至記憶體位址之資訊。舉例而言，記憶體指標可被轉換為記憶體位址，使用共同比例及共同基礎(例如，如記憶體位址=記憶體指標*比例+基礎)。亦考量將指標轉換至位址之其他方式。於某些實施例中，快取同調性系統可操作以回應於及/或由於向量快取線回寫指令(例如，回應於從該指令所解碼之一或更多指令或控制信號)，以致使同調性領域中之任何快取中的任何髒快取線(其將已儲存針對將由來源緊縮記憶體指標運算元之任何記憶體指標所指示的複數記憶體位址之任一者的資料於其中)被回寫朝向一或更多記憶體/儲存裝置。
於某些實施例中，快取同調性系統338(回應於該指令)可履行回寫350朝向任何髒快取線之記憶體/儲存裝置324，於同調性領域中之處理器302的任何快取階上之任何快取340中，該些髒快取線將已儲存針對將由來源緊縮記憶體指標運算元348之任何記憶體指標所指示的複數記憶體位址之任一者的資料於其中。於一形態中，髒快取線可處於修改的快取同調性協定狀態(例如，其可甚至是
該情況，假如相同的值被再寫入於其本身之上以致快取線中所儲存之實際值的大小不會改變)。如圖所示，於某些實施例中，快取同調性系統可包括及/或可控制其個別一或更多快取(340)之一或更多快取控制器342，以起始由記憶體指標所暗示的髒快取線之回寫。替代地，處理器之其他單元或邏輯可選擇性地起始及/或履行針對特定微架構之回寫(如所欲)。
如圖所示，於所示的實施例中，向量快取線回寫指令可潛在地致使該回寫從該些快取儲存資料至記憶體子系統單元314中之儲存緩衝器348，且該指令可接著在來自該些快取之資料被實際地儲存於記憶體/儲存裝置324中以前完成。於此一實施例中，記憶體子系統單元可操作以確保適當的記憶體排序規則被滿足，諸如已寫入資料之後續讀取被提供自寫入緩衝器，以致寫入之此後置行為是針對揮發性記憶體之存取所不可見的。於持續記憶體實施方式中，其中希望確保其寫入至記憶體/儲存裝置(例如，持續記憶體)被確實地寫入至持續記憶體(例如，確認持續)，任何揮發性緩衝器或其他微架構結構可被清空。於一形態中，持續確認指令可選擇性地用以將該記憶體子系統(例如，記憶體子系統單元314)中所佇列的寫入或儲存資料確認至持續記憶體。持續確認指令可將其已被接受於其中之那些儲存應用至記憶體/儲存裝置。替代地，於各個其他實施例中，向量快取線回寫指令可致使該回寫將來自該些快取之資料儲存至其能夠確保適當記憶體排序規
則被滿足之處理器中的其他位置或組件，或者儲存至中間電池支援的揮發性儲存或緩衝器、或者直接儲存至系統記憶體。亦即，向量快取線回寫指令之各個實施例可致使髒快取線從該些快取被回寫至各個不同的位置，引導朝向或者(於某些情況下)於記憶體/儲存裝置324上。
於某些實施例中，快取同調性系統338(回應於該指令)可廣播、傳輸、或者提供一或更多快取線回寫信號352於匯流排、互連、或其他耦合機制354上。這些信號可操作以通知任何其他快取311有關任何其他處理器303、或其他組件(於任何快取階上)，其係於相同的同調性領域中，以將任何髒快取線回寫朝向記憶體/儲存裝置324(例如，進入個別記憶體子系統單元)，該些髒快取線係已將其將由來源緊縮記憶體指標運算元348之任何記憶體指標所指示的複數記憶體位址之任一者的資料儲存於其中。
於某些實施例中，信號352可被提供給記憶體位址而不管該些記憶體位址是否被貯藏於其履行該指令之處理器302的快取340中。於某些實施例中，信號352可被提供給記憶體位址而不管其履行該指令之處理器302的快取340中之快取線的狀態。例如，信號352可被提供而不管該些快取線是否於已修改狀態或者於未修改狀態，在快取340中。於某些實施例中，信號352可被提供給記憶體位址而不管該些記憶體位址是否被貯藏於處理器302的快取340中，且不管處理器302的快取340中之快取線的狀
態。如圖所示，於某些實施例中，快取同調性系統可包括邏輯於匯流排介面單元344內及/或可控制該匯流排介面單元344，以傳輸或者提供一或更多快取線回寫信號於匯流排或其他互連上。替代地，其他單元或邏輯可傳輸或者提供信號352於匯流排或其他互連上如所欲，針對特定的設計或微架構實施方式。
現在，如其名稱所暗示，向量快取線回寫指令為向量指令而非純量指令，且能夠致使複數記憶體位址之回寫(例如，高達向量值)。同時，向量快取線回寫指令指明或者指示來源緊縮記憶體指標運算元，其具有複數記憶體指標，而非僅單一純量記憶體指標。於某些實施例中，來源緊縮記憶體指標運算元可被儲存於緊縮資料暫存器中，而非不用以儲存緊縮資料運算元之暫存器(例如，通用暫存器)。代表性地，於各個實施例中，來源緊縮記憶體指標運算元可為64位元、128位元、256位元、512位元、1024位元、或更寬的運算元，並可具有至少二、四、八、十六、三十二、或多於三十二個記憶體指標。於某些實施例中，記憶體指標可為32位元雙字元或64位元四字元記憶體指標，雖然本發明之範圍不限於此。於各個實施例中，記憶體指標可相應於線性的、虛擬的、或邏輯的記憶體位址，當位址翻譯被致能時。替代地，於其他實施例中，記憶體指標可相應於實體位址，例如，於真實模式中及/或當位址翻譯被除能時。於某些實施例中，記憶體位址可相應於位元組記憶體位置，雖然此並非必要。於某些
實施例中，記憶體位址可潛在地/選擇性地代表非相連記憶體位址及/或可潛在地/選擇性地位於記憶體/儲存裝置中之非依序快取線中。
於某些實施例中，快取線可選擇性地被清除及/或無效化自處理器快取(例如，是否其為髒的或乾淨的)。替代地，於其他實施例中，快取線可選擇性地被留存於處理器快取中且改變至未修飾狀態。留存快取線於快取中可代表性能最佳化(當可被視為處理器邏輯之暗示時)以減少在後續存取上之快取喪失的機率。於一形態中，處理器可留存快取階層中之快取階上的快取線，且於某些情況下，可將來自快取階層的線無效化。對於僅需將來自快取線之已修飾資料回寫至一或更多記憶體及/或儲存裝置(但不需要該些線被無效化)的使用，且其中預期有對該資料之後續存取，增進的性能可藉由留存快取線於處理器快取中來達成。
向量快取線回寫指令之一可能的優點在於其可協助提升向量化及/或可協助避免碼必須脫離處理資料之向量模式而進入處理資料之純量模式以執行多重回寫操作。舉例而言，碼可使用散佈或其他向量儲存指令以將既定數目的資料元件(例如，向量值)儲存至由既定數目的記憶體指標所指示之既定數目的記憶體位址。假如向量快取線回寫指令為不可得，則既定數目的分離純量快取線便清除或者可能需要其他快取線回寫指令各自分離地或個別地回寫既定數目的資料元件之不同的相應一者。因此，從眾多至潛
在地許多分離的純量快取線回寫指令可能是需要的，根據散佈指令之既定數目的資料元件及/或記憶體指標。此外，通常將需要額外的指令以從緊縮運算元提取個別的記憶體指標(例如，由先前散佈指令所使用的緊縮記憶體指標運算元)及/或移動該些提取的記憶體指標(例如，從緊縮資料暫存器至一或更多通用暫存器)。然而，藉由包括向量快取線回寫指令，可能無須脫離向量模式。反之，單一向量快取線回寫指令可被用以回寫既定數目的資料元件之各者，於單指令之執行的侷限內。此外，可能無須額外的指令以提取個別的記憶體指標及/或將其從緊縮資料暫存器移動至其他暫存器(例如，通用暫存器)。因此，向量快取線回寫指令可協助減少其需被執行之指令的總數(例如，可協助減少碼中之指令膨脹的量)，其亦可傾向於協助增加性能。
向量快取線回寫指令之另一可能的優點在於其可協助簡化編程及/或編譯。假如向量快取線回寫指令為不可得，則脫離處理資料之向量模式而進入處理資料之純量模式及/或使用多重純量快取線清除或者其他快取線回寫指令的需求通常將傾向於使得編程及編譯複雜。增加數目的指令及/或交錯向量與純量操作的需求可能傾向於使得演算法複雜。履行純量快取線回寫指令可能傾向於涉及冗長的簿記以將其與散佈指令之緊縮記憶體指標相關聯。如此可能傾向於增加編程及/或編譯之複雜度。假如闡述的或遮蔽的散佈指令被用以選擇性地散佈僅部分資料元件(例
如，未遮蔽的資料元件)而不散佈其他資料元件(例如，遮蔽掉的資料元件)，則複雜度之量可能進一步增加。於此情況下，編程器或編譯器可能額外地需要解讀已遮蔽的散佈指令之遮罩以履行分離的或個別的純量快取線清除指令。再次，如此可能導致增加數目的指令、及潛在地增加量的分支，其可能傾向於降低性能。
這些優點可被觀察到，特別是在其使用持續記憶體之實施方式中，例如，由於增加的清除量或者將來自快取之資料寫入朝向持續記憶體以致該資料可變為持續的。然而，應理解：向量快取線回寫指令是有用的，無論持續記憶體是否被使用。例如，即使於其中持續記憶體未被用於主要儲存及/或非為處理器可直接定址的實施方式中，向量快取線回寫指令仍可用於協助管理處理器快取中之資料(例如，協助增進快取之效率或利用)。當作一說明性範例，執行緒可疊代數次以計算稀疏資料結構中之數個值。一旦已計算出最終值，則執行緒可能想要從快取階層逐出與該些值相關的快取線。此可被執行以管理快取、增進快取利用或效率、或者為了其他目的。例如，此可被執行以協助釋放快取給其他更多相關的資料。當作另一範例，此亦可協助避免未來修飾的(M)至無效化的(I)及/或修飾的(M)至共用的(S)回寫叢發。向量快取線回寫指令因此可用於從快取階層清除或者回寫快取線，無論是否使用持續記憶體。這些僅為其可被達成之可能優點的一些說明性範例，且應理解：實施例不限於達成這些優點。
快取同調性系統、快取控制器、匯流排介面單元及/或處理器可包括特定或特別邏輯(例如，電晶體、積體電路、或潛在地與韌體(例如，非揮發性記憶體中所儲存之指令)及/或軟體結合之其他硬體)，其可操作以履行向量快取線回寫指令及/或回應於及/或由於向量快取線回寫指令來儲存結果(例如，回應於從向量快取線回寫指令所解碼之一或更多指令或控制信號)。
為了避免妨礙說明，已顯示及描述一相對簡單的處理器302。然而，處理器可選擇性地包括其他處理器組件。例如，各個不同實施例可包括針對圖9之任一者及/或圖13-16之任一者所顯示及描述的組件之各種不同的結合和組態。處理器之所有組件可被耦合在一起以容許其操作如所欲。
圖4為一種履行向量快取線回寫指令之實施例的方法460的實施例之方塊流程圖。於各個實施例中，該方法可由處理器、指令處理設備、或其他數位邏輯裝置來履行。於某些實施例中，圖4之方法可由圖3之處理器所履行及/或被履行於圖1之處理器內。針對圖3之處理器之文中所述的組件、特徵、及特定選擇性細節亦選擇性地適用於圖4之方法。替代地，圖4之方法可由類似或不同的處理器或設備所履行及/或被履行於類似或不同的處理器或設備內。此外，圖3之處理器可履行相同於、類似於、或不同於圖4之那些的方法。
方法包括接收向量快取線回寫指令，於區塊461。於
各個形態中，指令可被接收於處理器或其一部分上(例如，指令提取單元、解碼單元、匯流排介面單元，等等)。於各個形態中，指令可被接收自處理器外及/或晶粒外來源(例如，自記憶體、互連，等等)，或者自處理器上及/或晶粒上來源(例如，自指令快取、指令佇列，等等)。向量快取線回寫指令可指明或者指示具有複數記憶體指標之來源緊縮記憶體指標運算元。
該方法包括(於區塊462)回應於向量快取線回寫指令而致使於同調性領域中之任何快取中的任何髒快取線被回寫朝向一或更多記憶體及/或儲存裝置，該些髒快取線係儲存由來源緊縮記憶體指標運算元之任何記憶體指標所指示的複數記憶體位址之任一者的資料。於某些實施例中，該方法亦可包括無效化任何暗示的快取線(例如，那些為髒的和被回寫的以及那些未修飾的，等等)。於某些實施例中，該方法亦可包括改變其被回寫至未修飾狀態之髒快取線的狀態。
圖5為一種適於向量快取線回寫指令之實施例的來源緊縮記憶體指標運算元548之範例實施例的方塊圖。來源緊縮記憶體指標運算元具有N個緊縮記憶體指標I1至IN。於各個實施例中，記憶體指標之數目(N)可為至少二、至少四、至少八、至少十六、至少三十二、或多於三十二。於各個實施例中，來源緊縮記憶體指標運算元之寬度可為64位元、128位元、256位元、512位元、1024位元、或多於1024位元。另一方面，更寬的、更窄的、或
僅不同寬度的運算元可選擇性地被替代使用。於各個實施例中，各記憶體指標之寬度可為16位元、32位元、或64位元。另一方面，更寬的、更窄的、或僅不同寬度的記憶體指標可選擇性地被替代使用。
圖6為來源緊縮記憶體指標運算元648、及相應的來源緊縮資料操作遮蔽運算元668之範例實施例的方塊圖，該些運算元適於向量快取線回寫指令之實施例。來源緊縮記憶體指標運算元648可具有如先前針對圖5之來源緊縮記憶體指標運算元548所述的相同特性及變化。
來源緊縮資料操作遮蔽運算元668亦可於文中被簡稱為操作遮蔽、述詞遮蔽、或遮蔽。遮蔽可代表述詞運算元或條件性控制運算元，其可被用以遮蔽、闡述、或條件性地控制相應操作(例如，暗示髒快取線回寫操作之相應記憶體位址)是否應被履行。於某些實施例中，遮蔽或闡述可為每記憶體指標粒度，以致對於不同的記憶體指標之操作可分離地及/或彼此獨立地被闡述或條件性地控制。遮蔽可包括多數遮蔽元件(M)，其可代表述詞元件或條件性控制元件。於一形態中，遮蔽元件(M)可被包括於與來源緊縮記憶體指標運算元之相應記憶體指標(I)的一對一對應中。如圖所示，來源緊縮資料操作遮蔽運算元668可具有N個相應遮蔽元件M1至MN。各遮蔽元件可相應於運算元內之相應或相對位置中的記憶體指標之不同一者。例如，M1可相應於I1，M2可相應於I2，依此類推。
於某些實施例中，各遮蔽元件可為單一遮蔽位元。於此等情況下，遮蔽可針對各記憶體指標具有一位元。各遮蔽位元或元件之值可控制相應操作(例如，暗示髒快取線回寫操作之相應記憶體位址)是否應被履行。各遮蔽位元可具有第一值，用以容許該操作使用相應記憶體指標而被履行；或者可具有第二不同值，用以不容許該操作使用相應記憶體指標而被履行。依據一可能的約定，一被清除至二元零(亦即，0)之遮蔽位元可代表其將不被履行之遮蔽掉的或闡述的操作，而一被設定至二元一(亦即，1)之遮蔽位元可代表其將被履行之未遮蔽的或非闡述的操作。於所示的範例中，遮蔽位元值為(從左至右)0、1、1、0，雖然此僅為一範例。依據此範例，於快取同調性領域(其係儲存記憶體指標I1及IN或者由記憶體指標I1及IN所暗示)中之髒快取線的回寫被闡述或者不需被履行，但是於快取同調性領域(其係儲存記憶體指標I2及I3或者由記憶體指標I2及I3所暗示)中之髒快取線的回寫不被闡述或者需被履行。於其他實施例中，二或更多位元可選擇性地被用於各遮蔽元件(例如，各遮蔽元件可具有如各相應來源資料元件之相同數目的位元)且所有位元或者少如單一位元(例如，最高有效位元或最低有效位元)可被用於遮蔽或闡述。
圖7為一方塊圖，其闡明一選擇性地遮蔽的向量快取線回寫操作770之實施例，該向量快取線回寫操作770可回應於選擇性地遮蔽的向量快取線回寫指令之實施例而被
履行。該指令可指明或者指示具有複數緊縮記憶體指標(I)之來源緊縮記憶體指標運算元748。於圖示中，來源緊縮記憶體指標運算元具有N個緊縮記憶體指標I1至IN。來源緊縮記憶體指標運算元及記憶體指標可具有如先前針對圖5之運算元548及指標所述的相同特性及變化。於數個說明性範例實施例中，來源緊縮記憶體指標運算元之寬度可為64位元、128位元、256位元、512位元、或1024位元，而各記憶體指標之寬度可為16位元、32位元、或64位元，雖然本發明之範圍未如此限制。
於某些實施例中，該指令亦可選擇性地指明或者指示一具有複數遮蔽元件(M)之選擇性來源緊縮資料操作遮蔽運算元768，雖然此並非必要。該些指令之其他實施例選擇性地不需指示或使用此一遮蔽。於圖示中，該遮蔽具有N個遮蔽元件M1至MN。針對各相應記憶體指標可有一遮蔽元件。於一形態中，相應的遮蔽元件及記憶體指標可位於運算元內之相同的相對位置中。例如，I1及M1可相對應、I2及M2可相對應，依此類推。遮蔽元件之數目可改變，正如記憶體指標之數目可改變。遮蔽及遮蔽元件可具有如先前針對圖6之遮蔽668及遮蔽元件(M)所述的相同特性及變化。依據一可能的約定，如圖示中所示，一被清除至二元零(亦即，0)之遮蔽位元可代表其將不需被履行之遮蔽掉的操作，而一被設定至二元一(亦即，1)之遮蔽位元可代表其將被履行之未遮蔽的操作。於所示之範例中，相應於M1、M2、及MN之遮蔽位元或元件
係未遮蔽的以致相應的操作將被履行，而相應於M3之遮蔽位元或元件被遮蔽掉以致相應的操作將不被履行。
選擇性地遮蔽的向量快取線回寫操作可回應於及/或由於該指令而被履行。選擇性地遮蔽的操作可致使快取線回寫776被履行朝向任何髒快取線(CL)之記憶體/儲存裝置724，於其位於快取同調性領域(包括一或更多快取740)中之任何處理器或其他實體中的任何快取階上的任何快取中，其係儲存資料或者相應於任何由來源緊縮記憶體指標運算元748中之記憶體指標(I)所指示或取得的記憶體位址，取決於選擇性遮蔽768之相應的選擇性遮蔽元件(M)之遮蔽或闡述。於所示之範例中，記憶體指標I1、I2、及IN未由相應的遮蔽元件M1、M2、及MN所遮蔽以致相應的回寫操作將被履行。如圖所示，任何髒快取線(CL)可被回寫至其被指示或取得自記憶體指標I1、I2、及IN之記憶體/儲存裝置724中的記憶體位置。反之，於此範例中，記憶體指標I3被相應的遮蔽掉遮蔽元件M3所遮蔽掉以致相應回寫操作將不被履行。如由星號(*)所示，髒快取線不被回寫至由記憶體指標I3所指示的記憶體位置，而是此記憶體位置中之初始快取線可保持不變。
初始地，於某些實施例中，髒快取線回寫776無法被直接進行至記憶體/儲存裝置724，回應於該指令。反之，可初始地且暫時地進行回寫入中間位置。如圖所示，於某些實施例中，中間位置可為處理器之記憶體子系統單元的
儲存緩衝器748。如參考775上所示，儲存緩衝器可暫時地緩衝或者儲存其相應於記憶體指標I1、I2、及IN之任何髒快取線，而非相應於I3者(因為其被遮蔽掉)。記憶體子系統單元可操作以確保適當的記憶體排序規則被滿足。替代地，回寫可選擇性地至其他位置，諸如(例如)直接至記憶體/儲存裝置724，至中間電力故障安全緩衝器、中間電池備用中間位置、或其能夠確保適當記憶體排序規則被滿足之其他組件或儲存，舉例而言。之後，儲存778至記憶體/儲存裝置724可被履行於該指令的執行之外以完成回寫。
於某些實施例中，除了回寫任何髒快取線儲存資料(針對由或相應於記憶體指標所指示的記憶體位址)之外，如參考771上所示，這些快取線可選擇性地被無效化於其中其所被儲存之同調性領域中的任何快取中。除了回寫這些髒快取線之操作770之外，這些髒快取線亦可並行地或同時地無效化這些快取線(例如，將快取同調性協定狀態改變為無效)。此可代表從快取同調性領域中之任何快取清除這些快取線。快取中之無效化的資料可很快地被其他資料所取代。除了髒快取線之外，由記憶體指標所暗示的其他快取線(例如，未修飾的快取線)亦可被無效化。
於其他實施例中，除了回寫任何髒快取線儲存資料(針對由記憶體指標所指示的記憶體位址)之外，如參考773上所示，這些快取線可選擇性地被留存或保持於其中
其所被儲存之同調性領域中的任何快取中，但是這些快取線之快取同調性協定狀態可被改變至未修飾狀態。除了回寫這些髒快取線之操作770之外，這些髒快取線亦可並行地或同時地被改變至未修飾的快取同調性協定狀態。留存資料於快取中容許其被後續地再次讀取自快取並使用。
於其他實施例中，指令可選擇性地結合向量儲存索引的或散佈操作與向量快取線回寫操作。代表性地，一開始散佈操作可被履行以根據一組記憶體指標而將資料元件散佈或儲存入快取同調性領域中之快取，且接著向量快取線回寫操作可使用相同的記憶體指標以將髒快取線從快取同調性領域回寫朝向記憶體/儲存裝置。
圖8為一方塊圖，其闡明一選擇性地遮蔽的向量儲存索引的及快取線回寫操作880之實施例，該操作880可回應於選擇性地遮蔽的向量儲存索引的及快取線回寫指令之實施例而被履行。該指令可指明或者指示具有複數緊縮記憶體指標(I)之來源緊縮記憶體指標運算元848。於圖示中，來源緊縮記憶體指標運算元具有N個緊縮記憶體指標I1至IN。來源緊縮記憶體指標運算元及記憶體指標可具有如先前針對圖5之運算元548及指標所述的相同特性及變化。於數個說明性範例實施例中，來源緊縮記憶體指標運算元之寬度可為64位元、128位元、256位元、512位元、或1024位元，而各記憶體指標之寬度可為16位元、32位元、或64位元，雖然本發明之範圍未如此限制。
該指令亦可指明或者指示具有複數緊縮資料元件
(B)之來源緊縮資料元件運算元881。於圖示中，來源緊縮資料元件運算元具有N個記憶體指標B1至BN。針對各相應記憶體指標可有一資料元件，而資料元件之數目可改變，正如記憶體指標之數目可改變。於數個說明性範例實施例中，資料元件可為32位元單精確度浮點或64位元雙精確度浮點資料元件，雖然本發明之範圍未如此限制。並無要求其資料元件之尺寸或寬度係相同於相應的記憶體指標之尺寸或寬度，或者其來源緊縮資料元件運算元之尺寸或寬度係相同於來源緊縮記憶體指標運算元之尺寸或寬度。
於某些實施例中，該指令亦可選擇性地指明或者指示一具有複數遮蔽元件(M)之選擇性來源緊縮資料操作遮蔽運算元868，雖然此並非必要。該些指令之其他實施例選擇性地不需使用此一遮蔽。於圖示中，該遮蔽具有N個遮蔽元件M1至MN。針對各相應記憶體指標及/或相應資料元件可有一遮蔽元件。於一形態中，相應的遮蔽元件、記憶體指標、及資料元件可位於運算元內之相同的相對位置中。例如，I1、B1、及M1可均相對應、I2、B2、及M2可均相對應，依此類推。遮蔽元件之數目可改變，正如記憶體指標及/或資料元件之數目可改變。遮蔽及遮蔽元件可具有如先前針對圖6之遮蔽668及遮蔽元件(M)所述的相同特性及變化。依據一可能的約定，如圖示中所示，一被清除至二元零(亦即，0)之遮蔽位元可代表其將不需被履行之遮蔽掉的操作，而一被設定至二元一(亦
即，1)之遮蔽位元可代表其將被履行之未遮蔽的操作。於所示之範例中，相應於M1、M2、及MN之遮蔽位元或元件係未遮蔽的以致相應的操作將被履行，而相應於M3之遮蔽位元或元件被遮蔽掉以致相應的操作將不被履行。
選擇性地遮蔽的向量儲存索引的及快取線回寫操作可回應於及/或由於該指令而被履行。選擇性地遮蔽的操作可將來自來源緊縮資料元件運算元881之資料元件(B)散佈、寫入、或儲存878至一或更多記憶體及/或儲存裝置824中的記憶體位置，其係由來源緊縮記憶體指標運算元848中之相應的記憶體指標(I)所指示，取決於選擇性遮蔽868之相應選擇性遮蔽元件(M)的遮蔽或闡述。於某些實施例中，資料元件(B)可被散佈或儲存至選擇性地/潛在地非相連記憶體位置及/或至記憶體/儲存裝置824中之選擇性地/潛在地非依序快取線，根據記憶體指標(I)之特定彈性值。例如，如圖所示，資料元件B1可被儲存至由記憶體指標I1所指示的記憶體位置，資料元件B2可被儲存至由記憶體指標I2所指示的記憶體位置，而資料元件BN可被儲存至由記憶體指標IN所指示的記憶體位置。反之，於此範例中，該操作係藉由遮蔽掉的遮蔽元件M3而針對資料元件B3被遮蔽掉。如由星號(*)所示，資料元件B3無法被儲存於此記憶體位置中，而是此記憶體位置中之初始值可保持不變。於某些實施例中，資料元件(B)之儲存入記憶體/儲存裝置可被依序地履行，且可跨越該些運算元而被排序。例如，最低順序未遮蔽資
料元件(例如，B1)可被儲存，接著次低順序資料元件(例如，B2)可被儲存，依此類推直到最高有效未遮蔽資料元件(例如，BN)被儲存。
初始地，用以實施該指令之儲存874無法被直接進行至記憶體/儲存裝置824，而是可暫時地進行入快取同調性領域中之一或更多快取840。選擇性地遮蔽的操作亦可包括從快取840履行快取線回寫876朝向任何髒快取線之記憶體/儲存裝置824，於其位於快取同調性領域(包括一或更多快取840)中之任何處理器或其他實體中的任何快取階上的任何快取中，其係儲存相應於由來源緊縮記憶體指標運算元848中之記憶體指標(I)所指示的記憶體位址之資料，取決於選擇性遮蔽868之相應的選擇性遮蔽元件(M)之遮蔽或闡述。如圖所示，於某些實施例中，快取線回寫無法被直接履行至記憶體/儲存裝置，回應於該指令。反之，於某些實施例中，快取線回寫可被履行至記憶體子系統單元之儲存緩衝器848，其能夠確保適當的記憶體排序規則被滿足。初始地，資料元件B1、B2、及BN可從快取840被回寫入這些儲存緩衝器848，在其被後續地儲存入記憶體/儲存裝置824之前。於其他實施例中，回寫可選擇性地至其他位置，諸如(例如)直接至記憶體/儲存裝置824，至中間電力故障安全緩衝器、中間電池備用中間位置、或其能夠確保適當記憶體排序規則被滿足之其他組件或儲存，舉例而言。
於某些實施例中，除了回寫髒快取線儲存資料(其係
相應於由記憶體指標所指示的記憶體位址)之外，這些快取線可選擇性地被無效化於其中其所被儲存之同調性領域中的任何快取中。例如，這些快取線之快取同調性協定狀態可被改變至無效狀態。此可代表從快取同調性領域中之任何快取清除這些快取線。如參考882上所示，於某些實施例中，該操作可儲存B1、B2、及BN於快取840中，且並行地或同時地無效化其具有B1、B2、及BN之相應快取線(例如，改變快取同調性協定狀態至無效)。雖然此方式不會單純地跳過快取，其通常傾向於具有如非暫時儲存(其完全地跳過快取)之對於快取的極相同效應，因為快取中之無效化資料可很快地被其他資料所取代。
於其他實施例中，除了回寫髒快取線儲存資料(其係有關於由記憶體指標所指示的記憶體位址)之外，這些快取線可選擇性地被留存或保持於其中其所被儲存之同調性領域中的任何快取中，但是這些快取線之快取同調性協定狀態可被改變至未修飾狀態。如參考884上所示，於某些實施例中，該操作可儲存B1、B2、及BN於快取840中，且並行地或同時地將具有B1、B2、及BN之相應快取線的快取同調性協定狀態改變至未修飾狀態。留存資料於快取中容許其被後續地再次讀取自快取並使用。
有利地，散佈或向量儲存索引操作與向量快取線回寫之此結合可協助簡化編程及編譯。可能無須將後續分離的向量快取線回寫指令(或一組分離的純量快取線清除指令)映射至散佈指令。反之，單指令可共生地合併兩操
作，並減少由於不正確映射所致之編程誤差的機率。此亦可減少其需被執行之指令的總數並可協助增進性能。
於一形態中，此一指令操作可提供機會給來自向量散佈清除/回寫操作之微架構最佳化。於履行散佈操作之程序中，核心可獲得其散佈操作所涵蓋的各個快取線之專屬所有權。相同核心可實施貪食試探，用以保持一些更多時脈循環之那些快取線的專屬所有權。因此，假如散佈清除操作來得夠快(其被預期為常見的情況)，則其無須履行全局交握，因為其他核心無法接著使那些線處於已修飾的(M)、專屬的(E)、或共用的(S)狀態，由於當前核心針對一些循環所獲得且保持的所有權。因此，此一向量散佈清除/回寫操作之邊際成本應為可忽略的，因為這些操作將不需要針對逐出受影響快取線之全局協調。
某些處理器能夠執行指令失序(OoO)，相對於其中該些指令出現於原始程式或碼之原始程式順序。除了OoO執行之外，弱排序的記憶體類型可被用以獲得更高的處理器性能，透過如臆測讀取、寫入結合、及寫入崩潰等此類技術。此等形態可產生某些挑戰，當一或更多記憶體中之位置係藉由載入及/或儲存而被存取時。資料之消費者所辨識或瞭解其資料被弱排序的程度係隨著不同應用而改變並且對於此資料之產生者可能是未知的。代表性地，儲存指令之結果可變為其執行該儲存指令之處理器所立刻地可見的(例如，可被儲存於該些處理器快取中)，但可能無法變為相同系統中之其他處理器或其他實體所立刻地可見
的。相同系統中之另一處理器可寫入至相同的記憶體位置(例如，至其快取之一)，但其可能需要一些時間以供這些儲存操作之結果被確認至記憶體。由於快取，兩處理器均看起來好像其儲存操作首先執行。
於某些實施例中，一或更多記憶體存取柵欄指令可被包括在向量快取線回寫指令之前及/或之後，以協助序列化其相對於髒快取線回寫之記憶體存取。柵欄指令之一種適當類型是全記憶體存取柵欄指令，其可操作以序列化載入和儲存操作兩者。例如，於某些實施例中，全記憶體柵欄指令可操作以履行序列化操作於所有載入自記憶體及儲存至記憶體指令，其係在記憶體柵欄指令之前被發送。此序列化操作可確保其每一載入及儲存指令(其在程式順序中位於記憶體柵欄指令前)變為全局可見的，在其接續於程式順序中之記憶體柵欄指令後的任何載入或儲存指令以前。柵欄指令之另一種適當類型是儲存柵欄指令，其可操作以序列化儲存操作。例如，於某些實施例中，儲存柵欄指令可操作以履行序列化操作於所有儲存至記憶體指令，其係在儲存柵欄指令之前被發送。此序列化操作可確保其每一載入及儲存指令(其在程式順序中位於儲存柵欄指令前)變為全局可見的，在其接續於儲存柵欄指令後的任何儲存指令以前。此等記憶體存取柵欄指令可協助確保記憶體存取排序於其產生弱排序結果的常式與其消耗該資料的常式之間。
於其他實施例中，向量快取線回寫指令可選擇性地結
合或集成記憶體存取柵欄能力。例如，於某些實施例中，向量快取線回寫指令可結合或集成儲存柵欄能力或屬性，其容許該指令序列化儲存指令/操作。於某些實施例中，除了致使髒快取線被回寫如前所述之外，向量快取線回寫指令亦可致使處理器履行序列化操作於所有在向量快取線回寫指令前發送的儲存至記憶體指令。此序列化操作可確保其每一儲存指令(其在程式順序中位於向量快取線回寫指令前)變為全局可見的，在其接續於向量快取線回寫指令後的任何儲存指令以前。替代地，向量快取線回寫指令可結合或集成全記憶體存取柵欄能力或屬性，其容許該指令序列化載入及儲存指令/操作兩者。於某些實施例中，除了致使髒快取線被回寫如前所述之外，向量快取線回寫指令亦可致使處理器履行序列化操作於所有在向量快取線回寫指令前發送的載入自記憶體及儲存至記憶體指令。此序列化操作可確保其每一載入及儲存指令(其在程式順序中位於向量快取線回寫指令前)變為全局可見的，在程式順序中接續於向量快取線回寫指令後的任何載入或儲存指令以前。這些柵欄屬性或能力可被使用與文中所揭露之向量快取線回寫指令的各個不同實施例，諸如(例如)無效化快取中之指示的快取線之那些指令、留存快取中(但處於未修飾狀態)之指示的快取線之那些指令、及額外地結合散佈操作之那些指令。此等柵欄屬性或能力可協助確保記憶體存取排序於其產生弱排序結果的常式與其消耗該資料的常式之間。此外，此等柵欄屬性或能力可協助減少指
令數目(例如，刪除分離的柵欄指令)及/或減少由於不正確記憶體存取排序所造成之編程錯誤的機會。
於其選擇性地使用持續記憶體之實施方式中，對於持續記憶體之儲存通常不是持續的，直到該儲存資料到達該持續記憶體或者中間電力失效保護緩衝器或儲存。雖然向量快取線回寫指令可協助確保其資料被回寫自揮發性快取，但該資料可能尚未實際地到達此一目的地。例如，如上所述，一旦回寫資料到達記憶體子系統單元寫入緩衝器，則該指令可(於某些實施例中)完成。此暗示其為了確保寫入至持續記憶體被確實地確認持續，軟體可能進一步需要確保其來自處理器之此等揮發性寫入緩衝器或其他非持續結構的資料之回寫已直接完成持續性及耐久性。
於某些實施例中，分離的持續確認指令可選擇性地配合文中所揭露的向量快取線回寫指令來使用。持續確認指令可操作以確認儲存至持續記憶體。於一形態中，持續確認指令可操作以致使某些儲存至記憶體操作至持續記憶體範圍變為持續(電力失效保護)，藉由應用其已被記憶體接受之那些儲存。於一形態中，假如持續確認指令被執行在一儲存至持續記憶體範圍被記憶體所接受之後，則該儲存可被確保變為持續的，在當持續確認指令變為全局可見時。
於其他實施例中，集成或結合一儲存或全記憶體存取柵欄屬性或能力的向量快取線回寫指令可選擇性地額外集成或結合一持續確認屬性或能力。於某些實施例中，除了
致使髒快取線被回寫如先前所述之外，以及除了記憶體存取柵欄如先前所述之外，向量快取線回寫指令亦可致使處理器確認儲存(包括髒快取線之回寫)至持續記憶體。
此一向量快取線回寫指令可操作以致使某些儲存至記憶體操作(包括髒快取線回寫操作)至持續記憶體範圍變為持續(電力失效保護)，藉由應用其已被該持續記憶體接受之那些儲存。於一形態中，具有持續確認屬性或能力的向量快取線回寫指令可致使任何髒快取線回寫至記憶體所接受的持續記憶體範圍(以及任何先前之儲存至記憶體所接受的該持續記憶體範圍)被確保變為持續的，在當向量快取線回寫指令變為全局可見時。於某些實施例中，接續於此一向量快取線回寫指令後之指令可被允許僅於向量快取線回寫指令之回寫入電力安全領域的完成時完成。
圖9為適於實施本發明之實施例的處理器902之詳細範例實施例的方塊圖。處理器包括至少一能夠履行向量快取線回寫指令之實施例的核心903。核心包括分支預測單元986以預測程式流中之分支。分支預測單元與指令預提取單元987耦合。指令預提取單元可預提取或者接收指令，包括向量快取線回寫指令，從記憶體(例如，通過記憶體單元993)。第1階(L1)指令快取910-1與指令預提取單元耦合。L1指令快取可快取或者儲存指令，包括向量快取線回寫指令。處理器亦包括L1資料快取910-2，用以快取或者儲存資料，其包括針對指令的資料元件及/或運算元。處理器亦選擇性地包括第2階(L2)快取
912。L2快取可專屬於該核心、或者由該核心與一或更多其他選擇性核心(未顯示)所共用。L2快取可儲存資料及指令，包括向量快取線回寫指令。指令提取單元988與L1指令快取、L2快取、及解碼單元936耦合。指令提取單元可提取或者接收指令，包括向量快取線回寫指令(例如，自L1指令快取或L2快取)；並可提供指令至解碼單元。解碼單元可解碼指令，包括向量快取線回寫指令，如文中別處所述者。
處理器亦包括一或更多暫存器檔單元991。暫存器檔單元可包括各種不同類型的暫存器，諸如(例如)緊縮資料暫存器、通用暫存器、狀態或旗標暫存器、控制或組態暫存器，等等。於一其中核心選擇性地支援失序(OOO)執行之實施例中，核心亦可選擇性地包括暫存器重新命名/配置器單元989，其係與暫存器檔單元耦合以配置資源並履行暫存器重新命名於暫存器上(例如，與向量快取線回寫指令相關的緊縮資料暫存器)。此外，針對OOO執行，核心可選擇性地包括一或更多與解碼單元耦合的排程器單元990、重新命名/配置器單元、及一或更多執行單元938A/B。排程器單元可排程一或更多與已解碼指令相關的操作，包括一或更多從向量快取線回寫指令所解碼的操作，以執行於執行單元上。核心可選擇性地具有多種不同類型的執行單元，諸如(例如)整數執行單元、浮點執行單元、向量執行單元、一或更多記憶體存取單元938B，等等。針對OOO執行，核心可選擇性地包括與執行單
元、暫存器檔單元、及重新命名/配置器單元耦合之撤回或確認單元992。撤回或確認單元可操作以撤回或者確認指令。
應理解：此僅為適當處理器之一說明性範例。於替代實施例中，處理器可包括更少或更多的組件。可選擇性地被包括之其他組件的範例為一或更多指令及/或資料變換後備緩衝器(TLB)、一或更多記錄器緩衝器(ROB)、保留站、位址產生單元、除錯單元、性能監督單元、電力管理單元。此外，處理器可選擇性地具有多核心(例如，至少二、至少四、至少八、至少三十，等等)。於某些情況下，所有核心可具有相同的組件並支援相同的指令集，如核心980。替代地，至少某些核心可具有不同的組件及/或可支援不同的指令集。
指令集包括一或更多指令格式。既定指令格式係界定各種欄位(位元之數目、位元之位置)以指明(除了別的以外)待履行操作(運算碼)以及將於其上履行操作之運算元。一些指令格式係透過指令模板(或子格式)之定義而被進一步分解。例如，既定指令格式之指令模板可被定義以具有指令格式之欄位的不同子集(所包括的欄位通常係以相同順序，但至少某些具有不同的位元位置，因為包括了較少的欄位)及/或被定義以具有不同地解讀之既定欄位。因此，ISA之各指令係使用既定指令格式(以及，假如被定義的話，以該指令格式之指令模板的既定一者)而被表達，並包括用以指明操作及運算元之欄位。例如，
範例ADD指令具有特定運算碼及一指令格式，其包括用以指明該運算碼之運算碼欄位及用以選擇運算元(來源1/目的地及來源2)之運算元欄位；而於一指令串中之此ADD指令的發生將具有特定內容於其選擇特定運算元之運算元欄位中。被稱為先進向量延伸(AVX)(AVX1及AVX2)並使用向量延伸(VEX)編碼技術之一組SIMD延伸已被釋出及/或出版(例如，參見Intel® 64及IA-32架構軟體開發商手冊，2011年十月；及參見Intel®先見向量延伸編程參考，2011年六月)。
文中所述之指令的實施例可被實施以不同的格式。此外，範例系統、架構、及管線被詳述於下。指令之實施例可被執行於此等系統、架構、及管線上，但不限定於那些細節。
VEX編碼容許指令具有大於兩個運算元，並容許SIMD向量暫存器長於128位元。VEX前綴之使用提供三運算元(或更多)的語法。例如，前兩個運算元指令係履行諸如A=A+B等操作，其係覆寫來源運算元。VEX前綴之使用係致能運算元履行非破壞性操作，諸如A=B+C。
圖10A闡明範例AVX指令格式，包括VEX前綴
1002、真實運算碼欄位1030、Mod R/M位元組1040、SIB位元組1050、置換欄位1062、及IMM8 1072。圖10B闡明其來自圖10A之哪些欄位組成全運算碼欄位1074及基礎操作欄位1042。圖10C闡明其來自圖10A之哪些欄位組成暫存器指標欄位1044。
VEX前綴(位元組0-2)1002被編碼以三位元組形式。第一位元組為格式欄位1040(VEX位元組0，位元[7：0])，其含有明確的C4位元組值(用於分辨C4指令格式之獨特值)。第二-第三位元組(VEX位元組1-2)包括數個提供特定能力之位元欄位。明確地，REX欄位1005(VEX位元組1，位元[7-5])係包括：VEX.R位元欄位(VEX位元組1，位元[7]-R)、VEX.X位元欄位(VEX位元組1，位元[6]-X)、及VEX.B位元欄位(VEX位元組1，位元[5]-B)。指令之其他欄位編碼該些暫存器指標之較低三位元如本技術中所已知者(rrr、xxx、及bbb)，以致Rrrr、Xxxx、及Bbbb可藉由加入VEX.R、VEX.X、及VEX.B而被形成。運算碼映圖欄位1015(VEX位元組1，位元[4：0]-mmmmm)包括用以編碼一暗示的領先運算碼位元組之內容。W欄位1064(VEX位元組2，位元[7]-W)-由記號VEX.W所表示，並提供根據指令之不同功能。VEX.vvvv 1020(VEX位元組2，位元[6：3]-vvvv)之角色可包括以下：1)VEX.vvvv編碼其以反轉(1之補數)形式所指明的第一來源暫存器運算元且針對具有2或更多來源運算元為有效
的；2)VEX.vvvv針對某些向量位移編碼其以1之補數形式所指明的目的地暫存器運算元；或3)VEX.vvvv未編碼任何運算元，該欄位被保留且應含有1011b。假如VEX.L 1068大小欄位(VEX位元組2，位元[2]-L)=0，則其指示128位元向量；假如VEX.L=1，則其指示256位元向量。前綴編碼欄位1025(VEX位元組2，位元[1：0]-pp)提供額外位元給基礎操作欄位。
真實運算碼欄位1030(位元組3)亦已知為運算碼位元組。運算碼之部分被指明於此欄位。
MOD R/M欄位1040(位元組4)包括MOD欄位1042(位元[7-6])、Reg欄位1044(位元[5-3])、及R/M欄位1046(位元[2-0])。Reg欄位1044之角色可包括以下：編碼目的地暫存器運算元或來源暫存器運算元(Rrrr之rrr)；或者被視為運算碼延伸而不被用以編碼任何指令運算元。R/M欄位1046之角色可包括以下：編碼其參考記憶體位址之指令運算元；或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、指標、基礎(SIB)-比例欄位1050(位元組5)之內容包括SS1052(位元[7-6])，其係用於記憶體位址產生。SIB.xxx 1054(位元[5-3])及SIB.bbb 1056(位元[2-0])之內容先前已針對暫存器指標Xxxx及Bbbb而被參考。
置換欄位1062和即刻欄位(IMM8)1072含有位址資料。
向量友善指令格式是一種適於向量指令之指令格式(例如，有向量操作特定的某些欄位)。雖然實施例係描述其中向量和純量操作兩者均透過向量友善指令格式而被支援，但替代實施例僅使用具有向量友善指令格式之向量操作。
圖11A-11B為闡明一般性向量友善指令格式及其指令模板的方塊圖，依據本發明之實施例。圖11A為闡明一般性向量友善指令格式及其類別A指令模板的方塊圖，依據本發明之實施例；而圖11B為闡明一般性向量友善指令格式及其類別B指令模板的方塊圖，依據本發明之實施例。明確地，針對一般性向量友善指令格式1100係定義類別A及類別B指令模板，其兩者均包括無記憶體存取1105指令模板及記憶體存取1120指令模板。於向量友善指令格式之背景下術語「一般性」指的是不與任何特定指令集連結的指令格式。
雖然本發明之實施例將描述其中向量友善指令格式支援以下：具有32位元(4位元組)或64位元(8位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)(而因此，64位元組向量係由16雙字元大小的元件、或替代地8四字元大小的元件所組成)；具有16位元(2位元組)或8位元(1位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)；具
有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之32位元組向量運算元長度(或大小)；及具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之16位元組向量運算元長度(或大小)；但是替代實施例可支援具有更大、更小、或不同資料元件寬度(例如，128位元(16位元組)資料元件寬度)之更大、更小及/或不同的向量運算元大小(例如，256位元組向量運算元)。
圖11A中之類別A指令模板包括：1)於無記憶體存取1105指令模板內，顯示有無記憶體存取、全捨入控制類型操作1110指令模板及無記憶體存取、資料變換類型操作1115指令模板；以及2)於記憶體存取1120指令模板內，顯示有記憶體存取、暫時1125指令模板及記憶體存取、非暫時1130指令模板。圖11B中之類別B指令模板包括：1)於無記憶體存取1105指令模板內，顯示有無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作1112指令模板及無記憶體存取、寫入遮蔽控制、v大小類型操作1117指令模板；以及2)於記憶體存取1120指令模板內，顯示有記憶體存取、寫入遮蔽控制1127指令模板。
一般性向量友善指令格式1100包括以下欄位，依圖11A-11B中所示之順序列出如下。
格式欄位1140-此欄位中之一特定值(指令格式識別符值)係獨特地識別向量友善指令格式、以及因此在指令串中之向量友善指令格式的指令之發生。如此一來，此欄位是選擇性的，因為針對一僅具有一般性向量友善指令格式之指令集而言此欄位是不需要的。
基礎操作欄位1142-其內容係分辨不同的基礎操作。
暫存器指標欄位1144-其內容(直接地或透過位址產生)係指明來源及目的地運算元之位置，假設其係於暫存器中或記憶體中。這些包括足夠數目的位元以從PxQ(例如，32x512,16x128,32x1024,64x1024)暫存器檔選擇N暫存器。雖然於一實施例中N可高達三個來源及一個目的地暫存器，但是替代實施例可支援更多或更少的來源及目的地暫存器(例如，可支援高達兩個來源，其中這些來源之一亦作用為目的地；可支援高達三個來源，其中這些來源之一亦作用為目的地；可支援高達兩個來源及一個目的地)。
修飾符欄位1146-其內容係從不指明記憶體存取之那些指令分辨出其指明記憶體存取之一般性向量指令格式的指令之發生，亦即，介於無記憶體存取1105指令模板與記憶體存取1120指令模板之間。記憶體存取操作係讀取及/或寫入至記憶體階層(於使用暫存器中之值以指明來源及/或目的地位址之某些情況下)，而非記憶體存取操作則不會(例如，來源及目的地為暫存器)。雖然於一
實施例中此欄位亦於三個不同方式之間選擇以履行記憶體位址計算，但是替代實施例可支援更多、更少、或不同方式以履行記憶體位址計算。
擴增操作欄位1150-其內容係分辨多種不同操作之哪一個將被履行，除了基礎操作之外。此欄位是背景特定的。於本發明之一實施例中，此欄位被劃分為類別欄位1168、α欄位1152、及β欄位1154。擴增操作欄位1150容許操作之共同群組將被履行以單指令而非2、3、或4指令。
比例欄位1160-其內容容許指標欄位之內容的定標，以供記憶體位址產生(例如，以供其使用2比例*指標+基礎之位址產生)。
置換欄位1162A-其內容被使用為記憶體位址產生之部分(例如，以供其使用2比例*指標+基礎+置換之位址產生)。
置換因數欄位1162B(注意：直接在置換因數欄位1162B上方之置換欄位1162A的並列指示一者或另一者被使用)-其內容被使用為位址產生之部分；其指明將被記憶體存取之大小(N)所定標的置換因數-其中N為記憶體存取中之位元組數目(例如，以供其使用2比例*指標+基礎+定標置換之位址產生)。冗餘低階位元被忽略而因此，置換因數欄位之內容被乘以記憶體運算元總大小(N)來產生最終置換以供使用於計算有效位址。N之值係在運作時間由處理器硬體所判定，根據全運算碼欄位
1174(稍後描述於文中)及資料調處欄位1154C。置換欄位1162A及置換因數欄位1162B是選擇性的，因為其未被使用於無記憶體存取1105指令模板及/或不同的實施例可實施該兩欄位之僅一者或者無任何。
資料元件寬度欄位1164-其內容係分辨數個資料元件之哪一個將被使用(於針對所有指令之某些實施例中；於針對僅某些指令之其他實施例中)。此欄位是選擇性的，在於其假如僅有一資料元件寬度被支援及/或資料元件寬度係使用運算碼之某形態而被支援則此欄位是不需要的。
寫入遮蔽欄位1170-其內容係根據每資料元件位置以控制其目的地向量運算元中之資料元件位置是否反映基礎操作及擴增操作之結果。類別A指令模板支援合併-寫入遮蔽，而類別B指令模板支援合併-及歸零-寫入遮蔽兩者。當合併時，向量遮蔽容許目的地中之任何組的元件被保護自任何操作之執行期間(由基礎操作及擴增操作所指明)的更新；於另一實施例中，保留其中相應遮蔽位元具有0之目的地的各元件之舊值。反之，當歸零時，向量遮蔽容許目的地中之任何組的元件被歸零於任何操作之執行期間(由基礎操作及擴增操作所指明)；於一實施例中，當相應遮蔽位元具有0值時則目的地之一元件被設為0。此功能之子集是其控制被履行之操作的向量長度(亦即，被修飾之元件的範圍，從第一者至最後者)的能力；然而，其被修飾之元件不需要是連續的。因此，寫入遮蔽欄
位1170容許部分向量操作，包括載入、儲存、運算、邏輯，等等。雖然本發明之實施例係描述其中寫入遮蔽欄位1170之內容選擇其含有待使用之寫入遮蔽的數個寫入遮蔽暫存器之一(而因此寫入遮蔽欄位1170之內容間接地識別其遮蔽將被履行)，但是替代實施例取代地或者額外地容許寫入遮蔽欄位1170之內容直接地指明其遮蔽將被履行。
即刻欄位1172-其內容容許即刻之指明。此欄位是選擇性的，由於此欄位存在於其不支援即刻之一般性向量友善格式的實施方式中且此欄位不存在於其不使用即刻之指令中。
類別欄位1168-其內容分辨於不同類別的指令之間。參考圖11A-B，此欄位之內容選擇於類別A與類別B指令之間。於圖11A-B中，圓化角落的方形被用以指示一特定值存在於一欄位中(例如，針對類別欄位1168之類別A1168A及類別B1168B，個別地於圖11A-B中)。
於類別A之非記憶體存取1105指令模板的情況下，α欄位1152被解讀為RS欄位1152A，其內容係分辨不同擴增操作類型之哪一個將被履行(例如，捨入1152A.1及資料變換1152A.2被個別地指明給無記憶體存取、捨入類型操作1110及無記憶體存取、資料變換類型操作1115指令模板)，而β欄位1154係分辨該些指明類型的操作之哪
個將被履行。於無記憶體存取1105指令模板中，比例欄位1160、置換欄位1162A、及置換比例欄位1162B不存在。
於無記憶體存取全捨入類型操作1110指令模板中，β欄位1154被解讀為捨入控制欄位1154A，其內容係提供靜態捨入。雖然於本發明之所述實施例中，捨入控制欄位1154A包括抑制所有浮點例外(SAE)欄位1156及捨入操作控制欄位1158，但替代實施例可支援可將這兩個觀念均編碼入相同欄位或僅具有這些觀念/欄位之一者或另一者(例如，可僅具有捨入操作控制欄位1158)。
SAE欄位1156-其內容係分辨是否除能例外事件報告；當SAE欄位1156之內容指示抑制被致能時，則一既定指令不報告任何種類的浮點例外旗標且不引發任何浮點例外處置器。
捨入操作控制欄位1158-其內容係分辨一群捨入操作之哪一個將被履行(例如向上捨入、向下捨入、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位1158容許以每指令為基之捨入模式的改變。於本發明之一實施例中，其中處理器包括一用以指明捨入模式之控制暫存器，捨入操作控制欄位1150之內容係撤銷該暫存器值。
於無記憶體存取資料變換類型操作1115指令模板中，β欄位1154被解讀為資料變換欄位1154B，其內容係分辨數個資料變換之哪一個將被履行(例如，無資料變換、拌合、廣播)。
於類別A之記憶體存取1120指令模板中，α欄位1152被解讀為逐出暗示欄位1152B，其內容係分辨逐出暗示之哪一個將被使用(於圖11A中，暫時1152B.1及非暫時1152B.2被個別地指明給記憶體存取、暫時1125指令模板及記憶體存取、非暫時1130指令模板)，而β欄位1154被解讀為資料調處欄位1154C，其內容係分辨數個資料調處操作(亦已知為基元)之哪一個將被履行(例如，無調處；廣播；來源之向上轉換；及目的地之向下轉換)。記憶體存取1120指令模板包括比例欄位1160、及選擇性地置換欄位1162A或置換比例欄位1162B。
向量記憶體指令係履行向量載入自及向量儲存至記憶體，具有轉換支援。至於一般向量指令，向量記憶體指令係以資料元件式方式轉移資料自/至記憶體，以其被實際地轉移之元件由其被選為寫入遮蔽的向量遮蔽之內容所主宰。
暫時資料為可能會夠早地被再使用以受惠自快取的資料。然而，此為一暗示，且不同的處理器可以不同的方式來實施，包括完全地忽略該暗示。
非暫時資料為不太可能會夠早地被再使用以受惠自第一階快取中之快取且應被給予逐出之既定優先權的資料。然而，此為一暗示，且不同的處理器可以不同的方式來實施，包括完全地忽略該暗示。
於類別B之指令模板的情況下，α欄位1152被解讀為寫入遮蔽控制(Z)欄位1152 C，其內容係分辨由寫入遮蔽欄位1170所控制的寫入遮蔽是否應為合併或歸零。
於類別B之非記憶體存取1105指令模板的情況下，β欄位1154之部分被解讀為RL欄位1157A，其內容係分辨不同擴增操作類型之哪一個將被履行(例如，捨入1157A.1及向量長度(VSIZE)1157A.2被個別地指明給無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作1112指令模板及無記憶體存取、寫入遮蔽控制、VSIZE類型操作1117指令模板)，而剩餘的β欄位1154係分辨該些指明類型的操作之哪個將被履行。於無記憶體存取1105指令模板中，比例欄位1160、置換欄位1162A、及置換比例欄位1162B不存在。
於無記憶體存取中，寫入遮蔽控制、部分捨入控制類型操作1110指令模板、及剩餘的β欄位1154被解讀為捨入操作欄位1159A且例外事件報告被除能(既定指令則不
報告任何種類的浮點例外旗標且不引發任何浮點例外處置器)。
捨入操作控制欄位1159A-正如捨入操作控制欄位1158，其內容係分辨一群捨入操作之哪一個將被履行(例如向上捨入、向下捨入、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位1159A容許以每指令為基之捨入模式的改變。於本發明之一實施例中，其中處理器包括一用以指明捨入模式之控制暫存器，捨入操作控制欄位1150之內容係撤銷該暫存器值。
於無記憶體存取、寫入遮蔽控制、VSIZE類型操作1117指令模板中，剩餘的β欄位1154被解讀為向量長度欄位1159B，其內容係分辨數個資料向量長度之哪一個將被履行(例如，128、256、或512位元組)。
於類別B之記憶體存取1120指令模板的情況下，β欄位1154之部分被解讀為廣播欄位1157B，其內容係分辨廣播類型資料調處操作是否將被履行，而剩餘的β欄位1154被解讀為向量長度欄位1159B。記憶體存取1120指令模板包括比例欄位1160、及選擇性地置換欄位1162A或置換比例欄位1162B。
關於一般性向量友善指令格式1100，全運算碼欄位1174被顯示為包括格式欄位1140、基礎操作欄位1142、及資料元件寬度欄位1164。雖然一實施例被顯示為其中全運算碼欄位1174包括所有這些欄位，全運算碼欄位1174包括少於所有這些欄位在不支援其所有的實施例
中。全運算碼欄位1174提供操作碼(運算碼)。
擴增操作欄位1150、資料元件寬度欄位1164、及寫入遮蔽欄位1170容許這些特徵以每指令為基被指明以一般性向量友善指令格式。
寫入遮蔽欄位與資料元件寬度欄位之組合產生類型化的指令，在於其容許遮蔽根據不同資料元件寬度而被施加。
類別A及類別B中所發現之各種指令模板在不同情況下是有利的。於本發明之某些實施例中，不同處理器或一處理器中之不同核心可支援僅類別A、僅類別B、或兩類別。例如，用於通用計算之高性能通用失序核心可支援僅類別B；主要用於圖形及/或科學(通量)計算之核心可支援僅類別A；及用於兩者之核心可支援兩者(當然，一種具有來自兩類別之模板和指令的某混合但非來自兩類別之所有模板和指令的核心是落入本發明之範圍內)。同時，單一處理器可包括多核心，其所有均支援相同的類別或者其中不同的核心支援不同的類別。例如，於一具有分離的圖形和通用核心之處理器中，主要用於圖形及/或科學計算的圖形核心之一可支援僅類別A；而通用核心之一或更多者可為高性能通用核心，其具有用於支援僅類別B之通用計算的失序執行和暫存器重新命名。不具有分離的圖形核心之另一處理器可包括支援類別A和類別B兩者之一或更多通用依序或失序核心。當然，來自一類別之特徵亦可被實施於另一類別中，在本發明之不同實施例中。
以高階語言寫入之程式將被置入(例如，僅以時間編譯或靜態地編譯)多種不同的可執行形式，包括：1)僅具有由用於執行之處理器所支援的類別之指令的形式；或2)具有其使用所有類別之指令的不同組合所寫入之替代常式並具有控制流碼的形式，該控制流碼係根據由目前正執行該碼之處理器所支援的指令以選擇用來執行之常式。
圖12為闡明範例特定向量友善指令格式的方塊圖，依據本發明之實施例。圖12顯示特定向量友善指令格式1200，其之特定在於其指明欄位之位置、大小、解讀及順序，以及那些欄位之部分的值。特定向量友善指令格式1200可被用以延伸x86指令集，而因此某些欄位係類似於或相同於現存x86指令集及其延伸(例如，AVX)中所使用的那些。此格式保持與下列各者一致：具有延伸之現存x86指令集的前綴編碼欄位、真實運算碼位元組欄位、MOD R/M欄位、SIB欄位、置換欄位、及即刻欄位。闡明來自圖11之欄位投映入來自圖12之欄位。
應理解：雖然本發明之實施例係參考為說明性目的之一般性向量友善指令格式1100的背景下之特定向量友善指令格式1200而描述，但除非其中有聲明否則本發明不限於特定向量友善指令格式1200。例如，一般性向量友善指令格式1100係考量各個欄位之多種可能大小，而特定向量友善指令格式1200被顯示為具有特定大小之欄
位。舉特定例而言，雖然資料元件寬度欄位1164被闡明為特定向量友善指令格式1200之一位元欄位，但本發明未如此限制(亦即，一般性向量友善指令格式1100係考量資料元件寬度欄位1164之其他大小)。
一般性向量友善指令格式1100包括以下欄位，依圖12A中所示之順序列出如下。
EVEX前綴(位元組0-3)1202被編碼以四位元組形式。
格式欄位1140(EVEX位元組0，位元[7：0])-第一位元組(EVEX位元組0)為格式欄位1140且其含有0x64(用於分辨本發明之一實施例中的向量友善指令格式之獨特值)。
第二-第四位元組(EVEX位元組1-3)包括數個提供特定能力之位元欄位
REX欄位1205(EVEX位元組1，位元[7-5])-係包括：EVEX.R位元欄位(EVEX位元組1，位元[7]-R)、EVEX.X位元欄位(EVEX位元組1，位元[6]-X)、及1157BEX位元組1，位元[5]-B)。EVEX.R、EVEX.X、及EVEX.B位元欄位提供如相應VEX位元欄位之相同功能，且係使用1互補形式而被編碼，亦即，ZMM0被編碼為1011B，ZMM15被編碼為0000B。指令之其他欄位編碼該些暫存器指標之較低三位元如本技術中所已知者(rrr、xxx、及bbb)，以致Rrrr、Xxxx、及Bbbb可藉由加入EVEX.R、EVEX.X、及EVEX.B而被形成。
REX'欄位1110-此為REX'欄位1110之第一部分且為EVER.R'位元欄位(EVEX位元組1，位元[4]-R’)，其被用以編碼延伸的32暫存器集之上16個或下16個。於本發明之一實施例中，此位元(連同如以下所指示之其他者)被儲存以位元反轉格式來分辨(於眾所周知的x86 32-位元模式)自BOUND指令，其真實運算碼位元組為62，但於MOD R/M欄位(描述於下)中不接受MOD欄位中之11的值；本發明之替代實施例不以反轉格式儲存此及如下其他指示的位元。1之值被用以編碼下16暫存器。換言之，R'Rrrr係藉由結合EVEX.R'、EVEX.R、及來自其他欄位之其他RRR而被形成。
運算碼映圖欄位1215(EVEX位元組1，位元[3：0]-mmmm)-其內容係編碼一暗示的領先運算碼位元組(0F、0F 38、或0F 3)。
資料元件寬度欄位1164(EVEX位元組2，位元[7]-W)係由記號EVEX.W所表示。EVEX.W被用以界定資料類型(32位元資料元件或64位元資料元件)之粒度(大小)。
EVEX.vvvv 1220(EVEX位元組2，位元[6：3]-vvvv)-EVEX.vvv之角色可包括以下：1)EVEX.vvvv編碼其以反轉(1之補數)形式所指明的第一來源暫存器運算元且針對具有2或更多來源運算元為有效的；2)EVEX.vvvv針對某些向量位移編碼其以1之補數形式所指明的目的地暫存器運算元；或3)EVEX.vvvv未編碼任何
運算元，該欄位被保留且應含有1011b。因此，EVEX.vvvv欄位1220係編碼其以反轉(1之補數)形式所儲存的第一來源暫存器指明符之4個低階位元。根據該指令，一額外的不同EVEX位元欄位被用以延伸指明符大小至32暫存器。
EVEX.U 1168類別欄位(EVEX位元組2，位元[2]-U)-假如EVEX.U=0，則其指示類別A或EVEX.U0；假如EVEX.U=1，則其指示類別B或EVEX.U1。
前綴編碼欄位1225(EVEX位元組2，位元[1：0]-pp)提供額外位元給基礎操作欄位。除了提供針對EVEX前綴格式之舊有SSE指令的支援，此亦具有壓縮SIMD前綴之優點(不需要一位元組來表達SIMD前綴，EVEX前綴僅需要2位元)。於一實施例中，為了支援其使用以舊有格式及以EVEX前綴格式兩者之SIMD前綴(66H、F2H、F3H)的舊有SSE指令，這些舊有SIMD前綴被編碼為SIMD前綴編碼欄位；且在運作時間被延伸入舊有SIMD前綴，在其被提供至解碼器的PLA以前(以致PLA可執行這些舊有指令之舊有和EVEX格式兩者而無須修改)。雖然較少的指令可將EVEX前綴編碼欄位之內容直接地使用為運算碼延伸，但某些實施例係以類似方式延伸以符合一致性而容許不同的意義由這些舊有SIMD前綴來指明。替代實施例可重新設計PLA以支援2位元SIMD前綴編碼，而因此不需要延伸。
α欄位1152(EVEX位元組3，位元[7]-EH；亦已知
為EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮蔽控制、及EVEX.N；亦闡明以α)-如先前所描述，此欄位是背景特定的。
β欄位1154(EVEX位元組3，位元[6：4]-SSS，亦已知為EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；亦闡明以βββ)-如先前所描述，此欄位是背景特定的。
REX'欄位1110-此為REX'欄位之剩餘部分且為EVER.V'位元欄位(EVEX位元組3，位元[3]-V’)，其被用以編碼延伸的32暫存器集之上16個或下16個。此位元被儲存以位元反轉格式。1之值被用以編碼下16暫存器。換言之，V'VVVV係藉由結合EVEX.V'、EVEX.vvvv所形成。
寫入遮蔽欄位1170(EVEX位元組3，位元[2：0]-kkk)-其內容係指明在如先前所述之寫入遮蔽暫存器中的暫存器之指數。於本發明之一實施例中，特定值EVEX.kkk=000具有一特殊行為，其係暗示無寫入遮蔽被用於特別指令(此可被實施以多種方式，包括使用其固線至所有各者之寫入遮蔽或者其旁路遮蔽硬體之硬體)。
真實運算碼欄位1230(位元組4)亦已知為運算碼位元組。運算碼之部分被指明於此欄位。
MOD R/M欄位1240(位元組5)包括MOD欄位1242、Reg欄位1244、及R/M欄位1246。如先前所述MOD欄位1242之內容係分辨於記憶體存取與非記憶體存
取操作之間。Reg欄位1244之角色可被概述為兩情況：編碼目的地暫存器運算元或來源暫存器運算元、或者被視為運算碼延伸而不被用以編碼任何指令運算元。R/M欄位1246之角色可包括以下：編碼其參考記憶體位址之指令運算元；或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、指標、基礎(SIB)位元組(位元組6)-如先前所述，比例欄位1150之內容被用於記憶體位址產生。SIB.xxx 1254及SIB.bbb 1256-這些欄位之內容先前已被參考針對暫存器指標Xxxx及Bbbb。
置換欄位1162A(位元組7-10)-當MOD欄位1242含有10時，位元組7-10為置換欄位1162A，且其工作如舊有32位元置換(disp32)之相同方式且工作以位元組粒度。
置換因數欄位1162B(位元組7)-當MOD欄位1242含有01時，位元組7為置換因數欄位1162B。此欄位之位置係相同於舊有x86指令集8位元置換(disp8)之位置，其工作以位元組粒度。因為disp8是符號延伸的，所以其可僅定址於-128與117位元組偏移之間；關於64位元組快取線，disp8係使用其可被設為僅四個真實可用值-128、-64、0及64之8位元；因為較大範圍經常是需要的，所以disp32被使用；然而，disp32需要4位元組。相對於disp8及disp32，置換因數欄位1162B為disp8之再解讀；當使用置換因數欄位1162B時，實際置
換係由置換因數欄位之內容乘以記憶體運算元存取之大小(N)所判定。置換欄位之類型被稱為disp8*N。此係減少平均指令長度(用於置換欄位之單一位元組但具有更大的範圍)。此壓縮置換是基於假設其有效置換為記憶體存取之粒度的數倍，而因此，位址偏移之冗餘低階位元無須被編碼。換言之，置換因數欄位1162B取代舊有x86指令集8位元置換。因此，置換因數欄位1162B被編碼以如x86指令集8位元置換之相同方式(以致ModRM/SIB編碼規則並無改變)，唯一例外是其disp8被超載至disp8*N。換言之，編碼規則或編碼長度沒有改變，但僅於藉由硬體之置換值的解讀(其需由記憶體運算元之大小來定標置換以獲得位元組式的位址偏移)。
即刻欄位1172係操作如先前所述。
圖12B為闡明其組成全運算碼欄位1174之特定向量友善指令格式1200的欄位之方塊圖，依據本發明之一實施例。明確地，全運算碼欄位1174包括格式欄位1140、基礎操作欄位1142、及資料元件寬度(W)欄位1164。基礎操作欄位1142包括前綴編碼欄位1225、運算碼映圖欄位1215、及真實運算碼欄位1230。
圖12C為闡明其組成暫存器指標欄位1144之特定向
量友善指令格式1200的欄位之方塊圖，依據本發明之一實施例。明確地，暫存器指標欄位1144包括REX欄位1205、REX'欄位1210、MODR/M.reg欄位1244、MODR/M.r/m欄位1246、VVVV欄位1220、xxx欄位1254、及bbb欄位1256。
圖12D為闡明其組成擴增操作欄位1150之特定向量友善指令格式1200的欄位之方塊圖，依據本發明之一實施例。當類別(U)欄位1168含有0時，則其表示EVEX.U0(類別A1168A)；當其含有1時，則其表示EVEX.U1(類別B1168B)。當U=0且MOD欄位1242含有11(表示無記憶體存取操作)時，則α欄位1152(EVEX位元組3，位元[7]-EH)被解讀為rs欄位1152A。當rs欄位1152A含有1(捨入1152A.1)時，則β欄位1154(EVEX位元組3，位元[6：4]-SSS)被解讀為捨入控制欄位1154A。捨入控制欄位1154A包括一位元SAE欄位1156及二位元捨入操作欄位1158。當rs欄位1152A含有0(資料變換1152A.2)時，則β欄位1154(EVEX位元組3，位元[6：4]-SSS)被解讀為三位元資料變換欄位1154B。當U=0且MOD欄位1242含有00、01、或10(表示記憶體存取操作)時，則α欄位1152(EVEX位元組3，位元[7]-EH)被解讀為逐出暗示(EH)欄位1152B且β欄位1154(EVEX位元組3，位元
[6：4]-SSS)被解讀為三位元資料調處欄位1154C。
當U=1時，則α欄位1152(EVEX位元組3，位元[7]-EH)被解讀為寫入遮蔽控制(Z)欄位1152C。當U=1且MOD欄位1242含有11(表示無記憶體存取操作)時，則β欄位1154之部分(EVEX位元組3，位元[4]-S0)被解讀為RL欄位1157A；當其含有1(捨入1157A.1)時，則β欄位1154之剩餘部分(EVEX位元組3，位元[6-5]-S2-1)被解讀為捨入操作欄位1159A；而當RL欄位1157A含有0(VSIZE 1157.A2)時，則β欄位1154之剩餘部分(EVEX位元組3，位元[6-5]-S2-1)被解讀為向量長度欄位1159B(EVEX位元組3，位元[6-5]-L1-0)。當U=1且MOD欄位1242含有00、01、或10(表示記憶體存取操作)時，則β欄位1154(EVEX位元組3，位元[6：4]-SSS)被解讀為向量長度欄位1159B(EVEX位元組3，位元[6-5]-L1-0)及廣播欄位1157B(EVEX位元組3，位元[4]-B)。
圖13為一暫存器架構1300之方塊圖，依據本發明之一實施例。於所示之實施例中，有32個向量暫存器1310，其為512位元寬；這些暫存器被稱為zmm0至zmm31。較低的16個zmm暫存器之較低階256位元被重疊於暫存器ymm0-16上。較低的16個zmm暫存器之較低階128位元(ymm暫存器之較低階128位元)被重疊於暫
存器xmm0-15上。特定向量友善指令格式1200係操作於這些重疊的暫存器檔上，如以下表中所闡明。
換言之，向量長度欄位1159B於最大長度與一或更多其他較短長度之間選擇，其中每一此較短長度為前一長度之長度的一半；而無向量長度欄位1159B之指令模板係操作於最大長度上。此外，於一實施例中，特定向量友善指令格式1200之類別B指令模板係操作於緊縮或純量單/雙精確度浮點資料及緊縮或純量整數資料上。純量操作為履行於zmm/ymm/xmm暫存器中之最低階資料元件上的操作；較高階資料元件位置係根據實施例而被保留如其在該指令前之相同者或者被歸零。
寫入遮蔽暫存器1315-於所示之實施例中，有8個寫入遮蔽暫存器(k0至k7)，大小各為64位元。於替代實施例中，寫入遮蔽暫存器1315之大小為16位元。如先前所述，於本發明之一實施例中，向量遮蔽暫存器k0無法被使用為寫入遮蔽；當其通常將指示k0之編碼被用於寫入遮蔽時，其係選擇0xFFFF之固線寫入遮蔽，有效地
除能該指令之寫入遮蔽。
通用暫存器1325-於所示之實施例中，有十六個64位元通用暫存器，其係連同現存的x86定址模式來用以定址記憶體運算元。這些暫存器被參照以RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP、及R8至R15。
純量浮點堆疊暫存器檔(x87堆疊)1345，MMX緊縮整數平坦暫存器檔1350係別名於其上-於所示之實施例中，x87堆疊為用以使用x87指令集延伸而在32/64/80位元浮點資料上履行純量浮點操作之八元件堆疊；而MMX暫存器被用以履行操作在64位元緊縮整數資料上、及用以保持運算元以供介於MMX與XMM暫存器間所履行的某些操作。
本發明之替代實施例可使用較寬或較窄的暫存器。此外，本發明之替代實施例可使用更多、更少、或不同的暫存器檔及暫存器。
處理器核心可被實施以不同方式、用於不同目的、以及於不同處理器中。例如，此類核心之實施方式可包括：1)用於通用計算之通用依序核心；2)用於通用計算之高性能通用失序核心；3)主要用於圖形及/或科學(通量)計算之特殊用途核心。不同處理器之實施方式可包括：1)CPU，其包括用於通用計算之一或更多通用依序核心及/或用於通用計算之一或更多通用失序核心；及2)核心
處理器，其包括主要用於圖形及/或科學(通量)之一或更多特殊用途核心。此等不同處理器導致不同的電腦系統架構，其可包括：1)在來自該CPU之分離晶片上的共處理器；2)在與CPU相同的封裝中之分離晶粒上的共處理器；3)在與CPU相同的晶粒上的共處理器(於該情況下，此一處理器有時被稱為特殊用途邏輯，諸如集成圖形及/或科學(通量)邏輯、或稱為特殊用途核心)；及4)在一可包括於相同晶粒上之所述CPU(有時稱為應用程式核心或應用程式處理器)、上述共處理器、及額外功能的晶片上之系統。範例核心架構被描述於下，接續著範例處理器及電腦架構之描述。
圖14A為闡明範例依序管線及範例暫存器重新命名、失序發送/執行管線兩者之方塊圖，依據本發明之實施例。圖14B為一方塊圖，其闡明將包括於依據本發明之實施例的處理器中之依序架構核心之範例實施例及範例暫存器重新命名、失序發送/執行架構核心兩者。圖14A-B中之實線方盒係闡明依序管線及依序核心，而虛線方盒之選擇性加入係闡明暫存器重新命名、失序發送/執行管線及核心。假設其依序形態為失序形態之子集，將描述失序形態。
於圖14A中，處理器管線1400包括提取級1402、長
度解碼級1404、解碼級1406、配置級1408、重新命名級1410、排程(亦已知為分派或發送)級1412、暫存器讀取/記憶體讀取級1414、執行級1416、寫入回/記憶體/寫入級1418、例外處置級1422、及確定級1424。
圖14B顯示處理器核心1490，其包括一耦合至執行單元引擎單元1450之前端單元1430，且兩者均耦合至記憶體單元1470。核心1490可為減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。當作又另一種選擇，核心1490可為特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心，等等。
前端單元1430包括一分支預測單元1432，其係耦合至指令快取單元1434，其係耦合至指令翻譯旁看緩衝器(TLB)1436，其係耦合至指令提取單元1438，其係耦合至解碼單元1440。解碼單元1440(或解碼器)可解碼指令；並可將以下產生為輸出：一或更多微操作、微碼進入點、微指令、其他指令、或其他控制信號，其被解碼自(或者反應)、或被衍生自原始指令。解碼單元1440可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)，等等。於一實施例中，核心1490包括微碼ROM或者儲存用於某些巨指令之微碼的其他媒體(例如，於解碼單元1440中或者於前端
單元1430內)。解碼單元1440被耦合至執行引擎單元1450中之重新命名/配置器單元1452。
執行引擎單元1450包括重新命名/配置器單元1452，其係耦合至撤回單元1454及一組一或更多排程器單元1456。排程器單元1456代表任何數目的不同排程器，包括保留站、中央指令窗，等等。排程器單元1456被耦合至實體暫存器檔單元1458。實體暫存器檔單元1458之各者代表一或更多實體暫存器檔，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，其為下一待執行指令之位址的指令指標)，等等。於一實施例中，實體暫存器檔單元1458包含向量暫存器單元、寫入遮蔽暫存器單元、及純量暫存器單元。這些暫存器單元可提供架構向量暫存器、向量遮蔽暫存器、及通用暫存器。實體暫存器檔單元1458係由撤回單元1454所重疊以闡明其中暫存器重新命名及失序執行可被實施之各種方式(例如，使用記錄器緩衝器和撤回暫存器檔；使用未來檔、歷史緩衝器、和撤回暫存器檔；使用暫存器映圖和暫存器池，等等)。撤回單元1454及實體暫存器檔單元1458被耦合至執行叢集1460。執行叢集1460包括一組一或更多執行單元1462及一組一或更多記憶體存取單元1464。執行單元1462可履行各種操作(例如，偏移、相加、相減、相乘)以及於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例
可包括數個專屬於特定功能或功能集之執行單元，但其他實施例可包括僅一個執行單元或者全部履行所有功能之多數執行單元。排程器單元1456、實體暫存器檔單元1458、及執行叢集1460被顯示為可能複數的，因為某些實施例係針對某些類型的資料/操作產生分離的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器檔單元、及/或執行叢集-且於分離記憶體存取管線之情況下，某些實施例被實施於其中僅有此管線之執行叢集具有記憶體存取單元1464)。亦應理解：當使用分離管線時，這些管線之一或更多者可為失序發送/執行而其他者為依序。
該組記憶體存取單元1464被耦合至記憶體單元1470，其包括資料TLB單元1472，其耦合至資料快取單元1474，其耦合至第二階(L2)快取單元1476。於一範例實施例中，記憶體存取單元1464可包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單元1470中之資料TLB單元1472。指令快取單元1434被進一步耦合至記憶體單元1470中之第二階(L2)快取單元1476。L2快取單元1476被耦合至一或更多其他階的快取且最終至主記憶體。
舉例而言，範例暫存器重新命名、失序發送/執行核心架構可實施管線1400如下：1)指令提取1438履行提取和長度解碼級1402和1404；2)解碼單元1440履行解
碼級1406；3)重新命名/配置器單元1452履行配置級1408和重新命名級1410；4)排程器單元1456履行排程級1412；5)實體暫存器檔單元1458和記憶體單元1470履行暫存器讀取/記憶體讀取級1414；執行叢集1460履行執行級1416；6)記憶體單元1470和實體暫存器檔單元1458履行寫入回/記憶體寫入級1418；7)各個單元可參與例外處置級1422；及8)撤回單元1454和實體暫存器檔單元1458履行確定級1424。
核心1490可支援一或更多指令集(例如，x86指令集，具有其已被加入以較新版本之某些延伸)；MIPS Technologies of Sunnyvale,CA之MIPS指令集；ARM Holdings of Sunnyvale,CA之ARM指令集(具有諸如NEON之選擇性額外延伸)，包括文中所述之指令。於一實施例中，核心1490包括支援緊縮資料指令集延伸(例如，AVX1、AVX2)之邏輯，藉此容許由許多多媒體應用程式所使用的操作使用緊縮資料來履行。
應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading科技)。
雖然暫存器重新命名被描述於失序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器
之所述的實施例亦包括分離的指令和資料快取單元1434/1474以及共享L2快取單元1476，但替代實施例可具有針對指令和資料兩者之單一內部快取，諸如(例如)第一階(L1)內部快取、或多階內部快取。於某些實施例中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
圖15A-B闡明更特定的範例依序核心架構之方塊圖，該核心將為晶片中之數個邏輯區塊之一(包括相同類型及/或不同類型之其他核心)。邏輯區塊係透過高頻寬互連網路(例如，環狀網路)來通訊，利用某些固定功能邏輯、記憶體I/O介面、及其他必要I/O邏輯，根據其應用而定。
圖15A為單處理器核心之方塊圖，連同與晶粒上互連網路1502之其連接、以及第二階(L2)快取1504之其本地子集，依據本發明之實施例。於一實施例中，指令解碼器1500支援具有緊縮資料指令集延伸之x86指令集。L1快取1506容許針對快取記憶體之低潛時存取入純量及向量單元。雖然於一實施例中(為了簡化設計)，純量單元1508及向量單元1510使用分離的暫存器組(個別地，純量暫存器11512及向量暫存器1514)，且於其間轉移的資料被寫入至記憶體並接著從第一階(L1)快取1506被
讀取回；但本發明之替代實施例可使用不同的方式(例如，使用單一暫存器組或者包括一通訊路徑，其容許資料被轉移於兩暫存器檔之間而不被寫入及讀取回)。
L2快取1504之本地子集為其被劃分為分離本地子集(每一處理器核心有一個)之總體L2快取的部分。各處理器核心具有一直接存取路徑通至L2快取1504之其本身的本地子集。由處理器核心所讀取的資料被儲存於其L2快取子集1504中且可被快速地存取，平行於存取其本身本地L2快取子集之其他處理器核心。由處理器核心所寫入之資料被儲存於其本身的L2快取子集1504中且被清除自其他子集，假如需要的話。環狀網路確保共享資料之一致性。環狀網路為雙向的，以容許諸如處理器核心、L2快取及其他邏輯區塊等代理於晶片內部彼此通訊。各環狀資料路徑於每方向為1012位元寬。
圖15B為圖15A中之處理器核心的部分之延伸視圖，依據本發明之實施例。圖15B包括L1快取1504之L1資料快取1506A部分、以及有關向量單元1510和向量暫存器1514之更多細節。明確地，向量單元1510為16寬的向量處理單元(VPU)(參見16寬的ALU 1528)，其係執行整數、單精確度浮點、及雙精確度浮點指令之一或更多者。VPU支援以拌合單元1520拌合暫存器輸入、以數字轉換單元1522A-B之數字轉換、及於記憶體輸入上以複製單元1524之複製。寫入遮蔽暫存器1526容許斷定結果向量寫入。
圖16為一種處理器1600之方塊圖，該處理器1700可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形，依據本發明之實施例。圖16中之實線方塊闡明處理器1600，其具有單核心1602A、系統代理1610、一組一或更多匯流排控制器單元1616；而虛線方塊之選擇性加入闡明一替代處理器1600，其具有多核心1602A-N、系統代理單元1610中之一組一或更多集成記憶體控制器單元1614、及特殊用途邏輯1608。
因此，處理器1600之不同實施方式可包括：1)CPU，具有其為集成圖形及/或科學(通量)邏輯(其可包括一或更多核心)之特殊用途邏輯1608、及其為一或更多通用核心(例如，通用依序核心、通用失序核心、兩者之組合)之核心1602A-N；2)共處理器，具有其為主要用於圖形及/或科學(通量)之大量特殊用途核心的核心1602A-N；及3)共處理器，具有其為大量通用依序核心的核心1602A-N。因此，處理器1600可為通用處理器、共處理器或特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(通用圖形處理單元)、高通量多數集成核心(MIC)共處理器(包括30或更多核心)、嵌入式處理器，等等。該處理器可被實施於一或更多晶片上。處理器1600可為一或更多基底之部分及/或可被實施於其上，使用數個製程技術之任一者，
諸如(例如)BiCMOS、CMOS、或NMOS。
記憶體階層包括該些核心內之一或更多階快取、一組或者一或更多共享快取單元1606、及耦合至該組集成記憶體控制器單元1614之額外記憶體(未顯示)。該組共享快取單元1606可包括一或更多中階快取，諸如第二階(L2)、第三階(L3)、第四階(L4)、或其他階快取、最後階快取(LLC)、及/或其組合。雖然於一實施例中環狀為基的互連單元1612將以下裝置互連：集成圖形邏輯1608、該組共享快取單元1606、及系統代理單元1610/集成記憶體單元1614，但替代實施例可使用任何數目之眾所周知的技術以互連此等單元。於一實施例中，一致性被維持於一或更多快取單元1606與核心1602-A-N之間。
於某些實施例中，一或更多核心1602A-N能夠進行多線程。系統代理1610包括協調並操作核心1602A-N之那些組件。系統代理單元1610可包括(例如)電力控制單元(PCU)及顯示單元。PCU可為或者包括用以調節核心1602A-N及集成圖形邏輯1608之電力狀態所需的邏輯和組件。顯示單元係用以驅動一或更多外部連接的顯示。
核心1602A-N可針對架構指令集為同質的或異質的；亦即，二或更多核心1602A-N可執行相同的指令集，而其他者可執行該指令集或不同指令集之僅一子集。
圖17-21為範例電腦架構之方塊圖。用於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
現在參考圖17，其顯示依據本發明之一實施例的系統1700之方塊圖。系統1700可包括一或更多處理器1710、1715，其被耦合至控制器集線器1720。於一實施例中，控制器集線器1720包括圖形記憶體控制器集線器(GMCH)1790及輸入/輸出集線器(IOH)1750(其可於分離的晶片上)；GMCH 1790包括記憶體及圖形控制器(耦合至記憶體1740及共處理器1745)；IOH 1750為通至GMCH 1790之耦合輸入/輸出(I/O)裝置1760。另一方面，記憶體與圖形控制器之一或兩者被集成於處理器內(如文中所述者)，記憶體1740及共處理器1745被直接地耦合至處理器1710、及具有IOH 1750之單一晶片中的控制器集線器1720。
額外處理器1715之選擇性本質於圖17中被標示以斷線。各處理器1710、1715可包括文中所述的處理核心之一或更多者並可為處理器1600之某版本。
記憶體1740可為(例如)動態隨機存取記憶體(DRAM)、相位改變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器1720經由諸如前側匯流排(FSB)等多點分支匯流排、諸如QuickPath互連(QPI)等點對點介面、或類似連接1795而與處理器1710、1715通訊。
於一實施例中，共處理器1745為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。於一實施例中，控制器集線器1720可包括集成圖形加速器。
於實體資源1710、1715間可有多樣差異，針對價值矩陣之譜，包括架構、微架構、熱、功率耗損特性，等等。
於一實施例中，處理器1710執行其控制一般類型之資料處理操作的指令。指令內所嵌入者可為共處理器指令。處理器1710辨識這些共處理器指令為其應由裝附之共處理器1745所執行的類型。因此，處理器1710將共處理器匯流排或其他互連上之這些共處理器指令(或代表共處理器指令之控制信號)發送至共處理器1745。共處理器1745接受並執行該些接收的共處理器指令。
現在參考圖18，其顯示依據本發明之實施例的第一更特定範例系統1800之方塊圖。如圖18中所示，多處理器系統1800為點對點互連系統，並包括經由點對點互連
1850而耦合之第一處理器1870及第二處理器1880。處理器1870及1880之每一者可為處理器1600之某版本。於本發明之一實施例中，處理器1870及1880個別為處理器1710及1715，而共處理器1838為共處理器1745。於另一實施例中，處理器1870及1880個別為處理器1710及共處理器1745。
處理器1870及1880被顯示為個別地包括集成記憶體控制器(IMC)單元1872及1882。處理器1870亦包括其匯流排控制器單元點對點(P-P)介面1876及1878之部分；類似地，第二處理器1880包括P-P介面1886及1888。處理器1870、1880可使用P-P介面電路1878、1888而經由點對點(P-P)介面1850來交換資訊。如圖18中所示，IMC 1872及1882將處理器耦合至個別記憶體，亦即記憶體1832及記憶體1834，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器1870、1880可各經由個別的P-P介面1852、1854而與晶片組1890交換資訊，使用點對點介面電路1876、1894、1886、1898。晶片組1890可經由高性能介面1839而選擇性地與共處理器1838交換資訊。於一實施例中，共處理器1838為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。
共享快取(未顯示)可被包括於任一處理器中或者於兩處理器外部，而經由P-P互連與處理器連接，以致處理
器之任一者或兩者的本地快取資訊可被儲存於共享快取中，假如處理器被置於低功率模式時。
晶片組1890可經由一介面1896而被耦合至第一匯流排1816。於一實施例中，第一匯流排1816可為周邊組件互連(PCI)匯流排、或者諸如PCI快速匯流排或其他第三代I/O互連匯流排等匯流排，雖然本發明之範圍未如此限制。
如圖18中所示，各種I/O裝置1814可被耦合至第一匯流排1816，連同匯流排橋1818，其係將第一匯流排1816耦合至第二匯流排1820。於一實施例中，一或更多額外處理器1815(諸如共處理器、高通量MIC處理器、GPGPU加速器(諸如，例如，圖形加速器或數位信號處理(DSP)單元)、場可編程閘極陣列、或任何其他處理器)被耦合至第一匯流排1816。於一實施例中，第二匯流排1820可為低管腳數(LPC)匯流排。各個裝置可被耦合至第二匯流排1820，其包括(例如)鍵盤/滑鼠1822、通訊裝置1827、及資料儲存單元1828，諸如磁碟機或其他大量儲存裝置(其可包括指令/碼及資料1830)，於一實施例中。此外，音頻I/O 1824可被耦合至第二匯流排1820。注意：其他架構是可能的。例如，取代圖18之點對點架構，系統可實施多點分支匯流排其他此類架構。
現在參考圖19，其顯示依據本發明之實施例的第二更特定範例系統1900之方塊圖。圖18與19中之類似元
件具有類似的參考數字，且圖18之某些形態已從圖19省略以免混淆圖19之其他形態。
圖19闡明其處理器1870、1880可包括集成記憶體及I/O控制邏輯(「CL」)1872和1882，個別地。因此，CL 1872、1882包括集成記憶體控制器單元並包括I/O控制邏輯。圖19闡明其不僅記憶體1832、1834被耦合至CL 1872、1882，同時其I/O裝置1914亦被耦合至控制邏輯1872、1882。舊有I/O裝置1915被耦合至晶片組1890。
現在參考圖20，其顯示依據本發明之一實施例的SoC 2000之方塊圖。圖16中之類似元件具有類似的參考數字。同時，虛線方塊為更多先進SoC上之選擇性特徵。於圖20中，互連單元2002被耦合至：應用程式處理器2010，其包括一組一或更多核心192A-N及共享快取單元1606；系統代理單元1610；匯流排控制器單元1616；集成記憶體控制器單元1614；一組一或更多共處理器2020，其可包括集成圖形邏輯、影像處理器、音頻處理器、及視頻處理器；靜態隨機存取記憶體(SRAM)單元2030；直接記憶體存取(DMA)單元2032；及顯示單元2040，用以耦合至一或更多外部顯示。於一實施例中，共處理器2020包括特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器，等等。
文中所揭露之機制的實施例可被實施以硬體、軟體、
韌體、或此等實施方式之組合。本發明之實施例可被實施為電腦程式或程式碼，其被執行於可編程系統上，該可編程系統包含至少一處理器、儲存系統(包括揮發性和非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置。
程式碼(諸如圖18中所示之碼1830)可被應用於輸入指令以履行文中所述之功能並產生輸出資訊。輸出資訊可被應用於一或更多輸出裝置，以已知的方式。為了本申請案之目的，處理系統包括任何系統，其具有處理器，諸如(例如)數位信號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或微處理器。
程式碼可被實施以高階程序或目標導向的編程語言來與處理系統通訊。程式碼亦可被實施以組合或機器語言，假如想要的話。事實上，文中所述之機制在範圍上不限於任何特定編程語言。於任何情況下，該語言可為編譯或解讀語言。
至少一實施例之一或更多形態可由其儲存在機器可讀取媒體上之代表性指令所實施，該機器可讀取媒體代表處理器內之各個邏輯，當由機器讀取時造成該機器製造邏輯以履行文中所述之技術。此等表示(已知為「IP核心」)可被儲存在有形的、機器可讀取媒體上，且被供應至各個消費者或製造設施以載入其實際上製造該邏輯或處理器之製造機器。
此類機器可讀取儲存媒體可包括(無限制)由機器或
裝置所製造或形成之物件的非暫態、有形配置，包括：儲存媒體，諸如硬碟、包括軟碟、光碟、微型碟唯讀記憶體(CD-ROM)、微型碟可再寫入(CD-RW)、及磁光碟等任何其他類型的碟片；半導體裝置，諸如唯讀記憶體(ROM)、諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可編程唯讀記憶體(EPROM)等隨機存取記憶體(RAM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)、相位改變記憶體(PCM)、磁或光學卡、或者適於儲存電子指令之任何其他類型的媒體。
因此，本發明之實施例亦包括含有指令或含有諸如硬體描述語言(HDL)等設計資料之非暫態、有形的機器可讀取媒體，該硬體描述語言(HDL)係定義文中所述之結構、電路、設備、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
於某些情況下，指令轉換器可被用以將來自來源指令集之指令轉換至目標指令集。例如，指令轉換器可將指令翻譯(例如，使用靜態二元翻譯、動態二元翻譯，包括動態編譯)、變形、仿真、或者轉換至一或更多其他指令以供由核心所處理。指令轉換器可被實施以軟體、硬體、韌體、或其組合。指令轉換器可位於處理器上、處理器外、或者部分於處理器上而部分於處理器外。
圖21為一種對照軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。於所述之實施例中，指令轉換器為一種軟體指令轉換器，雖然替代地該指令轉換器亦可被實施以軟體、韌體、硬體、或其各種組合。圖21顯示一種高階語言2102之程式可使用x86編譯器2104而被編譯以產生x86二元碼2106，其可由具有至少一x86指令集核心之處理器2116來本機地執行。具有至少一x86指令集核心之處理器2116代表任何處理器，其可藉由可相容地執行或者處理以下事項來履行實質上如一種具有至少一x86指令集核心之Intel處理器的相同功能：(1)Intel x86指令集核心之指令集的實質部分或者(2)針對運作於具有至少一x86指令集核心之Intel處理器上的應用程式或其他軟體之物件碼版本，以獲得如具有至少一x86指令集核心之Intel處理器的相同結果。x86編譯器2104代表一種編譯器，其可操作以產生x86二元碼2106(例如，物件碼)，其可(具有或沒有額外鏈結處理)被執行於具有至少一x86指令集核心之處理器2116上。類似地，圖21顯示高階語言2102之程式可使用替代的指令集編譯器2108而被編譯以產生替代的指令集二元碼2110，其可由沒有至少一x86指令集核心之處理器2114來本機地執行(例如，具有其執行MIPS Technologies of Sunnyvale,CA之MIPS指令集及/或其執行ARM Holdings of Sunnyvale,CA之ARM指令集的核心
之處理器)。指令轉換器2112被用以將x86二元碼2106轉換為其可由沒有至少一x86指令集核心之處理器2114來本機地執行的碼。已轉換碼不太可能相同於替代的指令集二元碼2110，因為能夠執行此功能之指令很難製造；然而，已轉換碼將完成一般性操作並由來自替代指令集之指令所組成。因此，指令轉換器2112代表軟體、韌體、硬體、或其組合，其(透過仿真、模擬或任何其他程序)容許處理器或其他不具有x86指令集處理器或核心的電子裝置來執行x86二元碼2106。
針對圖1、2A/B、及5-9之任一者所述之組件、特徵、及細節亦可選擇性地應用於圖3-4之任一者。再者，針對設備之任一者所述之組件、特徵、及細節亦可選擇性地應用於其在實施例中可由及/或以此類設備所履行的方法之任一者。文中所述的處理器之任一者可被包括於文中所揭露的電腦系統之任一者(例如，圖17-20)。於某些實施例中，指令可具有文中所揭露之指令格式的特徵或細節(例如，於圖10-12中)，雖然此非必要。
於說明書及申請專利範圍中，術語「耦合」及/或「連接」(連同其衍生詞)可被使用。這些術語並非被用為彼此的同義詞。反之，於實施例中，「連接」可被用以指示其二或更多元件係彼此直接地實體及/或電氣接觸。「耦合」可表示二或更多元件係彼此直接地物理及/或電氣接觸。然而，「耦合」亦可表示其二或更多元件不是彼此直接接觸，而仍彼此合作或互動。例如，執行單元可透
過一或更多中間組件而與暫存器及/或解碼單元耦合。於圖形中，箭號被用以顯示連接或耦合。
術語「及/或」可已被使用。如文中所使用者，術語「及/或」表示一者或另一者或兩者(例如，A及/或B表示A或B或A與B兩者)。
於以上說明中，已提出數個特定細節以提供實施例之透徹瞭解。然而，其他實施例可被實行而無這些特定的細節。本發明之範圍並非由以上所提供的特定範例來決定，而僅由底下的申請專利範圍來決定。於其他例子中，眾所周知的電路、結構、裝置、及操作已被顯示於方塊圖形式及/或無細節地，以避免妨礙對描述之瞭解。在適當情況下，參考數字、或參考數字之末端部已被重複於圖形中以指示相應的或類似的元件，其可選擇性地具有類似的或相同的特性，除非另有指明或清楚明白的。
某些操作可由硬體組件來履行，或者可被實施以機器可執行或電路可執行指令，其可被用以致使及/或導致以指令編程之機器、電路、或硬體組件(例如，處理器、處理器之部分、電路，等等)履行該些操作。該些操作亦可選擇性地由硬體與軟體之組合來履行。處理器、機器、電路、或硬體可包括特定或特殊的電路或其他邏輯(例如，潛在地與韌體及/或軟體結合之硬體)，其可操作以執行及/或處理指令並回應於該指令而儲存結果。
某些實施例包括製造物件(例如，電腦程式產品)，其包括機器可讀取媒體。媒體可包括一種機制，其係以可
由機器讀取之形式提供(例如，儲存)資訊。機器可讀取媒體可提供(或於其上儲存)指令或指令序列，其(假如及/或當由機器執行時)可操作以致使機器履行及/或導致機器履行文中所揭露的操作、方法、或技術之一。
於某些實施例中，機器可讀取媒體可包括非暫態機器可讀取儲存媒體。例如，非暫態機器可讀取儲存媒體可包括軟碟、光學儲存媒體、光碟、光學資料儲存裝置、CD-ROM、磁碟、磁光碟、唯讀記憶體(ROM)、可編程ROM(PROM)、可抹除且可編程ROM(EPROM)、電可抹除且可編程ROM(EEPROM)、隨機存取記憶體(RAM)、靜態RAM(SRAM)、動態RAM(DRAM)、快閃記憶體、相位改變記憶體、非揮發性記憶體、非揮發性資料儲存裝置、非暫態記憶體、非暫態資料儲存裝置，等等。非暫態機器可讀取儲存媒體不包括暫態傳播信號。
適當機器之範例包括(但不限定於)通用處理器、特殊用途處理器、數位邏輯電路、積體電路，等等。適當機器之又其他範例包括電腦系統或其他電子裝置，其包括處理器、數位邏輯電路、或積體電路。此類電腦系統或電子裝置之範例包括(但不限定於)桌上型電腦、膝上型電腦、筆記型電腦、輸入板電腦、小筆電、智慧型手機、行動電話、伺服器、網路裝置(例如，路由器及開關)、行動網際網路裝置(MID)、媒體播放器、智慧電視、桌上型易網機、機上盒、及視頻遊戲控制器。
遍及本說明書針對「一實施例」、「實施例」、「一或更多實施例」、「某些實施例」(舉例而言)之參考係指示其特定特徵可被包括於本發明之實施中但並不一定必要。類似地，於說明書中，各個特徵有時被組合在一起於單一實施例、圖形、或其描述中，以供解釋本發明及協助瞭解實施例之各個發明性形態的目的。然而，本發明之方法不應被解讀為反應其本發明需要比各申請專利範圍中所明確記載之更多特徵的企圖。反之，如以下申請專利範圍所反應者，發明性形態在於比單一所揭露實施例之所有特徵更少的特徵。因此，接續著實施方式之申請專利範圍於此被清楚地併入此實施方式中，以各項申請專利範圍本身可獨立成為本發明之一分離的實施例。
下列範例係有關進一步的實施例。範例中之明確細節可被使用於一或更多實施例中的任何地方。
範例1為一種處理器或其他設備，其包括複數緊縮資料暫存器、及一用以解碼向量快取線回寫指令之解碼單元。該向量快取線回寫指令係用以指示包括複數記憶體指標之來源緊縮記憶體指標運算元。該設備亦包括一快取同調性系統，其係與該些複數緊縮資料暫存器及該解碼單元耦合。回應於該向量快取線回寫指令，該快取同調性系統係用以致使同調性領域中之任何快取中的任何髒快取線被回寫朝向一或更多記憶體，該些髒快取線中已儲存由該來
源緊縮記憶體指標運算元之任何該些記憶體指標所指示的複數記憶體位址之任一者的資料。
範例2包括範例1之處理器，其中回應於該向量快取線回寫指令，該快取同調性系統係選擇性地用以致使該同調性領域中之該些任何快取中的任何髒快取線之無效化，該些髒快取線中已儲存該些記憶體位址之該任一者的該資料。
範例3包括範例1之處理器，其中回應於該向量快取線回寫指令，該快取同調性系統係選擇性地用以致使該同調性領域中之該些任何快取中的該些任何髒快取線之狀態被改變至未修飾狀態，該些髒快取線中已儲存該些記憶體位址之該任一者的該資料。
範例4包括範例1至3的任一者之處理器，其中回應於該向量快取線回寫指令，該快取同調性系統包括一或更多快取控制器，其係用以起始該同調性領域中之該處理器的一或更多內部快取之任一者中的任何髒快取線之回寫朝向該些一或更多記憶體，該些髒快取線中已儲存該些記憶體位址之該任一者的該資料。該快取同調性系統亦包括匯流排介面單元，回應於該向量快取線回寫指令，用以傳輸互連上之一或更多快取線回寫信號以致使該同調性領域中之該處理器外部的任何快取中的之任何髒快取線被回寫朝向該些一或更多記憶體，該些髒快取線中已儲存該些記憶體位址之該任一者的該資料。
範例5包括範例4之處理器，其中該匯流排介面單元
係用以傳輸該互連上之該些一或更多快取線回寫信號以致使該同調性領域中之該處理器外部的該些任何快取中之該些任何髒快取線被回寫朝向該些一或更多記憶體，該些髒快取線中已儲存其將由既定記憶體指標所指示之既定記憶體位址的資料，選擇性地即使當該既定記憶體位址之資料將不被儲存於該處理器之該些一或更多內部快取的該任一者中時。
範例6包括範例4至5的任一者之處理器，其中該匯流排介面單元係用以傳輸該互連上之該些一或更多快取線回寫信號以致使該同調性領域中之該處理器外部的該些任何快取中之該些任何髒快取線被回寫朝向該些一或更多記憶體，該些髒快取線中已儲存其將由既定記憶體指標所指示之既定記憶體位址的資料，選擇性地無論其將該既定記憶體位址之資料儲存於該處理器之該些一或更多內部快取的該任一者中之任何快取線的狀態。
範例7包括範例1至6之任一者的處理器，其中該解碼單元係用以解碼其用以選擇性地指示來源緊縮資料操作遮蔽運算元之該向量快取線回寫指令，該來源緊縮資料操作遮蔽運算元係用以包括複數遮蔽元件。
範例8包括範例7之處理器，其中回應於該向量快取線回寫指令，該快取同調性系統係取決於該來源緊縮資料操作遮蔽運算元以選擇性地致使該同調性領域中之該些任何快取中的該些任何髒快取線被回寫朝向該些一或更多記憶體，該些髒快取線中已儲存其將由該些記憶體指標之僅
任何未遮蔽者所指示的該些記憶體位址之該任一者的該資料，其不會被該來源緊縮資料操作遮蔽運算元之相應遮蔽元件所遮蔽掉。
範例9包括範例1至8之任一者的處理器，其中該向量快取線回寫指令選擇性地包括向量儲存索引的及向量快取線回寫指令，其係用以指示包括將被儲存至該些一或更多記憶體之複數資料元件的來源緊縮資料元件運算元。
範例10包括範例9之處理器，進一步包括執行單元，該執行單元係回應於該向量儲存索引的及向量快取線回寫指令以將該來源緊縮資料元件運算元之該些複數資料元件的各者儲存至其將由該來源緊縮記憶體指標運算元之相應記憶體指標所指示的該些一或更多記憶體中的相應記憶體位址。
範例11包括範例1至10之任一者的處理器，進一步包括記憶體存取順序邏輯，該記憶體存取順序邏輯係回應於該向量快取線回寫指令以選擇性地防止在程式順序中接續於該向量快取線回寫指令後之所有儲存指令變為全局可見的，直到該向量快取線回寫指令前之所有儲存指令變為全局可見的為止。
範例12包括範例11之處理器，進一步包括一單元，該單元係回應於該向量快取線回寫指令以選擇性地防止在程式順序中接續於該向量快取線回寫指令後之所有指令完成，直到該些任何髒快取線已被回寫至持續儲存為止。
範例13包括範例1至12之任一者的處理器，選擇性
地進一步包括用以預測分支之分支預測單元、及選擇性地包括與該分支預測單元耦合之指令預提取單元，該指令預提取單元係用以預提取包括該向量快取線回寫指令之指令。該處理器可選擇性地進一步包括與該指令預提取單元耦合之第1階(L1)指令快取、及選擇性地包括用以儲存資料之L1資料快取，該L1指令快取係用以儲存指令。該處理器可選擇性地進一步包括用以儲存資料和指令之第2階(L2)快取；以及與該解碼單元、該L1指令快取、和該L2快取耦合之指令提取單元。該指令提取單元可從該L1指令快取與該L2快取之一提取該向量快取線回寫指令，並提供該向量快取線回寫指令至該解碼單元。該處理器可選擇性地進一步包括一與該些緊縮資料暫存器耦合以重新命名該些緊縮資料暫存器之暫存器重新命名單元、及一用以排程一或更多操作之排程器，該些操作已被解碼自該向量快取線回寫指令以供由該快取同調性系統來執行。
範例14包括一種於處理器中之方法，該方法包括接收向量快取線回寫指令。向量快取線回寫指令可指示具有複數記憶體指標之來源緊縮記憶體指標運算元。該方法包括回應於該向量快取線回寫指令以致使同調性領域中之任何快取中的任何髒快取線被回寫朝向一或更多記憶體，該些髒快取線係儲存由該來源緊縮記憶體指標運算元之該些記憶體指標的任一者所指示之複數記憶體位址的任一者之資料。
範例15包括範例14之方法，其中該致使包括回應於
該向量快取線回寫指令以致使該同調性領域中之該些任何快取中的任何髒快取線之選擇性無效化，該些髒快取線係儲存該些記憶體位址之該任一者的該資料。
範例16包括範例14之方法，其中該致使包括回應於該向量快取線回寫指令以致使該同調性領域中之該些任何快取中的該些任何髒快取線之狀態選擇性地被改變至未修飾狀態，該些髒快取線係儲存該些記憶體位址之該任一者的該資料。
範例17包括範例14至16的任一者之方法，其中該致使包括起始該同調性領域中之該處理器的一或更多內部快取之任一者中的任何髒快取線之回寫朝向該些一或更多記憶體，該些髒快取線係儲存該些記憶體位址之該任一者的該資料。該致使亦可選擇性地包括傳輸互連上之一或更多快取線回寫信號以致使該同調性領域中之該處理器外部的任何快取中的之任何髒快取線被回寫朝向該些一或更多記憶體，該些髒快取線係儲存該些記憶體位址之該任一者的該資料。
範例18包括範例14至17之任一者的方法，其中該接收包括接收該向量快取線回寫指令，其為選擇性地指示包括複數遮蔽元件之來源緊縮資料操作遮蔽運算元的已遮蔽指令。
範例19包括範例14至18之任一者的方法，其中該接收包括接收其選擇性地指示一包括複數資料元件之來源緊縮資料元件運算元的該向量快取線回寫指令，及進一步
包括選擇性地將該些複數資料元件儲存至其由該些記憶體指標之相應者所指示的該些一或更多記憶體中的記憶體位置。
範例20包括範例14至19之任一者的方法，進一步包括回應於該向量快取線回寫指令以選擇性地防止在程式順序中接續於該向量快取線回寫指令後之所有儲存指令變為全局可見的，直到在該程式順序中於該向量快取線回寫指令前之所有儲存指令變為全局可見的為止。
範例21為一種用以處理指令之系統，其包括互連、及一與該互連耦合之處理器。該處理器具有一包括向量快取線回寫指令及持續確認指令之指令集。該系統亦包括與該互連耦合之持續記憶體。該持續記憶體儲存一組指令，當由該處理器所執行時該組指令係用以致使該處理器履行一組操作。該組操作包括將來源緊縮資料元件運算元之複數資料元件儲存至其將由來源緊縮記憶體指標運算元之相應記憶體指標所指示的該持續記憶體中之記憶體位址。該操作亦包括回應於該向量快取線回寫指令以致使同調性領域中之任何快取中的任何髒快取線被回寫朝向該持續記憶體，該些髒快取線中已儲存由該來源緊縮記憶體指標運算元之任何該些記憶體指標所指示的該些記憶體位址之任一者的資料，該來源緊縮記憶體指標運算元將由該向量快取線回寫指令所指示。該些操作亦包括回應於該持續確認指令以防止在程式順序中接續於該向量快取線回寫指令後之所有指令完成，直到該些任何髒快取線已被回寫至該持續
記憶體為止。
範例22包括範例21之系統，其中該向量快取線回寫指令係用以指示其用以包括複數遮蔽元件之來源緊縮資料操作遮蔽運算元。
範例23為一種包含非暫態機器可讀取儲存媒體之製造物件，該非暫態機器可讀取儲存媒體係儲存一向量快取線回寫指令。該向量快取線回寫指令係用以指示具有複數記憶體指標之來源緊縮記憶體指標運算元。假如由機器所執行，則該向量快取線回寫指令係用以致使該機器履行操作，包括致使同調性領域中之任何快取中的任何髒快取線被回寫朝向一或更多記憶體，該些髒快取線係儲存由該來源緊縮記憶體指標運算元之該些記憶體指標的任一者所指示之複數記憶體位址的任一者之資料。
範例24包括範例23之製造物件，其中假如由該機器所執行，則該向量快取線回寫指令係進一步致使該機器選擇性地無效化該同調性領域中之該些任何快取中的任何髒快取線，該些髒快取線中已儲存該些記憶體位址之任一者的該資料。
範例25包括範例23之製造物件，其中假如由該機器所執行，則該向量快取線回寫指令係進一步致使該機器致使該同調性領域中之該些任何快取中的該些任何髒快取線之狀態選擇性地被改變至未修飾狀態，該些髒快取線中已儲存該些記憶體位址之任一者的該資料。
範例26為一種用以履行或者可操作以履行範例14至
20的任一者之方法的處理器或其他設備。
範例27為一種包括用以履行範例14至20的任一者之方法的機構之處理器或其他設備。
範例28為一種包括用以履行範例14至20的任一者之方法的模組及/或單元及/或邏輯及/或電路及/或機構之任何組合的處理器。
範例29為一種包括選擇性非暫態機器可讀取媒體之製造物件，該機器可讀取媒體係選擇性地儲存或者提供指令，假如及/或當由處理器、電腦系統、電子裝置、或其他機器所執行時，則該指令係操作以致使該機器履行範例14至20的任一者之方法。
範例30為一種電腦系統或其他電子裝置，包括：匯流排或其他互連、與該互連耦合之範例1至13的任一者之該處理器、以及與該互連耦合之一或更多組件，該些組件係選自以下：選擇性動態隨機存取記憶體(DRAM)、選擇性靜態RAM、選擇性快閃記憶體、選擇性圖形控制器或晶片、選擇性視訊卡、選擇性無線通訊晶片、選擇性無線收發器、選擇性全球行動通訊系統(GSM)天線、選擇性共處理器(例如，CISC共處理器)、選擇性音頻裝置、選擇性音頻輸入裝置、選擇性音頻輸出裝置、選擇性視頻輸入裝置(例如，攝影機)、選擇性網路介面、選擇性通訊介面、選擇性持續記憶體(例如，選擇性相位改變記憶體、憶阻器，等等)、及其組合。
範例31為一種實質上如文中所述的處理器或其他設
備。
範例32為一種可操作以履行實質上如文中所述的任何方法之處理器或其他設備。
範例33為一種用以履行(例如，可組態或可操作或具有組件以履行)實質上如文中所述之任何向量快取線回寫指令的處理器或其他設備。
範例34為一種處理器或其他設備，包括用以解碼第一指令集之指令的解碼單元。該解碼單元係用以接收其仿真向量快取線回寫指令之該第一指令集的一或更多指令。該向量快取線回寫指令可為實質上如文中所揭露之任何指令，且係屬於第二指令集。該處理器或其他設備亦包括一或更多執行單元，其係與該解碼單元耦合以執行或履行該第一指令集之該些一或更多指令。該些一或更多執行單元回應於該第一指令集之該些一或更多指令以具有如由該向量快取線回寫指令所指明的架構作用。
範例35為一種電腦系統或其他電子裝置，其包括具有用以解碼第一指令集之指令的解碼單元之處理器。該處理器亦具有一或更多執行單元。該電子裝置亦包括與該處理器耦合之儲存裝置。該儲存裝置係用以儲存向量快取線回寫指令，其可為實質上如文中所揭露之該些向量快取線回寫指令的任一者，且其係屬於第二指令集。該儲存裝置亦用以儲存將該向量快取線回寫指令轉換為該第一指令集之一或更多指令的指令。當由該處理器履行時，該第一指令集之該些一或更多指令係用以致使該處理器具有如由該
向量快取線回寫指令所指明的架構作用。
範例36包括一種處理器，其包括用以接收向量快取線回寫指令之機構。該向量快取線回寫指令係指示具有複數記憶體指標之來源緊縮記憶體指標運算元。該處理器亦包括一機構，用以回應於該向量快取線回寫指令而致使同調性領域中之任何快取中的任何髒快取線被回寫朝向一或更多記憶體，該些髒快取線係儲存由該來源緊縮記憶體指標運算元之該些記憶體指標的任一者所指示之複數記憶體位址的任一者之資料。
100‧‧‧系統
102‧‧‧處理器
103‧‧‧快取組件
104-1‧‧‧第一核心(核心1)
104-N‧‧‧第N核心(核心N)
106-1‧‧‧第一指令管線
106-N‧‧‧第N指令管線
108‧‧‧快取階層
110-1,110-N‧‧‧專屬快取
111‧‧‧一或更多快取
112‧‧‧共用快取
114‧‧‧記憶體子系統單元
115‧‧‧指令集
118‧‧‧散佈指令
120‧‧‧向量快取線回寫指令
122‧‧‧中間耦合機制
124‧‧‧記憶體及/或儲存裝置
126‧‧‧匯流排介面單元
Claims (25)
- 一種處理器，包含：複數緊縮資料暫存器；用以解碼向量快取線回寫指令之解碼單元，該向量快取線回寫指令係用以指示包括複數記憶體指標之來源緊縮記憶體指標運算元；及與該些複數緊縮資料暫存器耦合之快取同調性系統，回應於該向量快取線回寫指令，該快取同調性系統係用以致使同調性領域中之任何快取中的任何髒快取線被回寫朝向一或更多記憶體，該些髒快取線中由該來源緊縮記憶體指標運算元之任何該些記憶體指標所指示的複數記憶體位址之任一者的資料。
- 如申請專利範圍第1項之處理器，其中回應於該向量快取線回寫指令，該快取同調性系統係用以致使該同調性領域中之該些任何快取中的任何快取線之無效化，該些髒快取線中已儲存該些記憶體位址之該任一者的該資料。
- 如申請專利範圍第1項之處理器，其中回應於該向量快取線回寫指令，該快取同調性系統係用以致使該同調性領域中之該些任何快取中的該些任何髒快取線之狀態被改變至未修飾狀態，該些髒快取線中已儲存該些記憶體位址之該任一者的該資料。
- 如申請專利範圍第1項之處理器，其中該快取同調性系統包含： 一或更多快取控制器，回應於該向量快取線回寫指令，用以起始該同調性領域中之該處理器的一或更多內部快取之任一者中的任何髒快取線之回寫朝向該些一或更多記憶體，該些髒快取線中已儲存該些記憶體位址之該任一者的該資料；及匯流排介面單元，回應於該向量快取線回寫指令，用以傳輸互連上之一或更多快取線回寫信號以致使該同調性領域中之該處理器外部的任何快取中之任何髒快取線被回寫朝向該些一或更多記憶體，該些髒快取線中已儲存該些記憶體位址之該任一者的該資料。
- 如申請專利範圍第4項之處理器，其中該匯流排介面單元係用以傳輸該互連上之該些一或更多快取線回寫信號以致使該同調性領域中之該處理器外部的該些任何快取中之該些任何髒快取線被回寫朝向該些一或更多記憶體，該些髒快取線中已儲存其將由既定記憶體指標所指示之既定記憶體位址的資料，即使當該既定記憶體位址之資料將不被儲存於該處理器之該些一或更多內部快取的該任一者中時。
- 如申請專利範圍第4項之處理器，其中該匯流排介面單元係用以傳輸該互連上之該些一或更多快取線回寫信號以致使該同調性領域中之該處理器外部的該些任何快取中之該些任何髒快取線被回寫朝向該些一或更多記憶體，該些髒快取線中已儲存其將由既定記憶體指標所指示之既定記憶體位址的資料，無論其將該既定記憶體位址之 資料儲存於該處理器之該些一或更多內部快取的該任一者中之任何快取線的狀態。
- 如申請專利範圍第1項之處理器，其中該解碼單元係用以解碼其用以指示來源緊縮資料操作遮蔽運算元之該向量快取線回寫指令，該來源緊縮資料操作遮蔽運算元係用以包括複數遮蔽元件。
- 如申請專利範圍第7項之處理器，其中回應於該向量快取線回寫指令，該快取同調性系統係取決於該來源緊縮資料操作遮蔽運算元以選擇性地致使該同調性領域中之該些任何快取中的該些任何髒快取線被回寫朝向該些一或更多記憶體，該些髒快取線中已儲存其將由該些記憶體指標之僅任何未遮蔽者所指示的該些記憶體位址之該任一者的該資料，其不會被該來源緊縮資料操作遮蔽運算元之相應遮蔽元件所遮蔽掉。
- 如申請專利範圍第1項之處理器，其中該向量快取線回寫指令包含向量儲存索引的及向量快取線回寫指令，其係用以指示包括將被儲存至該些一或更多記憶體之複數資料元件的來源緊縮資料元件運算元。
- 如申請專利範圍第9項之處理器，進一步包含執行單元，該執行單元係回應於該向量儲存索引的及向量快取線回寫指令以將該來源緊縮資料元件運算元之該些複數資料元件的各者儲存至其將由該來源緊縮記憶體指標運算元之相應記憶體指標所指示的該些一或更多記憶體中的相應記憶體位址。
- 如申請專利範圍第1項之處理器，進一步包含記憶體存取順序邏輯，該記憶體存取順序邏輯係回應於該向量快取線回寫指令以防止在程式順序中接續於該向量快取線回寫指令後之所有儲存指令變為全局可見的，直到該向量快取線回寫指令前之所有儲存指令變為全局可見的為止。
- 如申請專利範圍第11項之處理器，進一步包含一單元，該單元係回應於該向量快取線回寫指令以防止在程式順序中接續於該向量快取線回寫指令後之所有指令完成，直到該些任何髒快取線已被回寫至持續儲存為止。
- 如申請專利範圍第1項之處理器，進一步包含：一用以預測分支之分支預測單元；與該分支預測單元耦合之指令預提取單元，該指令預提取單元係用以預提取包括該向量快取線回寫指令之指令；與該指令預提取單元耦合之第1階(L1)指令快取，該L1指令快取係用以儲存指令；用以儲存資料之L1資料快取；用以儲存資料及指令之第2階(L2)快取；與該解碼單元、該L1指令快取、及該L2快取耦合之指令提取單元，用以從該L1指令快取與該L2快取之一提取該向量快取線回寫指令，並提供該向量快取線回寫指令至該解碼單元；與該緊縮資料暫存器耦合之暫存器重新命名單元，用 以重新命名該些緊縮資料暫存器；及排程器，用以排程其已被解碼自該向量快取線回寫指令之一或更多操作以供由該快取同調性系統所執行。
- 一種於處理器中之方法，包含：接收向量快取線回寫指令，該向量快取線回寫指令係指示具有複數記憶體指標之來源緊縮記憶體指標運算元；及回應於該向量快取線回寫指令以致使同調性領域中之任何快取中的任何髒快取線被回寫朝向一或更多記憶體，該些髒快取線係儲存由該來源緊縮記憶體指標運算元之該些記憶體指標的任一者所指示之複數記憶體位址的任一者之資料。
- 如申請專利範圍第14項之方法，其中該致使包含回應於該向量快取線回寫指令以致使該同調性領域中之該些任何快取中的任何快取線之無效化，該些快取線係儲存該些記憶體位址之該任一者的該資料。
- 如申請專利範圍第14項之方法，其中該致使包含回應於該向量快取線回寫指令以致使該同調性領域中之該些任何快取中的該些任何髒快取線之狀態被改變至未修飾狀態，該些髒快取線係儲存該些記憶體位址之該任一者的該資料。
- 如申請專利範圍第14項之方法，其中該致使包含：起始該同調性領域中之該處理器的一或更多內部快取 之任一者中的任何髒快取線之回寫朝向該些一或更多記憶體，該些髒快取線係儲存該些記憶體位址之該任一者的該資料；及傳輸互連上之一或更多快取線回寫信號以致使該同調性領域中之該處理器外部的任何快取中的之任何髒快取線被回寫朝向該些一或更多記憶體，該些髒快取線係儲存該些記憶體位址之該任一者的該資料。
- 如申請專利範圍第14項之方法，其中該接收包含接收該向量快取線回寫指令，其為指示包括複數遮蔽元件之來源緊縮資料操作遮蔽運算元的已遮蔽指令。
- 如申請專利範圍第14項之方法，其中該接收包含接收其指示一包括複數資料元件之來源緊縮資料元件運算元的該向量快取線回寫指令，及進一步包含將該些複數資料元件儲存至其由該些記憶體指標之相應者所指示的該些一或更多記憶體中的記憶體位置。
- 如申請專利範圍第14項之方法，進一步包含回應於該向量快取線回寫指令以防止在程式順序中接續於該向量快取線回寫指令後之所有儲存指令變為全局可見的，直到在該程式順序中於該向量快取線回寫指令前之所有儲存指令變為全局可見的為止。
- 一種用以處理指令之系統，包含：互連；與該互連耦合之處理器，該處理器具有一包括向量快取線回寫指令及持續確認指令之指令集；及 與該互連耦合之持續記憶體，該持續記憶體儲存一組指令，當由該處理器所執行時該組指令係用以致使該處理器履行包含以下之操作：將來源緊縮資料元件運算元之複數資料元件儲存至其將由來源緊縮記憶體指標運算元之相應記憶體指標所指示的該持續記憶體中之記憶體位址；回應於該向量快取線回寫指令以致使同調性領域中之任何快取中的任何髒快取線被回寫朝向該持續記憶體，該些髒快取線中已儲存由該來源緊縮記憶體指標運算元之任何該些記憶體指標所指示的該些記憶體位址之任一者的資料，該來源緊縮記憶體指標運算元將由該向量快取線回寫指令所指示；及回應於該持續確認指令以防止在程式順序中接續於該向量快取線回寫指令後之所有指令完成，直到該些任何髒快取線已被回寫至該持續記憶體為止。
- 如申請專利範圍第21項之系統，其中該向量快取線回寫指令係用以指示其用以包括複數遮蔽元件之來源緊縮資料操作遮蔽運算元。
- 一種包含非暫態機器可讀取儲存媒體之製造物件，該非暫態機器可讀取儲存媒體係儲存一向量快取線回寫指令，該向量快取線回寫指令係用以指示具有複數記憶體指標之來源緊縮記憶體指標運算元，假如由機器所執行，則該向量快取線回寫指令係用以致使該機器履行包含以下之 操作：致使同調性領域中之任何快取中的任何髒快取線被回寫朝向一或更多記憶體，該些髒快取線係儲存由該來源緊縮記憶體指標運算元之該些記憶體指標的任一者所指示之複數記憶體位址的任一者之資料。
- 如申請專利範圍第23項之製造物件，其中假如由該機器所執行，則該向量快取線回寫指令係進一步致使該機器無效化該同調性領域中之該些任何快取中的任何快取線，該些快取線中已儲存該些記憶體位址之任一者的該資料。
- 如申請專利範圍第23項之製造物件，其中假如由該機器所執行，則該向量快取線回寫指令係進一步致使該機器致使該同調性領域中之該些任何快取中的該些任何髒快取線之狀態被改變至未修飾狀態，該些髒快取線中已儲存該些記憶體位址之任一者的該資料。
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