TWI639952B - 用於建置及維持在亂序硬體軟體協同設計處理器中具有堆疊同步指令的述詞值之堆疊的方法、設備與非暫態機器可讀媒體 - Google Patents

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Abstract

用於建置及維持具有堆疊同步指令的述詞值之堆疊的方法與設備之實施例。於一實施例中，該設備為亂序硬體/軟體協同設計處理器，其包括用以明確地管理述詞暫存器堆疊之指令來維持橫跨執行之分支的堆疊一致性，該些執行之分支係將可變數目的述詞值推送至述詞堆疊上。於一實施例中，堆疊為基的述詞暫存器實施方式係致能早期分支計算以及經由述詞暫存器之早期重新命名的早期分支錯誤預測復原。

Description

用於建置及維持在亂序硬體軟體協同設計處理器中具有堆疊同步指令的述詞值之堆疊的方法、設備與非暫態機器可讀媒體
本發明係有關處理邏輯、微處理器、及相關指令集架構之領域，當由處理器或其他處理邏輯執行時該指令集架構係履行邏輯、數學、或其他功能性操作。
傳統處理器架構係透過邏輯分支以實施條件式執行。某些處理器架構致能指令被臆測地執行以強化程式中之可用指令階層平行性。某些分支預測實施方式於大部分情況下是高度準確的。然而，當預測不正確時，復原成本及錯誤預測懲罰可能是很顯著的。指令斷定是一種架構特徵，其移除用於指令之條件式執行的分支(藉由將控制依存性轉換至資料依存性)。當實施指令斷定時，指令之執行或撤回是條件式的且根據分離的述詞暫存器中所保持的述詞值。然而，指令斷定可為一種用以集成入亂序管線中之複 雜特徵。
100‧‧‧處理器管線
102‧‧‧提取級
104‧‧‧長度解碼級
106‧‧‧解碼級
108‧‧‧配置級
110‧‧‧重新命名級
112‧‧‧排程級
114‧‧‧暫存器讀取/記憶體讀取級
116‧‧‧執行級
118‧‧‧寫入回/記憶體寫入級
122‧‧‧例外處置級
124‧‧‧確定級
130‧‧‧前端單元
132‧‧‧分支預測單元
134‧‧‧指令快取單元
136‧‧‧指令翻譯旁看緩衝器(TLB)
138‧‧‧指令提取單元
140‧‧‧解碼單元
150‧‧‧執行引擎單元
152‧‧‧重新命名/配置器單元
154‧‧‧退役單元
156‧‧‧排程器單元
158‧‧‧實體暫存器檔單元
160‧‧‧執行叢集
162‧‧‧執行單元
164‧‧‧記憶體存取單元
170‧‧‧記憶體單元
172‧‧‧資料TLB單元
174‧‧‧資料快取單元
176‧‧‧第二階(L2)快取單元
190‧‧‧處理器核心
200‧‧‧指令解碼器
202‧‧‧晶粒上互連網路
204‧‧‧第二階(L2)快取
206‧‧‧L1快取
206A‧‧‧L1資料快取
208‧‧‧純量單元
210‧‧‧向量單元
212‧‧‧純量暫存器
214‧‧‧向量暫存器
220‧‧‧拌合單元
222A-B‧‧‧數字轉換單元
224‧‧‧複製單元
226‧‧‧寫入遮蔽暫存器
228‧‧‧16寬的ALU
300‧‧‧處理器
302A-N‧‧‧核心
306‧‧‧共享快取單元
308‧‧‧特殊用途邏輯
310‧‧‧系統代理
312‧‧‧環狀為基的互連單元
314‧‧‧集成記憶體控制器單元
316‧‧‧匯流排控制器單元
400‧‧‧系統
410,415‧‧‧處理器
420‧‧‧控制器集線器
440‧‧‧記憶體
445‧‧‧共處理器
450‧‧‧輸入/輸出集線器(IOH)
460‧‧‧輸入/輸出(I/O)裝置
490‧‧‧圖形記憶體控制器集線器(GMCH)
495‧‧‧連接
500‧‧‧多處理器系統
514‧‧‧I/O裝置
515‧‧‧額外處理器
516‧‧‧第一匯流排
518‧‧‧匯流排橋
520‧‧‧第二匯流排
522‧‧‧鍵盤及/或滑鼠
524‧‧‧音頻I/O
527‧‧‧通訊裝置
528‧‧‧儲存單元
530‧‧‧指令/碼及資料
532‧‧‧記憶體
534‧‧‧記憶體
538‧‧‧共處理器
539‧‧‧高性能介面
550‧‧‧點對點互連
552,554‧‧‧P-P介面
570‧‧‧第一處理器
572,582‧‧‧集成記憶體控制器(IMC)單元
576,578‧‧‧點對點(P-P)介面
580‧‧‧第二處理器
586,588‧‧‧P-P介面
590‧‧‧晶片組
594,598‧‧‧點對點介面電路
596‧‧‧介面
600‧‧‧系統
614‧‧‧I/O裝置
615‧‧‧舊有I/O裝置
700‧‧‧SoC
702‧‧‧互連單元
710‧‧‧應用程式處理器
720‧‧‧共處理器
730‧‧‧靜態隨機存取記憶體(SRAM)單元
732‧‧‧直接記憶體存取(DMA)單元
740‧‧‧顯示單元
802‧‧‧高階語言
804‧‧‧x86編譯器
806‧‧‧x86二元碼
808‧‧‧指令集編譯器
810‧‧‧指令集二元碼
812‧‧‧指令轉換器
814‧‧‧沒有至少一x86指令集核心之處理器
816‧‧‧具有至少一x86指令集核心之處理器
942‧‧‧別名組件
944‧‧‧指令佇列組件
952‧‧‧重新命名組件
954‧‧‧述詞RAT組件
956‧‧‧陰影RAT組件
970‧‧‧錯誤預測復原路徑
1032‧‧‧分支預測單元
1038‧‧‧指令提取單元
1040‧‧‧解碼單元
1042‧‧‧別名組件
1044‧‧‧指令佇列組件
1052‧‧‧重新命名組件
1054‧‧‧重新命名邏輯
1056‧‧‧陰影述詞暫存器
1062‧‧‧及執行單元
1070‧‧‧錯誤預測復原路徑
1072‧‧‧早期錯誤預測檢測點
1130‧‧‧增強的前端單元
1132‧‧‧增強的分支預測單元
1138‧‧‧指令提取單元
1140‧‧‧解碼單元
1150‧‧‧增強的亂序執行引擎單元
1152‧‧‧重新命名/配置器單元
1152.1‧‧‧暫存器重新命名組件
1152.2‧‧‧暫存器配置組件
1156‧‧‧排程器單元
1158‧‧‧實體暫存器檔單元
1190‧‧‧處理器核心
1202‧‧‧ALU
1204‧‧‧暫存器
1206‧‧‧ToS
1210‧‧‧述詞暫存器組
1254‧‧‧述詞ToS暫存器及重新命名邏輯
1257‧‧‧保留站
1300‧‧‧主記憶體
1301‧‧‧分支目標緩衝器(BTB)
1302‧‧‧分支預測單元
1303‧‧‧下一指令指針
1304‧‧‧指令翻譯旁看緩衝器(ITLB)
1305‧‧‧暫存器
1310‧‧‧指令提取單元
1311‧‧‧第二階(L2)快取
1312‧‧‧第一階(L1)快取
1320‧‧‧解碼單元
1321‧‧‧資料快取
1330‧‧‧解碼單元
1331‧‧‧解碼邏輯
1340‧‧‧處理器執行引擎單元
1341‧‧‧額外執行邏輯
1350‧‧‧寫回/撤回單元
1600‧‧‧一般性向量友善指令格式
1605‧‧‧無記憶體存取
1610‧‧‧無記憶體存取、全捨入控制類型操作
1612‧‧‧無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作
1615‧‧‧無記憶體存取、資料變換類型操作
1617‧‧‧無記憶體存取、寫入遮蔽控制、v大小類型操作
1620‧‧‧記憶體存取
1627‧‧‧記憶體存取、寫入遮蔽控制
1640‧‧‧格式欄位
1642‧‧‧基礎操作欄位
1644‧‧‧暫存器指標欄位
1646‧‧‧修飾符欄位
1650‧‧‧擴增操作欄位
1652‧‧‧α欄位
1652A‧‧‧RS欄位
1652A.1‧‧‧捨入
1652A.2‧‧‧資料變換
1652B‧‧‧逐出暗示欄位
1652B.1‧‧‧暫時
1652B.2‧‧‧非暫時
1654‧‧‧β欄位
1654A‧‧‧捨入控制欄位
1654B‧‧‧資料變換欄位
1654C‧‧‧資料調處欄位
1656‧‧‧SAE欄位
1657A‧‧‧RL欄位
1657A.1‧‧‧捨入
1657A.2‧‧‧向量長度(VSIZE)
1657B‧‧‧廣播欄位
1658‧‧‧捨入操作控制欄位
1659A‧‧‧捨入操作欄位
1659B‧‧‧向量長度欄位
1660‧‧‧比例欄位
1662A‧‧‧置換欄位
1662B‧‧‧置換因數欄位
1664‧‧‧資料元件寬度欄位
1668‧‧‧類別欄位
1668A‧‧‧類別A
1668B‧‧‧類別B
1670‧‧‧寫入遮蔽欄位
1672‧‧‧即刻欄位
1674‧‧‧全運算碼欄位
1700‧‧‧特定向量友善指令格式
1702‧‧‧EVEX前綴
1705‧‧‧REX欄位
1710‧‧‧REX’欄位
1715‧‧‧運算碼映圖欄位
1720‧‧‧VVVV欄位
1725‧‧‧前綴編碼欄位
1730‧‧‧真實運算碼欄位
1740‧‧‧Mod R/M位元組
1742‧‧‧MOD欄位
1744‧‧‧Reg欄位
1746‧‧‧R/M欄位
1754‧‧‧SIB.xxx
1756‧‧‧SIB.bbb
1800‧‧‧暫存器架構
1810‧‧‧向量暫存器
1815‧‧‧寫入遮蔽暫存器
1825‧‧‧通用暫存器
1845‧‧‧純量浮點堆疊暫存器檔
1850‧‧‧MMX緊縮整數平坦暫存器檔
實施例係藉由範例來闡明而非限制於後附圖形之圖示中，其中：圖1A為闡明範例依序提取、解碼、撤回管線及範例暫存器重新命名、亂序發送/執行管線兩者之方塊圖，依據實施例；圖1B為一方塊圖，其闡明將包括於依據實施例的處理器中之依序提取、解碼、撤回核心的範例實施例及範例暫存器重新命名、亂序發送/執行架構核心兩者；圖2A-B為更特定的範例依序核心架構之方塊圖；圖3為具有集成記憶體控制器及特殊用途邏輯之單核心及多核心處理器的方塊圖；圖4闡明依據一實施例之系統的方塊圖；圖5闡明依據一實施例之第二系統的方塊圖；圖6闡明依據一實施例之第三系統的方塊圖；圖7闡明依據一實施例之系統單晶片(SoC)的方塊圖；圖8為一種對照軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據實施例；圖9為針對亂序處理器之範例管線的方塊圖，該亂序處理器係以暫存器別名表實施述詞重新命名； 圖10為針對亂序處理器之管線的方塊圖，該亂序處理器係實施述詞暫存器堆疊，依據實施例；圖11為其中可實施實施例之範例處理器的方塊圖；圖12A-B為用以實施述詞暫存器堆疊之處理器組件的方塊圖，依據實施例；圖13為包括用以管理述詞堆疊之指令的處理系統之方塊圖，依據實施例；圖14為針對用以處理範例述詞堆疊管理指令之邏輯的流程圖，依據實施例；圖15A-C為針對特定述詞堆疊管理指令之流程圖，依據實施例；圖16A-B為闡明一般性向量友善指令格式及其指令模板的方塊圖，依據實施例；圖17A-D為闡明範例特定向量友善指令格式的方塊圖，依據本發明之實施例；及圖18為純量及向量暫存器架構之方塊圖，依據一實施例。
【發明內容及實施方式】
斷定之當前實施方式通常係以如傳統暫存器檔之類似方式來實施述詞暫存器。於此類實施方式中，述詞暫存器係由一使用邏輯暫存器指明符之指令所明確地識別。邏輯暫存器指明符被轉換至實體暫存器指明符，在使用一類似於暫存器別名表(RAT)之結構的處理器管線之重新命名 級。釋放由特定邏輯暫存器所保持之實體暫存器係發生在當邏輯暫存器被覆寫時。因此，實施述詞暫存器檔具有如通用暫存器之類似複雜度。
於數個實施例中，揭露了簡易型之堆疊為基的斷定設計。堆疊為基的設計可被實現而減少對於架構上及微架構特徵的影響。微架構實施方式(例如，暫存器重新命名、暫存器檔實施方式)致能了相較於傳統斷定設計之減少的晶粒區域及減少的操作功率。微架構實施方式亦致能了對於指令管線之改變，以增進分支預測性能，於一實施例中。
以下描述處理器核心架構，接著描述具有範例述詞暫存器之範例處理器和電腦架構以及指令實施方式，依據文中所述之實施例。提出數個特定細節以提供對於以下所述之本發明實施例的透徹瞭解。然而，熟悉此項技術人士將清楚其實施例可被實行而無這些特定細節之部分。於其他例子中，眾所周知的結構及裝置被顯示以方塊圖形式，來避免混淆各個實施例之主要原則。
文中所述之實施例可被實施以硬體/軟體協同設計處理器。
處理器核心可被實施以不同方式、用於不同目的、以及於不同處理器中。例如，此類核心之實施方式可包括：1)用於通用計算之通用依序核心；2)用於通用計算之高性能通用亂序核心；3)主要用於圖形及/或科學(通量)計算之特殊用途核心。
處理器可使用單一處理器核心設計或多數處理器核心設計來實施。處理器內之處理器核心可為同質的或異質的，針對其架構指令集。不同處理器之實施方式可包括：1)CPU，其包括用於通用計算之一或更多通用依序核心及/或用於通用計算之一或更多通用亂序核心；及2)共處理器，其包括主要用於圖形及/或科學(例如，許多集成核心處理器)之一或更多特殊用途核心。此等不同處理器導致不同的電腦系統架構，其可包括：1)在來自該CPU之分離晶片上的共處理器；2)在與CPU相同的封裝中之分離晶粒上的共處理器；3)在與CPU相同的晶粒上的共處理器(於該情況下，此一處理器有時被稱為特殊用途邏輯，諸如集成圖形及/或科學(通量)邏輯、或稱為特殊用途核心)；及4)在一可包括於相同晶粒上之所述CPU(有時稱為應用程式核心或應用程式處理器)、上述共處理器、及額外功能的晶片上之系統。
範例核心架構 依序或亂序核心方塊圖
圖1A為闡明範例依序管線及範例暫存器重新命名亂序發送/執行管線之方塊圖，依據實施例。圖1B為一方塊圖，其闡明將包括於依據實施例的處理器中之依序架構核心之範例實施例及範例暫存器重新命名、亂序發送/執行架構核心兩者。圖1A-B中之實線方盒係闡明依序管線及依序核心，而虛線方盒之選擇性加入係闡明暫存器重新命 名、亂序發送/執行管線及核心。假設其依序形態為亂序形態之子集，將描述亂序形態。
於圖1A中，處理器管線100包括提取級102、長度解碼級104、解碼級106、配置級108、重新命名級110、排程(亦已知為分派或發送)級112、暫存器讀取/記憶體讀取級114、執行級116、寫入回/記憶體/寫入級118、例外處置級122、及確定級124。
圖1B顯示處理器核心190，其包括一耦合至執行單元引擎單元150之前端單元130，且兩者均耦合至記憶體單元170。核心190可為減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。當作又另一種選擇，核心190可為特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心，等等。
前端單元130包括一分支預測單元132，其係耦合至指令快取單元134，其係耦合至指令翻譯旁看緩衝器(TLB)136，其係耦合至指令提取單元138，其係耦合至解碼單元140。解碼單元140(或解碼器)可解碼指令；並可將以下產生為輸出：一或更多微操作、微碼進入點、微指令、其他指令、或其他控制信號，其被解碼自(或者反應)、或被衍生自原始指令。解碼單元140可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記 憶體(ROM)，等等。於一實施例中，核心190包括微碼ROM或者儲存用於某些巨指令之微碼的其他媒體(例如，於解碼單元140中或者於前端單元130內)。解碼單元140被耦合至執行引擎單元150中之重新命名/配置器單元152。
執行引擎單元150包括重新命名/配置器單元152，其係耦合至撤回單元154及一組一或更多排程器單元156。排程器單元156代表任何數目的不同排程器，包括保留站、中央指令窗，等等。排程器單元156被耦合至實體暫存器檔單元158。實體暫存器檔單元158代表一或更多實體暫存器檔，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，其為下一待執行指令之位址的指令指標)，等等。於一實施例中，實體暫存器檔單元158包含向量暫存器單元、寫入遮蔽暫存器單元、及純量暫存器單元。這些暫存器單元可提供架構向量暫存器、向量遮蔽暫存器、及通用暫存器。實體暫存器檔單元158係由撤回單元154所重疊以闡明其中暫存器重新命名及亂序執行可被實施之各種方式(例如，使用記錄器緩衝器和撤回暫存器檔；使用未來檔、歷史緩衝器、和撤回暫存器檔；使用暫存器映圖和暫存器池，等等)。撤回單元154及實體暫存器檔單元158被耦合至執行叢集160。執行叢集160包括一組一或更多執行單元162及一組一或更多記憶體存取單元164。執行單元162可履行各種操作(例如， 偏移、相加、相減、相乘)以及於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例可包括數個專屬於特定功能或功能集之執行單元，但其他實施例可包括僅一個執行單元或者全部履行所有功能之多數執行單元。排程器單元156、實體暫存器檔單元158、及執行叢集160被顯示為可能複數的，因為某些實施例係針對某些類型的資料/操作產生分離的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器檔單元、及/或執行叢集-且於分離記憶體存取管線之情況下，某些實施例被實施於其中僅有此管線之執行叢集具有記憶體存取單元164)。亦應理解：當使用分離管線時，這些管線之一或更多者可為亂序發送/執行而其他者為依序。
該組記憶體存取單元164被耦合至記憶體單元170，其包括資料TLB單元172，其耦合至資料快取單元174，其耦合至第二階(L2)快取單元176。於一範例實施例中，記憶體存取單元164可包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單元170中之資料TLB單元172。指令快取單元134被進一步耦合至記憶體單元170中之第二階(L2)快取單元176。L2快取單元176被耦合至一或更多其他階的快取且最終至主記憶體。
舉例而言，範例暫存器重新命名、亂序發送/執行核心架構可實施管線100如下：1)指令提取138履行提取和 長度解碼級102和104；2)解碼單元140履行解碼級106；3)重新命名/配置器單元152履行配置級108和重新命名級110；4)排程器單元156履行排程級112；5)實體暫存器檔單元158和記憶體單元170履行暫存器讀取/記憶體讀取級114；執行叢集160履行執行級116；6)記憶體單元170和實體暫存器檔單元158履行寫入回/記憶體寫入級118；7)各個單元可參與例外處置級122；及8)撤回單元154和實體暫存器檔單元158履行確定級124。
核心190可支援一或更多指令集(例如，x86指令集，具有其已被加入以較新版本之某些延伸)；MIPS Technologies of Sunnyvale,CA之MIPS指令集；ARM Holdings of Cambridge,England之ARM®指令集(具有諸如NEON之選擇性額外延伸)，包括文中所述之指令。於一實施例中，核心190包括支援緊縮資料指令集延伸(例如，AVX1、AVX2等等)之邏輯，其容許由許多多媒體應用程式所使用的操作使用緊縮資料來履行。
應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyper-Threading Technology)。
雖然暫存器重新命名被描述於亂序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器 之所述的實施例亦包括分離的指令和資料快取單元134/174以及共享L2快取單元176，但替代實施例可具有針對指令和資料兩者之單一內部快取，諸如(例如)第一階(L1)內部快取、或多階內部快取。於某些實施例中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
特定範例依序核心架構
圖2A-B闡明更特定的範例依序核心架構之方塊圖，該核心將為晶片中之數個邏輯區塊之一(包括相同類型及/或不同類型之其他核心)。邏輯區塊係透過高頻寬互連網路(例如，環狀網路)來通訊，利用某些固定功能邏輯、記憶體I/O介面、及其他必要I/O邏輯，根據其應用而定。
圖2A為單處理器核心之方塊圖，連同與晶粒上互連網路202之其連接、以及第二階(L2)快取204之其本地子集，依據實施例。於一實施例中，指令解碼器200支援具有緊縮資料指令集延伸之x86指令集。L1快取206容許針對快取記憶體之低潛時存取入純量及向量單元。雖然於一實施例中(為了簡化設計)，純量單元208及向量單元210使用分離的暫存器組(個別地，純量暫存器212及向量暫存器214)，且於其間轉移的資料被寫入至記憶體並接著從第一階(L1)快取206被讀取回；但替代實施例可使用不同的方式(例如，使用單一暫存器組或者包括一通訊路 徑，其容許資料被轉移於兩暫存器檔之間而不被寫入及讀取回)。
L2快取204之本地子集為其被劃分為分離本地子集(每一處理器核心有一個)之總體L2快取的部分。各處理器核心具有一直接存取路徑通至L2快取204之其本身的本地子集。由處理器核心所讀取的資料被儲存於其L2快取子集204中且可被快速地存取，且平行於存取其本身本地L2快取子集之其他處理器核心。由處理器核心所寫入之資料被儲存於其本身的L2快取子集204中且被清除自其他子集，假如需要的話。環狀網路確保共享資料之一致性。環狀網路為雙向的，以容許諸如處理器核心、L2快取及其他邏輯區塊等代理於晶片內部彼此通訊。各環狀資料路徑於每方向為1012位元寬。
圖2B為圖2A中之處理器核心的部分之延伸視圖，依據實施例。圖2B包括L1快取204之L1資料快取206A部分、以及有關向量單元210和向量暫存器214之更多細節。明確地，向量單元210為16寬的向量處理單元(VPU)(參見16寬的ALU 228)，其係執行整數、單精確度浮點、及雙精確度浮點指令之一或更多者。VPU支援以拌合單元220拌合暫存器輸入、以數字轉換單元222A-B之數字轉換、及於記憶體輸入上以複製單元224之複製。寫入遮蔽暫存器226容許斷定結果向量寫入。
具有集成記憶體控制器及特殊用途邏輯之處理器
圖3為一種處理器300之方塊圖，該處理器300可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形，依據實施例。圖3中之實線方塊闡明處理器300，其具有單核心302A、系統代理310、一組一或更多匯流排控制器單元316；而虛線方塊之選擇性加入闡明一替代處理器300，其具有多核心302A-N、系統代理單元310中之一組一或更多集成記憶體控制器單元314、及特殊用途邏輯308。
因此，處理器300之不同實施方式可包括：1)CPU，具有其為集成圖形及/或科學(通量)邏輯(其可包括一或更多核心)之特殊用途邏輯308、及其為一或更多通用核心(例如，通用依序核心、通用亂序核心、兩者之組合)之核心302A-N；2)共處理器，具有其為主要用於圖形及/或科學(通量)之大量特殊用途核心的核心302A-N；及3)共處理器，具有其為大量通用依序核心的核心302A-N。因此，處理器300可為通用處理器、共處理器或特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(通用圖形處理單元)、高通量多數集成核心(MIC)共處理器(包括30或更多核心)、嵌入式處理器，等等。該處理器可被實施於一或更多晶片上。處理器300可為一或更多基底之部分及/或可被實施於其上，使用數個製程技術之任一者，諸如(例如)BiCMOS、CMOS、或NMOS。
記憶體階層包括該些核心內之一或更多階快取、一組 或者一或更多共享快取單元306、及耦合至該組集成記憶體控制器單元314之額外記憶體(未顯示)。該組共享快取單元306可包括一或更多中階快取，諸如第二階(L2)、第三階(L3)、第四階(L4)、或其他階快取、最後階快取(LLC)、及/或其組合。雖然於一實施例中環狀為基的互連單元312將以下裝置互連：集成圖形邏輯308、該組共享快取單元306、及系統代理單元310/集成記憶體單元314，但替代實施例可使用任何數目之眾所周知的技術以互連此等單元。於一實施例中，一致性被維持於一或更多快取單元306與核心302-A-N之間。
於某些實施例中，一或更多核心302A-N能夠進行多線程。系統代理310包括協調並操作核心302A-N之那些組件。系統代理單元310可包括(例如)電力控制單元(PCU及顯示單元。PCU可為或者包括用以調節核心302A-N及集成圖形邏輯308之電力狀態所需的邏輯和組件。顯示單元係用以驅動一或更多外部連接的顯示。
核心302A-N可針對架構指令集為同質的或異質的；亦即，二或更多核心302A-N可執行相同的指令集，而其他者可執行該指令集或不同指令集之僅一子集。
範例電腦架構
圖4-7為範例電腦架構之方塊圖。用於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、 數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
圖4顯示一系統400之方塊圖，依據實施例。系統400可包括一或更多處理器410、415，其被耦合至控制器集線器420。於一實施例中，控制器集線器420包括圖形記憶體控制器集線器(GMCH)490及輸入/輸出集線器(IOH)450(其可於分離的晶片上)；GMCH 490包括記憶體及圖形控制器(耦合至記憶體440及共處理器445)；IOH 450為通至GMCH 490之耦合輸入/輸出(I/O)裝置460。另一方面，記憶體與圖形控制器之一或兩者被集成於處理器內(如文中所述者)，記憶體440及共處理器445被直接地耦合至處理器410、及具有IOH 450之單一晶片中的控制器集線器420。
額外處理器415之選擇性本質於圖4中被標示以斷線。各處理器410、415可包括文中所述的處理核心之一或更多者並可為處理器300之某版本。
記憶體440可為(例如)動態隨機存取記憶體(DRAM)、相位改變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器420經由諸如前側匯流排(FSB)等多點分支匯流排、諸如QuickPath互連(QPI)等點 對點介面、或類似連接495而與處理器410、415通訊。
於一實施例中，共處理器445為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。於一實施例中，控制器集線器420可包括集成圖形加速器。
於實體資源410、415間可有多樣差異，針對價值矩陣之譜，包括架構、微架構、熱、功率耗損特性，等等。
於一實施例中，處理器410執行其控制一般類型之資料處理操作的指令。指令內所嵌入者可為共處理器指令。處理器410辨識這些共處理器指令為其應由裝附之共處理器445所執行的類型。因此，處理器410將共處理器匯流排或其他互連上之這些共處理器指令(或代表共處理器指令之控制信號)發送至共處理器445。共處理器445接受並執行該些接收的共處理器指令。
圖5顯示第一更特定範例系統500之方塊圖，依據實施例。如圖5中所示，多處理器系統500為點對點互連系統，並包括經由點對點互連550而耦合之第一處理器570及第二處理器580。處理器570及580之每一者可為處理器300之某版本。於本發明之一實施例中，處理器570及580個別為處理器410及415，而共處理器538為共處理器445。於另一實施例中，處理器570及580個別為處理器410及共處理器445。
處理器570及580被顯示為個別地包括集成記憶體控制器(IMC)單元572及582。處理器570亦包括其匯流排 控制器單元點對點(P-P)介面576及578之部分；類似地，第二處理器580包括P-P介面586及588。處理器570、580可使用P-P介面電路578、588而經由點對點(P-P)介面550來交換資訊。如圖5中所示，IMC 572及582將處理器耦合至個別記憶體，亦即記憶體532及記憶體534，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器570、580可各經由個別的P-P介面552、554而與晶片組590交換資訊，使用點對點介面電路576、594、586、598。晶片組590可經由高性能介面539而選擇性地與共處理器538交換資訊。於一實施例中，共處理器538為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。
共享快取(未顯示)可被包括於任一處理器中或者於兩處理器外部，而經由P-P互連與處理器連接，以致處理器之任一者或兩者的本地快取資訊可被儲存於共享快取中，假如處理器被置於低功率模式時。
晶片組590可經由一介面596而被耦合至第一匯流排516。於一實施例中，第一匯流排516可為周邊組件互連(PCI)匯流排、或者諸如PCI快速匯流排或其他第三代I/O互連匯流排等匯流排，雖然本發明之範圍未如此限制。
如圖5中所示，各種I/O裝置514可被耦合至第一匯流排516，連同匯流排橋518，其係將第一匯流排516耦 合至第二匯流排520。於一實施例中，一或更多額外處理器515(諸如共處理器、高通量MIC處理器、GPGPU加速器(諸如，例如，圖形加速器或數位信號處理(DSP)單元)、場可編程閘極陣列、或任何其他處理器)被耦合至第一匯流排516。於一實施例中，第二匯流排520可為低管腳數(LPC)匯流排。各個裝置可被耦合至第二匯流排520，其包括(例如)鍵盤/滑鼠522、通訊裝置527、及儲存單元528，諸如磁碟機或其他大量儲存裝置(其可包括指令/碼及資料530)，於一實施例中。此外，音頻I/O 524可被耦合至第二匯流排520。注意：其他架構是可能的。例如，取代圖5之點對點架構，系統可實施多點分支匯流排其他此類架構。
圖6顯示第二更特定範例系統600之方塊圖，依據實施例。圖5與6中之類似元件具有類似的參考數字，且圖5之某些形態已從圖6省略以免混淆圖6之其他形態。
圖6闡明其處理器570、580可包括集成記憶體及I/O控制邏輯(「CL」)572和582，個別地。因此，CL 572、582包括集成記憶體控制器單元並包括I/O控制邏輯。圖6闡明其不僅記憶體532、534被耦合至CL 572、582，同時其I/O裝置614亦被耦合至控制邏輯572、582。舊有I/O裝置615被耦合至晶片組590。
圖7顯示一SoC 700之方塊圖，依據實施例。圖3中之類似元件具有類似的參考數字。同時，虛線方塊為更多先進SoC上之選擇性特徵。於圖7中，互連單元702被耦 合至：應用程式處理器710，其包括一組一或更多核心202A-N及共享快取單元306；系統代理單元310；匯流排控制器單元316；集成記憶體控制器單元314；一組一或更多共處理器720，其可包括集成圖形邏輯、影像處理器、音頻處理器、及視頻處理器；靜態隨機存取記憶體(SRAM)單元730；直接記憶體存取(DMA)單元732；及顯示單元740，用以耦合至一或更多外部顯示。於一實施例中，共處理器720包括特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器，等等。
文中所揭露之機制的實施例被實施以硬體、軟體、韌體、或此等實施方式之組合。本發明之實施例被實施為電腦程式或程式碼，其被執行於可編程系統上，該可編程系統包含至少一處理器、儲存系統(包括揮發性和非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置。
程式碼(諸如圖5中所示之碼530)可被應用於輸入指令以履行文中所述之功能並產生輸出資訊。輸出資訊可被應用於一或更多輸出裝置，以已知的方式。為了本申請案之目的，處理系統包括任何系統，其具有處理器，諸如(例如)數位信號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或微處理器。
程式碼可被實施以高階程序或目標導向的編程語言來與處理系統通訊。程式碼亦可被實施以組合或機器語言， 假如想要的話。事實上，文中所述之機制在範圍上不限於任何特定編程語言。於任何情況下，該語言可為編譯或解讀語言。
至少一實施例之一或更多形態可由其儲存在機器可讀取媒體上之代表性資料所實施，該機器可讀取媒體代表處理器內之各個邏輯，當由機器讀取時造成該機器製造邏輯以履行文中所述之技術。此等表示(已知為「IP核心」)可被儲存在有形的、機器可讀取媒體(「帶」)上，且被供應至各個消費者或製造設施以載入其實際上製造該邏輯或處理器之製造機器。例如，IP核心(諸如由ARM Holdings,Ltd.及the Institute of Computing Technology(ICT)of the Chinese Academy of Sciences所開發的處理器)可被授權或販售給各個消費者或被授權人，且被實施於由這些消費者或被授權人所製造的處理器中。
此類機器可讀取儲存媒體可包括(無限制)由機器或裝置所製造或形成之物件的非暫態、有形配置，包括：儲存媒體，諸如硬碟、包括軟碟、光碟、微型碟唯讀記憶體(CD-ROM)、可再寫入微型碟(CD-RW)、及磁光碟等任何其他類型的碟片；半導體裝置，諸如唯讀記憶體(ROM)、諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可編程唯讀記憶體(EPROM)等隨機存取記憶體(RAM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)、相位改變記憶體(PCM)、磁或光學卡、或者適於儲存電子指令之任何其他類型的媒體。
因此，實施例亦包括含有指令或含有諸如硬體描述語言(HDL)等設計資料之非暫態、有形的機器可讀取媒體，該硬體描述語言(HDL)係定義文中所述之結構、電路、設備、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
仿真(包括二元翻譯、碼變形，等等)
於某些情況下，指令轉換器可被用以將來自來源指令集之指令轉換至目標指令集。例如，指令轉換器可將指令翻譯(例如，使用靜態二元翻譯、動態二元翻譯，包括動態編譯)、變形、仿真、或者轉換至一或更多其他指令以供由核心所處理。指令轉換器可被實施以軟體、硬體、韌體、或其組合。指令轉換器可位於處理器上、處理器外、或者部分於處理器上而部分於處理器外。
圖8為一種對照軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據實施例。於所述之實施例中，指令轉換器為一種軟體指令轉換器，雖然替代地該指令轉換器亦可被實施以軟體、韌體、硬體、或其各種組合。圖8顯示一種高階語言802之程式可使用x86編譯器804而被編譯以產生x86二元碼806，其可由具有至少一x86指令集核心之處理器816來本機地執行。
具有至少一x86指令集核心之處理器816代表任何處理器，其可藉由可相容地執行或者處理以下事項來履行實 質上如一種具有至少一x86指令集核心之Intel®處理器的相同功能：(1)Intel® x86指令集核心之指令集的實質部分或者(2)針對運作於具有至少一x86指令集核心之Intel®處理器上的應用程式或其他軟體之物件碼版本，以獲得如具有至少一x86指令集核心之Intel®處理器的實質上相同結果。x86編譯器804代表一種編譯器，其可操作以產生x86二元碼806(例如，物件碼)，其可(具有或沒有額外鏈結處理)被執行於具有至少一x86指令集核心之處理器816上。類似地，圖8顯示高階語言802之程式可使用替代的指令集編譯器808而被編譯以產生替代的指令集二元碼810，其可由沒有至少一x86指令集核心814之處理器來本機地執行(例如，具有其執行MIPS Technologies of Sunnyvale,CA之MIPS指令集及/或其執行ARM Holdings of Cambridge,England之ARM指令集的核心之處理器)。
指令轉換器812被用以將x86二元碼806轉換為其可由沒有至少一x86指令集核心之處理器814來本機地執行的碼。已轉換碼不太可能相同於替代的指令集二元碼810，因為能夠執行此功能之指令很難製造；然而，已轉換碼將完成一般性操作並由來自替代指令集之指令所組成。因此，指令轉換器812代表軟體、韌體、硬體、或其組合，其(透過仿真、模擬或任何其他程序)容許處理器或其他不具有x86指令集處理器或核心的電子裝置來執行x86二元碼806。
簡易型堆疊為基的斷定
將描述簡易型堆疊為基的斷定之實施例。實施例包括用於述詞堆疊實施方式之暫存器及重新命名邏輯，其已減少相對於現存述詞暫存器實施方式之硬體複雜度。此外，述詞暫存器重新命名及述詞暫存器之收回可使用相較於習知述詞暫存器實施方式更為簡化的邏輯來履行。
於一實施例中，述詞指令產生並推送斷定值至述詞堆疊上以致能藉由稍後指令之條件式執行。指令根據該堆疊上之指明述詞值而條件式地執行。於一實施例中，述詞堆疊管理及同步指令被提供以維持涵蓋條件式執行分支之堆疊一致性。
於一實施例中，用於述詞暫存器堆疊之暫存器重新命名邏輯被移動於處理器管線指令於處理器指令管線中之較前面。早期述詞暫存器重新命名容許其含有針對已斷定指令之述詞的實體暫存器被及早使用於指令解碼級，相對於習知述詞暫存器實施方式具有較早的分支結果計算及增進的分支錯誤預測復原。
藉由減少相較於現存實施方式之針對述詞暫存器的晶粒區域需求，可實現性能增進而同時亦減少實施之成本。減少的晶粒區域可導致處理器動態電容之減少以及處理器功率耗損之相關減少。此外，指令編碼空間需求可被減少於其產生述詞值之指令，因為該指令可能不需要明確的述詞目的地暫存器。
於一實施例中，斷定實施方式被調適以用於一種亂序 硬體軟體協同設計的處理器之實施方式。述詞暫存器之軟體支援可而被編譯為程式或者藉由二元翻譯系統而於編譯後被插入以供執行。簡化的硬體邏輯導致處理器晶粒區域之進一步節省以及處理器動態電容之進一步減少，相較於現存的述詞暫存器實施方式。
述詞暫存器堆疊概述
於各個實施例中，述詞值被組織於暫存器堆疊中。因此，來源及目的地邏輯暫存器未被其消耗並產生述詞值之指令所明確地參考。取而代之，述詞係讀取及寫入在相對於堆疊頂部(ToS)暫存器之述詞堆疊中的特定位置上之位址值。於一實施例中，相對於目前ToS值(例如，ToS,ToS-1,ToS+2)做出對述詞值之參考。於一實施例中，藉由推送(例如，寫入)或彈出(例如，讀取)值至或自堆疊而做出堆疊參考。根據推送或彈出操作的類型，該操作可具有對於ToS值之副效應。
於一實施例中，指令被提供以明確地管理並維持述詞堆疊狀態。例如，指令被提供以維持在分支之再收斂後的述詞堆疊值之恆定觀點。於一實施例中，述詞堆疊管理功能可被用以維持其橫跨各個軟體控制流路徑之述詞堆疊的一致性。因為碼係依循不同的控制流路徑，所以對於述詞堆疊之不同數目的推動及彈出可能發生。於某些情況下，再收斂後碼可能無法存取發散前述詞值。例如，再收斂後碼之位置可能根據哪個先前控制流路徑被採取而不同。範 例控制流指令係配合圖13-15而被描述於下。
早期分支計算及錯誤預測復原
於一實施例中，堆疊為基的斷定實施方式致能處理器管線內之述詞暫存器的邏輯至實體映射的較早實現。因此，早期計算的述詞值可被用以計算分支之結果並在該分支已執行前校正其錯誤預測。以一種更傳統的組織如此進行將顯著地更為複雜，因為重新命名是在處理器管線之較後面發生。
圖9為針對亂序處理器之範例管線的方塊圖，該亂序處理器係以暫存器別名表實施述詞重新命名。暫存器別名表(RAT)是一種針對暫存器重新命名之傳統方式。所示之管線是示範性的，且非想要闡明任何特定處理器架構之處理器管線，而是被提出當作亂序暫存器重新命名處理器之處理管線的一部分之一般性範例。為了簡化，管線之部分係使用圖1B之範例依序管線及範例暫存器重新命名亂序發送/執行架構的組件來闡明。
圖1B之先前闡明的分支預測單元132、指令提取單元138、解碼單元140、及執行單元162被顯示。此外，別名組件942、指令佇列組件944、重新命名組件952、述詞RAT組件954、及陰影RAT組件956被顯示。別名組件942及重新命名組件952可為圖1B中所示之重新命名/配置器單元152的部分。述詞RAT 954及陰影RAT 956可駐存在圖1B所示之一或更多實體暫存器檔單元158 中。
於本技術已知的斷定實施方式中，述詞RAT組件954被實施為如本技術中已知的其他RAT，其中暫存器別名被產生於其由指令所明確地指明給實體暫存器中之實體暫存器的一者的邏輯指明符之間。邏輯暫存器指明符被轉換至實體暫存器指明符，在處理器管線之重新命名級上。於暫存器重新命名期間，一群指令進入重新命名組件952。介於這些指令之間的資料依存性被判定且一組可能的來源運算元實體暫存器被判定，使用別名表(例如，RAT)。於分支臆測期間，述詞RAT 954係儲存其用於暫存器重新命名之臆測性別名資訊。陰影RAT 956儲存一較非臆測性的陰影狀態，其係用於分支錯誤預測之事件中的資料復原。
於執行期間，述詞暫存器之實體ID在直到重新命名組件952以前是未知的。因此，延遲了分支預測或分支錯誤預測校正，其係仰賴述詞暫存器之實體暫存器ID的資訊。於某些例子中，錯誤預測復原路徑970可被延遲如執行單元162一般晚。因此，於亂序、暫存器重新命名管線中之斷定的使用可能導致在其中分支預測無法正確地預測之稀少例子中的嚴重的分支錯誤預測懲罰。
圖10為針對亂序處理器之管線的方塊圖，該亂序處理器係實施述詞暫存器堆疊，依據實施例。於一實施例中，堆疊為基的斷定實施方式係藉由將述詞暫存器之實體暫存器實現較早地移入處理器管線以顯著地減少錯誤預測懲罰。
顯示出組態成實施一實施例之已更新的處理器組件。已更新組件包括分支預測單元1032、指令提取單元1038、解碼單元1040、別名組件1042、指令佇列組件1044、重新命名組件1052、及執行單元1062。
一旦得知偏移則述詞重新命名操作可被履行，且重新命名邏輯1054可使用相較於習知暫存器重新命名邏輯顯著地減少了硬體的邏輯來實施。於一實施例中，偏移在解碼單元1040內變為已知，於管線之指令解碼級期間。一旦偏移為已知，則述詞ToS暫存器及重新命名邏輯1054可判定述詞實體暫存器ID。於指令管線中較早地推進述詞暫存器重新命名提供了額外的機會以根據先前計算的述詞值來履行分支錯誤預測復原。因此，雖然執行單元1062保留錯誤預測復原路徑1070上之一可能節點，但早期錯誤預測檢測點1072可被致能於解碼單元1040、別名組件1042、指令佇列組件1044、或重新命名組件1052之一或更多上。
於一實施例中，一組陰影述詞暫存器1056被包括。於完全或部分管線清除(由於分支錯誤預測)之情況下，正確的ToS實體暫存器識別符可被復原自陰影述詞暫存器1056之一。於一實施例中，ToS識別符之陰影副本被保存於各潛在的管線清除點上。例如，一陰影副本被確認地使用以處置完全管線清除，而一額外的陰影副本可被保持在管線中之較早點上以供從部分管線清除復原，例如，在潛在的早期錯誤預測檢測點1072之一上。
範例述詞暫存器堆疊實施方式
圖11為其中可實施實施例之範例處理器的方塊圖。為了簡化而闡明單一處理器核心1190(例如，核心0)之細節，雖然其他核心(例如，核心1-N可具有類似的邏輯)亦可能。於一實施例中，處理器核心1190包括圖1之範例處理器190中所顯示的處理器組件。此外，各核心可包括增強的前端單元1130，其包括至少增強的分支預測單元1132、指令提取單元1138及解碼單元1140。於一實施例中，各核心包括增強的亂序執行引擎單元1150，其包括重新命名/配置器單元1152、排程器單元1156、及實體暫存器檔單元1158。
於一實施例中，處理器核心1190實施圖10之堆疊為基的述詞系統。於此實施例中，分支預測單元1032被實施於分支預測單元1132中。指令提取單元1038被實施於指令提取單元1138中。解碼單元1040被實施於解碼單元1140中。於一實施例中，別名組件1042及重新命名組件1052被實施於重新命名/配置器單元1152中。執行單元1062可為執行單元162之任何一或更多者。指令佇列1052可被實施為排程器單元1156之一或更多者內的保留站。
於一實施例中，ToS暫存器及重新命名邏輯1054被實施於解碼單元1140內或者與其關連。然而，早期述詞暫存器判定可仍被履行(例如，於解碼級期間)，假如述詞 暫存器硬體被實施於處理器核心之其他組件中的話。於一實施例中，ToS暫存器及重新命名邏輯1054被實施於重新命名/配置器單元1152內，使用其可由前端單元1130所存取之簡化的重新命名邏輯。於一實施例中，述詞TOS暫存器及重新命名邏輯1054被實施於實體暫存器檔單元1158之一或更多者內。
圖12A-B為用以實施述詞暫存器堆疊之實施例的處理器組件之方塊圖。處理器組件被顯示為圖1190之處理器核心1190的組件。特別地，12A顯示執行引擎單元1150及實體暫存器檔單元1158。實體暫存器檔單元1158可被連接至個別執行單元(未顯示)之一或更多者。圖12B顯示實體暫存器檔單元1158之延伸視圖。
如圖12A中所示，於一實施例中，暫存器重新命名組件1152.1及暫存器配置組件1152.2被包括於執行引擎單元1150之重新命名/配置器單元1152內。排程器單元1156內之保留站1257可被用以實施圖10之亂序指令佇列1044。於一實施例中，實體暫存器檔單元1158包括述詞ToS暫存器及重新命名邏輯1254，連同執行引擎單元內所使用的其他實體暫存器。述詞ToS暫存器及重新命名邏輯1254被用以選擇述詞暫存器組1210內之暫存器的暫存器ID。述詞暫存器組1210內之暫存器被用於述詞暫存器堆疊。
於一實施例中，實體述詞暫存器組1210中之各述詞暫存器為單一位元暫存器，其係組態成保持單一位元述詞 值(例如，0b1為真或0b0為偽)。於一實施例中，述詞暫存器組1210被組態自多數位元暫存器(例如，16位元、32位元)，而暫存器邏輯被組態以提出多數位元暫存器之單一位元為單一述詞暫存器。
圖12B顯示實體暫存器檔單元1158之延伸視圖。任何既定時刻之該組即時述詞暫存器被定義為[ToS-MAX_OFFSET,ToS+MAX_OFFSET]，其中圖12A-B中之+N及-N係闡明來自述詞暫存器堆疊之ToS 1206的+MAX_OFFSET及-MAX_OFFSET。MAX_OFFSET係依據實施例而改變。隨著述詞值被計算出的值，該些值被推送至述詞堆疊之頂部上(例如，至ToS 1206上方之暫存器)且ToS被推進至新的值。
於一實施例中，述詞暫存器重新命名邏輯1254包括用以儲存ToS暫存器之暫存器ID的暫存器1204及用以計算來自ToS ID之請求偏移的ALU 1202。先前計算的述詞係相對於目前述詞ToS暫存器(例如，ToS+1,ToS-2等等)而被識別。特定值之邏輯名稱將隨著時間而改變。例如，ToS上之特定述詞暫存器將被提出於ToS-1，在下一述詞值被推送至述詞暫存器堆疊之後。每次ToS暫存器增加，則述詞(例如，ToS-(MAX_OFFSET+1)位置中之述詞)之一便移出即時述詞值之範圍。當此狀況發生時，ToS-(MAX_OFFSET+1)位置中之述詞值被視為停滯。一旦邏輯暫存器為停滯，則與該邏輯暫存器相關的實體暫存器被收回。
於完全或部分管線清除之情況下，正確的ToS值被復原自陰影ToS暫存器1256中之陰影副本。於一實施例中，陰影副本被保存於各潛在的管線清除點上。於一實施例中，軟體被開發以警告其邏輯地位於[ToS-MAX_OFFSET,ToS+MAX_OFFSET]之外的述詞值不應被釋放(假如其保持可能清除管線的話)，並且將處理器狀態轉返至其述詞值應仍保持有效的點。於一實施例中，邏輯被包括以防止邏輯暫存器被釋放，假如該暫存器在處理器狀態之轉返後可能變為有效的話。因為述詞暫存器之成本相當低，所以於一實施例中，實體暫存器之數目可被保持足夠大以限制述詞暫存器超出問題之可能性。含有高達16個有效述詞暫存器之述詞暫存器堆疊在一實施方式中是足夠的。然而，在任一時刻之有效述詞暫存器的數目可根據處理器或處理器核心之指令管線的長度來調整。
新的述詞值可被計算並推送至堆疊上，無論是明確地(以某程度偏好比較指令)或隱含地(藉由其計算可用某方式而測試的值之任何指令)。例如，修飾架構旗標之任何現存指令可潛在地推送述詞值至述詞堆疊上。應使用哪個架構旗標為針對既定指令來推送或比較的述詞值可被指明為指令編碼之部分；可被假設為總是針對0測試；或者任何其他條件。於一實施例中，任何產生的值總是被推送至堆疊之頂部上。因此，並無明確的目的地述詞暫存器被指明於指令編碼中。
於一實施例中，ToS可被假設為總是成長，而明確的 彈出指令不被提供。然而，於一實施例中，彈出指令可被實施以從該堆疊移除值並以已彈出值之數目縮小ToS。於一實施例中，提供隱含彈出指令，其係根據堆疊同步指令而移動ToS至先前點。
述詞暫存器堆疊管理指令
於堆疊為基的設計中，當程式可能採取不同的控制路徑時，堆疊應處於一致的狀態在當控制路徑收斂時。換言之，述詞ToS暫存器及任何TOS-N參考應指稱相同的述詞暫存器而不論採取何路徑。假如推送至堆疊上之述詞值的數目於控制流路徑之間有所不同，則述詞暫存器堆疊變為不一致。將述詞暫存器堆疊置入不一致狀態之一範例組的指令被顯示於表1如下。
於如上之表1中，兩個分支路徑之一係根據由ToS在第2行所指示之述詞暫存器中的值而被執行。predicate_false路徑推送兩個述詞值至述詞堆疊上。Predicate_true路徑推送一個述詞值至述詞堆疊上。因此，第7行之分支將使用其取決於哪個先前分支路徑被採取之不同的述詞值而被評估，其不太可能是所欲的結果。
於一實施例中，特殊指令被包括以致能(例如，編譯器或開發器)維持橫跨其將不同數目的述詞值推送至述詞暫存器堆疊上之分支路徑的堆疊一致性。
述詞堆疊推送指令
於一實施例中，指令(例如，ppush)被提供以明確地推送一或更多值至述詞堆疊上並適當地推進ToS。於該堆疊上所推送之值可為真或偽。於一實施例中，「不在乎」值可被推送。推送不在乎值將更新ToS並再利用其存在述詞暫存器中之任何現有的值而無須設定新的值。利用述詞堆疊推送指令以維持述詞暫存器堆疊一致性之範例組的指令被顯示於表2如下。
於如上之表2中，額外的「ppush 0x1」指令被顯示於第6a行。於一實施例中，ppush 0x1指令將推送0x1值至述詞堆疊上並更新ToS至插入值。結果，被推送至堆疊上之述詞值的數目將於兩分支中相等。因此，第7行上之分支將使用相同的述詞值來評估而不管先前分支執行。雖然係顯示單一位元(例如，0x1)，但實施例係致能數個位元被推送至該堆疊上，根據該指令之來源運算元的位元值。例如，假如來源值為0x3(例如，0b11)，則實施例推送兩個真述詞至堆疊上。
述詞堆疊佇列及同步指令
於一實施例中，述詞佇列(例如，p佇列)及述詞同步(例如，p同步)指令被提供。p佇列指令可推送一明確串列的一或更多述詞至堆疊上而無須推進ToS通過這些值。因此，當未來值被推送至堆疊上時，則該些未來值覆寫其由該p佇列所推送的值。p佇列指令亦可儲存ToS之目前位置以供由p同步指令之稍後使用。
p同步指令(依據實施例)將ToS移動至其在佇列指令(例如，p同步底部、p同步.b)前之位置；或者推進ToS直到其指到由先前p佇列指令(例如，p同步頂部、p同步.t)所寫入之上個述詞值。例如，p同步底部指令可被使用於假如沒有任何不同控制流路徑上所計算的述詞意欲在通過分支再收斂點後為有效的話，導致由p佇列所推送之任何值的隱含彈出，以及被推送至介於p佇列與p同步底部之間的堆疊上之任何其他值。反之，p同步頂部指令可被使用於假如在分支期間所發生之可變數目的推送(以及某數目之那些值)意欲在通過再收斂點後為有效的話。利用述詞堆疊佇列及同步指令以維持述詞暫存器堆疊一致性之範例組的指令被顯示於表3如下。
於如上之表3中，第1a行係顯示p佇列指令，用以推送0x3之值(例如，0b11)至堆疊上。因此，兩個真述詞值被推送。於一實施例中，p佇列指令儲存ToS位置以供稍後使用，但不會更新ToS位置以反映新佇列的值。因為ToS位置未由於p佇列指令而被更新，所以在第2行由br.p指令對ToS之參考是在第1行由add.p指令對述詞值之參考。接續於第2行之分支，兩個值係藉由第3及4行上之指令而被推送至述詞堆疊，或者一個值係藉由第6行 上之指令而被推送至述詞堆疊。沿著此分支之各推送係覆寫其由第1a行上之p佇列指令所插入的值，在各推送之後推進該堆疊。
在第6b行，p同步指令被用以同步述詞堆疊。p同步.t或p同步.b之任一者可被使用。p同步.t指令被用以推進ToS至其由緊接在前的p佇列指令所寫入的上個值。於表C之碼中，在第1a行之p佇列0x3推送兩個述詞值至述詞堆疊上。因此，於一實施例中，在第6a行之p同步.t係擷取先前ToS位置並推進ToS至超過先前ToS值之兩個位置，其係由第1a行之p佇列指令所儲存。替代地，p同步.b指令可被用以將ToS反轉至p佇列指令前之位置，其基本上丟棄任何沿著先前分支所推送之述詞值。於任一情況下，開發器或編譯器可確認分支收斂後之述詞堆疊狀態。
圖13為包括用以管理述詞堆疊之指令的處理系統之方塊圖，依據實施例。範例處理系統包括一耦合至主記憶體1300之處理器1355。處理器1355包括解碼單元1330，其具有用以解碼述詞堆疊管理指令之解碼邏輯1331。此外，處理器執行引擎單元1340包括額外執行邏輯1341，用以執行述詞暫存器堆疊指令。暫存器1305提供暫存器儲存給運算元、控制資料及其他類型的資料，當執行單元1340執行指令串時。於一實施例中，暫存器1305亦包括實體暫存器，用以實施如文中所述之邏輯述詞暫存器堆疊。
單一處理器核心(「核心0」)之細節被闡明於圖13中以利簡化。然而，應理解：圖13中所示之各核心可具有如核心0之相同組的邏輯。如圖所示，各核心亦可包括專屬的第一階(L1)快取1312及第二階(L2)快取1311，用以依據指定的快取管理策略來快取指令和資料。L1快取1311包括用以儲存指令之分離的指令快取1320及用以儲存資料之分離的資料快取1321。各個處理器快取內所儲存之指令及資料係以其可為固定大小(例如，長度為64、128、512位元組)之快取線的粒度來管理。此範例實施例之各核心具有指令提取單元1310，用以從主記憶體1300及/或共用的第三階(L3)快取1316提取指令；解碼單元1320，用以解碼指令；執行單元1340，用以執行指令；及寫回/撤回單元1350，用以撤回指令並寫回結果。
指令提取單元1310包括各種眾所周知的組件，包括下一指令指針1303，用以儲存欲從記憶體1300(或快取之一)提取之下一指令的位址；指令翻譯旁看緩衝器(ITLB)1304，用以儲存最近使用之虛擬至實體指令的映圖來增進位址翻譯的速度；分支預測單元1302，用以臆測地預測指令分支位址；及分支目標緩衝器(BTB)1301，用以儲存分支位址和目標位址。一旦提取了，指令便接著被串流至指令管線之剩餘級，包括解碼單元1330、執行單元1340、及寫回/撤回單元1350。
圖14為針對用以處理範例述詞堆疊管理指令之邏輯的流程圖，依據實施例。於區塊1402，指令管線開始以 一修飾或者存取述詞暫存器堆疊之指令的提取。該指令可為一用以修飾述詞暫存器堆疊之指令；或者一根據與架構狀態旗標之比較以修飾述詞暫存器堆疊之指令，該架構狀態旗標可或可不由於該指令所履行之計算而被設定。
於區塊1404，處理器將指令解碼成為已解碼指令。於一實施例中，已解碼指令為單一操作。於一實施例中，已解碼指令包括用以履行指令之各子元件的一或更多邏輯微操作。微操作可為硬線或微碼操作，其可致使處理器之組件(諸如執行單元)履行各種操作來實施該指令。
於區塊1406，處理器之執行單元執行該已解碼指令以履行一存取該述詞暫存器堆疊之操作。於一實施例中，該指令致使讀取自一由運算元所指明之述詞堆疊上的位置，該運算元包括該堆疊內之邏輯位置(例如，ToS,ToS-1,ToS+1)。於一實施例中，該指令致使推送至該述詞暫存器堆疊上。針對其推送值至該述詞暫存器堆疊上之指令，於一實施例中，並無明確的目的地述詞暫存器被指明於指令編碼中，針對用以推送值至該述詞暫存器堆疊上之指令，因為所產生的值被推送至該堆疊之頂部上。
於區塊1408，該指令致使處理器修飾如由該指令所指示之述詞暫存器堆疊。於一實施例中，該指令致使處理器執行單元產生並推送一值至述詞暫存器堆疊上，根據其被設定於指令執行(例如，攜載、零溢流、否定)期間之一或更多架構旗標。於一實施例中，該指令為一用以履行明確的述詞堆疊管理操作之指令。該指令可於該述詞堆疊上 履行任何數目的操作，包括推送一或更多值至該述詞堆疊上而不推進ToS值、推送一或更多值至該述詞堆疊上而同時推進ToS值、或同步ToS以根據先前述詞堆疊操作來定位。
圖15A-C為針對特定述詞堆疊管理指令之流程圖，依據實施例。圖15A顯示用於述詞堆疊推送指令(例如，p推送)之邏輯，依據實施例。圖15B顯示用於述詞堆疊佇列指令(例如，p佇列)之邏輯，依據實施例。圖15C顯示用於述詞堆疊同步指令(例如，p同步.b、p同步.t)之邏輯，依據實施例。應理解：用以履行明確述詞堆疊管理之額外指令可被視為符合文中所述之實施例。
如圖15A中所示，於區塊1504，於一實施例中，解碼單元將一具有第一運算元之第一指令(例如，述詞推送指令)解碼成為第一已解碼指令。於區塊1506，處理器組件(諸如處理器執行單元)履行操作以擷取該第一運算元之第一運算元值，其中該第一運算元值包括一或更多述詞值。於區塊1508，處理器根據運算元值之位元以解碼一或更多述詞值。例如，0x4之運算元值可被解碼成為0b100，導致三個述詞值(例如，0b1、0b0、及0b0)之推送至該述詞堆疊上。
於區塊1510，處理器執行邏輯推送已解碼的述詞值至該述詞堆疊上。於一實施例中，推送述詞值係利用述詞暫存器重新命名邏輯以判定一與該述詞堆疊之邏輯暫存器相關的實體暫存器ID。於區塊1512，述詞暫存器重新命 名邏輯被用以推進該述詞堆疊之頂部至其被推送至述詞暫存器堆疊上之最後值。
如圖15B中所示，於區塊1514，於一實施例中，解碼單元將一具有第一運算元之第二指令(例如，述詞佇列指令)解碼成為第二已解碼指令。於區塊1516，處理器組件(諸如處理器執行單元)履行操作以擷取該第一運算元之第一運算元值，其中該第一運算元值包括一或更多述詞值。於區塊1518，處理器解碼來自運算元值之一連串至少一述詞值。
於區塊1520，處理器執行邏輯推送該連串述詞值至該述詞堆疊上。於一實施例中，如區塊1521上所示，述詞佇列指令可明確地儲存目前ToS位置(例如，ToS暫存器ID)以供由同步指令之後續使用。然而，並非所有實施例均仰賴藉由佇列指令之述詞ToS位置的明確儲存，因為可使用判定與先前佇列指令相關之述詞ToS的其他方法。針對第二指令，於區塊1512，述詞佇列指令明確地不推進述詞堆疊之頂部。因此，由述詞佇列指令所推送之述詞值可使用ToS+N邏輯識別符來存取，直到那些值藉由來自述詞推送之明確推送而被覆寫為止，或者來自一編碼以將述詞值推送至述詞堆疊上而成為該指令之操作結果或副效應的指令之推送。
如圖15C中所示，於區塊1524，於一實施例中，解碼單元解碼第三指令(例如，述詞同步指令)。於一實施例中，第三指令擷取先前儲存的ToS位置，如1526上所 示。於此實施例中，先前儲存的ToS位置係由一先前執行的述詞堆疊佇列指令所儲存。然而，並非所有實施例均仰賴藉由佇列指令之述詞ToS位置的明確儲存，因為可使用判定與先前佇列指令相關之述詞ToS的其他方法。如區塊1528所示，處理器判定該指令之同步模式。於一實施例中，同步模式係於指令解碼期間由解碼單元所判定。於一實施例中，處理器係於述詞同步指令之執行期間判定同步模式。如區塊1530所示，述詞暫存器重新命名邏輯根據述詞同步指令之類型或編碼以同步「底部」或「頂部」模式中之述詞ToS暫存器。區塊1532顯示底部同步操作，其中重新命名邏輯將ToS移動至先前述詞佇列指令前的位置。區塊1533顯示頂部同步操作，其中重新命名邏輯將ToS移動至由前述詞佇列指令所寫入的最後述詞。於一實施例中，將ToS移動至由前述詞佇列指令前所寫入的最後述詞會將ToS推進超過一邏輯分支期間所寫入的述詞值之數目。於一實施例中，移動ToS導致一或更多指令之隱含彈出，假如於該分支期間所推送之述詞值較其由先前述詞佇列指令所推送之述詞值更多的話。
範例指令格式
文中所述之指令的實施例可被實施以不同的格式。此外，範例系統、架構、及管線被詳述於下。指令之實施例可被執行於此等系統、架構、及管線上，但不限定於那些細節。
向量友善指令格式是一種適於向量指令之指令格式(例如，有向量操作特定的某些欄位)。雖然實施例係描述其中向量和純量操作兩者均透過向量友善指令格式而被支援，但替代實施例僅使用具有向量友善指令格式之向量操作。
圖16A-16B為闡明一般性向量友善指令格式及其指令模板的方塊圖，依據一實施例。圖16A為闡明一般性向量友善指令格式及其類別A指令模板的方塊圖，依據一實施例；而圖16B為闡明一般性向量友善指令格式及其類別B指令模板的方塊圖，依據一實施例。明確地，針對一般性向量友善指令格式1600係定義類別A及類別B指令模板，其兩者均包括無記憶體存取1605指令模板及記憶體存取1620指令模板。於向量友善指令格式之背景下術語「一般性」指的是不與任何特定指令集連結的指令格式。
實施例將被描述，其中向量友善指令格式支援以下：具有32位元(4位元組)或64位元(8位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)(而因此，64位元組向量係由16雙字元大小的元件、或替代地8四字元大小的元件所組成)；具有16位元(2位元組)或8位元(1位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)；具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之32位元組向量運算元長度(或大小)；及具有32位元(4位元組)、64位元(8位元組)、16位元(2位元 組)、或8位元(1位元組)資料元件寬度(或大小)之16位元組向量運算元長度(或大小)。然而，替代實施例可支援具有更大、更小、或不同資料元件寬度(例如，128位元(16位元組)資料元件寬度)之更大、更小及/或不同的向量運算元大小(例如，256位元組向量運算元)。
圖16A中之類別A指令模板包括：1)於無記憶體存取1605指令模板內，顯示有無記憶體存取、全捨入控制類型操作1610指令模板及無記憶體存取、資料變換類型操作1615指令模板；以及2)於記憶體存取1620指令模板內，顯示有記憶體存取、暫時1625指令模板及記憶體存取、非暫時1630指令模板。圖16B中之類別B指令模板包括：1)於無記憶體存取1605指令模板內，顯示有無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作1612指令模板及無記憶體存取、寫入遮蔽控制、v大小類型操作1617指令模板；以及2)於記憶體存取1620指令模板內，顯示有記憶體存取、寫入遮蔽控制1627指令模板。
一般性向量友善指令格式1600包括以下欄位，依圖16A-16B中所示之順序列出如下。
格式欄位1640-此欄位中之一特定值(指令格式識別符值)係獨特地識別向量友善指令格式、以及因此在指令串中之向量友善指令格式的指令之發生。如此一來，此欄位是選擇性的，因為針對一僅具有一般性向量友善指令格式之指令集而言此欄位是不需要的。
基礎操作欄位1642-其內容係分辨不同的基礎操 作。
暫存器指標欄位1644-其內容(直接地或透過位址產生)係指明來源及目的地運算元之位置，假設其係於暫存器中或記憶體中。這些包括足夠數目的位元以從PxQ(例如，32x512,16x128,32x1024,64x1024)暫存器檔選擇N暫存器。雖然於一實施例中N可高達三個來源及一個目的地暫存器，但是替代實施例可支援更多或更少的來源及目的地暫存器(例如，可支援高達兩個來源，其中這些來源之一亦作用為目的地；可支援高達三個來源，其中這些來源之一亦作用為目的地；可支援高達兩個來源及一個目的地)。
修飾符欄位1646-其內容係從不指明記憶體存取之那些指令分辨出其指明記憶體存取之一般性向量指令格式的指令之發生，亦即，介於無記憶體存取1605指令模板與記憶體存取1620指令模板之間。記憶體存取操作係讀取及/或寫入至記憶體階層(於使用暫存器中之值以指明來源及/或目的地位址之某些情況下)，而非記憶體存取操作則不會(例如，來源及目的地為暫存器)。雖然於一實施例中此欄位亦於三個不同方式之間選擇以履行記憶體位址計算，但是替代實施例可支援更多、更少、或不同方式以履行記憶體位址計算。
擴增操作欄位1650-其內容係分辨多種不同操作之哪一個將被履行，除了基礎操作之外。此欄位是背景特定的。於本發明之一實施例中，此欄位被劃分為類別欄位 1668、α欄位1652、及β欄位1654。擴增操作欄位1650容許操作之共同群組將被履行以單指令而非2、3、或4指令。
比例欄位1660-其內容容許指標欄位之內容的定標，以供記憶體位址產生(例如，以供其使用2比例*指標+基礎之位址產生)。
置換欄位1662A-其內容被使用為記憶體位址產生之部分(例如，以供其使用2比例*指標+基礎+置換之位址產生)。
置換因數欄位1662B(注意：直接在置換因數欄位1662B上方之置換欄位1662A的並列指示一者或另一者被使用)-其內容被使用為位址產生之部分；其指明將被記憶體存取之大小(N)所定標的置換因數-其中N為記憶體存取中之位元組數目(例如，以供其使用2比例*指標+基礎+定標置換之位址產生)。冗餘低階位元被忽略而因此，置換因數欄位之內容被乘以記憶體運算元總大小(N)來產生最終置換以供使用於計算有效位址。N之值係在運作時間由處理器硬體所判定，根據全運算碼欄位1674(稍後描述於文中)及資料調處欄位1654C。置換欄位1662A及置換因數欄位1662B是選擇性的，因為其未被使用於無記憶體存取1605指令模板及/或不同的實施例可實施該兩欄位之僅一者或者無任何。
資料元件寬度欄位1664-其內容係分辨數個資料元件之哪一個將被使用(於針對所有指令之某些實施例中； 於針對僅某些指令之其他實施例中)。此欄位是選擇性的，在於其假如僅有一資料元件寬度被支援及/或資料元件寬度係使用運算碼之某形態而被支援則此欄位是不需要的。
寫入遮蔽欄位1670-其內容係根據每資料元件位置以控制其目的地向量運算元中之資料元件位置是否反映基礎操作及擴增操作之結果。類別A指令模板支援合併-寫入遮蔽，而類別B指令模板支援合併-及歸零-寫入遮蔽兩者。當合併時，向量遮蔽容許目的地中之任何組的元件被保護自任何操作之執行期間(由基礎操作及擴增操作所指明)的更新；於另一實施例中，保留其中相應遮蔽位元具有0之目的地的各元件之舊值。反之，當歸零時，向量遮蔽容許目的地中之任何組的元件被歸零於任何操作之執行期間(由基礎操作及擴增操作所指明)；於一實施例中，當相應遮蔽位元具有0值時則目的地之一元件被設為0。此功能之子集是其控制被履行之操作的向量長度(亦即，被修飾之元件的範圍，從第一者至最後者)的能力；然而，其被修飾之元件不需要是連續的。因此，寫入遮蔽欄位1670容許部分向量操作，包括載入、儲存、運算、邏輯，等等。雖然實施例係描述其中寫入遮蔽欄位1670之內容選擇其含有待使用之寫入遮蔽的數個寫入遮蔽暫存器之一(而因此寫入遮蔽欄位1670之內容間接地識別其遮蔽將被履行)，但是替代實施例取代地或者額外地容許寫入遮蔽欄位1670之內容直接地指明其遮蔽將被履行。
即刻欄位1672-其內容容許即刻之指明。此欄位是選擇性的，由於此欄位存在於其不支援即刻之一般性向量友善格式的實施方式中且此欄位不存在於其不使用即刻之指令中。
類別欄位1668-其內容分辨於不同類別的指令之間。參考圖16A-B，此欄位之內容選擇於類別A與類別B指令之間。於圖16A-B中，圓化角落的方形被用以指示一特定值存在於一欄位中(例如，針對類別欄位1668之類別A 1668A及類別B 1668B，個別地於圖16A-B中)。
類別A之指令模板
於類別A之非記憶體存取1605指令模板的情況下，α欄位1652被解讀為RS欄位1652A，其內容係分辨不同擴增操作類型之哪一個將被履行(例如，捨入1652A.1及資料變換1652A.2被個別地指明給無記憶體存取、捨入類型操作1610及無記憶體存取、資料變換類型操作1615指令模板)，而β欄位1654係分辨該些指明類型的操作之哪個將被履行。於無記憶體存取1605指令模板中，比例欄位1660、置換欄位1662A、及置換比例欄位1662B不存在。
無記憶體存取指令模板-全捨入控制類型操作
於無記憶體存取全捨入類型操作1610指令模板中，β欄位1654被解讀為捨入控制欄位1654A，其內容係提供靜態捨入。雖然於所述實施例中，捨入控制欄位1654A包 括抑制所有浮點例外(SAE)欄位1656及捨入操作控制欄位1658，但替代實施例可支援可將這兩個觀念均編碼入相同欄位或僅具有這些觀念/欄位之一者或另一者(例如，可僅具有捨入操作控制欄位1658)。
SAE欄位1656-其內容係分辨是否除能例外事件報告；當SAE欄位1656之內容指示抑制被致能時，則一既定指令不報告任何種類的浮點例外旗標且不引發任何浮點例外處置器。
捨入操作控制欄位1658-其內容係分辨一群捨入操作之哪一個將被履行(例如向上捨入、向下捨入、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位1658容許以每指令為基之捨入模式的改變。於本發明之一實施例中，其中處理器包括一用以指明捨入模式之控制暫存器，捨入操作控制欄位1650之內容係撤銷該暫存器值。
無記憶體存取指令模板-資料變換類型操作
於無記憶體存取資料變換類型操作1615指令模板中，β欄位1654被解讀為資料變換欄位1654B，其內容係分辨數個資料變換之哪一個將被履行(例如，無資料變換、拌合、廣播)。
於類別A之記憶體存取1620指令模板中，α欄位1652被解讀為逐出暗示欄位1652B，其內容係分辨逐出暗示之哪一個將被使用(於圖16A中，暫時1652B.1及非暫時1652B.2被個別地指明給記憶體存取、暫時1625指令 模板及記憶體存取、非暫時1630指令模板)，而β欄位1654被解讀為資料調處欄位1654C，其內容係分辨數個資料調處操作(亦已知為基元)之哪一個將被履行(例如，無調處；廣播；來源之向上轉換；及目的地之向下轉換)。記憶體存取1620指令模板包括比例欄位1660、及選擇性地置換欄位1662A或置換比例欄位1662B。
向量記憶體指令係履行向量載入自及向量儲存至記憶體，具有轉換支援。至於一般向量指令，向量記憶體指令係以資料元件式方式轉移資料自/至記憶體，以其被實際地轉移之元件由其被選為寫入遮蔽的向量遮蔽之內容所主宰。
記憶體存取指令模板-暫時
暫時資料為可能會夠早地被再使用以受惠自快取的資料。然而，此為一暗示，且不同的處理器可以不同的方式來實施，包括完全地忽略該暗示。
記憶體存取指令模板-非暫時
非暫時資料為不太可能會夠早地被再使用以受惠自第一階快取中之快取且應被給予逐出之既定優先權的資料。然而，此為一暗示，且不同的處理器可以不同的方式來實施，包括完全地忽略該暗示。
類別B之指令模板
於類別B之指令模板的情況下，α欄位1652被解讀為寫入遮蔽控制(Z)欄位1652C，其內容係分辨由寫入遮蔽欄位1670所控制的寫入遮蔽是否應為合併或歸零。
於類別B之非記憶體存取1605指令模板的情況下，β欄位1654之部分被解讀為RL欄位1657A，其內容係分辨不同擴增操作類型之哪一個將被履行(例如，捨入1657A.1及向量長度(VSIZE)1657A.2被個別地指明給無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作1612指令模板及無記憶體存取、寫入遮蔽控制、VSIZE類型操作1617指令模板)，而剩餘的β欄位1654係分辨該些指明類型的操作之哪個將被履行。於無記憶體存取1605指令模板中，比例欄位1660、置換欄位1662A、及置換比例欄位1662B不存在。
於無記憶體存取中，寫入遮蔽控制、部分捨入控制類型操作1610指令模板、及剩餘的β欄位1654被解讀為捨入操作欄位1659A且例外事件報告被除能(既定指令則不報告任何種類的浮點例外旗標且不引發任何浮點例外處置器)。
捨入操作控制欄位1659A-正如捨入操作控制欄位1658，其內容係分辨一群捨入操作之哪一個將被履行(例如向上捨入、向下捨入、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位1659A容許以每指令為基之捨入模式的改變。於本發明之一實施例中，其中處理器包括一用以指明捨入模式之控制暫存器，捨入操作控制欄位1650 之內容係撤銷該暫存器值。
於無記憶體存取、寫入遮蔽控制、VSIZE類型操作1617指令模板中，剩餘的β欄位1654被解讀為向量長度欄位1659B，其內容係分辨數個資料向量長度之哪一個將被履行(例如，128、256、或512位元組)。
於類別B之記憶體存取1620指令模板的情況下，β欄位1654之部分被解讀為廣播欄位1657B，其內容係分辨廣播類型資料調處操作是否將被履行，而剩餘的β欄位1654被解讀為向量長度欄位1659B。記憶體存取1620指令模板包括比例欄位1660、及選擇性地置換欄位1662A或置換比例欄位1662B。
關於一般性向量友善指令格式1600，全運算碼欄位1674被顯示為包括格式欄位1640、基礎操作欄位1642、及資料元件寬度欄位1664。雖然一實施例被顯示為其中全運算碼欄位1674包括所有這些欄位，全運算碼欄位1674包括少於所有這些欄位在不支援其所有的實施例中。全運算碼欄位1674提供操作碼(運算碼)。
擴增操作欄位1650、資料元件寬度欄位1664、及寫入遮蔽欄位1670容許這些特徵以每指令為基被指明以一般性向量友善指令格式。
寫入遮蔽欄位與資料元件寬度欄位之組合產生類型化的指令，在於其容許遮蔽根據不同資料元件寬度而被施加。
類別A及類別B中所發現之各種指令模板在不同情 況下是有利的。於某些實施例中，不同處理器或一處理器中之不同核心可支援僅類別A、僅類別B、或兩類別。例如，用於通用計算之高性能通用亂序核心可支援僅類別B；主要用於圖形及/或科學(通量)計算之核心可支援僅類別A；及用於兩者之核心可支援兩者(當然，一種具有來自兩類別之模板和指令的某混合但非來自兩類別之所有模板和指令的核心是落入本發明之範圍內)。同時，單一處理器可包括多核心，其所有均支援相同的類別或者其中不同的核心支援不同的類別。例如，於一具有分離的圖形和通用核心之處理器中，主要用於圖形及/或科學計算的圖形核心之一可支援僅類別A；而通用核心之一或更多者可為高性能通用核心，其具有用於支援僅類別B之通用計算的亂序執行和暫存器重新命名。不具有分離的圖形核心之另一處理器可包括支援類別A和類別B兩者之一或更多通用依序或亂序核心。當然，來自一類別之特徵亦可被實施於另一類別中，在不同實施例中。以高階語言寫入之程式將被置入(例如，僅以時間編譯或靜態地編譯)多種不同的可執行形式，包括：1)僅具有由用於執行之處理器所支援的類別之指令的形式；或2)具有其使用所有類別之指令的不同組合所寫入之替代常式並具有控制流碼的形式，該控制流碼係根據由目前正執行該碼之處理器所支援的指令以選擇用來執行之常式。
範例特定向量友善指令格式
圖17為闡明範例特定向量友善指令格式的方塊圖，依據一實施例。圖17顯示特定向量友善指令格式1700，其之特定在於其指明欄位之位置、大小、解讀、及順序，以及那些欄位之部分的值。特定向量友善指令格式1700可被用以延伸x86指令集，而因此某些欄位係類似於或相同於現存x86指令集及其延伸(例如，AVX)中所使用的那些。此格式保持與下列各者一致：具有延伸之現存x86指令集的前綴編碼欄位、真實運算碼位元組欄位、MOD R/M欄位、SIB欄位、置換欄位、及即刻欄位。闡明來自圖16之欄位投映入來自圖17之欄位。
應理解：雖然本發明之實施例係參考為說明性目的之一般性向量友善指令格式1600的背景下之特定向量友善指令格式1700而描述，但除非其中有聲明否則本發明不限於特定向量友善指令格式1700。例如，一般性向量友善指令格式1600係考量各個欄位之多種可能大小，而特定向量友善指令格式1700被顯示為具有特定大小之欄位。舉特定例而言，雖然資料元件寬度欄位1664被闡明為特定向量友善指令格式1700之一位元欄位，但本發明未如此限制(亦即，一般性向量友善指令格式1600係考量資料元件寬度欄位1664之其他大小)。
一般性向量友善指令格式1600包括以下欄位，依圖17A中所示之順序列出如下。
EVEX前綴(位元組0-3)1702被編碼以四位元組形式。
格式欄位1640(EVEX位元組0，位元[7：0])-第一位元組(EVEX位元組0)為格式欄位1640且其含有0x64(用於分辨本發明之一實施例中的向量友善指令格式之獨特值)。
第二-第四位元組(EVEX位元組1-3)包括數個提供特定能力之位元欄位。
REX欄位1705(EVEX位元組1，位元[7-5])-係包括：EVEX.R位元欄位(EVEX位元組1，位元[7]-R)、EVEX.X位元欄位(EVEX位元組1，位元[6]-X)、及1657BEX位元組1，位元[5]-B)。EVEX.R、EVEX.X、及EVEX.B位元欄位提供如相應VEX位元欄位之相同功能，且係使用1互補形式而被編碼，亦即，ZMM0被編碼為1111B，ZMM15被編碼為0000B。指令之其他欄位編碼該些暫存器指標之較低三位元如本技術中所已知者(rrr、xxx、及bbb)，以致Rrrr、Xxxx、及Bbbb可藉由加入EVEX.R、EVEX.X、及EVEX.B而被形成。
REX'欄位1610-此為REX'欄位1610之第一部分且為EVER.R'位元欄位(EVEX位元組1，位元[4]-R’)，其被用以編碼延伸的32暫存器集之上16個或下16個。於本發明之一實施例中，此位元(連同如以下所指示之其他者)被儲存以位元反轉格式來分辨(於眾所周知的x86 32-位元模式)自BOUND指令，其真實運算碼位元組為62，但於MOD R/M欄位(描述於下)中不接受MOD欄位中之11的值；替代實施例不以反轉格式儲存此及如下其他指示的 位元。1之值被用以編碼下16暫存器。換言之，R'Rrrr係藉由結合EVEX.R'、EVEX.R、及來自其他欄位之其他RRR而被形成。
運算碼映圖欄位1715(EVEX位元組1，位元[3：0]-mmmm)-其內容係編碼一暗示的領先運算碼位元組(0F、0F 38、或0F 3)。
資料元件寬度欄位1664(EVEX位元組2，位元[7]-W)係由記號EVEX.W所表示。EVEX.W被用以界定資料類型(32位元資料元件或64位元資料元件)之粒度(大小)。
EVEX.vvvv 1720(EVEX位元組2，位元[6：3]-vvvv)-EVEX.vvv之角色可包括以下：1)EVEX.vvvv編碼其以反轉(1之補數)形式所指明的第一來源暫存器運算元且針對具有2或更多來源運算元為有效的；2)EVEX.vvvv針對某些向量位移編碼其以1之補數形式所指明的目的地暫存器運算元；或3)EVEX.vvvv未編碼任何運算元，該欄位被保留且應含有1111b。因此，EVEX.vvvv欄位1720係編碼其以反轉(1之補數)形式所儲存的第一來源暫存器指明符之4個低階位元。根據該指令，一額外的不同EVEX位元欄位被用以延伸指明符大小至32暫存器。
EVEX.U 1668類別欄位(EVEX位元組2，位元[2]-U)-假如EVEX.U=0，則其指示類別A或EVEX.U0；假如EVEX.U=1，則其指示類別B或EVEX.U1。
前綴編碼欄位1725(EVEX位元組2，位元[1：0]-pp) 提供額外位元給基礎操作欄位。除了提供針對EVEX前綴格式之舊有SSE指令的支援，此亦具有壓縮SIMD前綴之優點(不需要一位元組來表達SIMD前綴，EVEX前綴僅需要2位元)。於一實施例中，為了支援其使用以舊有格式及以EVEX前綴格式兩者之SIMD前綴(66H、F2H、F3H)的舊有SSE指令，這些舊有SIMD前綴被編碼為SIMD前綴編碼欄位；且在運作時間被延伸入舊有SIMD前綴，在其被提供至解碼器的PLA以前(以致PLA可執行這些舊有指令之舊有和EVEX格式兩者而無須修改)。雖然較少的指令可將EVEX前綴編碼欄位之內容直接地使用為運算碼延伸，但某些實施例係以類似方式延伸以符合一致性而容許不同的意義由這些舊有SIMD前綴來指明。替代實施例可重新設計PLA以支援2位元SIMD前綴編碼，而因此不需要延伸。
α欄位1652(EVEX位元組3，位元[7]-EH；亦已知為EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮蔽控制、及EVEX.N；亦闡明以α)-如先前所描述，此欄位是背景特定的。
β欄位1654(EVEX位元組3，位元[6：4]-SSS，亦已知為EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；亦闡明以βββ)-如先前所描述，此欄位是背景特定的。
REX'欄位1610-此為REX'欄位之剩餘部分且為EVER.V'位元欄位(EVEX位元組3，位元[3]-V’)，其被 用以編碼延伸的32暫存器集之上16個或下16個。此位元被儲存以位元反轉格式。1之值被用以編碼下16暫存器。換言之，V'VVVV係藉由結合EVEX.V'、EVEX.vvvv所形成。
寫入遮蔽欄位1670(EVEX位元組3，位元[2：0]-kkk)-其內容係指明在如先前所述之寫入遮蔽暫存器中的暫存器之指數。於本發明之一實施例中，特定值EVEX.kkk=000具有一特殊行為，其係暗示無寫入遮蔽被用於特別指令(此可被實施以多種方式，包括使用其固線至所有各者之寫入遮蔽或者其旁路遮蔽硬體之硬體)。
真實運算碼欄位1730(位元組4)亦已知為運算碼位元組。運算碼之部分被指明於此欄位。
MOD R/M欄位1740(位元組5)包括MOD欄位1742、Reg欄位1744、及R/M欄位1746。如先前所述MOD欄位1742之內容係分辨於記憶體存取與非記憶體存取操作之間。Reg欄位1744之角色可被概述為兩情況：編碼目的地暫存器運算元或來源暫存器運算元、或者被視為運算碼延伸而不被用以編碼任何指令運算元。R/M欄位1746之角色可包括以下：編碼其參考記憶體位址之指令運算元；或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、指標、基礎(SIB)位元組(位元組6)-如先前所述，比例欄位1650之內容被用於記憶體位址產生。SIB.xxx 1754及SIB.bbb 1756-這些欄位之內容先前已被參考針對暫存器指標Xxxx及Bbbb。
置換欄位1662A(位元組7-10)-當MOD欄位1742含有10時，位元組7-10為置換欄位1662A，且其工作如舊有32位元置換(disp32)之相同方式且工作以位元組粒度。
置換因數欄位1662B(位元組7)-當MOD欄位1742含有01時，位元組7為置換因數欄位1662B。此欄位之位置係相同於舊有x86指令集8位元置換(disp8)之位置，其工作以位元組粒度。因為disp8是符號延伸的，所以其可僅定址於-128與127位元組偏移之間；關於64位元組快取線，disp8係使用其可被設為僅四個真實可用值-128、-64、0及64之8位元；因為較大範圍經常是需要的，所以disp32被使用；然而，disp32需要4位元組。相對於disp8及disp32，置換因數欄位1662B為disp8之再解讀；當使用置換因數欄位1662B時，實際置換係由置換因數欄位之內容乘以記憶體運算元存取之大小(N)所判定。置換欄位之類型被稱為disp8*N。此係減少平均指令長度(用於置換欄位之單一位元組但具有更大的範圍)。此壓縮置換是基於假設其有效置換為記憶體存取之粒度的數倍，而因此，位址偏移之冗餘低階位元無須被編碼。換言之，置換因數欄位1662B取代舊有x86指令集8位元置換。因此，置換因數欄位1662B被編碼以如x86指令集8位元置換之相同方式(以致ModRM/SIB編碼規則並無改變)，唯一例外是其disp8被超載至disp8*N。換言之，編碼規則或編碼長度沒有改變，但僅於藉由硬體之置換值的解讀(其需由記憶體運算元之大小來縮放置換以獲得位元 組式的位址偏移)。
即刻欄位1672係操作如先前所述。
全運算碼欄位
圖17B為闡明其組成全運算碼欄位1674之特定向量友善指令格式1700的欄位之方塊圖，依據本發明之一實施例。明確地，全運算碼欄位1674包括格式欄位1640、基礎操作欄位1642、及資料元件寬度(W)欄位1664。基礎操作欄位1642包括前綴編碼欄位1725、運算碼映圖欄位1715、及真實運算碼欄位1730。
暫存器指標欄位
圖17C為闡明其組成暫存器指標欄位1644之特定向量友善指令格式1700的欄位之方塊圖，依據本發明之一實施例。明確地，暫存器指標欄位1644包括REX欄位1705、REX'欄位1710、MODR/M.reg欄位1744、MODR/M.r/m欄位1746、VVVV欄位1720、xxx欄位1754、及bbb欄位1756。
擴增操作欄位
圖17D為闡明其組成擴增操作欄位1650之特定向量友善指令格式1700的欄位之方塊圖，依據本發明之一實施例。當類別(U)欄位1668含有0時，則其表示EVEX.U0(類別A 1668A)；當其含有1時，則其表示 EVEX.U1(類別B 1668B)。當U=0且MOD欄位1742含有11(表示無記憶體存取操作)時，則α欄位1652(EVEX位元組3，位元[7]-EH)被解讀為rs欄位1652A。當rs欄位1652A含有1(捨入1652A.1)時，則β欄位1654(EVEX位元組3，位元[6：4]-SSS)被解讀為捨入控制欄位1654A。捨入控制欄位1654A包括一位元SAE欄位1656及二位元捨入操作欄位1658。當rs欄位1652A含有0(資料變換1652A.2)時，則β欄位1654(EVEX位元組3，位元[6：4]-SSS)被解讀為三位元資料變換欄位1654B。當U=0且MOD欄位1742含有00、01、或10(表示記憶體存取操作)時，則α欄位1652(EVEX位元組3，位元[7]-EH)被解讀為逐出暗示(EH)欄位1652B且β欄位1654(EVEX位元組3，位元[6：4]-SSS)被解讀為三位元資料調處欄位1654C。
當U=1時，則α欄位1652(EVEX位元組3，位元[7]-EH)被解讀為寫入遮蔽控制(Z)欄位1652C。當U=1且MOD欄位1742含有11(表示無記憶體存取操作)時，則β欄位1654之部分(EVEX位元組3，位元[4]-S0)被解讀為RL欄位1657A；當其含有1(捨入1657A.1)時，則β欄位1654之剩餘部分(EVEX位元組3，位元[6-5]-S2-1)被解讀為捨入操作欄位1659A；而當RL欄位1657A含有0(VSIZE1657.A2)時，則β欄位1654之剩餘部分(EVEX位元組3，位元[6-5]-S2-1)被解讀為向量長度欄位1659B(EVEX位元組3，位元[6-5]-L1-0)。當U=1且 MOD欄位1742含有00、01、或10(表示記憶體存取操作)時，則β欄位1654(EVEX位元組3，位元[6：4]-SSS)被解讀為向量長度欄位1659B(EVEX位元組3，位元[6-5]-L1-0)及廣播欄位1657B(EVEX位元組3，位元[4]-B)。
範例暫存器架構
圖18為一暫存器架構1800之方塊圖，依據本發明之一實施例。於所示之實施例中，有32個向量暫存器1810，其為512位元寬；這些暫存器被稱為zmm0至zmm31。較低的16個zmm暫存器之較低階256位元被重疊於暫存器ymm0-16上。較低的16個zmm暫存器之較低階128位元(ymm暫存器之較低階128位元)被重疊於暫存器xmm0-15上。特定向量友善指令格式1700係操作於這些重疊的暫存器檔上，如以下表4中所闡明。
換言之，向量長度欄位1659B於最大長度與一或更多其他較短長度之間選擇，其中每一此較短長度為前一長度之長度的一半；而無向量長度欄位1659B之指令模板係操作於最大長度上。此外，於一實施例中，特定向量友善指令格式1700之類別B指令模板係操作於緊縮或純量單/雙精確度浮點資料及緊縮或純量整數資料上。純量操作為履行於zmm/ymm/xmm暫存器中之最低階資料元件上的操作；較高階資料元件位置係根據實施例而被保留如其在該指令前之相同者或者被歸零。
寫入遮蔽暫存器1815-於所示之實施例中，有8個寫入遮蔽暫存器(k0至k7)，大小各為64位元。於替代實施例中，寫入遮蔽暫存器1815之大小為16位元。如先前所述，於本發明之一實施例中，向量遮蔽暫存器k0無法被使用為寫入遮蔽；當其通常將指示k0之編碼被用於寫入遮蔽時，其係選擇0xFFFF之固線寫入遮蔽，有效地除能該指令之寫入遮蔽。
通用暫存器1825-於所示之實施例中，有十六個64位元通用暫存器，其係連同現存的x86定址模式來用以定址記憶體運算元。這些暫存器被參照以RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP、及R8至R15。
純量浮點堆疊暫存器檔(x87堆疊)1845，MMX緊縮整數平坦暫存器檔1850係別名於其上-於所示之實施例 中，x87堆疊為用以使用x87指令集延伸而在32/64/80位元浮點資料上履行純量浮點操作之八元件堆疊；而MMX暫存器被用以履行操作在64位元緊縮整數資料上、及用以保持運算元以供介於MMX與XMM暫存器間所履行的某些操作。
替代實施例可使用較寬或較窄的暫存器。此外，替代實施例可使用更多、更少、或不同的暫存器檔及暫存器。
於前述說明書中，本發明已參考其特定範例實施例而被描述。然而，將清楚明白的是：可對其進行各種修改而不背離如後附申請專利範圍中所提出之本發明的較寬廣範圍及精神。說明書及圖式因此將被視為說明性意義而非限制性意義。
文中所述者為一或更多電腦之系統，其可組態成履行特定的操作或動作，藉由具有安裝在該系統上以致使該系統履行該些動作之軟體、韌體、硬體或其組合。於一實施例中，一種處理設備包括解碼邏輯，用以將第一指令解碼成為已解碼的第一指令，該已解碼指令包括第一運算元；及執行單元，用以執行該已解碼的第一指令來存取述詞暫存器堆疊上之述詞值。
於一實施例中，一種機器可讀取媒體儲存資料，假如由至少一機器履行的話則該資料致使該至少一機器製造至少一積體電路，用以履行包括以下之操作：將一指令解碼成為已解碼的第一指令；從述詞暫存器堆疊擷取第一述詞值；及根據該第一述詞值以條件式地執行該已解碼的第一 指令。
於一實施例中，一種處理器係實施一指令以致使該處理器履行包含以下之方法：將一具有第一運算元之指令解碼成為已解碼的第一指令；擷取包括一或更多述詞值之第一運算元值；及將該些一或更多述詞值推送至由堆疊識別符之頂部所指示的述詞堆疊中之位置。
文中所述之指令係指稱硬體之特定組態，諸如特定應用積體電路(ASIC)，組態成履行某些操作或具有預定的功能。此類電子裝置通常包括一組一或更多處理器，其係耦合至一或更多其他組件，諸如一或更多儲存裝置(非暫態機器可讀取儲存媒體)、使用者輸入/輸出裝置(例如，鍵盤、觸控式螢幕、及/或顯示)、及網路連接。該組處理器與其他組件之耦合通常係透過一或更多匯流排及橋(亦稱為匯流排控制器)。攜載網路流量之儲存裝置及信號個別地代表一或更多機器可讀取儲存媒體及機器可讀取通訊媒體。因此，既定電子裝置之儲存裝置通常係儲存編碼解碼器及/或資料以供執行於該電子裝置之該組一或更多處理器上。
遍及此詳細描述，為了解釋之目的，提出數個特定細節以提供本發明之透徹瞭解。然而，熟悉此項技術人士將清楚其本發明可被實行而無這些特定細節之部分。於某些例子中，眾所周知的結構及功能未被詳細地描述以免混淆本發明之請求標的。因此，本發明之範圍及精神應根據以下的申請專利範圍來判斷。

Claims (21)

  1. 一種處理設備，包含：解碼電路，用以將指令解碼成為已解碼的指令，該已解碼指令包括運算元，其中該運算元在成組的二或更多的述詞暫存器之述詞暫存器堆疊上識別述詞暫存器之邏輯位置；暫存器重新命名電路，用以在執行該已解碼的指令之前，將該邏輯位置重新命名為實體暫存器識別符；以及執行單元電路，用以執行該已解碼的指令來存取該述詞暫存器堆疊上之述詞值。
  2. 如申請專利範圍第1項之設備，其中該述詞暫存器堆疊上之該述詞暫存器的該邏輯位置係相對於堆疊識別符之頂部。
  3. 如申請專利範圍第2項之設備，其中該執行單元係用以讀取由該邏輯位置所指示之述詞值並根據該述詞值以條件式地執行該已解碼的指令。
  4. 如申請專利範圍第2項之設備，其中該執行單元係用以讀取由該邏輯位置所指示之述詞值並根據該述詞值以條件式地確定該已解碼的指令。
  5. 如申請專利範圍第1項之設備，其中該暫存器重新命名電路包括用以計算該實體暫存器識別符之算術邏輯單元及用以儲存堆疊識別符之頂部的堆疊暫存器之頂部。
  6. 如申請專利範圍第5項之設備，進一步包含用以儲存堆疊識別符之該頂部的堆疊暫存器之一或更多陰影頂部。
  7. 如申請專利範圍第1項之設備，其中該執行單元進一步用以於該已解碼的指令之執行期間產生述詞值並將該產生的述詞值推送至該述詞暫存器堆疊。
  8. 如申請專利範圍第7項之設備，其中該執行單元進一步用以在該產生的述詞值之該推送後推進堆疊指示器之頂部。
  9. 一種非暫態機器可讀取媒體，其上儲存有資料，假如由至少一機器所履行則該資料致使該至少一機器製造至少一積體電路來履行包括以下之操作：將指令解碼成為已解碼的指令；在執行該已解碼的指令之前，從成組的二或更多的述詞暫存器之述詞暫存器堆疊擷取第一述詞值；及根據該第一述詞值以條件式地執行該已解碼的指令。
  10. 如申請專利範圍第9項之媒體，其中該述詞堆疊包括堆疊識別符之頂部，及從該述詞暫存器堆疊擷取該第一述詞值包括根據來自堆疊識別符之該頂部的偏移以判定該述詞暫存器堆疊中之邏輯位置。
  11. 如申請專利範圍第10項之媒體，進一步包括經由述詞暫存器重新命名邏輯以判定該述詞暫存器堆疊中之該邏輯位置的實體暫存器身份。
  12. 如申請專利範圍第9項之媒體，進一步包含至少部分地根據第二述詞值以履行臆測性分支執行。
  13. 如申請專利範圍第12項之媒體，進一步包含讀取該述詞暫存器堆疊上之第三述詞值並根據該第三值以中止臆測性分支執行。
  14. 如申請專利範圍第12項之媒體，進一步包含在履行該臆測性分支執行前將堆疊識別符之頂部儲存至堆疊暫存器之陰影頂部。
  15. 如申請專利範圍第14項之媒體，進一步包含在從失誤的分支預測復原後從堆疊暫存器之陰影頂部恢復該述詞堆疊之堆疊識別符的該頂部。
  16. 一種處理器實施的方法，包含：將一具有第一運算元之指令解碼成為已解碼的第一指令；基於該第一運算元擷取包括一或更多述詞值之第一運算元值；及執行該已解碼的指令，用以將該些一或更多述詞值推送至由堆疊識別符之頂部所指示的成組的二或更多的述詞暫存器之述詞堆疊中之位置。
  17. 如申請專利範圍第16項之方法，進一步包含將該第一運算元解碼成為該些一或更多述詞值。
  18. 如申請專利範圍第16項之方法，其中該指令為第一指令，而堆疊識別符之該頂部在推送該些一或更多述詞值後被推進。
  19. 如申請專利範圍第16項之方法，其中該指令為第二指令，而堆疊識別符之該頂部在推送該些一或更多述詞值至該述詞堆疊後不被推進。
  20. 如申請專利範圍第19項之方法，其中該指令為第三指令，用以部分地根據堆疊識別符之該頂部的位置來修飾堆疊識別符之該頂部，在解碼該第二指令前。
  21. 如申請專利範圍第20項之方法，其中該第三指令係用以根據由該第二指令所推送之該些一或更多述詞值的最後者來修飾堆疊識別符之該頂部。
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