TWI737650B - 用於從鏈結結構取回元件的處理器、系統和方法 - Google Patents

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TWI737650B
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Abstract

描述用於從鏈結結構取回元件的設備和方法。例如，一種設備之一實施例包含：解碼單元，用以解碼第一指令，該第一指令係用以利用目前位址值、末端位址值、和偏移；及執行單元，用以執行該第一指令來致使該執行單元比較該目前位址值與該末端位址值，假如該目前位址值等於該末端位址值，則該執行單元不執行關於該第一指令之任何額外操作；以及假如該目前位址值不等於該末端位址值，則該執行單元將該偏移值加至該目前位址值以識別元件結構內之下一位址指標，該執行單元係進一步將該目前位址值設為等於該下一位址指標。

Description

用於從鏈結結構取回元件的處理器、系統和方法
本發明一般係有關電腦處理器之領域。更特別地，本發明係有關用於從鏈結結構取回元件的設備和方法。
相關技術之描述
指令集，或指令集架構(ISA)，為關於編程之電腦架構的部分，包括本機資料類型、指令、暫存器架構、地址模式、記憶體架構、中斷和例外處置、及外部輸入和輸出(I/O)。應注意：術語「指令」於此通常指的是巨集指令-其為提供給處理器以供執行之指令-相對於微指令或微操作(micro-ops)-其為處理器之解碼器解碼巨集指令的結果。微指令或微操作可組態成指示處理器上之執行單元執行操作以實施與微指令相關的邏輯。
ISA不同於微架構，其為用以實施指令集之處理器設計技術的集合。具有不同微架構之處理器可共用一共同的指令集。例如，Intel® Pentium 4處理器，Intel® CoreTM處理器、及來自Advanced Micro Devices,Inc.of Sunnyvale CA 之處理器係實施幾乎相同版本的x86指令集(具有其已被加入較新版本的某些延伸)，但具有不同的內部設計。例如，ISA之相同的暫存器架構可使用眾所周知的技術而以不同方式被實施於不同的微架構中，包括專屬的實體暫存器、使用暫存器重新命名機制之一或更多動態配置的實體暫存器(例如，使用暫存器別名表(RAT)、記錄器緩衝器(ROB)及撤回暫存器檔)。除非另有指明，用語暫存器架構、暫存器檔、及暫存器於文中係用以指稱軟體/編程器可見者以及其中指令指明暫存器之方式。當需要分別時，形容詞「邏輯的」、「架構的」、或「軟體可見的」將被用以指示暫存器架構中之暫存器/檔，而不同的形容詞將被用以指定既定微架構中之暫存器(例如，實體暫存器、記錄器緩衝器、撤回暫存器、暫存器池)。
指令集包括一或更多指令格式。既定指令格式係界定各種欄位(位元之數目、位元之位置)以指明(除了別的以外)待執行操作以及將於其上執行操作之運算元。一些指令格式係透過指令模板(或子格式)之定義而被進一步分解。例如，既定指令格式之指令模板可被定義以具有指令格式之欄位的不同子集(所包括的欄位通常係以相同順序，但至少某些具有不同的位元位置，因為包括了較少的欄位)及/或被定義以具有不同地解讀之既定欄位。既定指令係使用既定指令格式(以及，假如被定義的話，以該指令格式之指令模板的既定一者)而被表達，並指明操作及運算元。指令串為明確序列的指令，其中該序列中之各指 令為一指令格式中之指令的發生(以及，假如已定義，該指令格式之指令模板的既定一者)。
100‧‧‧一般性向量友善指令格式
105‧‧‧無記憶體存取
110‧‧‧無記憶體存取、全捨入控制類型操作
112‧‧‧無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作
115‧‧‧無記憶體存取、資料變換類型操作
117‧‧‧無記憶體存取、寫入遮蔽控制、v大小類型操作
120‧‧‧記憶體存取
125‧‧‧記憶體存取、暫時
127‧‧‧記憶體存取、寫入遮蔽控制
130‧‧‧記憶體存取、非暫時
140‧‧‧格式欄位
142‧‧‧基礎操作欄位
144‧‧‧暫存器指標欄位
146‧‧‧修飾符欄位
150‧‧‧擴增操作欄位
152‧‧‧α欄位
152A‧‧‧RS欄位
152A.1‧‧‧捨入
152A.2‧‧‧資料變換
152B‧‧‧逐出暗示欄位
152B.1‧‧‧暫時
152B.2‧‧‧非暫時
154‧‧‧β欄位
154A‧‧‧捨入控制欄位
154B‧‧‧資料變換欄位
154C‧‧‧資料調處欄位
156‧‧‧SAE欄位
157A‧‧‧RL欄位
157A.1‧‧‧捨入
157A.2‧‧‧向量長度(VSIZE)
157B‧‧‧廣播欄位
158‧‧‧捨入操作控制欄位
159A‧‧‧捨入操作欄位
159B‧‧‧向量長度欄位
160‧‧‧比例欄位
162A‧‧‧置換欄位
162B‧‧‧置換因數欄位
164‧‧‧資料元件寬度欄位
168‧‧‧類別欄位
168A‧‧‧類別A
168B‧‧‧類別B
170‧‧‧寫入遮蔽欄位
172‧‧‧即刻欄位
174‧‧‧全運算碼欄位
200‧‧‧特定向量友善指令格式
202‧‧‧EVEX前綴
205‧‧‧REX欄位
210‧‧‧REX’欄位
215‧‧‧運算碼映圖欄位
220‧‧‧VVVV欄位
225‧‧‧前綴編碼欄位
230‧‧‧真實運算碼欄位
240‧‧‧Mod R/M欄位
242‧‧‧MOD欄位
244‧‧‧Reg欄位
246‧‧‧R/M欄位
254‧‧‧SIB.xxx
256‧‧‧SIB.bbb
300‧‧‧暫存器架構
310‧‧‧向量暫存器
315‧‧‧寫入遮蔽暫存器
325‧‧‧通用暫存器
345‧‧‧純量浮點堆疊暫存器檔
350‧‧‧MMX緊縮整數平坦暫存器檔
400‧‧‧處理器管線
402‧‧‧提取級
404‧‧‧長度解碼級
406‧‧‧解碼級
408‧‧‧配置級
410‧‧‧重新命名級
412‧‧‧排程級
414‧‧‧暫存器讀取/記憶體讀取級
416‧‧‧執行級
418‧‧‧寫入回/記憶體寫入級
422‧‧‧例外處置級
424‧‧‧確定級
430‧‧‧前端單元
432‧‧‧分支預測單元
434‧‧‧指令快取單元
436‧‧‧指令變換後備緩衝(TLB)
438‧‧‧指令提取單元
440‧‧‧解碼單元
450‧‧‧執行引擎單元
452‧‧‧重新命名/配置器單元
454‧‧‧撤回單元
456‧‧‧排程器單元
458‧‧‧實體暫存器檔單元
460‧‧‧執行叢集
462‧‧‧執行單元
464‧‧‧記憶體存取單元
470‧‧‧記憶體單元
472‧‧‧資料TLB單元
474‧‧‧資料快取單元
476‧‧‧第二階(L2)快取單元
490‧‧‧處理器核心
500‧‧‧指令解碼器
502‧‧‧晶粒上互連網路
504‧‧‧第二階(L2)快取
506‧‧‧L1快取
506A‧‧‧L1資料快取
508‧‧‧純量單元
510‧‧‧向量單元
512‧‧‧純量暫存器
514‧‧‧向量暫存器
520‧‧‧拌合單元
522A-B‧‧‧數字轉換單元
524‧‧‧複製單元
526‧‧‧寫入遮蔽暫存器
528‧‧‧16寬的ALU
600‧‧‧處理器
602A-N‧‧‧核心
606‧‧‧共用快取單元
608‧‧‧特殊用途邏輯
610‧‧‧系統代理
612‧‧‧環狀為基的互連單元
614‧‧‧集成記憶體控制器單元
616‧‧‧匯流排控制器單元
700‧‧‧系統
710，715‧‧‧處理器
720‧‧‧控制器集線器
740‧‧‧記憶體
745‧‧‧共處理器
750‧‧‧輸入/輸出集線器(IOH)
760‧‧‧輸入/輸出(I/O)裝置
790‧‧‧圖形記憶體控制器集線器(GMCH)
795‧‧‧連接
800‧‧‧多處理器系統
814‧‧‧I/O裝置
815‧‧‧額外處理器
816‧‧‧第一匯流排
818‧‧‧匯流排橋
820‧‧‧第二匯流排
822‧‧‧鍵盤及/或滑鼠
824‧‧‧音頻I/O
827‧‧‧通訊裝置
828‧‧‧儲存單元
830‧‧‧指令/碼及資料
832‧‧‧記憶體
834‧‧‧記憶體
838‧‧‧共處理器
839‧‧‧高性能介面
850‧‧‧點對點互連
852，854‧‧‧P-P介面
870‧‧‧第一處理器
872，882‧‧‧集成記憶體控制器(IMC)單元
876，878‧‧‧點對點(P-P)介面
880‧‧‧第二處理器
886，888‧‧‧P-P介面
890‧‧‧晶片組
894，898‧‧‧點對點介面電路
896‧‧‧介面
900‧‧‧系統
914‧‧‧I/O裝置
915‧‧‧舊有I/O裝置
1000‧‧‧SoC
1002‧‧‧互連單元
1010‧‧‧應用程式處理器
1020‧‧‧共處理器
1030‧‧‧靜態隨機存取記憶體(SRAM)單元
1032‧‧‧直接記憶體存取(DMA)單元
1040‧‧‧顯示單元
1102‧‧‧高階語言
1104‧‧‧x86編譯器
1106‧‧‧x86二元碼
1108‧‧‧指令集編譯器
1110‧‧‧指令集二元碼
1112‧‧‧指令轉換器
1114‧‧‧沒有至少一x86指令集核心之處理器
1116‧‧‧具有至少一x86指令集核心之處理器
1200‧‧‧主記憶體
1201‧‧‧分支目標緩衝器(BTB)
1202‧‧‧分支預測單元
1203‧‧‧下一指令指標
1204‧‧‧指令變換後備緩衝(ITLB)
1205‧‧‧通用暫存器(GPR)
1206‧‧‧向量暫存器
1207‧‧‧遮蔽暫存器
1210‧‧‧指令提取單元
1211‧‧‧第二階(L2)快取
1212‧‧‧第一階(L1)快取
1216‧‧‧第三階(L3)快取
1220‧‧‧解碼單元
1221‧‧‧資料快取
1230‧‧‧解碼單元
1240‧‧‧執行單元
1245‧‧‧GETNEXT邏輯
1250‧‧‧寫回單元
1250‧‧‧集合交集
1255‧‧‧處理器
1290‧‧‧記憶體管理單元
1300‧‧‧下一值
1301‧‧‧END值
1310‧‧‧元件結構
1311‧‧‧NEXT指標
1315‧‧‧元件結構
1316‧‧‧NEXT指標
1320‧‧‧偏移值
1321‧‧‧偏移
從以下配合後附圖形之詳細描述可獲得對本發明之較佳瞭解，其中：圖1A及1B為闡明一般性向量友善指令格式及其指令模板的方塊圖，依據本發明之實施例。
圖2A-D為闡明範例特定向量友善指令格式的方塊圖，依據本發明之實施例；圖3為一暫存器架構之方塊圖，依據本發明之一實施例；及圖4A為闡明範例依序提取、解碼、撤回管線及範例暫存器重新命名、失序問題/執行管線兩者之方塊圖，依據本發明之實施例；圖4B為一方塊圖，其闡明將包括於依據本發明之實施例的處理器中之依序提取、解碼、撤回核心的範例實施例及範例暫存器重新命名、失序問題/執行架構核心兩者；圖5A為單一處理器核心、連同其與晶粒上互連網路之連接的方塊圖；圖5B闡明圖5A中之處理器核心的部分之延伸視圖，依據本發明之實施例；圖6為具有集成記憶體控制器及圖形之單核心處理器 和多核心處理器的方塊圖，依據本發明之實施例；圖7闡明一系統之方塊圖，依據本發明之一實施例；圖8闡明一第二系統之方塊圖，依據本發明之實施例；圖9闡明一第三系統之方塊圖，依據本發明之實施例；圖10闡明依據本發明之實施例的系統單晶片(SoC)的方塊圖；圖11闡明對照軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例；圖12闡明本發明之實施例可被實施於其上的範例處理器；圖13闡明用於從鏈結結構取回元件的操作之序列的一實施例；及圖14闡明依據本發明之一實施例的方法。
【發明內容及實施方式】
於以下說明中，為了解釋之目的，提出數個特定細節以提供下述本發明的實施例之透徹瞭解。然而，熟悉此項技術人士將清楚其本發明之實施例可被實行而無這些特定細節之部分。於其他例子中，眾所周知的結構及裝置被顯示以方塊圖形式，來避免混淆本發明的實施例之主要原則。
範例處理器架構及資料類型
指令集包括一或更多指令格式。既定指令格式係界定各種欄位(位元之數目、位元之位置)以指明(除了別的以外)待執行操作(運算碼)以及將於其上執行操作之運算元。一些指令格式係透過指令模板(或子格式)之定義而被進一步分解。例如，既定指令格式之指令模板可被定義以具有指令格式之欄位的不同子集(所包括的欄位通常係以相同順序，但至少某些具有不同的位元位置，因為包括了較少的欄位)及/或被定義以具有不同地解讀之既定欄位。因此，ISA之各指令係使用既定指令格式(以及，假如被定義的話，以該指令格式之指令模板的既定一者)而被表達，並包括用以指明操作及運算元之欄位。例如，範例ADD指令具有特定運算碼及一指令格式，其包括用以指明該運算碼之運算碼欄位及用以選擇運算元(來源1/目的地及來源2)之運算元欄位；而於一指令串中之此ADD指令的發生將具有特定內容於其選擇特定運算元之運算元欄位中。被稱為先進向量延伸(AVX)(AVX1及AVX2)並使用向量延伸(VEX)編碼技術之一組SIMD延伸已被釋出及/或出版(例如，參見Intel® 64及IA-32架構軟體開發商手冊，2011年10月；及參見Intel®先進向量延伸編程參考，2011年6月)。
範例指令格式
文中所述之指令的實施例可被實施以不同的格式。此外，範例系統、架構、及管線被詳述於下。指令之實施例可被執行於此等系統、架構、及管線上，但不限定於那些細節。
A. 一般性向量友善指令格式
向量友善指令格式是一種適於向量指令之指令格式(例如，有向量操作特定的某些欄位)。雖然實施例係描述其中向量和純量操作兩者均透過向量友善指令格式而被支援，但替代實施例僅使用具有向量友善指令格式之向量操作。
圖1A-1B為闡明一般性向量友善指令格式及其指令模板的方塊圖，依據本發明之實施例。圖1A為闡明一般性向量友善指令格式及其類別A指令模板的方塊圖，依據本發明之實施例；而圖1B為闡明一般性向量友善指令格式及其類別B指令模板的方塊圖，依據本發明之實施例。明確地，針對一般性向量友善指令格式100係定義類別A及類別B指令模板，其兩者均包括無記憶體存取105指令模板及記憶體存取120指令模板。於向量友善指令格式之背景下術語「一般性」指的是不與任何特定指令集連結的指令格式。
雖然本發明之實施例將描述其中向量友善指令格式支援以下：具有32位元(4位元組)或64位元(8位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大 小)(而因此，64位元組向量係由16雙字元大小的元件、或替代地8四字元大小的元件所組成)；具有16位元(2位元組)或8位元(1位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)；具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之32位元組向量運算元長度(或大小)；及具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之16位元組向量運算元長度(或大小)；但是替代實施例可支援具有更大、更小、或不同資料元件寬度(例如，128位元(16位元組)資料元件寬度)之更大、更小及/或不同的向量運算元大小(例如，256位元組向量運算元)。
圖1A中之類別A指令模板包括：1)於無記憶體存取105指令模板內，顯示有無記憶體存取、全捨入控制類型操作110指令模板及無記憶體存取、資料變換類型操作115指令模板；以及2)於記憶體存取120指令模板內，顯示有記憶體存取、暫時125指令模板及記憶體存取、非暫時130指令模板。圖1B中之類別B指令模板包括：1)於無記憶體存取105指令模板內，顯示有無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作112指令模板及無記憶體存取、寫入遮蔽控制、v大小類型操作117指令模板；以及2)於記憶體存取120指令模板內，顯示有記憶體存取、寫入遮蔽控制127指令模板。
一般性向量友善指令格式100包括以下欄位，依圖 1A-1B中所示之順序列出如下。
格式欄位140-此欄位中之一特定值(指令格式識別符值)係獨特地識別向量友善指令格式、以及因此在指令串中之向量友善指令格式的指令之發生。如此一來，此欄位是選擇性的，因為針對一僅具有一般性向量友善指令格式之指令集而言此欄位是不需要的。
基礎操作欄位142-其內容係分辨不同的基礎操作。
暫存器指標欄位144-其內容(直接地或透過位址產生)係指明來源及目的地運算元之位置，假設其係於暫存器中或記憶體中。這些包括足夠數目的位元以從PxQ(例如，32x512，16x128，32x1024，64x1024)暫存器檔選擇N暫存器。雖然於一實施例中N可高達三個來源及一個目的地暫存器，但是替代實施例可支援更多或更少的來源及目的地暫存器(例如，可支援高達兩個來源，其中這些來源之一亦作用為目的地；可支援高達三個來源，其中這些來源之一亦作用為目的地；可支援高達兩個來源及一個目的地)。
修飾符欄位146-其內容係從不指明記憶體存取之那些指令分辨出其指明記憶體存取之一般性向量指令格式的指令之發生，亦即，介於無記憶體存取105指令模板與記憶體存取120指令模板之間。記憶體存取操作係讀取及/或寫入至記憶體階層(於使用暫存器中之值以指明來源及/或目的地位址之某些情況下)，而非記憶體存取操作則不會(例如，來源及目的地為暫存器)。雖然於一實施例中此欄 位亦於三個不同方式之間選擇以執行記憶體位址計算，但是替代實施例可支援更多、更少、或不同方式以執行記憶體位址計算。
擴增操作欄位150-其內容係分辨多種不同操作之哪一個將被執行，除了基礎操作之外。此欄位是背景特定的。於本發明之一實施例中，此欄位被劃分為類別欄位168、α欄位152、及β欄位154。擴增操作欄位150容許操作之共同群組將被執行以單指令而非2、3、或4指令。
比例(Scale)欄位160-其內容容許指標欄位之內容的定標，以供記憶體位址產生(例如，以供其使用2比例*指標+基礎之位址產生)。
置換欄位162A-其內容被使用為記憶體位址產生之部分(例如，以供其使用2比例*指標+基礎+置換之位址產生)。
置換因數欄位162B(注意：直接在置換因數欄位162B上方之置換欄位162A的並列指示一者或另一者被使用)-其內容被使用為位址產生之部分；其指明將被記憶體存取之大小(N)所定標的置換因數-其中N為記憶體存取中之位元組數目(例如，以供其使用2比例*指標+基礎+定標置換之位址產生)。冗餘低階位元被忽略而因此，置換因數欄位之內容被乘以記憶體運算元總大小(N)來產生最終置換以供使用於計算有效位址。N之值係在運作時間由處理器硬體所判定，根據全運算碼欄位174(稍後描述於文中)及資料調處欄位154C。置換欄位162A及置換因數欄位 162B是選擇性的，因為其未被使用於無記憶體存取105指令模板及/或不同的實施例可實施該兩欄位之僅一者或者無任何。
資料元件寬度欄位164-其內容係分辨數個資料元件之哪一個將被使用(於針對所有指令之某些實施例中；於針對僅某些指令之其他實施例中)。此欄位是選擇性的，在於其假如僅有一資料元件寬度被支援及/或資料元件寬度係使用運算碼之某形態而被支援則此欄位是不需要的。
寫入遮蔽欄位170-其內容係根據每資料元件位置以控制其目的地向量運算元中之資料元件位置是否反映基礎操作及擴增操作之結果。類別A指令模板支援合併-寫入遮蔽，而類別B指令模板支援合併-及歸零-寫入遮蔽兩者。當合併時，向量遮蔽容許目的地中之任何組的元件被保護自任何操作之執行期間(由基礎操作及擴增操作所指明)的更新；於另一實施例中，保留其中相應遮蔽位元具有0之目的地的各元件之舊值。反之，當歸零時，向量遮蔽容許目的地中之任何組的元件被歸零於任何操作之執行期間(由基礎操作及擴增操作所指明)；於一實施例中，當相應遮蔽位元具有0值時則目的地之一元件被設為0。此功能之子集是其控制被執行之操作的向量長度(亦即，被修飾之元件的範圍，從第一者至最後者)的能力；然而，其被修飾之元件不需要是連續的。因此，寫入遮蔽欄位170容許部分向量操作，包括載入、儲存、運算、邏輯，等等。雖然本發明之實施例係描述其中寫入遮蔽欄位170之內容 選擇其含有待使用之寫入遮蔽的數個寫入遮蔽暫存器之一(而因此寫入遮蔽欄位170之內容間接地識別其遮蔽將被執行)，但是替代實施例取代地或者額外地容許寫入遮蔽欄位170之內容直接地指明其遮蔽將被執行。
即刻欄位172-其內容容許即刻之指明。此欄位是選擇性的，由於此欄位不存在於其不支援即刻之一般性向量友善格式的實施方式中且此欄位不存在於其不使用即刻之指令中。
類別欄位168-其內容分辨於不同類別的指令之間。參考圖1A-B，此欄位之內容選擇於類別A與類別B指令之間。於圖1A-B中，圓化角落的方形被用以指示一特定值存在於一欄位中(例如，針對類別欄位168之類別A 168A及類別B 168B，個別地於圖1A-B中)。
類別A之指令模板
於類別A之非記憶體存取105指令模板的情況下，α欄位152被解讀為RS欄位152A，其內容係分辨不同擴增操作類型之哪一個將被執行(例如，捨入152A.1及資料變換152A.2被個別地指明給無記憶體存取、捨入類型操作110及無記憶體存取、資料變換類型操作115指令模板)，而β欄位154係分辨該些指明類型的操作之哪個將被執行。於無記憶體存取105指令模板中，比例欄位160、置換欄位162A、及置換比例欄位162B不存在。
無記憶體存取指令模板-全捨入控制類型操作
於無記憶體存取全捨入類型操作110指令模板中，β欄位154被解讀為捨入控制欄位154A，其內容係提供靜態捨入。雖然於本發明之所述實施例中，捨入控制欄位154A包括抑制所有浮點例外(SAE)欄位156及捨入操作控制欄位158，但替代實施例可支援可將這兩個觀念均編碼入相同欄位或僅具有這些觀念/欄位之一者或另一者(例如，可僅具有捨入操作控制欄位158)。
SAE欄位156-其內容係分辨是否除能例外事件報告；當SAE欄位156之內容指示抑制被致能時，則一既定指令不報告任何種類的浮點例外旗標且不引發任何浮點例外處置器。
捨入操作控制欄位158-其內容係分辨一群捨入操作之哪一個將被執行(例如向上捨入、向下捨入、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位158容許以每指令為基之捨入模式的改變。於本發明之一實施例中，其中處理器包括一用以指明捨入模式之控制暫存器，捨入操作控制欄位150之內容係撤銷該暫存器值。
無記憶體存取指令模板-資料變換類型操作
於無記憶體存取資料變換類型操作115指令模板中，β欄位154被解讀為資料變換欄位154B，其內容係分辨數個資料變換之哪一個將被執行(例如，無資料變換、拌合、廣播)。
於類別A之記憶體存取120指令模板的情況下，α欄位152被解讀為逐出暗示欄位152B，其內容係分辨逐出暗示之哪一個將被使用(於圖IA中，暫時152B.1及非暫時152B.2被個別地指明給記憶體存取、暫時125指令模板及記憶體存取、非暫時130指令模板)，而β欄位154被解讀為資料調處欄位154C，其內容係分辨數個資料調處操作(亦已知為基元)之哪一個將被執行(例如，無調處；廣播；來源之向上轉換；及目的地之向下轉換)。記憶體存取120指令模板包括比例欄位160、及選擇性地置換欄位162A或置換比例欄位162B。
向量記憶體指令係執行向量載入自及向量儲存至記憶體，具有轉換支援。至於一般向量指令，向量記憶體指令係以資料元件式方式轉移資料自/至記憶體，以其被實際地轉移之元件由其被選為寫入遮蔽的向量遮蔽之內容所主宰。
記憶體存取指令模板-暫時
暫時資料為可能會夠早地被再使用以受惠自快取的資料。然而，此為一暗示，且不同的處理器可以不同的方式來實施，包括完全地忽略該暗示。
記憶體存取指令模板-非暫時
非暫時資料為不太可能會夠早地被再使用以受惠自第一階快取中之快取且應被給予逐出之既定優先權的資料。 然而，此為一暗示，且不同的處理器可以不同的方式來實施，包括完全地忽略該暗示。
類別B之指令模板
於類別B之指令模板的情況下，α欄位152被解讀為寫入遮蔽控制(Z)欄位152C，其內容係分辨由寫入遮蔽欄位170所控制的寫入遮蔽是否應為合併或歸零。
於類別B之非記憶體存取105指令模板的情況下，β欄位154之部分被解讀為RL欄位157A，其內容係分辨不同擴增操作類型之哪一個將被執行(例如，捨入157A.1及向量長度(VSIZE)157A.2被個別地指明給無記憶體存取、寫入遮蔽控制、部分捨入控制類型操作112指令模板及無記憶體存取、寫入遮蔽控制、VSIZE類型操作117指令模板)，而剩餘的β欄位154係分辨該些指明類型的操作之哪個將被執行。於無記憶體存取105指令模板中，比例欄位160、置換欄位162A、及置換比例欄位162B不存在。
於無記憶體存取中，寫入遮蔽控制、部分捨入控制類型操作110指令模板、及剩餘的β欄位154被解讀為捨入操作欄位159A且例外事件報告被除能(既定指令則不報告任何種類的浮點例外旗標且不引發任何浮點例外處置器)。
捨入操作控制欄位159A-正如捨入操作控制欄位158，其內容係分辨一群捨入操作之哪一個將被執行(例如 向上捨入、向下捨入、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位159A容許以每指令為基之捨入模式的改變。於本發明之一實施例中，其中處理器包括一用以指明捨入模式之控制暫存器，捨入操作控制欄位150之內容係撤銷該暫存器值。
於無記憶體存取、寫入遮蔽控制、VSIZE類型操作117指令模板中，剩餘的β欄位154被解讀為向量長度欄位159B，其內容係分辨數個資料向量長度之哪一個將被執行(例如，128、256、或512位元組)。
於類別B之記憶體存取120指令模板的情況下，β欄位154之部分被解讀為廣播欄位157B，其內容係分辨廣播類型資料調處操作是否將被執行，而剩餘的β欄位154被解讀為向量長度欄位159B。記憶體存取120指令模板包括比例欄位160、及選擇性地置換欄位162A或置換比例欄位162B。
關於一般性向量友善指令格式100，全運算碼欄位174被顯示為包括格式欄位140、基礎操作欄位142、及資料元件寬度欄位164。雖然一實施例被顯示為其中全運算碼欄位174包括所有這些欄位，全運算碼欄位174包括少於所有這些欄位在不支援其所有的實施例中。全運算碼欄位174提供操作碼(運算碼)。
擴增操作欄位150、資料元件寬度欄位164、及寫入遮蔽欄位170容許這些特徵以每指令為基被指明以一般性向量友善指令格式。
寫入遮蔽欄位與資料元件寬度欄位之組合產生類型化的指令，在於其容許遮蔽根據不同資料元件寬度而被施加。
類別A及類別B中所發現之各種指令模板在不同情況下是有利的。於本發明之某些實施例中，不同處理器或一處理器中之不同核心可支援僅類別A、僅類別B、或兩類別。例如，用於通用計算之高性能通用失序核心可支援僅類別B；主要用於圖形及/或科學(通量)計算之核心可支援僅類別A；及用於兩者之核心可支援兩者(當然，一種具有來自兩類別之模板和指令的某混合但非來自兩類別之所有模板和指令的核心是落入本發明之範圍內)。同時，單一處理器可包括多核心，其所有均支援相同的類別或者其中不同的核心支援不同的類別。例如，於一具有分離的圖形和通用核心之處理器中，主要用於圖形及/或科學計算的圖形核心之一可支援僅類別A；而通用核心之一或更多者可為高性能通用核心，其具有用於支援僅類別B之通用計算的失序執行和暫存器重新命名。不具有分離的圖形核心之另一處理器可包括支援類別A和類別B兩者之一或更多通用依序或失序核心。當然，來自一類別之特徵亦可被實施於另一類別中，在本發明之不同實施例中。以高階語言寫入之程式將被置入(例如，僅以時間編譯或靜態地編譯)多種不同的可執行形式，包括：1)僅具有由用於執行之處理器所支援的類別之指令的形式；或2)具有其使用所有類別之指令的不同組合所寫入之替代常式並具有控 制流碼的形式，該控制流碼係根據由目前正執行該碼之處理器所支援的指令以選擇用來執行之常式。
B. 範例特定向量友善指令格式
圖2為闡明範例特定向量友善指令格式的方塊圖，依據本發明之實施例。圖2顯示特定向量友善指令格式200，其之特定在於其指明欄位之位置、大小、解讀及順序，以及那些欄位之部分的值。特定向量友善指令格式200可被用以延伸x86指令集，而因此某些欄位係類似於或相同於現存x86指令集及其延伸(例如，AVX)中所使用的那些。此格式保持與下列各者一致：具有延伸之現存x86指令集的前綴編碼欄位、真實運算碼位元組欄位、MOD R/M欄位、SIB欄位、置換欄位、及即刻欄位。闡明來自圖1之欄位投映入來自圖2之欄位。
應理解：雖然本發明之實施例係參考為說明性目的之一般性向量友善指令格式100的背景下之特定向量友善指令格式200而描述，但除非其中有聲明否則本發明不限於特定向量友善指令格式200。例如，一般性向量友善指令格式100係考量各個欄位之多種可能大小，而特定向量友善指令格式200被顯示為具有特定大小之欄位。舉特定例而言，雖然資料元件寬度欄位164被闡明為特定向量友善指令格式200之一位元欄位，但本發明未如此限制(亦即，一般性向量友善指令格式100係考量資料元件寬度欄位164之其他大小)。
一般性向量友善指令格式100包括以下欄位，依圖2A中所示之順序列出如下。
EVEX前綴(位元組0-3)202被編碼以四位元組形式。
格式欄位140(EVEX位元組0，位元[7：0])-第一位元組(EVEX位元組0)為格式欄位140且其含有0x62(用於分辨本發明之一實施例中的向量友善指令格式之獨特值)。
第二-第四位元組(EVEX位元組1-3)包括數個提供特定能力之位元欄位。
REX欄位205(EVEX位元組1，位元[7-5])-係包括：EVEX.R位元欄位(EVEX位元組1，位元[7]-R)、EVEX.X位元欄位(EVEX位元組1，位元[6]-X)、及157BEX位元組1，位元[5]-B)。EVEX.R、EVEX.X、及EVEX.B位元欄位提供如相應VEX位元欄位之相同功能，且係使用1互補形式而被編碼，亦即，ZMM0被編碼為1111B，ZMM15被編碼為0000B。指令之其他欄位編碼該些暫存器指標之較低三位元如本技術中所已知者(rrr、xxx、及bbb)，以致Rrrr、Xxxx、及Bbbb可藉由加入EVEX.R、EVEX.X、及EVEX.B而被形成。
REX’欄位110-此為REX’欄位110之第一部分且為EVER.R’位元欄位(EVEX位元組1，位元[4]-R’)，其被用以編碼延伸的32暫存器集之上16個或下16個。於本發明之一實施例中，此位元(連同如以下所指示之其他者)被儲存以位元反轉格式來分辨(於眾所周知的x86 32-位元模式)自BOUND指令，其真實運算碼位元組為62，但於 MOD R/M欄位(描述於下)中不接受MOD欄位中之11的值；本發明之替代實施例不以反轉格式儲存此及如下其他指示的位元。1之值被用以編碼下16暫存器。換言之，R’Rrrr係藉由結合EVEX.R’、EVEX.R、及來自其他欄位之其他RRR而被形成。
運算碼映圖欄位215(EVEX位元組1，位元[3：0]-mmmm)-其內容係編碼一暗示的領先運算碼位元組(0F、0F 38、或0F 3)。
資料元件寬度欄位164(EVEX位元組2，位元[7]-W)係由記號EVEX.W所表示。EVEX.W被用以界定資料類型(32位元資料元件或64位元資料元件)之粒度(大小)。
EVEX.vvvv 220(EVEX位元組2，位元[6：3]-vvvv)-EVEX.vvv之角色可包括以下：1)EVEX.vvvv編碼其以反轉(1之補數)形式所指明的第一來源暫存器運算元且針對具有2或更多來源運算元為有效的；2)EVEX.vvvv針對某些向量位移編碼其以1之補數形式所指明的目的地暫存器運算元；或3)EVEX.vvvv未編碼任何運算元，該欄位被保留且應含有1111b。因此，EVEX.vvvv欄位220係編碼其以反轉(1之補數)形式所儲存的第一來源暫存器指明符之4個低階位元。根據該指令，一額外的不同EVEX位元欄位被用以延伸指明符大小至32暫存器。
EVEX.U 168類別欄位(EVEX位元組2，位元[2]-U)-假如EVEX.U=0，則其指示類別A或EVEX.U0；假如EVEX.U=1，則其指示類別B或EVEX.U1。
前綴編碼欄位225(EVEX位元組2，位元[1：0]-pp)提供額外位元給基礎操作欄位。除了提供針對EVEX前綴格式之舊有SSE指令的支援，此亦具有壓縮SIMD前綴之優點(不需要一位元組來表達SIMD前綴，EVEX前綴僅需要2位元)。於一實施例中，為了支援其使用以舊有格式及以EVEX前綴格式兩者之SIMD前綴(66H、F2H、F3H)的舊有SSE指令，這些舊有SIMD前綴被編碼為SIMD前綴編碼欄位；且在運作時間被延伸入舊有SIMD前綴，在其被提供至解碼器的PLA以前(以致PLA可執行這些舊有指令之舊有和EVEX格式兩者而無須修改)。雖然較少的指令可將EVEX前綴編碼欄位之內容直接地使用為運算碼延伸，但某些實施例係以類似方式延伸以符合一致性而容許不同的意義由這些舊有SIMD前綴來指明。替代實施例可重新設計PLA以支援2位元SIMD前綴編碼，而因此不需要延伸。
α欄位152(EVEX位元組3，位元[7]-EH；亦已知為EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮蔽控制、及EVEX.N；亦闡明以α)-如先前所描述，此欄位是背景特定的。
β欄位154(EVEX位元組3，位元[6：4]-SSS，亦已知為EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；亦闡明以βββ)-如先前所描述，此欄位是背景特定的。
REX’欄位110-此為REX’欄位之剩餘部分且為 EVER.V’位元欄位(EVEX位元組3，位元[3]-V’)，其被用以編碼延伸的32暫存器集之上16個或下16個。此位元被儲存以位元反轉格式。1之值被用以編碼下16暫存器。換言之，V’VVVV係藉由結合EVEX.V’、EVEX.vvvv所形成。
寫入遮蔽欄位170(EVEX位元組3，位元[2：0]-kkk)-其內容係指明在如先前所述之寫入遮蔽暫存器中的暫存器之指數。於本發明之一實施例中，特定值EVEX.kkk=000具有一特殊行為，其係暗示無寫入遮蔽被用於特別指令(此可被實施以多種方式，包括使用其固線至所有各者之寫入遮蔽或者其旁路遮蔽硬體之硬體)。
真實運算碼欄位230(位元組4)亦已知為運算碼位元組。運算碼之部分被指明於此欄位。
MOD R/M欄位240(位元組5)包括MOD欄位242、Reg欄位244、及R/M欄位246。如先前所述MOD欄位242之內容係分辨於記憶體存取與非記憶體存取操作之間。Reg欄位244之角色可被概述為兩情況：編碼目的地暫存器運算元或來源暫存器運算元、或者被視為運算碼延伸而不被用以編碼任何指令運算元。R/M欄位246之角色可包括以下：編碼其參考記憶體位址之指令運算元；或者編碼目的地暫存器運算元或來源暫存器運算元。
比例、指標、基礎(SIB)位元組(位元組6)-如先前所述，比例欄位150之內容被用於記憶體位址產生。SIB.xxx 254及SIB.bbb 256-這些欄位之內容先前已被參考 針對暫存器指標Xxxx及Bbbb。
置換欄位162A(位元組7-10)-當MOD欄位242含有10時，位元組7-10為置換欄位162A，且其工作如舊有32位元置換(disp32)之相同方式且工作以位元組粒度。
置換因數欄位162B(位元組7)-當MOD欄位242含有01時，位元組7為置換因數欄位162B。此欄位之位置係相同於舊有x86指令集8位元置換(disp8)之位置，其工作以位元組粒度。因為disp8是符號延伸的，所以其可僅定址於-128與127位元組偏移之間；關於64位元組快取線，disp8係使用其可被設為僅四個真實可用值-128、-64、0及64之8位元；因為較大範圍經常是需要的，所以disp32被使用；然而，disp32需要4位元組。相對於disp8及disp32，置換因數欄位162B為disp8之再解讀；當使用置換因數欄位162B時，實際置換係由置換因數欄位之內容乘以記憶體運算元存取之大小(N)所判定。置換欄位之類型被稱為disp8*N。此係減少平均指令長度(用於置換欄位之單一位元組但具有更大的範圍)。此壓縮置換是基於假設其有效置換為記憶體存取之粒度的數倍，而因此，位址偏移之冗餘低階位元無須被編碼。換言之，置換因數欄位162B取代舊有x86指令集8位元置換。因此，置換因數欄位162B被編碼以如x86指令集8位元置換之相同方式(以致ModRM/SIB編碼規則並無改變)，唯一例外是其disp8被超載至disp8*N。換言之，編碼規則或編碼長度沒有改變，但僅於藉由硬體之置換值的解讀(其需 由記憶體運算元之大小來定標置換以獲得位元組式的位址偏移)。
即刻欄位172係操作如先前所述。
全運算碼欄位
圖2B為闡明其組成全運算碼欄位174之特定向量友善指令格式200的欄位之方塊圖，依據本發明之一實施例。明確地，全運算碼欄位174包括格式欄位140、基礎操作欄位142、及資料元件寬度(W)欄位164。基礎操作欄位142包括前綴編碼欄位225、運算碼映圖欄位215、及真實運算碼欄位230。
暫存器指標欄位
圖2C為闡明其組成暫存器指標欄位144之特定向量友善指令格式200的欄位之方塊圖，依據本發明之一實施例。明確地，暫存器指標欄位144包括REX欄位205、REX’欄位210、MODR/M.reg欄位244、MODR/M.r/m欄位246、VVVV欄位220、xxx欄位254、及bbb欄位256。
擴增操作欄位
圖2D為闡明其組成擴增操作欄位150之特定向量友善指令格式200的欄位之方塊圖，依據本發明之一實施例。當類別(U)欄位168含有0時，則其表示EVEX.U0(類 別A 168A)；當其含有1時，則其表示EVEX.U1(類別B 168B)。當U=0且MOD欄位242含有11(表示無記憶體存取操作)時，則α欄位152(EVEX位元組3，位元[7]-EH)被解讀為rs欄位152A。當rs欄位152A含有1(捨入152A.1)時，則β欄位154(EVEX位元組3，位元[6：4]-SSS)被解讀為捨入控制欄位154A。捨入控制欄位154A包括一位元SAE欄位156及二位元捨入操作欄位158。當rs欄位152A含有0(資料變換152A.2)時，則β欄位154(EVEX位元組3，位元[6：4]-SSS)被解讀為三位元資料變換欄位154B。當U=0且MOD欄位242含有00、01、或10(表示記憶體存取操作)時，則α欄位152(EVEX位元組3，位元[7]-EH)被解讀為逐出暗示(EH)欄位152B且β欄位154(EVEX位元組3，位元[6：4]-SSS)被解讀為三位元資料調處欄位154C。
當U=1時，則α欄位152(EVEX位元組3，位元[7]-EH)被解讀為寫入遮蔽控制(Z)欄位152C。當U=1且MOD欄位242含有11(表示無記憶體存取操作)時，則β欄位154之部分(EVEX位元組3，位元[4]-S0)被解讀為RL欄位157A；當其含有1(捨入157A.1)時，則β欄位154之剩餘部分(EVEX位元組3，位元[6-5]-S2-1)被解讀為捨入操作欄位159A；而當RL欄位157A含有0(VSIZE 157.A2)時，則β欄位154之剩餘部分(EVEX位元組3，位元[6-5]-S2-1)被解讀為向量長度欄位159B(EVEX位元組3，位元[6-5]-L1-0)。當U=1且MOD欄位242含有00、01、 或10(表示記憶體存取操作)時，則β欄位154(EVEX位元組3，位元[6：4]-SSS)被解讀為向量長度欄位159B(EVEX位元組3，位元[6-5]-L1-0)及廣播欄位157B(EVEX位元組3，位元[4]-B)。
C. 範例暫存器架構
圖3為一暫存器架構300之方塊圖，依據本發明之一實施例。於所示之實施例中，有32個向量暫存器310，其為512位元寬；這些暫存器被稱為zmm0至zmm31。較低的16個zmm暫存器之較低階256位元被重疊於暫存器ymm0-16上。較低的16個zmm暫存器之較低階128位元(ymm暫存器之較低階128位元)被重疊於暫存器xmm0-15上。特定向量友善指令格式200係操作於這些重疊的暫存器檔上，如以下表中所闡明。
Figure 105137683-A0202-12-0025-1
換言之，向量長度欄位159B於最大長度與一或更多 其他較短長度之間選擇，其中每一此較短長度為前一長度之長度的一半；而無向量長度欄位159B之指令模板係操作於最大長度上。此外，於一實施例中，特定向量友善指令格式200之類別B指令模板係操作於緊縮或純量單/雙精確度浮點資料及緊縮或純量整數資料上。純量操作為執行於zmm/ymm/xmm暫存器中之最低階資料元件上的操作；較高階資料元件位置係根據實施例而被保留如其在該指令前之相同者或者被歸零。
寫入遮蔽暫存器315-於所示之實施例中，有8個寫入遮蔽暫存器(k0至k7)，大小各為64位元。於替代實施例中，寫入遮蔽暫存器315之大小為16位元。如先前所述，於本發明之一實施例中，向量遮蔽暫存器k0無法被使用為寫入遮蔽；當其通常將指示k0之編碼被用於寫入遮蔽時，其係選擇0xFFFF之固線寫入遮蔽，有效地除能該指令之寫入遮蔽。
通用暫存器325-於所示之實施例中，有十六個64位元通用暫存器，其係連同現存的x86定址模式來用以定址記憶體運算元。這些暫存器被參照以RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP、及R8至R15。
純量浮點堆疊暫存器檔(x87堆疊)345，MMX緊縮整數平坦暫存器檔350係別名於其上-於所示之實施例中，x87堆疊為用以使用x87指令集延伸而在32/64/80位元浮點資料上執行純量浮點操作之八元件堆疊；而MMX暫存器被用以執行操作在64位元緊縮整數資料上、及用以保 持運算元以供介於MMX與XMM暫存器間所執行的某些操作。
本發明之替代實施例可使用較寬或較窄的暫存器。此外，本發明之替代實施例可使用更多、更少、或不同的暫存器檔及暫存器。
D. 範例核心架構，處理器，及電腦架構
處理器核心可被實施以不同方式、用於不同目的、以及於不同處理器中。例如，此類核心之實施方式可包括：1)用於通用計算之通用依序核心；2)用於通用計算之高性能通用失序核心；3)主要用於圖形及/或科學(通量)計算之特殊用途核心。不同處理器之實施方式可包括：1)CPU，其包括用於通用計算之一或更多通用依序核心及/或用於通用計算之一或更多通用失序核心；及2)核心處理器，其包括主要用於圖形及/或科學(通量)之一或更多特殊用途核心。此等不同處理器導致不同的電腦系統架構，其可包括：1)在來自該CPU之分離晶片上的共處理器；2)在與CPU相同的封裝中之分離晶粒上的共處理器；3)在與CPU相同的晶粒上的共處理器(於該情況下，此一共處理器有時被稱為特殊用途邏輯，諸如集成圖形及/或科學(通量)邏輯、或稱為特殊用途核心)；及4)在一可包括於相同晶粒上之所述CPU(有時稱為應用程式核心或應用程式處理器)、上述共處理器、及額外功能的晶片上之系統。範例核心架構被描述於下，接續著範例處理器及電腦架構之描 述。
圖4A為闡明範例依序管線及範例暫存器重新命名、失序問題/執行管線兩者之方塊圖，依據本發明之實施例。圖4B為一方塊圖，其闡明將包括於依據本發明之實施例的處理器中之依序架構核心之範例實施例及範例暫存器重新命名、失序問題/執行架構核心兩者。圖4A-B中之實線方盒係闡明依序管線及依序核心，而虛線方盒之選擇性加入係闡明暫存器重新命名、失序問題/執行管線及核心。假設其依序形態為失序形態之子集，將描述失序形態。
於圖4A中，處理器管線400包括提取級402、長度解碼級404、解碼級406、配置級408、重新命名級410、排程(亦已知為分派或發送)級412、暫存器讀取/記憶體讀取級414、執行級416、寫入回/記憶體/寫入級418、例外處置級422、及確定級424。
圖4B顯示處理器核心490，其包括一耦合至執行單元引擎單元450之前端單元430，且兩者均耦合至記憶體單元470。核心490可為減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。當作又另一種選擇，核心490可為特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心，等等。
前端單元430包括一分支預測單元432，其係耦合至 指令快取單元434，其係耦合至指令變換後備緩衝(TLB)436，其係耦合至指令提取單元438，其係耦合至解碼單元440。解碼單元440(或解碼器)可解碼指令；並可將以下產生為輸出：一或更多微操作、微碼進入點、微指令、其他指令、或其他控制信號，其被解碼自(或者反應)、或被衍生自原始指令。解碼單元440可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)，等等。於一實施例中，核心490包括微碼ROM或者儲存用於某些巨指令之微碼的其他媒體(例如，於解碼單元440中或者於前端單元430內)。解碼單元440被耦合至執行引擎單元450中之重新命名/配置器單元452。
執行引擎單元450包括重新命名/配置器單元452，其係耦合至撤回單元454及一組一或更多排程器單元456。排程器單元456代表任何數目的不同排程器，包括保留站、中央指令窗，等等。排程器單元456被耦合至實體暫存器檔單元458。實體暫存器檔單元458之各者代表一或更多實體暫存器檔，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，其為下一待執行指令之位址的指令指標)，等等。於一實施例中，實體暫存器檔單元458包含向量暫存器單元、寫入遮蔽暫存器單元、及純量暫存器單元。這些暫存器單元可提供架構向量暫存 器、向量遮蔽暫存器、及通用暫存器。實體暫存器檔單元458係由撤回單元454所重疊以闡明其中暫存器重新命名及失序執行可被實施之各種方式(例如，使用記錄器緩衝器和撤回暫存器檔；使用未來檔、歷史緩衝器、和撤回暫存器檔；使用暫存器映圖和暫存器池，等等)。撤回單元454及實體暫存器檔單元458被耦合至執行叢集460。執行叢集460包括一組一或更多執行單元462及一組一或更多記憶體存取單元464。執行單元462可執行各種操作(例如，偏移、相加、相減、相乘)以及於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例可包括數個專屬於特定功能或功能集之執行單元，但其他實施例可包括僅一個執行單元或者全部執行所有功能之多數執行單元。排程器單元456、實體暫存器檔單元458、及執行叢集460被顯示為可能複數的，因為某些實施例係針對某些類型的資料/操作產生分離的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器檔單元、及/或執行叢集-且於分離記憶體存取管線之情況下，某些實施例被實施於其中僅有此管線之執行叢集具有記憶體存取單元464)。亦應理解：當使用分離管線時，這些管線之一或更多者可為失序發送/執行而其他者為依序。
該組記憶體存取單元464被耦合至記憶體單元470， 其包括資料TLB單元472，其耦合至資料快取單元474，其耦合至第二階(L2)快取單元476。於一範例實施例中，記憶體存取單元464可包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單元470中之資料TLB單元472。指令快取單元434被進一步耦合至記憶體單元470中之第二階(L2)快取單元476。L2快取單元476被耦合至一或更多其他階的快取且最終至主記憶體。
舉例而言，範例暫存器重新命名、失序發送/執行核心架構可實施管線400如下：1)指令提取438執行提取和長度解碼級402和404；2)解碼單元440執行解碼級406；3)重新命名/配置器單元452執行配置級408和重新命名級410；4)排程器單元456執行排程級412；5)實體暫存器檔單元458和記憶體單元470執行暫存器讀取/記憶體讀取級414；執行叢集460執行執行級416；6)記憶體單元470和實體暫存器檔單元458執行寫入回/記憶體寫入級418；7)各個單元可參與例外處置級422；及8)撤回單元454和實體暫存器檔單元458執行確定級424。
核心490可支援一或更多指令集(例如，x86指令集，具有其已被加入以較新版本之某些延伸)；MIPS Technologies of Sunnyvale,CA之MIPS指令集；ARM Holdings of Sunnyvale,CA之ARM指令集(具有諸如NEON之選擇性額外延伸)，包括文中所述之指令。於一實施例中，核心490包括支援緊縮資料指令集延伸(例如，AVX1、AVX2) 之邏輯，藉此容許由許多多媒體應用程式所使用的操作使用緊縮資料來執行。
應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading科技)。
雖然暫存器重新命名被描述於失序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器之所述的實施例亦包括分離的指令和資料快取單元434/474以及共用L2快取單元476，但替代實施例可具有針對指令和資料兩者之單一內部快取，諸如(例如)第一階(L1)內部快取、或多階內部快取。於某些實施例中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
圖5A-B闡明更特定的範例依序核心架構之方塊圖，該核心將為晶片中之數個邏輯區塊之一(包括相同類型及/或不同類型之其他核心)。邏輯區塊係透過高頻寬互連網路(例如，環狀網路)來通訊，利用某些固定功能邏輯、記憶體I/O介面、及其他必要I/O邏輯，根據其應用而定。
圖5A為單處理器核心之方塊圖，連同與晶粒上互連 網路502之其連接、以及第二階(L2)快取504之其本地子集，依據本發明之實施例。於一實施例中，指令解碼器500支援具有緊縮資料指令集延伸之x86指令集。L1快取506容許針對快取記憶體之低潛時存取入純量及向量單元。雖然於一實施例中(為了簡化設計)，純量單元508及向量單元510使用分離的暫存器組(個別地，純量暫存器512及向量暫存器514)，且於其間轉移的資料被寫入至記憶體並接著從第一階(L1)快取506被讀取回；但本發明之替代實施例可使用不同的方式(例如，使用單一暫存器組或者包括一通訊路徑，其容許資料被轉移於兩暫存器檔之間而不被寫入及讀取回)。
L2快取504之本地子集為其被劃分為分離本地子集(每一處理器核心有一個)之總體L2快取的部分。各處理器核心具有一直接存取路徑通至L2快取504之其本身的本地子集。由處理器核心所讀取的資料被儲存於其L2快取子集504中且可被快速地存取，平行於存取其本身本地L2快取子集之其他處理器核心。由處理器核心所寫入之資料被儲存於其本身的L2快取子集504中且被清除自其他子集，假如需要的話。環狀網路確保共用資料之一致性。環狀網路為雙向的，以容許諸如處理器核心、L2快取及其他邏輯區塊等代理於晶片內部彼此通訊。各環狀資料路徑於每方向為1012位元寬。
圖5B為圖5A中之處理器核心的部分之延伸視圖，依據本發明之實施例。圖5B包括L1快取504之L1資料 快取506A部分、以及有關向量單元510和向量暫存器514之更多細節。明確地，向量單元510為16寬的向量處理單元(VPU)(參見16寬的ALU 528)，其係執行整數、單精確度浮點、及雙精確度浮點指令之一或更多者。VPU支援以拌合單元520拌合暫存器輸入、以數字轉換單元522A-B之數字轉換、及於記憶體輸入上以複製單元524之複製。寫入遮蔽暫存器526容許斷定結果向量寫入。
圖6為一種處理器600之方塊圖，該處理器600可具有多於一個核心、可具有集成記憶體控制器、且可具有集成圖形，依據本發明之實施例。圖6中之實線方塊闡明處理器600，其具有單核心602A、系統代理610、一組一或更多匯流排控制器單元616；而虛線方塊之選擇性加入闡明一替代處理器600，其具有多核心602A-N、系統代理單元610中之一組一或更多集成記憶體控制器單元614、及特殊用途邏輯608。
因此，處理器600之不同實施方式可包括：1)CPU，具有其為集成圖形及/或科學(通量)邏輯(其可包括一或更多核心)之特殊用途邏輯608、及其為一或更多通用核心(例如，通用依序核心、通用失序核心、兩者之組合)之核心602A-N；2)共處理器，具有其為主要用於圖形及/或科學(通量)之大量特殊用途核心的核心602A-N；及3)共處理器，具有其為大量通用依序核心的核心602A-N。因此，處理器600可為通用處理器、共處理器或特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、圖形處 理器、GPGPU(通用圖形處理單元)、高通量多數集成核心(MIC)共處理器(包括30或更多核心)、嵌入式處理器，等等。該處理器可被實施於一或更多晶片上。處理器600可為一或更多基底之部分及/或可被實施於其上，使用數個製程技術之任一者，諸如(例如)BiCMOS、CMOS、或NMOS。
記憶體階層包括該些核心內之一或更多階快取、一組或者一或更多共用快取單元606、及耦合至該組集成記憶體控制器單元614之額外記憶體(未顯示)。該組共用快取單元606可包括一或更多中階快取，諸如第二階(L2)、第三階(L3)、第四階(L4)、或其他階快取、最後階快取(LLC)、及/或其組合。雖然於一實施例中環狀為基的互連單元612將以下裝置互連：集成圖形邏輯608、該組共用快取單元606、及系統代理單元610/集成記憶體單元614，但替代實施例可使用任何數目之眾所周知的技術以互連此等單元。於一實施例中，一致性被維持於一或更多快取單元606與核心602-A-N之間。
於某些實施例中，一或更多核心602A-N能夠進行多線程。系統代理610包括協調並操作核心602A-N之那些組件。系統代理單元610可包括(例如)電力控制單元(PCU)及顯示單元。PCU可為或者包括用以調節核心602A-N及集成圖形邏輯608之電力狀態所需的邏輯和組件。顯示單元係用以驅動一或更多外部連接的顯示。
核心602A-N可針對架構指令集為同質的或異質的； 亦即，二或更多核心602A-N可執行相同的指令集，而其他者可執行該指令集或不同指令集之僅一子集。
圖7-10為範例電腦架構之方塊圖。用於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
現在參考圖7，其顯示依據本發明之一實施例的系統700之方塊圖。系統700可包括一或更多處理器710、715，其被耦合至控制器集線器720。於一實施例中，控制器集線器720包括圖形記憶體控制器集線器(GMCH)790及輸入/輸出集線器(IOH)750(其可於分離的晶片上)；GMCH 790包括記憶體及圖形控制器(耦合至記憶體740及共處理器745)；IOH 750為通至GMCH 790之耦合輸入/輸出(I/O)裝置760。另一方面，記憶體與圖形控制器之一或兩者被集成於處理器內(如文中所述者)，記憶體740及共處理器745被直接地耦合至處理器710、及具有IOH 750之單一晶片中的控制器集線器720。
額外處理器715之選擇性本質於圖7中被標示以斷線。各處理器710、715可包括文中所述的處理核心之一 或更多者並可為處理器600之某版本。
記憶體740可為(例如)動態隨機存取記憶體(DRAM)、相位改變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器720經由諸如前側匯流排(FSB)等多點分支匯流排、諸如QuickPath互連(QPI)等點對點介面、或類似連接795而與處理器710、715通訊。
於一實施例中，共處理器745為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。於一實施例中，控制器集線器720可包括集成圖形加速器。
於實體資源710、715間可有多樣差異，針對價值矩陣之譜，包括架構、微架構、熱、功率耗損特性，等等。
於一實施例中，處理器710執行其控制一般類型之資料處理操作的指令。指令內所嵌入者可為共處理器指令。處理器710辨識這些共處理器指令為其應由裝附之共處理器745所執行的類型。因此，處理器710將共處理器匯流排或其他互連上之這些共處理器指令(或代表共處理器指令之控制信號)發送至共處理器745。共處理器745接受並執行該些接收的共處理器指令。
現在參考圖8，其顯示依據本發明之實施例的第一更特定範例系統800之方塊圖。如圖8中所示，多處理器系統800為點對點互連系統，並包括經由點對點互連850而耦合之第一處理器870及第二處理器880。處理器870及880之每一者可為處理器600之某版本。於本發明之一實 施例中，處理器870及880個別為處理器710及715，而共處理器838為共處理器745。於另一實施例中，處理器870及880個別為處理器710及共處理器745。
處理器870及880被顯示為個別地包括集成記憶體控制器(IMC)單元872及882。處理器870亦包括其匯流排控制器單元點對點(P-P)介面876及878之部分；類似地，第二處理器880包括P-P介面886及888。處理器870、880可使用P-P介面電路878、888而經由點對點(P-P)介面850來交換資訊。如圖8中所示，IMC 872及882將處理器耦合至個別記憶體，亦即記憶體832及記憶體834，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器870、880可各經由個別的P-P介面852、854而與晶片組890交換資訊，使用點對點介面電路876、894、886、898。晶片組890可經由高性能介面839而選擇性地與共處理器838交換資訊。於一實施例中，共處理器838為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入式處理器，等等。
共用快取(未顯示)可被包括於任一處理器中或者於兩處理器外部，而經由P-P互連與處理器連接，以致處理器之任一者或兩者的本地快取資訊可被儲存於共用快取中，假如處理器被置於低功率模式時。
晶片組890可經由一介面896而被耦合至第一匯流排 816。於一實施例中，第一匯流排816可為周邊組件互連(PCI)匯流排、或者諸如PCI快速匯流排或其他第三代I/O互連匯流排等匯流排，雖然本發明之範圍未如此限制。
如圖8中所示，各種I/O裝置814可被耦合至第一匯流排816，連同匯流排橋818，其係將第一匯流排816耦合至第二匯流排820。於一實施例中，一或更多額外處理器815(諸如共處理器、高通量MIC處理器、GPGPU加速器(諸如，例如，圖形加速器或數位信號處理(DSP)單元)、場可編程閘極陣列、或任何其他處理器)被耦合至第一匯流排816。於一實施例中，第二匯流排820可為低管腳數(LPC)匯流排。各個裝置可被耦合至第二匯流排820，其包括(例如)鍵盤/滑鼠822、通訊裝置827、及儲存單元828，諸如磁碟機或其他大量儲存裝置(其可包括指令/碼及資料830)，於一實施例中。此外，音頻I/O 824可被耦合至第二匯流排820。注意：其他架構是可能的。例如，取代圖8之點對點架構，系統可實施多點分支匯流排其他此類架構。
現在參考圖9，其顯示依據本發明之實施例的第二更特定範例系統900之方塊圖。圖8與9中之類似元件具有類似的參考數字，且圖8之某些形態已從圖9省略以免混淆圖9之其他形態。
圖9闡明其處理器870、880可包括集成記憶體及I/O控制邏輯(「CL」)872和882，個別地。因此，CL 872、882包括集成記憶體控制器單元並包括I/O控制邏輯。圖 9闡明其不僅記憶體832、834被耦合至CL 872、882，同時其I/O裝置914亦被耦合至控制邏輯872、882。舊有I/O裝置915被耦合至晶片組890。
現在參考圖10，其顯示依據本發明之一實施例的SoC 1000之方塊圖。圖6中之類似元件具有類似的參考數字。同時，虛線方塊為更多先進SoC上之選擇性特徵。於圖10中，互連單元1002被耦合至：應用程式處理器1010，其包括一組一或更多核心202A-N及共用快取單元606；系統代理單元610；匯流排控制器單元616；集成記憶體控制器單元614；一組一或更多共處理器1020，其可包括集成圖形邏輯、影像處理器、音頻處理器、及視頻處理器；靜態隨機存取記憶體(SRAM)單元1030；直接記憶體存取(DMA)單元1032；及顯示單元1040，用以耦合至一或更多外部顯示。於一實施例中，共處理器1020包括特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、嵌入式處理器，等等。
文中所揭露之機制的實施例可被實施以硬體、軟體、韌體、或此等實施方式之組合。本發明之實施例可被實施為電腦程式或程式碼，其被執行於可編程系統上，該可編程系統包含至少一處理器、儲存系統(包括揮發性和非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置。
程式碼(諸如圖8中所示之碼830)可被應用於輸入指 令以執行文中所述之功能並產生輸出資訊。輸出資訊可被應用於一或更多輸出裝置，以已知的方式。為了本申請案之目的，處理系統包括任何系統，其具有處理器，諸如(例如)數位信號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或微處理器。
程式碼可被實施以高階程序或目標導向的編程語言來與處理系統通訊。程式碼亦可被實施以組合或機器語言，假如想要的話。事實上，文中所述之機制在範圍上不限於任何特定編程語言。於任何情況下，該語言可為編譯或解讀語言。
至少一實施例之一或更多形態可由其儲存在機器可讀取媒體上之代表性指令所實施，該機器可讀取媒體代表處理器內之各個邏輯，當由機器讀取時造成該機器製造邏輯以執行文中所述之技術。此等表示(已知為「IP核心」)可被儲存在有形的、機器可讀取媒體上，且被供應至各個消費者或製造設施以載入其實際上製造該邏輯或處理器之製造機器。
此類機器可讀取儲存媒體可包括(無限制)由機器或裝置所製造或形成之物件的非暫態、有形配置，包括：儲存媒體，諸如硬碟、包括軟碟、光碟、微型碟唯讀記憶體(CD-ROM)、微型碟可再寫入(CD-RW)、及磁光碟等任何其他類型的碟片；半導體裝置，諸如唯讀記憶體(ROM)、諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可編程唯讀記憶體(EPROM)等隨機存取 記憶體(RAM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)、相位改變記憶體(PCM)、磁或光學卡、或者適於儲存電子指令之任何其他類型的媒體。
因此，本發明之實施例亦包括含有指令或含有諸如硬體描述語言(HDL)等設計資料之非暫態、有形的機器可讀取媒體，該硬體描述語言(HDL)係定義文中所述之結構、電路、設備、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
於某些情況下，指令轉換器可被用以將來自來源指令集之指令轉換至目標指令集。例如，指令轉換器可將指令翻譯(例如，使用靜態二元翻譯、動態二元翻譯，包括動態編譯)、變形、仿真、或者轉換至一或更多其他指令以供由核心所處理。指令轉換器可被實施以軟體、硬體、韌體、或其組合。指令轉換器可位於處理器上、處理器外、或者部分於處理器上而部分於處理器外。
圖11為一種對照軟體指令轉換器之使用的方塊圖，該轉換器係用以將來源指令集中之二元指令轉換至目標指令集中之二元指令，依據本發明之實施例。於所述之實施例中，指令轉換器為一種軟體指令轉換器，雖然替代地該指令轉換器亦可被實施以軟體、韌體、硬體、或其各種組合。圖11顯示一種高階語言1102之程式可使用x86編譯器1104而被編譯以產生x86二元碼1106，其可由具有至少一x86指令集核心之處理器1116來本機地執行。具有至少一x86指令集核心之處理器1116代表任何處理器， 其可藉由可相容地執行或者處理以下事項來執行實質上如一種具有至少一x86指令集核心之Intel處理器的相同功能：(1)Intel x86指令集核心之指令集的實質部分或者(2)針對運作於具有至少一x86指令集核心之Intel處理器上的應用程式或其他軟體之物件碼版本，以獲得如具有至少一x86指令集核心之Intel處理器的相同結果。x86編譯器1104代表一種編譯器，其可操作以產生x86二元碼1106(例如，物件碼)，其可(具有或沒有額外鏈結處理)被執行於具有至少一x86指令集核心之處理器1116上。類似地，圖11顯示高階語言1102之程式可使用替代的指令集編譯器1108而被編譯以產生替代的指令集二元碼1110，其可由沒有至少一x86指令集核心之處理器1114來本機地執行(例如，具有其執行MIPS Technologies of Sunnyvale,CA之MIPS指令集及/或其執行ARM Holdings of Sunnyvale,CA之ARM指令集的核心之處理器)。指令轉換器1112被用以將x86二元碼1106轉換為其可由沒有至少一x86指令集核心之處理器1114來本機地執行的碼。已轉換碼不太可能相同於替代的指令集二元碼1110，因為能夠執行此功能之指令很難製造；然而，已轉換碼將完成一般性操作並由來自替代指令集之指令所組成。因此，指令轉換器1112代表軟體、韌體、硬體、或其組合，其(透過仿真、模擬或任何其他程序)容許處理器或其他不具有x86指令集處理器或核心的電子裝置來執行x86二元碼1106。
用於從鏈結結構取回元件的設備和方法
本發明之一實施例係界定一種編程模型，用於將來自鏈結列表(或類似結構)之工作項目有效率地配置於合作硬體執行緒之間。用以自動地從鏈結結構取出元件之當前方式需要異動、關鍵區段、或使用內容可定址儲存(CAS)之任一者。所有這些方法均比以下所述之本發明的實施例更無效率，該些實施例係利用藉由單一原子指令指令之直接實施方式。
一實施例包括一指令，其係將記憶體中之「範圍」(range)接收為引數。「範圍」可由一對供應位址所定義。第一位址(NEXT)係定義下一待處理工作項目之位址。第二位址(END)是無效的或者為非待處理工作項目之任一者。於一實施例中，當NEXT=END時範圍被視為空白的。假如範圍不是空白，則NEXT被更新至新的不同位址，藉由將其載入自相對於舊NEXT位址之某既定偏移。如此容許GETNEXT被用以「行進(walk)」一結構，其係藉由指標(諸如鏈結列表)而被連接至其末端(由某無效位址所指示，諸如NULL)或者直到達到某末端元件(由末端元件位址所指示)。
圖12闡明一範例處理器1255，本發明之實施例可被實施於其上，其包括執行單元1240，其具有用以執行文中所述之GETNEXT指令的GETNEXT邏輯1245。如以下所述，於一實施例中，GETNEXT指令係從鏈結資料結構 取回元件直到位址範圍之指定末端已被達到。在描述本發明之實施例的細節以前，提供範例處理器1255之各個組件的描述。
範例實施例包括複數核心0-N，其各包括用以執行記憶體操作(例如，諸如載入/儲存操作)之記憶體管理單元1290、一組通用暫存器(GPR)1205、一組向量暫存器1206、及一組遮蔽暫存器1207。於一實施例中，多數向量資料元件被緊縮入各向量暫存器1206，其可具有512位元寬度以儲存兩個256位元值、四個128位元值、八個64位元值、十六個32位元值，等等。然而，本發明之主要原理不限於任何特定尺寸/類型的向量資料。於一實施例中，遮蔽暫存器1207包括八個64位元運算元遮蔽暫存器，用以執行位元遮蔽操作於向量暫存器1206中所儲存的值上(例如，實施為如上所述的遮蔽暫存器k0-k7)。然而，本發明之主要原理不限於任何特定的遮蔽暫存器尺寸/類型。
單一處理器核心(「核心0」)之細節被闡明於圖12中以利簡化。然而，應理解：處理器1255之各核心可具有如核心0之相同組的邏輯。例如，各核心可包括專屬的第一階(L1)快取1212及第二階(L2)快取1211，用以依據指定的快取管理策略來快取指令和資料。L1快取1212包括用以儲存指令之分離的指令快取1220及用以儲存資料之分離的資料快取1221。各個處理器快取內所儲存之指令及資料係以其可為固定大小(例如，長度為64、128、512 位元組)之快取線的粒度來管理。此範例實施例之各核心具有指令提取單元1210，用以從主記憶體1200及/或共用的第三階(L3)快取1216提取指令；解碼單元1220，用以解碼指令(例如，將程式指令解碼為微操作或「uops」)；執行單元1240，用以執行指令；及寫回單元1250，用以撤回指令並寫回結果。
指令提取單元1210包括各種眾所周知的組件，包括下一指令指標1203，用以儲存欲從記憶體1200(或快取之一)提取之下一指令的位址；指令變換後備緩衝(ITLB)1204，用以儲存最近使用之虛擬至實體指令的映圖來增進位址翻譯的速度；分支預測單元1202，用以臆測地預測指令分支位址；及分支目標緩衝器(BTB)1201，用以儲存分支位址和目標位址。一旦提取了，指令便接著被串流至指令管線之剩餘階段，包括解碼單元1230、執行單元1240、及寫回單元1250。這些單元之各者的結構及功能被那些熟悉此技藝人士所熟知，且將不會被詳細地描述於此以避免混淆本發明之不同實施例的相關形態。
GETNEXT指令之一實施例將參考圖13而被描述，其顯示用以定義位址範圍之第一位址(NEXT)及第二位址(END)。第一位址(NEXT)係定義下一待處理工作項目之位址，而第二位址(END)是無效的或者為非待處理工作項目之任一者。如圖所示，相對於舊NEXT位址之偏移值1320亦可被指定並由指令所使用，如以下所述。
如圖所示，於一實施例中，下一值1300被加至偏移 1320以到達元件結構1310(例如，其可為鏈結列表或類似結構)內之NEXT指標1311。NEXT指標1311被接著用於後續NEXT 1300值以識別元件結構1315。偏移1321被加至此值以識別後續NEXT指標1316，其可被用於後續NEXT值1300。此疊代持續直到目前NEXT值1300等於END值1301，程序係於該點終止。
於一實施例中，當NEXT=END時範圍被視為空白的。假如範圍不是空白，則NEXT被更新至新的不同位址，藉由將其載入自相對於舊NEXT位址之某既定偏移。如此容許GETNEXT被用以「行走」一結構，其係藉由指標(諸如鏈結列表)而被連接至其末端(由某無效位址所指示，諸如NULL)或者直到達到某末端元件(由末端元件位址所指示)。
一種依據本發明之一實施例的方法被顯示於圖14中。該方法可被執行於以上所討論之系統架構的背景內，但不限定於任何特定的系統架構。
於1401，GETNEXT指令被解碼。假如目前NEXT值等於END值，於1402判定，則程序終止(亦即，因為位址範圍之末端已被達到)。假如為否，則於1403，偏移值被加至目前NEXT值以識別元件結構內之NEXT指標。於1404，目前NEXT值被設為NEXT指標並可被用於GETNEXT指令之後續疊代(於1401再次開始)。
本發明之一實施例係依據以下碼而被實施：
Figure 105137683-A0202-12-0048-2
因此，依據以上碼，假如NEXT不等於END，如由「假如」聲明所判定，則偏移被加至NEXT位址，其結果被儲存且ZFlag被設為0。否則，假如NEXT=END，則ZFlag被設為1。
於前述說明書中，本發明之實施例已參考其特定範例實施例而被描述。然而，將清楚明白的是：可對其進行各種修改而不背離如後附申請專利範圍中所提出之本發明的較寬廣範圍及精神。說明書及圖式因此將被視為說明性意義而非限制性意義。
本發明之實施例可包括各個步驟，其已被描述於上。該些步驟可被實施於機器可執行指令，其可被用以致使通用或特殊用途處理器執行該些步驟。替代地，這些步驟可由含有硬線邏輯以執行該些步驟之特定硬體組件所執行，或者可由已編程的電腦組件及訂製硬體組件之任何組合所執行。
如文中所述，指令可指稱其組態成執行某些操作或具 有預定功能之硬體的特定組態(諸如特定應用積體電路(ASIC))、或者其被儲存於記憶體中之軟體指令，該記憶體係實施於非暫態電腦可讀取媒體中。因此，圖形中所顯示之技術可使用一或更多電子裝置(例如，終端站、網路元件，等等)上所儲存或執行的碼及資料來實施。此類電子裝置係使用電腦機器可讀取媒體來儲存及傳遞(內部地及/或透過網路而與其他電子裝置)碼和資料，諸如非暫態電腦機器可讀取儲存媒體(例如，磁碟、光碟、隨機存取記憶體；唯讀記憶體；快閃記憶體裝置；相位改變記憶體)及暫態電腦機器可讀取通訊媒體(例如，電、光、聲或其他形式的傳播信號-諸如載波、紅外線信號、數位信號，等等)。此外，此類電子裝置通常包括一組一或更多處理器，其係耦合至一或更多其他組件，諸如一或更多儲存裝置(非暫態機器可讀取儲存媒體)、使用者輸入/輸出裝置(例如，鍵盤、觸控式螢幕、及/或顯示)、及網路連接。該組處理器與其他組件之耦合通常係透過一或更多匯流排及橋(亦稱為匯流排控制器)。攜載網路流量之儲存裝置及信號個別地代表一或更多機器可讀取儲存媒體及機器可讀取通訊媒體。因此，既定電子裝置之儲存裝置通常係儲存編碼解碼器及/或資料以供執行於該電子裝置之該組一或更多處理器上。當然，本發明之實施例的一或更多部分可使用軟體、韌體、及/或硬體之不同組合來實施。遍及此詳細描述，為了解釋之目的，提出數個特定細節以提供本發明之透徹瞭解。然而，熟悉此項技術人士將清楚其本發 明可被實行而無這些特定細節之部分。於某些例子中，眾所周知的結構及功能未被詳細地描述以免混淆本發明之請求標的。因此，本發明之範圍及精神應根據以下的申請專利範圍來判斷。
1200:主記憶體
1201:分支目標緩衝器(BTB)
1202:分支預測單元
1203:下一指令指標
1204:指令變換後備緩衝(ITLB)
1205:通用暫存器(GPR)
1206:向量暫存器
1207:遮蔽暫存器
1210:指令提取單元
1211:第二階(L2)快取
1212:第一階(L1)快取
1216:第三階(L3)快取
1220:解碼單元
1221:資料快取
1230:解碼單元
1240:執行單元
1245:GETNEXT邏輯
1250:寫回單元
1255:處理器
1290:記憶體管理單元

Claims (21)

  1. 一種用於從鏈結結構取回元件的處理器，包含：解碼單元，用以解碼第一指令，該第一指令係用以利用目前位址值、末端位址值、和偏移值，以用於識別元件結構內的下一位址指標，該目前位址值、該末端位址值、和該偏移值的都是基於該第一指令而獲得；及執行單元，用以執行該第一指令來致使該執行單元比較該目前位址值與該末端位址值，假如該目前位址值等於該末端位址值，則該執行單元不執行關於該第一指令之任何額外操作；以及假如該目前位址值不等於該末端位址值，則該執行單元將該偏移值加至該目前位址值以識別該下一位址指標，該執行單元用以進一步將該目前位址值設為等於該下一位址指標。
  2. 如申請專利範圍第1項之處理器，其中該執行單元係用以執行該第一指令之一或更多額外疊代以識別額外的下一位址指標值直到該目前位址值等於該末端位址值。
  3. 如申請專利範圍第2項之處理器，其中被加至該偏移值之各目前位址值係用以識別由指標所連接之元件結構內的項目。
  4. 如申請專利範圍第3項之處理器，其中該元件結構包含鏈結列表。
  5. 如申請專利範圍第3項之處理器，其中該第一指令之該一或更多額外疊代致使該執行單元使用對該末端位址 值之無效或空值將該元件結構行進至其末端或者直到達到由該末端位址值所識別的末端元件。
  6. 如申請專利範圍第2項之處理器，進一步包含：該執行單元用以在其中該目前位址值不等於該末端位址值之各疊代，將控制或狀態暫存器中之旗標設為第一值。
  7. 如申請專利範圍第6項之處理器，進一步包含：該執行單元係用以當該目前位址值等於該末端位址值時，將控制或狀態暫存器中之該旗標設為第二值。
  8. 一種用於從鏈結結構取回元件的方法，包含：解碼第一指令，該第一指令係用以利用目前位址值、末端位址值、和偏移值，以用於識別元件結構內的下一位址指標，該目前位址值、該末端位址值、和該偏移值的都是基於該第一指令而獲得；及執行該第一指令來致使執行單元比較該目前位址值與該末端位址值；假如該目前位址值等於該末端位址值，則不執行關於該第一指令之任何額外操作；以及假如該目前位址值不等於該末端位址值，則將該偏移值加至該目前位址值以識別該下一位址指標，該執行單元用以進一步將該目前位址值設為等於該下一位址指標。
  9. 如申請專利範圍第8項之方法，進一步包含：執行該第一指令之一或更多額外疊代以識別額外的下一位址指標值直到該目前位址值等於該末端位址值。
  10. 如申請專利範圍第9項之方法，其中被加至該偏移值之各目前位址值係用以識別由指標所連接之元件結構內的項目。
  11. 如申請專利範圍第10項之方法，其中該元件結構包含鏈結列表。
  12. 如申請專利範圍第10項之方法，其中該第一指令之該一或更多額外疊代係使用對該末端位址值之無效或空值將該元件結構行進至其末端或者直到達到由該末端位址值所識別的末端元件。
  13. 如申請專利範圍第9項之方法，進一步包含：在該目前位址值不等於該末端位址值之各疊代，將控制或狀態暫存器中之旗標設為第一值。
  14. 如申請專利範圍第13項之方法，進一步包含：當該目前位址值等於該末端位址值時，將控制或狀態暫存器中之該旗標設為第二值。
  15. 一種用於從鏈結結構取回元件的系統，包含：記憶體，用以儲存指令和資料，該些指令包括第一指令；複數核心，用以執行該些指令並處理該資料；圖形處理器，用以回應於圖形指令而執行圖形操作；網路介面，用以透過網路而接收並傳輸資料；介面，用以接收來自滑鼠或游標控制裝置之使用者輸入，該複數核心係回應於該使用者輸入以執行該些指令並處理該資料； 該些核心之至少一者包含：解碼單元，用以解碼第一指令，該第一指令係用以利用目前位址值、末端位址值、和偏移值，以用於識別元件結構內的下一位址指標，該目前位址值、該末端位址值、和該偏移值的都是基於該第一指令而獲得；及執行單元，用以執行該第一指令來致使該執行單元比較該目前位址值與該末端位址值，假如該目前位址值等於該末端位址值，則該執行單元不執行關於該第一指令之任何額外操作；以及假如該目前位址值不等於該末端位址值，則該執行單元將該偏移值加至該目前位址值以該下一位址指標，該執行單元用以進一步將該目前位址值設為等於該下一位址指標。
  16. 如申請專利範圍第15項之系統，其中該執行單元係用以執行該第一指令之一或更多額外疊代以識別額外的下一位址指標值直到該目前位址值等於該末端位址值。
  17. 如申請專利範圍第16項之系統，其中被加至該偏移值之各目前位址值係用以識別由指標所連接之元件結構內的項目。
  18. 如申請專利範圍第17項之系統，其中該元件結構包含鏈結列表。
  19. 如申請專利範圍第17項之系統，其中該第一指令之該一或更多額外疊代致使該執行單使用該末端位址值之無效或空值將該元件結構行進至其末端或者直到達到由該 末端位址值所識別的末端元件。
  20. 如申請專利範圍第16項之系統，進一步包含：在該目前位址值不等於該末端位址值之各疊代該執行單元用以將控制或狀態暫存器中之旗標設為第一值。
  21. 如申請專利範圍第20項之系統，進一步包含：當該目前位址值等於該末端位址值時，該執行單元係用以將控制或狀態暫存器中之該旗標設為第二值。
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