TW201635152A - 記憶體控制器的操作方法 - Google Patents

記憶體控制器的操作方法 Download PDF

Info

Publication number
TW201635152A
TW201635152A TW105107995A TW105107995A TW201635152A TW 201635152 A TW201635152 A TW 201635152A TW 105107995 A TW105107995 A TW 105107995A TW 105107995 A TW105107995 A TW 105107995A TW 201635152 A TW201635152 A TW 201635152A
Authority
TW
Taiwan
Prior art keywords
memory
bank
refresh
group
access
Prior art date
Application number
TW105107995A
Other languages
English (en)
Inventor
金紋慶
Original Assignee
三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電子股份有限公司 filed Critical 三星電子股份有限公司
Publication of TW201635152A publication Critical patent/TW201635152A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Dram (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

本發明提供一種記憶體控制器、一種用於各別記憶體組的記憶體系統管理刷新操作以及一種記憶體控制器的操作方法。記憶體控制器的操作方法包含：藉由分析位址來判定經請求以供存取的記憶體組；基於判定結果而選擇經預測為待存取的至少一個記憶體組；根據選擇結果而設定記憶體組的刷新次序；以及根據設定次序而控制記憶體組的刷新操作。

Description

記憶體控制器、記憶體系統管理刷新操作及記憶體控制器的操作方法
本發明概念是關於一種記憶體控制器，且更特定言之，是關於一種記憶體控制器、一種用於各別記憶體組的記憶體系統管理刷新操作，以及一種記憶體控制器的操作方法。
由於記憶體裝置已廣泛用於高效能電子系統中，因此記憶體裝置的容量及速度已不斷地增加。動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）為基於儲存於電容器中的電荷而讀取資料的揮發性類型半導體裝置的實例。
記憶體控制器通常提供各種命令及位址至記憶體裝置，並控制包含記憶體操作的各種操作。包含於記憶體裝置中的記憶體胞元陣列可包含多個記憶體區（例如，記憶體組（bank）），且用於保持資料的刷新操作可針對每一記憶體組而執行。然而，刷新操作可影響諸如寫入/讀取操作的記憶體操作。
本發明概念的實施例提供一種記憶體控制器，記憶體控制器能夠使執行資料存取所在的記憶體區與執行刷新操作所在的記憶體區匹配。
根據本發明概念的實施例，提供一種記憶體控制器的操作方法，記憶體控制器經組態以管理對應於多個記憶體組的存取操作。操作方法包含：藉由分析位址來判定經請求以供存取的記憶體組；基於判定結果而選擇經預測為待存取的至少一個記憶體組；根據選擇結果而設定記憶體組的刷新次序；以及根據設定次序而控制記憶體組的刷新操作。
在本發明概念的實施例中，選擇至少一個記憶體組可經執行以自記憶體組中選擇未刷新的至少一個記憶體組。
在本發明概念的實施例中，設定記憶體組的刷新次序可經執行以設定經預測為待接著存取的至少一個記憶體組的刷新次序以便遲於其他記憶體組而刷新。
在本發明概念的實施例中，設定記憶體組的刷新次序可經執行以根據選擇結果而改變記憶體組中未刷新的記憶體組的刷新次序。
在本發明概念的實施例中，每一記憶體組可包含多個列，且刷新操作是以每一記憶體組的列單位而執行。設定記憶體組的刷新次序可經執行以設定記憶體組的列中的任一者的刷新次序。
根據本發明概念的實施例，提供一種記憶體控制器的操作方法，記憶體控制器經組態以管理多個記憶體區。操作方法包含：執行對應於記憶體區中的一些的刷新操作；自外部接收對存取的請求及對應於存取的位址；根據位址的分析結果而改變未刷新的剩餘記憶體區的的刷新次序；以及根據經改變的刷新次序而執行對應於剩餘記憶體區的刷新操作。
根據本發明概念的實施例，提供一種記憶體系統的操作方法，記憶體系統包括多個記憶體組。操作方法包含：根據外部位址選擇經請求以供存取的第一記憶體組；參考資訊以便判定經預測為待存取的第二記憶體組；調整第二記憶體組的刷新次序以便不使待存取的記憶體組與待刷新的記憶體組匹配；存取至第一記憶體組的資料；及在結束對第二記憶體組的資料存取操作且關斷第二記憶體組的列之後刷新第二記憶體組。
根據本發明概念的實施例，藉由管理資料存取及對應於每一記憶體組的刷新操作，刷新操作對資料存取操作的影響藉由使執行資料存取所在的記憶體區與執行刷新操作所在的記憶體區匹配的機率減小而減小。因此，可改良記憶體系統效能。
此外，根據本發明概念的實施例，資料存取及刷新操作可經執行，使得資料穩定地保持於記憶體裝置中，同時藉由執行資料存取而減小刷新操作的執行時序上的延遲的機率。
下文將參看隨附圖式更充分地描述本發明概念的各種實施例，在隨附圖式中展示了一些實例實施例。然而，本發明概念可以許多不同形式體現，且不應被解釋為限於本文所闡述的實例實施例。實情為，提供此等實例實施例，使得本發明將為透徹且完整的，且將向所屬領域中具通常知識者充分傳達本發明概念的範疇。在圖式中，為了清楚起見，可誇示層以及區的大小以及相對大小。類似數字始終是指類似元件。
應理解，儘管本文中可使用術語第一、第二、第三等來描述各種元件，但此等元件不應受限於此等術語。此等術語用於將一個元件與另一元件區分開來。因此，下文所論述的第一元件可被稱為第二元件而不脫離本發明的教示。如本文中所使用，術語「及/或」包含相關聯所列項目中的一或多者中的任一者及所有組合。
應理解，當元件被稱作「連接」或「耦接」至另一元件時，其可直接連接或耦接至另一元件或可存在介入元件。與此對比，當元件被稱作「直接連接」或「直接耦接」至另一元件時，不存在任何介入元件。應以類似方式解釋用於描述元件之間的關係的其他詞語（例如，「在……之間」對「直接在……之間」、「鄰近」對「直接鄰近」等）。
本文中所使用的術語僅出於描述特定實例實施例的目的，且並不意欲限制本發明。如本文所使用，單數形式「一」及「所述」意欲亦包含複數形式，除非上下文另有明確指示。應進一步理解，術語「包括」在用於本說明書中時指定所陳述特徵、整數、步驟、操作、元件及/或組件的存在，但不排除一個或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
除非另外定義，否則本文所用的所有術語（包括技術及科學術語）具有與由本發明所屬領域的一般技術者通常理解的含義相同的含義。應進一步理解，諸如常用辭典中所定義的彼等術語的術語應被解釋為具有與其在相關技術的上下文中的含義一致的含義，且將不在理想化或過度正式意義上進行解釋，除非本文明確地如此界定。
動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）為具有有限資料保持特性的半導體記憶體裝置。因此，甚至正常記憶體胞元在特定時段推移之後仍不保證所儲存資料的有效性。為了穩定地保持資料，使用刷新策略。因此，記憶體控制器提供命令及/或位址至DRAM，使得其記憶體胞元可經刷新歷時由規定值設定的每一刷新時段。此外，DRAM可自主地進入自我刷新模式（self refresh mode），且在未接收到接收自記憶體控制器的另一命令情況下藉由內部地產生位址而刷新記憶體胞元。
圖1為說明根據發明概念的實施例的記憶體系統10的方塊圖。如圖1中所說明，記憶體系統10包含記憶體控制器100及記憶體裝置200。記憶體控制器100藉由將各種控制信號提供至記憶體裝置200而控制諸如寫入/讀取的記憶體操作。舉例而言，記憶體控制器100藉由將命令CMD及位址ADD提供至記憶體裝置200而存取記憶體胞元陣列210的資料DATA。命令CMD可包含與諸如資料寫入/讀取的各種記憶體操作相關的命令。此外，在記憶體裝置200包含DRAM胞元時，命令CMD可包含與DRAM相關的特定操作，例如，刷新命令以便刷新記憶體胞元。
記憶體胞元陣列210可包含多個記憶體區。記憶體區可經不同地界定。舉例而言，記憶體胞元陣列210可包含多個列、多個記憶體組以及多個階層（rank）。當記憶體胞元陣列210包含記憶體組時，記憶體操作或刷新操作可針對每一記憶體組而執行。因此，接收自記憶體控制器100的位址ADD可包含記憶體組位址BA。
記憶體控制器100可根據來自主機HOST的請求而存取記憶體裝置200。舉例而言，記憶體控制器100可接收與存取類型相關的請求Req及指導待存取區的位址ADD_H（下文中，來自主機的位址被稱作主機位址）。記憶體控制器100可處理接收自主機的請求Req，且可處理主機位址ADD_H。記憶體控制器100可基於程序而提供命令CMD及位址ADD至記憶體裝置200。
記憶體系統10可藉由使用諸如以下各者的介面協定來與主機通信：高速周邊組件互連（peripheral component interconnect-express；PCI-E）、進階附接技術（advanced technology attachment；ATA）、串列ATA（serial ATA；SATA）、並行ATA（parallel ATA；PATA）或串列附接SCSI（serial attached SCSI；SAS）或類似者。此外，記憶體系統10與主機之間的介面協定不限於此，且可為來自諸如以下各者的其他介面協定中的一者：通用串列匯流排（universal serial bus；USB）、多媒體卡（multi-media card；MMC）、增強型小型磁碟介面（enhanced small disk interface；ESDI）及整合驅動電子（integrated drive electronics；IDE）或其類似者。
根據本發明概念的實施例，記憶體控制器100包含存取預測器110及刷新管理器120。記憶體控制器100可藉由分析（或藉由解碼）接收自主機HOST的主機位址ADD_H來判定經請求以供主機HOST存取的記憶體區。下文中，作為實例，將認為記憶體區包含記憶體組，但發明概念的實施例不限於此。然而，記憶體操作及/或刷新操作可針對每一各種記憶體區而進行管理。
存取預測器110可基於當前經請求以供存取的記憶體組而預測具有接著被存取的較高機率的至少一個記憶體組。舉例而言，特定大小的包含接收自主機的對存取的資料請求的資料資訊可寫入至少兩個記憶體組中/自至少兩個記憶體組讀取，且記憶體控制器100可儲存表示資料資訊的儲存狀態的狀態資訊。存取預測器110藉由考慮接收自主機的經請求以供存取的記憶體組及包含經存取請求記憶體組的資料資訊的儲存狀態而預測具有經接著存取的較高機率的記憶體組，且可根據預測結果而選擇至少一個記憶體組。
同時，資料預測操作可藉由根據本發明概念的實施例的其他各種方法來執行。舉例而言，與對每一記憶體組的資料存取相關的至少一個表儲存於記憶體控制器100中，且只要執行了資料存取便可更新儲存於表中的資訊。在本發明概念的實施例中，儲存與存取歷史相關的資訊的表及儲存表示對每一記憶體組的存取機率的資訊的表儲存於記憶體控制器100中，且具有對接著存取的請求的較高機率的至少一個記憶體組在接收到對資料存取的請求時可藉由參考表來預測。
刷新管理器120可通常管理對應於記憶體裝置200的刷新操作。舉例而言，刷新管理器120區分並控制刷新時序，使得對應於記憶體胞元陣列210的刷新操作根據先前設定的時段而執行。此外，刷新管理器120可基於存取預測器110的預測結果而控制刷新操作。舉例而言，有可能的是基於關於當前經請求以供存取的記憶體組及/或經預測為待接著存取的至少一個記憶體組的資訊而設定多個記憶體組的刷新次序。
當記憶體胞元陣列210包含多個記憶體組時，可管理針對各別記憶體組的刷新操作。舉例而言，每一記憶體組可包含多個列ROW，且刷新操作可藉由開啟每一記憶體組的至少一個列而執行。在本發明概念的實施例中，當根據由預定值設定的次序的針對記憶體組的第一列的刷新操作完成時，可根據預定次序來執行針對第二列的刷新操作。當記憶體組包含呈初始設定的第一至第N記憶體組時，可在第一記憶體組至第N記憶體組中依序地執行刷新操作。
記憶體組的刷新操作可基於存取預測器110的預測結果而改變。舉例而言，當選擇經預測為待接著存取的記憶體組中的一者時，所選擇記憶體組的刷新次序經改變，使得所選擇記憶體組在多個記憶體組中最後刷新。當每一記憶體組的第三列根據經改變次序刷新且第二記憶體組經預測為待接著存取時，第二記憶體組（或第二記憶體組的第三列）可在記憶體組（或其他記憶體組的第三列）當中最後刷新。
儘管為了解釋方便而描述各別記憶體組的刷新次序針對列單位改變，但各別記憶體組的刷新次序可根據本發明概念的如下文所描述的實施例在針對一列的刷新操作期間做出改變。
舉例而言，第一記憶體組的第一列可在針對第一至第四記憶體組的第一列的各別刷新操作中予以刷新。根據現有次序，第二記憶體組的第一列需要接著刷新。然而，根據接收自主機的位址的分析結果可預測到第二記憶體組待接著存取，且第二記憶體組的第一列的次序經改變，使得第二記憶體組的第一列基於經改變次序而最後刷新。因此，第三記憶體組的第一列接著刷新，且第四記憶體組的第一列在第三記憶體組的第一列之後刷新。此外，第二記憶體組的第一列可最後刷新。
在本發明概念的上述實施例中，預測待接著存取的記憶體組的操作可以各種方式來實現。舉例而言，可預測由在當前接收的請求之後的緊接請求來請求以供存取的記憶體組，或可預測由選自待接著接收的多個請求中的至少一個請求來請求以供存取的記憶體組。
根據本發明概念的上述實施例，有可能的是藉由在不干擾現有存取情況下刷新記憶體組而防止記憶體系統效能的惡化。舉例而言，為了刷新處於開啟第一記憶體組的至少一個列以供存取的狀態的第一記憶體組，要求在關斷經開啟列之後刷新待刷新的列。有可能的是藉由僅提供包含行位址的寫入/讀取命令至記憶體裝置200而存取處於開啟至少一個列的狀態的資料。然而，用於開啟第一記憶體組的至少一個列的命令需要被再次提供至記憶體裝置200以便在待存取的第一記憶體組的列經關斷以刷新時存取資料。因此，寫入/讀取命令需要在列開啟之後被提供至記憶體裝置200，且寫入/讀取命令根據列的規範而被延遲預定時間。即，當當前存取的記憶體組與待刷新的記憶體組匹配時，記憶體系統的效能可根據如上文所描述的時間損耗而降低。
此外，當持續對應於第一記憶體組的存取時，刷新待命狀態可經維持，直至對應於第一記憶體組的存取結束，且因此可惡化保持資料的穩定性。然而，根據上述實施例，刷新操作可藉由優先地刷新並不具有經開啟列以供資料存取的記憶體組而有效地執行，且因此可改良保持資料的穩定性。
換言之，根據本發明概念的實施例，下一存取序列藉由識別經請求以供存取的記憶體組（例如，目標記憶體組）而預測，且因此使當前存取的記憶體組與待刷新的記憶體組匹配的機率可藉由優先地刷新並非待存取的記憶體組而降低。
圖2為說明根據本發明概念的實施例的圖1中記憶體控制器的方塊圖。
如圖2中所說明，記憶體控制器100包含存取預測器110、刷新管理器120、處理單元130、命令產生器140及命令佇列150。儘管圖2中未展示，但記憶體控制器100可更包含其他各種功能區塊以控制記憶體裝置200。此外，圖2中的記憶體控制器100的功能區塊及其信號收發關係為僅實例，且根據本發明概念的實施例的各種功能可經執行，即使改變各種功能區塊及信號收發關係。
參看圖1及圖2，處理單元130可控制記憶體控制器100的大體操作，且因此可控制包含於記憶體控制器100中的各種功能區塊。如上文所描述，存取預測器110可選擇參看接收自主機的經請求以供存取的記憶體組而預測為待接著存取的至少一個記憶體組，且可產生其選擇結果（或預測結果Res）。刷新管理器120可管理刷新操作，使得在刷新時段中記憶體胞元陣列210的每一記憶體胞元可經刷新，且例如可藉由判定刷新時序而產生刷新命令CMD_Ref及記憶體組位址BA。此外，命令產生器140可根據對接收自主機的存取的請求及用於指導記憶體組待被存取的記憶體組位址BA而產生命令CMD。
來自刷新管理器120的刷新命令CMD_Ref/記憶體組位址BA及來自命令產生器140的命令CMD/記憶體組位址BA可儲存於命令佇列150中。命令佇列150可根據輸入資訊的次序而儲存刷新命令CMD_Ref/記憶體組位址BA及命令CMD/記憶體組位址BA。刷新命令CMD_Ref/儲存位址BA或命令CMD/記憶體組位址BA可以儲存於命令佇列150中的資訊的次序經由介面提供至記憶體裝置200。
同時，記憶體裝置200的刷新操作可根據存取預測器110的預測結果Res而控制。舉例而言，參考包含如上文所描述的記憶體組的記憶體裝置200，各別記憶體組的刷新次序可經控制以基於存取預測操作而改變。
改變儲存於命令佇列150中的資訊的儲存次序的次序控制信號Ctrl_order可基於存取預測器110的預測結果Res而產生。舉例而言，處理單元130可基於預測結果Res產生次序控制信號Ctrl_order。替代地，在另一例示性實施例中，刷新管理器120可基於預測結果Res而產生次序控制信號Ctrl_order。由於儲存於命令佇列150中的資訊的儲存次序根據次序控制信號Ctrl_order而改變，因此各別記憶體組的刷新次序可改變。
舉例而言，若某記憶體組（例如，第一記憶體組）需要根據存取預測結果而相對遲地刷新，則關於刷新命令CMD_Ref及指明儲存於命令佇列150中的第一記憶體組的儲存位址BA的資訊的儲存位置可被改變，且資訊以稍遲次序輸出。因此，可首先刷新其他記憶體組而非第一記憶體組。
圖3為根據本發明概念的實施例的圖1中本發明概念的記憶體裝置的方塊圖。圖3的記憶體裝置200為僅例示性實施例，且用於本發明概念中的記憶體裝置的組態可經不同地改變。此外，儘管作為多個記憶體組的第一記憶體組210a至第四記憶體組210d說明於圖3中，但更多記憶體組可產生於記憶體裝置200中。
記憶體裝置200可包含至少一個記憶體晶片。圖3中的記憶體裝置200說明記憶體晶片中的任一者的組態。記憶體裝置200可包含：包含第一記憶體組210a至第四記憶體組210d的記憶體胞元陣列210、分別對應於記憶體組安置的列解碼器220a至220d及行解碼器230a至230d、控制邏輯240、位址緩衝器250、刷新位址產生器260、記憶體組控制邏輯270、列位址選擇器281、行位址鎖存器282、輸入/輸出閘控電路283及資料輸入/輸出緩衝器284。此外，可包含對應於第一記憶體組210a至第四記憶體組210d的感測放大器。
同時，記憶體裝置200可為DRAM，諸如雙資料速率同步動態隨機存取記憶體（Double Data Rate Synchronous Dynamic Random Access Memory；SDRAM）、低電力雙資料速率（Low Power Double Data Rate；LPDDR）SDRAM、圖形雙資料速率（Graphics Double Data Rate；GDDR）SDRAM或Rambus動態隨機存取記憶體（Rambus Dynamic Random Access Memory；RDRAM）或其類似者。然而，在本發明概念的其他實施例中，需要刷新操作的任何其他記憶體裝置亦可用作記憶體裝置200。舉例而言，由於電阻式記憶體裝置為執行刷新操作的一類型的非揮發性記憶體裝置，因此根據本發明概念的實施例的記憶體裝置200可為非揮發性記憶體。
控制邏輯240可控制記憶體裝置200的一般操作，且包含（例如）命令解碼器241及模式電阻器242。控制邏輯240可產生控制信號以便根據接收自記憶體控制器100的命令CMD來執行寫入或讀取操作。此外，控制邏輯240可根據接收自記憶體控制器100的刷新命令而產生針對第一記憶體組210a至第四記憶體組210d的刷新操作的控制信號。替代地，控制邏輯240可在自我刷新模式中產生針對第一記憶體組210a至第四記憶體組210d的刷新操作的控制信號。模式電阻器242可包含儲存用於設定記憶體裝置200的操作環境的資訊的多個電阻器。
位址緩衝器250可接收自記憶體控制器100接收的位址ADD。如上文所描述，位址ADD可包含記憶體組位址BA。此外，位址ADD可包含指導（instruct）記憶體胞元陣列210的列的列位址ROW_ADD及指導記憶體胞元陣列210的行的行位址COL_ADD。列位址ROW_ADD可經由列位址選擇器281經提供至列解碼器220a至220d，且行位址COL_ADD可經由行位址鎖存器282提供至行解碼器230a至230d。此外，記憶體組位址BA可經提供至記憶體組控制邏輯270。
記憶體組控制邏輯270可產生對記憶體組位址BA做出回應的記憶體組控制信號。此外，對應於來自第一列解碼器220a至第四列解碼器220d中的記憶體組位址BA的列解碼器可經啟動，且對應於來自第一行解碼器230a至第四行解碼器230d中的記憶體組位址BA的行解碼器可經啟動，從而對記憶體組控制信號做出回應。
刷新位址產生器260可產生刷新位址REF_ADD以選擇來自記憶體胞元陣列210的待刷新的列。舉例而言，刷新位址產生器260可包含計數器（未圖示）且可依序產生刷新位址REF_ADD，使得其值根據計數器的計數操作而增加。列位址選擇器281可為多工器。列位址選擇器281可在資料存取期間輸出自記憶體控制器100提供的列位址ROW_ADD，且此外可在刷新操作期間輸出由刷新位址產生器260產生的刷新位址REF_ADD。即使圖3的例示性實施例說明，指導待刷新的列的刷新位址REF_ADD產生於記憶體裝置200中，但刷新位址REF_ADD根據本發明概念的實施例亦可提供自記憶體控制器100。
根據本發明概念的實施例，對應於第一記憶體組BANK 1至第四記憶體組BANK 4的列中的任一者的記憶體胞元可經依序刷新，且對應於第一記憶體組BANK 1至第四記憶體組BANK 4的另一列的記憶體胞元可接著依序刷新。當第一記憶體組BANK 1至第四記憶體組BANK 4中的每一者包含A個列時，第一記憶體組BANK 1至第四記憶體組BANK 4的各別第一列可經刷新，且各別第二列可接著刷新。第一記憶體組BANK 1至第四記憶體組BANK 4的整個A個列可根據依序操作而經刷新。
根據本發明概念的實施例，待刷新的記憶體組可由提供自記憶體控制器100的記憶體組位址BA來選擇。此外，經請求以供存取的記憶體組如上文所描述而判定，且選擇經預測為待接著存取的至少一個記憶體組。此外，對應於記憶體組BANK 1至BANK 4的刷新次序可基於所述所選擇的至少一個記憶體組而改變。因此，第一記憶體組BANK 1至第四記憶體組BANK 4的列中的任一者中的各別記憶體組的刷新次序可不同於其他列中各別記憶體組的刷新次序。舉例而言，雖然刷新操作是以第一記憶體組BANK 1至第四記憶體組BANK 4的對應於第一列的次序而依序執行，但刷新操作可以對應於第二列的第一記憶體組BANK 1、第三記憶體組BANK 3、第四記憶體組BANK 4及第二記憶體組BANK 2的次序而執行。
圖4為說明根據本發明概念的實施例的記憶體系統的操作方法的流程圖。
首先，記憶體系統可自主機接收對資料存取的請求，及表示經請求以供存取的記憶體胞元的第一位址（S11）。位址分析（或解碼）操作根據接收自主機的第一位址執行以便選擇記憶體胞元，且經請求以供存取的記憶體組可根據結果來判定（S12）。此外，可執行能夠基於經請求以供存取的記憶體組以各種方式實現的預測操作，且結果可選擇經預測為待接著存取的至少一個記憶體組（S13）。
各別記憶體組的刷新次序可基於經請求以供存取的記憶體組的判定結果及/或記憶體組預測結果而設定（S14）。對應於經請求以供存取的記憶體組的刷新次序可經改變以相同或類似於上文所描述的例示性實施例。替代地，可改變對應於經預測為待接著存取的至少一個記憶體組的刷新次序。替代地，可改變對應於經請求以供存取的記憶體組及經預測為待接著存取的至少一個記憶體組的刷新次序。在經改變的刷新次序的實例中，經請求以供存取的記憶體組及/或經預測為待接著存取的至少一個記憶體組的刷新次序可設定為相較於其他記憶體組的刷新次序相對較遲的。
記憶體系統的操作環境可經設定，使得刷新操作可根據預定時段對應於包含於記憶體胞元陣列中的每一記憶體胞元執行一次。記憶體系統感測刷新時序是否已出現，且根據設定次序執行針對各別記憶體組的刷新操作（S15）。舉例而言，記憶體組位址可經產生，使得記憶體組可在刷新操作期間根據各別記憶體組的設定次序進行選擇。
圖5A及圖5B為說明根據本發明概念的實施例的存取預測操作的方塊圖。
圖5A說明根據本發明概念的實施例的實例，在所述實例中，記憶體控制器可儲存至少一個表，例如第一表Table 1及第二表Table 2。只要自主機接收到請求及位址，第一表Table 1便可儲存關於存取歷史的資訊。舉例而言，可儲存請求的類型及對應於其的記憶體組資訊。可週期性地更新儲存於第一表Table 1中的資訊。
同時，每一記憶體組的存取型樣可藉由參考儲存於第一表Table 1中的資訊而進行分析。可分析具有經接著存取的較高機率的記憶體組及具有經存取的較低機率的記憶體組。舉例而言，可計算每一記憶體組根據分析結果的存取機率，且可將與其相關的資訊儲存於第二表Table 2中。此外，由於儲存於第一表Table 1中的資訊經週期性地更新，因此亦可更新儲存於第二表Table 2中的資訊。
舉例而言，當接收到對對應於第一記憶體組BANK 1的存取的請求時，可參看第二表Table 2來預測下一存取序列。當請求第一記憶體組BANK 1以供存取時，具有經接著存取的較高機率的記憶體組可基於儲存於第二表Table 2中的資訊來預測，且可根據預測結果選擇至少一個記憶體組作為經預測為待存取的記憶體組。類似地，當存取第二記憶體組BANK 2時，可選擇對應於第一記憶體組BANK 1至第四記憶體組BANK 4中的每一者的基於存取機率而預測為待存取的至少一個記憶體組。如上文所描述的相同操作將在第三記憶體組BANK 3及第四記憶體組BANK 4中的每一者中執行。
在本發明概念的實施例中，當接收到對對應於記憶體組中的任一者的存取的請求時，可根據預測記憶體組為待接著存取的請求的類型而選擇不同記憶體組。舉例而言，參考儲存於第一表Table 1中的資訊，在請求對應於第一記憶體組BANK 1的寫入WR時預測為待接著存取的記憶體組及在請求讀取RD對應於第一記憶體組BANK 1時預測為待接著存取的記憶體組可不同。
同時，如圖5B中所說明，關於資料資訊的儲存狀態的狀態資訊可儲存於記憶體控制器中。舉例而言，第一資料資訊DI_1可儲存於兩個記憶體組（例如，第一記憶體組及第二記憶體組）中，且第二資料資訊DI_2可儲存於第二記憶體組BANK 2至第四記憶體組BANK 4中。此外，第三資料資訊DI_3可儲存於第一記憶體組BANK 1及第三記憶體組BANK 3中。
參考經請求以供存取的記憶體胞元的位置，可判定出對應於位置的記憶體組，且可判定出經預測為待接著存取的至少一個記憶體組。舉例而言，當請求第一記憶體組BANK 1以供存取且對應於其的資料下降至第三資料資訊DI_3以下時，有可能的是預測第三記憶體組BANK 3為待接著存取。
圖6為根據本發明概念的實施例的設定各別記憶體組的刷新次序的方塊圖。圖6說明在執行對應於多個記憶體組的列（例如，一個列）的刷新操作時改變各別記憶體組的刷新次序的實例。此外，在圖6中，經預測為待接著存取的記憶體組中的一者經選擇且最後刷新。然而，本發明概念的實施例不限於此，且可任意地改變待存取的所選擇記憶體組的刷新次序。同時，在下文所描述的實施例中，藉由經預測為待接著存取的所選擇記憶體組為方便解釋起見可被稱作經存取預測的記憶體組。
參看圖6，由於第一記憶體組BANK 1至第四記憶體組BANK 4設定為經依序刷新，因此刷新第一記憶體組BANK 1的列ROW n。此外，第二記憶體組BANK 2可藉由分析接收自主機的位址而經選擇作為經存取預測的記憶體組。
根據預測結果，刷新操作的次序經改變，使得第二記憶體組BANK 2最後刷新，且第三記憶體組BANK 3的列ROW n相應地經刷新。接著，再次自主機接收請求及位址，且預測操作可藉由分析所接收位址而被再次執行。第四記憶體組BANK 4可根據對應預測結果經選擇作為經存取預測的記憶體組，且刷新操作的次序經改變，使得最後刷新第四記憶體組BANK 4。
由於各別記憶體組的刷新次序再次經改變，因此第二記憶體組BANK 2的列ROW n根據當前改變次序而刷新。接著，刷新經設定為最後刷新的第四記憶體組BANK 4的列ROW n。
根據本發明概念的實施例，尚未經刷新的剩餘記憶體組的刷新次序經改變，使得各別記憶體組的刷新操作在針對記憶體組BANK 1至BANK 4的刷新操作期間根據經改變的次序而執行。因此，有可能的是減小使待存取的記憶體組與待刷新的記憶體組匹配的機率，藉此改良記憶體系統的效能。
圖7至圖10為說明根據本發明概念的實施例的各別記憶體組的刷新次序的表。儘管圖7至圖10為了方便解釋說明改變刷新次序一次的實例，但刷新次序在針對多個記憶體組的每一列的刷新操作期間可改變兩次或兩次以上，如關於圖6的實施例所描述。此外，設定對應於第一記憶體組BANK 1至第八記憶體組BANK 8的刷新次序的實例關於圖7至圖10的實施例來描述。
圖7的實施例描述每一記憶體組的基本刷新次序已被設定且刷新次序在設定狀態下經改變的實例。舉例而言，基本刷新次序設定為自第一記憶體組BANK 1至第八記憶體組BANK 8經依序地刷新。
執行根據先前設定的次序的對應於第一列ROW 1的刷新操作，且第五記憶體組BANK 5可根據分析接收自主機的位址的結果在某時間點經選擇作為經存取預測的記憶體組。因此，對應於第一列ROW 1的刷新次序經改變，使得第五記憶體組BANK 5最後刷新。
對應於第一記憶體組BANK 1至第八記憶體組BANK 8的第二列ROW 2的刷新操作亦可根據先前設定的次序而執行。因此，刷新操作可自第一記憶體組BANK 1的第二列ROW 2起執行。由於第二記憶體組BANK 2可根據分析接收自主機的位址的結果在某時間點經選擇作為經存取預測的記憶體組，因此改變刷新操作的次序，使得最後刷新第二記憶體組BANK 2。
同時，第四記憶體組BANK 4在對應於第二列ROW 2的刷新操作期間根據預測結果可經選擇作為經存取預測的記憶體組。由於第四記憶體組BANK 4的第二列ROW 2已經刷新，因此第四記憶體組BANK 4在對應於第二列ROW 2的刷新操作中不再被選擇。因此，不改變刷新次序而不考慮預測結果，且可忽略預測結果。
第三列ROW 3及第四列ROW 4亦可以相同或類似於上述方式的方法來刷新。由於第七記憶體組BANK 7在對應於第三列ROW 3的刷新操作期間根據預測結果而可經選擇作為經存取預測記憶體組，因此第七記憶體組BANK 7的次序經改變，使得最後刷新第七記憶體組。此外，由於第二記憶體組BANK 2在對應於第四列ROW 4的刷新操作期間根據預測結果而可經選擇作為經存取預測記憶體組，因此第二記憶體組BANK 2的次序經改變，使得最後刷新第二記憶體組。
同時，圖8的實施例描述每一記憶體組的基本刷新次序不先前設定且在先前列中設定的每一記憶體組的刷新次序亦影響對應於下一列的刷新次序。
刷新次序經設定以自第一記憶體組BANK 1至第八記憶體組BANK 8依序地刷新。因此，刷新操作可自第一記憶體組BANK 1的第一列ROW 1依序地執行。
第六記憶體組BANK 6根據分析接收自主機的位址的結果在某時間點可經選擇作為經存取預測的記憶體組。因此，對應於第六記憶體組BANK 6的第一列ROW 1的刷新次序經改變，使得最後刷新第六記憶體組。
接著，對應於第一記憶體組BANK 1至第八記憶體組BANK 8的第二列ROW 2的刷新操作可根據最終改變的刷新次序而執行。第四記憶體組BANK 4根據分析接收自主機的位址的結果在某時間點可經選擇作為經存取預測的記憶體組。因此，對應於第四記憶體組BANK 4的第二列ROW 2的刷新次序經改變，使得最後刷新第四記憶體組。由於第六記憶體組BANK 6已設定為最後刷新，因此對應於第二列ROW 2的刷新次序經改變，使得第四記憶體組BANK 4在第六記憶體組BANK 6之後刷新。
第三列ROW 3至第五列ROW 5亦可以相同或類似於上述方式的方式來刷新。第二記憶體組BANK 2根據分析接收自主機的位址的結果在某時間點可經選擇作為經存取預測的記憶體組。因此，對應於第三列ROW 3的刷新次序經改變，使得第二記憶體組BANK 2在刷新第六記憶體組BANK 6及第四記憶體組BANK 4之後刷新。此外，類似於上文所描述的狀況，當刷新其第三列ROW 3的記憶體組（例如，第五記憶體組BANK 5）在對應於第三列ROW 3的刷新操作期間經預測為待接著存取時，可忽略對應於其的預測結果。
同時，圖9的實施例描述經預測為待接著存取的記憶體組的刷新操作在記憶體組不最後刷新的情況下根據恆定間隔進行延遲的實例。儘管圖9的例示性實施例說明藉由延遲刷新操作兩次來調整記憶體組的刷新次序的實例，但例示性實施例不限於此且可進行各種改變。此外，先前設定每一記憶體組的基本刷新次序的實例類似於圖7的實施例而在圖9的例示性實施例中反映。然而，本實施例亦可包含關於圖8的例示性實施例描述的特徵。
第六記憶體組BANK 6根據分析接收自主機的位址的結果在刷新第一列ROW 1同時在某時間點可經選擇作為經存取預測的記憶體組。因此，第六記憶體組BANK 6的第一列ROW 1的刷新操作可經延遲兩次（或首先刷新其他記憶體組中的兩者），且因此第六記憶體組BANK 6的第一列ROW 1可在刷新了第八記憶體組BANK 8之後刷新。
類似地，第三記憶體組BANK 3的刷新次序可在對應於第二列ROW 2的刷新操作期間根據存取預測結果而進行調整，且第三記憶體組BANK 3的第二列ROW 2可在第五記憶體組BANK 5經刷新之後刷新，此是由於刷新操作被延遲了兩次。此外，第二記憶體組BANK 2的第三列ROW 3可在對應於第四列ROW 4的刷新操作期間在第四記憶體組BANK 4刷新之後刷新。
同時，如關於第四列ROW 4所描述，不可能的是當第七記憶體組BANK 7的刷新次序需要根據存取預測結果而調整時延遲第七記憶體組BANK 7的刷新操作兩次。因此，第七記憶體組BANK 7的第四列ROW 4可在刷新第八記憶體組BANK 8的第四列ROW 4之後刷新。
同時，圖10的實施例描述改變至少兩個記憶體組的刷新次序的實例。類似於圖7的實施例，在圖10的實施例中反映先前設定每一記憶體組的基本刷新次序的實例。然而，本發明的實施例可包含關於圖8的例示性實施例描述的特徵。
如圖10中所說明，至少兩個記憶體組的刷新次序可在執行針對一個列的刷新操作中被改變。即，刷新次序可藉由根據相同或類似於上文所描述的實施例的預測結果選擇至少兩個記憶體組而得以調整。替代地，當前經請求以供存取的記憶體組的刷新次序可經調整，使得當前經請求以供存取的記憶體組相對較遲地刷新。兩個記憶體組的刷新次序可針對第一列ROW 1及第二列ROW 2而改變，三個記憶體組的刷新次序可針對第三列ROW 3而改變，且一個記憶體組的刷新次序可針對第四列ROW 4而改變。
圖11及圖12為說明根據本發明概念的實施例的記憶體控制器與記憶體裝置之間的信號收發的方塊圖。
圖11的實施例說明記憶體控制器100在針對記憶體系統10的刷新操作期間提供刷新位址作為列位址ROW_ADD至記憶體裝置200的實例。雖然執行了刷新操作，但記憶體控制器100可產生並提供記憶體組位址BA至記憶體裝置200，以便匹配各別記憶體組的刷新次序，所述記憶體組能夠經由命令刷新操作的刷新命令CMD_Ref根據上述實施例而刷新。此外，記憶體控制器100可產生並提供列位址ROW_ADD至記憶體裝置200以便指導每一記憶體組的列刷新。
同時，在圖12的實施例中，安置於記憶體裝置200中的位址計數器261可在記憶體系統10的刷新操作期間產生刷新位址以指導每一記憶體組的列刷新。位址計數器261可包含於圖3的記憶體裝置200的刷新位址產生器260中。
圖13及圖14為說明根據本發明概念的實施例的刷新操作的實例中的信號的波形圖。
圖13說明表示記憶體組BANK 0中記憶體操作時序的實例。各種命令ACT1及ACT2經提供至記憶體組BANK 0，且記憶體組BANK 0的列因此開啟。當列開啟達預定時間區段DES時，可提供寫入命令WR1及行資訊CAS2。此外，當提供關斷經開啟列的命令PRE_b時，記憶體組BANK 0的經開啟列關斷達預定時間區段DES。當存取操作與記憶體組BANK 0的刷新操作匹配時，刷新操作在長區段期間被延遲，或時間損失可歸因於針對記憶體組BANK 0的存取操作的停止及重複列的開啟及關斷程序而發生。
相反，如圖14中所說明，多記憶體組結構可藉由不使執行存取操作的記憶體組與執行刷新操作的記憶體組匹配而得以有效地使用。即，對應於其他記憶體組的各種命令WR1、CAS2、RD1及CAS2可在預定時間區段DES之間經恰當地執行以開啟記憶體組BANK 0的列。當圖14的對應於其他記憶體組的各種命令WR1、CAS2、RD1及CAS2經由刷新命令來替換時，可看出，其他記憶體組BANK 1及BANK 2可在不中斷針對記憶體組BANK 0的存取操作情況下經有效地刷新。
下文中，將描述根據本發明概念的實施例的調整各別記憶體組的刷新次序的各種實例。為了解釋方便起見，將關於列單位而描述各別記憶體組的刷新次序。然而，在執行如上文在本發明概念的實施例中所描述的針對任一列的刷新操作同時可改變刷新次序。
圖15A及圖15B為說明根據本發明概念的另一實施例的設定各別記憶體組的刷新次序的方塊圖。
參看圖15A及圖15B，第一記憶體組BANK 1至第四記憶體組BANK 4經設定以經依序刷新，且因此第一記憶體組BANK 1至第四記憶體組BANK 4的第一列ROW 1自第一記憶體組BANK 1至第四記憶體組BANK 4經依序刷新。
當自主機接收到請求及對應於所述請求的位址時，經請求以供存取的記憶體組藉由分析位址來判定，且此外，選擇經預測為待接著存取的至少一個記憶體組。舉例而言，當前經請求以供存取的記憶體組可對應於第一記憶體組BANK 1，且經預測為待接著存取的記憶體組可對應於第二記憶體組BANK 2。各別記憶體組的刷新次序可根據判定及預測結果而在下一刷新操作中進行改變。
在本發明概念的實施例中，當前經請求以供存取的記憶體組及經預測為待接著存取的記憶體組可經設定以遲於其他記憶體組而刷新。此外，在本發明概念的實施例中，當前經請求以供存取的記憶體組（例如，BANK 1）或經預測為待接著存取的記憶體組（例如，BANK 2）可設定為最後刷新。在如圖15A中所展示的實施例中，當第一記憶體組BANK 1及第二記憶體組BANK 2設定為相對較遲地刷新時，第二記憶體組BANK 2可經設定以在第一記憶體組BANK 1經刷新之後刷新。
因此，如圖15B中所說明，刷新操作可在第一記憶體組BANK 1至第四記憶體組BANK 4的第二列ROW 2之後以如下次序而執行：第三記憶體組BANK 3、第四記憶體組BANK 4、第一記憶體組BANK 1及第二記憶體組BANK 2。當再次自主機接收到請求及位址時，當前經請求以供存取的記憶體組及經預測為待接著存取的記憶體組可根據位址分析結果來判定。因此，可再次改變各別記憶體組的刷新次序。
圖16A及圖16B為說明根據本發明概念的另一實施例的設定各別記憶體組的刷新次序的方塊圖。圖16A及圖16B說明記憶體裝置包含八個記憶體組BANK 1至BANK 8的實例。
參看圖16A及圖16B，由於第一記憶體組BANK 1至第八記憶體組BANK 8經設定以經依序刷新，因此第一記憶體組BANK 1至第八記憶體組BANK 8的第一列ROW 1自第一記憶體組BANK 1至第八記憶體組BANK 8經依序地刷新。接著，經請求以供存取的記憶體組可藉由分析來自主機的位址來判定，且可選擇經預測為待接著存取的至少一個記憶體組。舉例而言，當前經請求以供存取的記憶體組可對應於第一記憶體組BANK 1，且經存取預測的記憶體組可對應於第三記憶體組BANK 3。
在本發明概念的實施例中，包含經存取預測的記憶體組（例如，BANK 3）的至少兩個記憶體組相較於其他記憶體組可設定為經稍遲地刷新。舉例而言，當特定單元的資料資訊寫入至少兩個記憶體組中時，至少兩個記憶體組實體或邏輯地鄰接於彼此的機率可為高的。因此，當請求對應於記憶體組中的任一者的存取時，其他記憶體組實體或邏輯地鄰接於經請求以供存取的記憶體組的機率亦可為高的。因此，如圖16A中所說明，當第三記憶體組BANK 3經預測為待接著存取時，鄰接於第三記憶體組BANK 3的至少一個記憶體組（例如，BANK 2及BANK 4）可經一起選擇，且第二記憶體組BANK 2至第四記憶體組BANK 4可設定為遲於其他記憶體組而刷新。
圖16A說明根據另一實施例的呈第二記憶體組BANK 2、第三記憶體組BANK 3及第四記憶體組BANK 4的次序的刷新操作，但實施例不限於此。即，所選擇記憶體組BANK 2至BANK 4的刷新次序可經任意地設定。舉例而言，經預測為待接著存取的第三記憶體組BANK 3可在刷新鄰接於第三記憶體組BANK 3的第二記憶體組BANK 2及第四記憶體組儲BANK 4之後刷新。相反，第二記憶體組BANK 2及第四記憶體組儲BANK 4可在刷新第三記憶體組BANK 3之後刷新。
因此，如圖16B中所說明，在第一記憶體組BANK 1至第八記憶體組儲BANK 8的第二列ROW 2之後，相較於其他記憶體組相對較遲地刷新第二記憶體組BANK 2至第四記憶體組BANK 4。經預測為待接著存取的記憶體組且鄰接於其的記憶體組可藉由稍遲地再次接收自主機接收的請求及位址而判定，且基於所述判定的各別記憶體組的刷新次序可再次做出改變。
圖17為說明根據本發明概念的另一實施例的記憶體控制器的方塊圖。圖17說明基於優先權資訊Info_prior設定各別記憶體組的刷新次序的實例。
如圖17中所說明，記憶體控制器300包含位址解碼器310、存取預測器320、刷新管理器330、排程器340、命令產生器350及介面單元360。
位址解碼器310可自外部裝置接收位址，且執行其解碼操作。記憶體控制器300可根據接收自外部裝置（例如，主機）的位址而管理各別記憶體組的記憶體操作，且經請求以供存取的記憶體組可藉由解碼接收自主機的位址來判定。此外，位址解碼結果可經提供至存取預測器320，且經預測為待接著存取的至少一個記憶體組可經由相同或類似於關於以上例示性實施例描述的方法的方法由存取預測器320來選擇。
刷新管理器330可基於來自存取預測器320的記憶體組選擇結果來管理記憶體裝置的刷新操作。刷新管理器330可經由刷新命令產生表示待刷新的記憶體組的記憶體組位址BA，且可將記憶體組位址BA提供至排程器340。此外，表示對應於刷新命令的記憶體組是否需要被優先刷新的優先權資訊Info_prior可基於關於當前經請求以供存取的記憶體組及/或經預測為待接著存取的至少一個記憶體組的資訊而進一步提供至排程器340。
命令產生器350產生對應於提供自主機的各種請求的命令。排程器340可執行對應於來自命令產生器350的各種命令以及提供自刷新管理器330的刷新命令的排程，且可向記憶體裝置提供命令及位址以經由介面單元360控制記憶體裝置。
排程器340可基於進一步提供於與每一記憶體組位址BA的對應性中的優先權Info_prior來判定各別記憶體組的刷新次序，且可根據所判定次序控制待刷新的記憶體組。記憶體操作及刷新操作可藉由使用相同或類似於在以上例示性實施例中描述的方法的方法以一次序排程，以便不使待刷新的記憶體組與至少一個列經開啟以被存取的記憶體組匹配。
圖18A及圖18B為說明根據本發明概念的實施例的設定各別記憶體組的刷新次序的另一實例的方塊圖。圖18A及圖18B說明根據美國電子工程設計發展聯合協會（joint electron device engineering council；JEDEC）標準設定各別記憶體組的刷新次序的實例。
參看圖18A及圖18B，由於第一記憶體組BANK 1至第四記憶體組BANK 4經設定以經依序刷新，因此第一記憶體組BANK 1至第四記憶體組BANK 4的第一列ROW 1自第一記憶體組BANK 1至第四記憶體組BANK 4經依序地刷新。接著，經請求以供存取的記憶體組可藉由分析來自主機的位址來判定，且可選擇經預測為待接著存取的至少一個記憶體組。舉例而言，第一記憶體組BANK 1至第三記憶體組BANK 3可經預測為待接著存取。
當經預測為待接著存取的記憶體組相對較遲地刷新時，第四記憶體組BANK 4可首先刷新，且剩餘記憶體組BANK 1至BANK 3可在對應於第一記憶體組BANK 1至第四記憶體組BANK 4的第二列ROW 2的刷新操作中接著刷新。最近地刷新的記憶體組並不完全與JEDEC標準匹配以便不連續地執行刷新操作。即，由於第四記憶體組BANK 4的第一列ROW 1經刷新且第四記憶體組BANK 4的第二列ROW 2經連續地刷新，因此並不完全地與JEDEC標準匹配。
根據本發明概念的實施例，各別記憶體組的刷新次序可參看存取預測結果及關於最近刷新的記憶體組的資訊來設定。舉例而言，如圖18A及圖18B中所說明，JEDEC標準藉由刷新來自第一記憶體組BANK 1至第三記憶體組BANK 3中的經預測為待接著存取的任一者且藉由刷新並不預測為待存取的第四記憶體組BANK 4來滿足。接著，來自第一記憶體組BANK 1至第三記憶體組BANK 3中的經預測為待接著存取的剩餘記憶體組BANK 1及BANK 2可刷新。
以上實施例描述了一種任意地選擇來自第一記憶體組BANK 1至第三記憶體組BANK 3中經預測為待接著存取的任一記憶體組的方法，但本發明概念的實施例不限於此。舉例而言，具有最高預測機率的記憶體組及具有最低預測機率的記憶體組在預測待接著存取的記憶體組時可彼此進行區分，且可在第四記憶體組BANK 4之前刷新具有最低預測機率的記憶體組。替代地，在上述實施例中，當記憶體組中的任一者經預測為待接著存取且改變實體且邏輯地鄰接於前述記憶體組的記憶體組的刷新次序時，鄰接記憶體組中的任一者可在第四記憶體組BANK 4之前刷新。
圖19為說明根據本發明概念的另一實施例的記憶體系統的操作方法的流程圖。
如圖19中所說明，記憶體系統可經由來自主機的對對應於資料的存取的請求來接收表示經請求以供存取的記憶體胞元的位址（S21）。可藉由分析所接收位址來判定記憶體裝置的經請求以供存取的記憶體組（例如，目標記憶體組），且可開啟目標記憶體組的列（S22）。在開啟列之後經過了規定時間之後，可隨著具有行資訊的信號經提供至記憶體裝置而存取資料（S23）。
記憶體系統可管理對應於多個記憶體組的刷新操作以便穩定地保持資料。記憶體控制器判定刷新時序（S24），根據當前設定的各別記憶體組的刷新次序指定記憶體組，且執行刷新操作。
記憶體控制器在產生指定待刷新的記憶體組的記憶體組位址之前判定當前待刷新的記憶體組（例如，第一記憶體組）是否為列經開啟以存取資料的記憶體組（S25）。即，在列經開啟以如上文所描述存取資料時的狀態下，列不被開啟的記憶體組的刷新操作可經執行而不考慮其他記憶體組的列的開啟/關斷狀態，同時當列經開啟的記憶體組經刷新時，要求針對列的關斷操作。
當第一記憶體組的待根據當前設定的次序而刷新的至少一個列不開啟時，可刷新第一記憶體組（S26）。然而，當已開啟了第一記憶體組的待刷新的至少一個列時，重設各別記憶體組的刷新次序以便防止使列被開啟所在的記憶體組與待刷新的記憶體組匹配（S27）。可藉由重設次序而改變當前待刷新的記憶體組，且因此可執行針對其他記憶體組而非第一記憶體組的刷新操作（S28）。
圖20為說明根據本發明概念的實施例的包含記憶體控制器及記憶體裝置的資料處理系統的方塊圖。
如圖20中所說明，資料處理系統20包含作為主機操作的應用程式處理器400，及記憶體裝置500。各種類型的記憶體可被用作記憶體裝置500。舉例而言，要求刷新操作的根據以上例示性實施例的DRAM或其他各種記憶體裝置（例如，諸如電阻式記憶體的非揮發性記憶體）亦可被用作記憶體裝置500。此外，儘管圖20中未展示，但根據例示性實施例的記憶體裝置可經實現為應用程式處理器400中的嵌入式記憶體。
應用程式處理器400可經實現為系統單晶片（system on chip；SoC）。SoC可包含使用基於預定匯流排標準的協定的系統匯流排（未圖示）。各種智慧財產（Intellectual Property；IP）可連接至系統匯流排。高階RISC機器（Advanced RISC Machines；ARM）有限公司的高階微控制器匯流排架構（advanced microcontroller bus architecture；AMBA）協定可經應用作為系統匯流排標準。高階高效能匯流排（advanced high-performance bus；AHB）、高階周邊匯流排（advanced peripheral bus；APB）、高階可擴展介面（advanced extensible interface；AXI）、AXI4、AXI同調性擴展（AXI Coherency Extensions；ACE）可包含於AMBA協定的匯流排類型中。除此之外，亦可使用諸如索尼克公司（SONICs Inc.）的uNetwork、IBM的CoreConnect或OCP-IP的開放核心協定的其他協定類型。
應用程式處理器400包含記憶體控制模組410以便控制記憶體裝置500。記憶體控制模組410根據以上例示性實施例可對應於記憶體控制器。此外，記憶體裝置500包含分別包含記憶體胞元的多個記憶體區510，且每一記憶體區可對應於上述記憶體組中的一者。因此，記憶體控制模組410包含存取預測器411及刷新操作管理器412，且可根據以上例示性實施例以區單位來管理記憶體裝置500的記憶體操作。在刷新操作中，存取預測器411可判定當前經請求以供存取的記憶體區，及/或經預測為待接著預測的記憶體區，且可提供判定結果。刷新操作管理器412可基於判定結果而設定記憶體區510的刷新次序。
記憶體控制模組410可提供命令CMD及記憶體組位址BA以便根據設定刷新次序而執行對應於記憶體裝置500的刷新操作。此外，資料DATA可根據諸如資料存取的記憶體操作在應用程式處理器400與記憶體裝置500之間進行收發。
圖21為說明根據本發明概念的實施例的記憶體模組的視圖。
參看圖21，記憶體模組600包含多個記憶體晶片610及緩衝器晶片620。記憶體模組600可包含各種類型的記憶體模組，例如，負載減小的雙排記憶體模組（load reduced dual in-line memory module；LR-DIMM）或其他記憶體模組。記憶體模組600可經由緩衝器晶片620而自連接至其的記憶體控制器601接收命令CMD、位址ADD或資料DATA。
緩衝器晶片620可根據接收自記憶體控制器601的命令CMD及位址ADD而控制記憶體晶片610的刷新操作。此外，緩衝器晶片620可根據以上例示性實施例而管理每一記憶體晶片610中多個記憶體組的各別刷新操作。即，存取預測操作及/或刷新次序設定操作在所描述的本實施例中可在緩衝器晶片620中執行。
因此，緩衝器晶片620包含存取預測器621及刷新管理器622。存取預測器621可藉由分析接收自記憶體控制器601的位址ADD而判定當前經請求以供存取的記憶體區及/或經預測為待接著存取的記憶體區。刷新操作管理器622可基於判定結果而設定記憶體區610的刷新次序。
在所描述的實施例中，存取預測操作及/或刷新次序設定操作在緩衝器晶片620中執行，但本發明概念的實施例不限於此。舉例而言，存取預測操作可在記憶體控制器601中執行，且記憶體控制器601可提供表示存取預測結果的額外資訊至緩衝器晶片620。緩衝器晶片620可參看提供自記憶體控制器601的額外資訊而管理針對每一記憶體晶片610中記憶體組的各別刷新操作。
圖22為說明根據本發明概念的實施例的包含記憶體系統的計算系統的方塊圖。本發明概念的記憶體裝置可為安置於諸如行動裝置或桌上型電腦的計算系統700中的隨機存取記憶體（random access memory；RAM）720。以上實施例中的任一者可被用作經安置作為RAM 720的記憶體裝置。此外，本發明概念的記憶體控制器可形成於RAM 720中，或實現於中央處理器710中作為記憶體控制模組。
根據本發明概念的實施例的計算系統700包含分別電連接至匯流排750的中央處理器710、RAM 720、使用者介面730及非揮發性記憶體740。諸如固態磁碟機（solid state drive；SSD）或硬碟機（hard disk drive；HDD）的大容量儲存裝置可被用作非揮發性記憶體740。
由於根據本實施例的記憶體裝置（或記憶體系統）用於計算系統700中，因此安置於RAM 720中的記憶體控制器及/或安置於中央處理器710中的記憶體控制模組可執行根據本發明概念的實施例的存取預測操作及/或刷新次序設定操作。即，RAM 720包含多個記憶體區（例如，記憶體組），且可管理對應於每一記憶體組的刷新操作。
如在本發明概念的領域中為習知的一般，實施例依據進行所描述功能的區塊來描述並說明。本文中可被稱作單元或模組或類似者的此等區塊通常藉由以下各者來實體地實施，且視情況可由韌體及/或軟體來驅動：諸如邏輯閘的類比及/或數位電路、積體電路、微處理器、微控制器、記憶體電路、被動式電子組件、主動式電子組件、光學組件、固線式電路及其類似者。電路可（例如）在一或多個半導體晶片中具體化，或具體化於諸如印刷電路板及其類似者的基板支撐件上。構成區塊的電路可由專用硬體或由處理器（例如，一或多個可程式化微處理器及關聯電路）或由執行區塊的一些功能的專用硬體與執行區塊的其他功能的處理器的組合實施。實施例的每一區塊可經實體分離成兩個或兩個以上互動及離散區塊而不脫離本發明概念的範疇。同樣，實施例的區塊可經實體組合成更複雜區塊而不脫離本發明概念的範疇。
雖然已參考本發明概念的例示性實施例特定展示並描述了本發明概念，但應理解，在不脫離以下申請專利範圍的精神及範疇的情況下，可對其形式及細節作出各種改變。
10‧‧‧記憶體系統
20‧‧‧資料處理系統
100‧‧‧記憶體控制器
110‧‧‧存取預測器
120‧‧‧刷新管理器
130‧‧‧處理單元
140‧‧‧命令產生器
150‧‧‧命令佇列
200‧‧‧記憶體裝置
210‧‧‧記憶體胞元陣列
210a‧‧‧第一記憶體組
210b‧‧‧第二記憶體組
210c‧‧‧第三記憶體組
210d‧‧‧第四記憶體組
220a~220d‧‧‧列解碼器
230a~230d‧‧‧行解碼器
240‧‧‧控制邏輯
241‧‧‧命令解碼器
242‧‧‧模式電阻器
250‧‧‧位址緩衝器
260‧‧‧刷新位址產生器
261‧‧‧位址計數器
270‧‧‧記憶體組控制邏輯
281‧‧‧列位址選擇器
282‧‧‧行位址鎖存器
283‧‧‧輸入/輸出閘控電路
284‧‧‧資料輸入/輸出緩衝器
300‧‧‧記憶體控制器
310‧‧‧位址解碼器
320‧‧‧存取預測器
330‧‧‧刷新管理器
340‧‧‧排程器
350‧‧‧命令產生器
360‧‧‧介面單元
400‧‧‧應用程式處理器
410‧‧‧記憶體控制模組
411‧‧‧存取預測器
412‧‧‧刷新操作管理器
500‧‧‧記憶體裝置
510‧‧‧記憶體區
600‧‧‧記憶體模組
601‧‧‧記憶體控制器
610‧‧‧記憶體晶片
620‧‧‧緩衝器晶片
621‧‧‧存取預測器
622‧‧‧刷新管理器
700‧‧‧計算系統
710‧‧‧中央處理器
720‧‧‧隨機存取記憶體
730‧‧‧使用者介面
740‧‧‧非揮發性記憶體
750‧‧‧匯流排
ACT1‧‧‧命令
ACT2‧‧‧命令
ADD‧‧‧位址
ADD_H‧‧‧位址/主機位址
BA‧‧‧記憶體組位址
BANK1~BANK8‧‧‧記憶體組
CAS2‧‧‧行資訊
CMD‧‧‧命令
CMD_Ref‧‧‧刷新命令
COL_ADD‧‧‧行位址
Ctrl_order‧‧‧次序控制信號
DATA‧‧‧資料
DES‧‧‧預定時間區段
DI_1‧‧‧第一資料資訊
DI_2‧‧‧第二資料資訊
DI_3‧‧‧第三資料資訊
HOST‧‧‧主機
Info_prior‧‧‧優先權資訊
PRE_b‧‧‧命令
RD1‧‧‧命令
REF_ADD‧‧‧刷新位址
Req‧‧‧請求
Res‧‧‧預測結果
ROW1~ROWn‧‧‧列
ROW_ADD‧‧‧列位址
S11~S15、S21~S28‧‧‧步驟
Table1‧‧‧第一表
Table2‧‧‧第二表
WR1‧‧‧寫入命令
將自結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的例示性實施例，其中： 圖1為說明根據本發明概念的實施例的記憶體系統的方塊圖。 圖2為說明根據本發明概念的實施例的圖1中的記憶體控制器的方塊圖。 圖3為說明根據本發明概念的實施例的圖1中的記憶體裝置的方塊圖、圖1中的記憶體控制器的方塊圖。 圖4為說明根據本發明概念的實施例的記憶體系統的操作方法的流程圖。 圖5A及圖5B為說明根據本發明概念的實施例的存取預測操作的方塊圖。 圖6為說明根據本發明概念的實施例的設定各別記憶體組的刷新次序的方塊圖。 圖7、圖8、圖9及圖10為說明根據本發明概念的實施例的各別記憶體組的刷新次序的表。 圖11及圖12為說明根據本發明概念的實施例的記憶體控制器與記憶體裝置之間的信號收發的方塊圖。 圖13及圖14為說明根據本發明概念的實施例的刷新操作中的信號的波形圖。 圖15A及圖15B為說明根據本發明概念的實施例的設定各別記憶體組的刷新次序的方塊圖。 圖16A及圖16B為說明根據本發明概念的實施例的設定各別記憶體組的刷新次序的方塊圖。 圖17為說明根據本發明概念的另一實施例的記憶體控制器的方塊圖。 圖18A及圖18B為說明根據本發明概念的實施例的設定各別記憶體組的刷新次序的方塊圖。 圖19為說明根據本發明概念的實施例的記憶體系統的操作方法的流程圖。 圖20為說明根據本發明概念的實施例的包含記憶體控制器及記憶體裝置的資料處理系統的方塊圖。 圖21為說明根據本發明概念的實施例的記憶體模組的視圖。 圖22為說明根據本發明概念的實施例的包含記憶體系統的計算系統的方塊圖。
100‧‧‧記憶體控制器
110‧‧‧存取預測器
120‧‧‧刷新管理器
130‧‧‧處理單元
140‧‧‧命令產生器
150‧‧‧命令佇列
BA‧‧‧記憶體組位址
CMD‧‧‧命令
CMD_Ref‧‧‧刷新命令
Ctrl_order‧‧‧次序控制信號
Res‧‧‧預測結果

Claims (10)

  1. 一種記憶體控制器的操作方法，所述記憶體控制器經組態以管理對應於多個記憶體組的存取操作，所述操作方法包括： 藉由分析位址來判定所述多個記憶體組中經請求以供存取的一個記憶體組； 基於所述判定的結果而選擇所述多個記憶體組中經預測為待存取的至少一個記憶體組； 基於所述選擇的結果而設定所述多個記憶體組的刷新次序；以及 基於所述刷新次序而控制所述多個記憶體組的刷新操作。
  2. 如申請專利範圍第1項所述的記憶體控制器的操作方法，其中所述選擇所述至少一個記憶體組是基於所述存取對應於所述多個記憶體組中的每一者的機率而執行，所述機率是基於與對存取的請求相關的存取歷史及對應於所述對存取的請求的記憶體組位址來判定。
  3. 如申請專利範圍第1項所述的記憶體控制器的操作方法，其中所述選擇所述至少一個記憶體組包含基於以包含多個資料片段的單位儲存於所述多個記憶體組中的資料資訊的狀態而選擇與經請求以供存取的所述多個記憶體組相關的至少一個其他記憶體組。
  4. 如申請專利範圍第1項所述的記憶體控制器的操作方法，其中所述選擇所述至少一個記憶體組包含基於所述判定的所述結果而自所述多個記憶體組中選擇未刷新的記憶體組中的至少一者。
  5. 如申請專利範圍第1項所述的記憶體控制器的操作方法，其中所述設定所述多個記憶體組的所述刷新次序包含設定經預測為待接著存取的至少一個記憶體組的所述刷新次序以便遲於其他記憶體組而刷新。
  6. 如申請專利範圍第1項所述的記憶體控制器的操作方法，其中所述設定所述多個記憶體組的所述刷新次序包含基於所述選擇的所述結果而改變來自所述多個記憶體組中未刷新的所述記憶體組的刷新次序。
  7. 如申請專利範圍第1項所述的記憶體控制器的操作方法，其中所述多個記憶體組中的每一者包含多個列， 所述刷新操作是以所述多個記憶體組中的每一者的列單位而執行，且 所述設定所述多個記憶體組的所述刷新次序包含設定所述多個記憶體組中的每一者的所述多個列中的任一者的刷新次序。
  8. 一種記憶體控制器的操作方法，所述記憶體控制器經組態以管理多個記憶體區，所述操作方法包括： 執行對應於所述多個記憶體區中的一或多個區的刷新操作； 自外部裝置接收對存取的請求及對應於所述對存取的請求的位址； 基於所述位址而改變未刷新的剩餘記憶體區的刷新次序；以及 基於所述經改變的刷新次序而執行對應於所述剩餘記憶體區的所述刷新操作。
  9. 如申請專利範圍第8項所述的記憶體控制器的操作方法，其中所述改變所述刷新次序包含基於當前經請求以供存取的記憶體組及/或經預測為待接著存取的記憶體組而改變所述刷新次序。
  10. 如申請專利範圍第8項所述的記憶體控制器的操作方法，其中所述改變所述刷新次序包含改變所述刷新次序，使得可不刷新具有已經開啟以存取資料的至少一個列的記憶體組。
TW105107995A 2015-03-30 2016-03-16 記憶體控制器的操作方法 TW201635152A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150044390A KR20160116533A (ko) 2015-03-30 2015-03-30 리프레쉬 동작을 관리하는 메모리 콘트롤러, 메모리 시스템 및 그 동작방법

Publications (1)

Publication Number Publication Date
TW201635152A true TW201635152A (zh) 2016-10-01

Family

ID=57080957

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105107995A TW201635152A (zh) 2015-03-30 2016-03-16 記憶體控制器的操作方法

Country Status (3)

Country Link
KR (1) KR20160116533A (zh)
CN (1) CN106024052A (zh)
TW (1) TW201635152A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI670599B (zh) * 2018-08-28 2019-09-01 大陸商深圳大心電子科技有限公司 記憶體管理方法以及儲存控制器
TWI711925B (zh) * 2018-02-05 2020-12-01 美商美光科技公司 多層記憶體系統之預測資料協作

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180106017A (ko) * 2017-03-17 2018-10-01 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US11416395B2 (en) 2018-02-05 2022-08-16 Micron Technology, Inc. Memory virtualization for accessing heterogeneous memory components
US11099789B2 (en) 2018-02-05 2021-08-24 Micron Technology, Inc. Remote direct memory access in multi-tier memory systems
US10880401B2 (en) 2018-02-12 2020-12-29 Micron Technology, Inc. Optimization of data access and communication in memory systems
KR102578002B1 (ko) * 2018-07-03 2023-09-14 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US10877892B2 (en) 2018-07-11 2020-12-29 Micron Technology, Inc. Predictive paging to accelerate memory access
US10852949B2 (en) 2019-04-15 2020-12-01 Micron Technology, Inc. Predictive data pre-fetching in a data storage device
KR20220031793A (ko) 2020-09-03 2022-03-14 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI711925B (zh) * 2018-02-05 2020-12-01 美商美光科技公司 多層記憶體系統之預測資料協作
TWI670599B (zh) * 2018-08-28 2019-09-01 大陸商深圳大心電子科技有限公司 記憶體管理方法以及儲存控制器

Also Published As

Publication number Publication date
CN106024052A (zh) 2016-10-12
KR20160116533A (ko) 2016-10-10

Similar Documents

Publication Publication Date Title
TW201635152A (zh) 記憶體控制器的操作方法
US9767050B2 (en) Memory systems that adjust an auto-refresh operation responsive to a self-refresh operation history
JP6761873B2 (ja) セルフリフレッシュステートマシンｍｏｐアレイ
US9293188B2 (en) Memory and memory controller for high reliability operation and method
US9805802B2 (en) Memory device, memory module, and memory system
US10152413B2 (en) Nonvolatile memory module and operation method thereof
KR102389820B1 (ko) 트레이닝 동작을 제어하는 메모리 컨트롤러, 메모리 시스템 및 그의 동작방법
US8935467B2 (en) Memory system, and a method of controlling an operation thereof
US7782703B2 (en) Semiconductor memory having a bank with sub-banks
US10824365B2 (en) Magnetoresistive memory module and computing device including the same
US10599579B2 (en) Dynamic cache partitioning in a persistent memory module
US11881251B2 (en) Row clear features for memory devices and associated methods and systems
US20170228175A1 (en) Memory controller, memory system managing refresh operation and operating method of the memory controller
US20220197564A1 (en) Memory activation timing management
US11762553B2 (en) Runtime selection of memory devices and storage devices in a disaggregated memory system
US9176906B2 (en) Memory controller and memory system including the same
US11610624B2 (en) Memory device skipping refresh operation and operation method thereof
US11742002B2 (en) Memory activation timing management
US20230168818A1 (en) Memory device having reduced power noise in refresh operation and operating method thereof
US11138102B2 (en) Read quality of service for non-volatile memory
US11972135B2 (en) Status polling based on die-generated pulsed signal
KR20230082529A (ko) 리프레쉬 동작에서 파워 노이즈를 감소시킨 메모리 장치 및 그 동작방법
KR20160144556A (ko) 불휘발성 메모리 모듈
CN117075795A (zh) 存储器系统以及包括其的计算系统