TW201631595A - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明提供一種記憶體管理方法、一種記憶體儲存裝置和一種記憶體控制電路單元。所述方法包括：獲得多個記憶胞的臨界電壓分佈，其中所述臨界電壓分佈包括多個狀態，且所述狀態的每一者表示一儲存狀態；確定所述狀態中的兩個相鄰狀態之間的間隙窗的寬度是否小於門檻值；以及若所述間隙窗的所述寬度小於所述門檻值，則消除所述兩個相鄰狀態中的一者。藉此，可延長記憶體儲存裝置的使用壽命。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理方法，且特別是有關於一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，當可複寫式非揮發性記憶體模組的使用時間和/或存取次數增加時，從可複寫式非揮發性記憶體模組中的記憶胞讀取的資料可能含有越來越多的錯誤位元。雖然可執行資料更正操作來更正此些錯誤位元，然而，資料更正操作通常會花費較多時間。
本發明提供一種記憶體管理方法、一種記憶體儲存裝置和一種記憶體控制電路單元，其能夠減少從可複寫式非揮發性記憶體模組讀取的資料所包含的錯誤位元。
本發明的一範例實施例提供一種記憶體管理方法，其用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個記憶胞，所述記憶體管理方法包括：獲得所述記憶胞的臨界電壓分佈，其中所述臨界電壓分佈包括多個狀態，且所述狀態的每一者表示一儲存狀態；確定所述狀態中的兩個相鄰狀態之間的間隙窗的寬度是否小於門檻值；以及若所述間隙窗的所述寬度小於所述門檻值，消除所述兩個相鄰狀態中的一者。
在本發明的一範例實施例中，所述兩個相鄰狀態包括第一相鄰狀態和第二相鄰狀態，所述第一相鄰狀態的第一峰值電壓小於所述第二相鄰狀態的第二峰值電壓，且所述記憶體管理方法更包括：根據所述臨界電壓分佈獲得所述第一相鄰狀態的上部端點電壓和所述第二相鄰狀態的下部端點電壓；以及根據所述第一相鄰狀態的所述上部端點電壓和所述第二相鄰狀態的所述下部端點電壓獲得所述間隙窗的所述寬度。
在本發明的一範例實施例中，所述記憶體管理方法更包括：確定所述第一相鄰狀態是否與所述第二相鄰狀態重疊；若所述第一相鄰狀態與所述第二相鄰狀態重疊，則直接確定所述間隙窗的所述寬度小於所述門檻值；以及若所述第一相鄰狀態不與所 述第二相鄰狀態重疊，則執行獲得所述間隙窗的所述寬度的步驟。
在本發明的一範例實施例中，所述獲得所述記憶胞的所述臨界電壓分佈的步驟包括：在所述兩個相鄰狀態之間施加第一讀取電壓和第二讀取電壓，其中所述第二讀取電壓高於所述第一讀取電壓，且所述第一讀取電壓與所述第二讀取電壓之間的差值等於所述門檻值，其中確定所述間隙窗的所述寬度是否小於所述門檻值的步驟包括：根據反應於所述第一讀取電壓和所述第二讀取電壓所獲得的至少一位元來識別所述間隙窗的所述寬度是否小於所述門檻值。
在本發明的一範例實施例中，所述所消除的狀態的峰值電壓高於剩餘狀態的峰值電壓。
在本發明的一範例實施例中，所述所消除的狀態的峰值電壓小於剩餘狀態的峰值電壓。
在本發明的一範例實施例中，所述記憶體管理方法更包括□將標記指派到所述狀態的每一者；設定第一檢查點和第二檢查點，其中所述第一檢查點和所述第二檢查點的每一者指向所述標記中的一者；根據所述第一檢查點和所述第二檢查點選擇所述兩個相鄰狀態；以及反應於消除所述兩個相鄰狀態中的一者，將先前指派到所消除的狀態的所述標記重新指派到所述狀態中的下一狀態，其中所述下一狀態的峰值電壓高於所消除的狀態的峰值電壓。
本發明的另一範例實施例提供一種記憶體儲存裝置，其 包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。連接介面單元用以耦接到主機系統。可複寫式非揮發性記憶體模組包括多個記憶胞。記憶體控制電路單元耦接到所述連接介面單元和所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以獲得所述記憶胞的臨界電壓分佈，其中所述臨界電壓分佈包括多個狀態，且所述狀態的每一者表示一儲存狀態，其中所述記憶體控制電路單元更用以確定所述狀態中的兩個相鄰狀態之間的間隙窗的寬度是否小於門檻值，其中若所述間隙窗的所述寬度小於所述門檻值，則所述記憶體控制電路單元更用以消除所述兩個相鄰狀態中的一者。
在本發明的一範例實施例中，所述兩個相鄰狀態包括第一相鄰狀態和第二相鄰狀態，所述第一相鄰狀態的第一峰值電壓小於所述第二相鄰狀態的第二峰值電壓，其中所述記憶體控制電路單元更用以根據所述臨界電壓分佈獲得所述第一相鄰狀態的上部端點電壓和所述第二相鄰狀態的下部端點電壓，其中所述記憶體控制電路單元更用以根據所述第一相鄰狀態的所述上部端點電壓和所述第二相鄰狀態的所述下部端點電壓獲得所述間隙窗的所述寬度。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以確定所述第一相鄰狀態是否與所述第二相鄰狀態重疊，其中若所述第一相鄰狀態與所述第二相鄰狀態重疊，則所述記憶體控制電路單元更用以直接確定所述間隙窗的所述寬度小於所述門 檻值，其中若所述第一相鄰狀態不與所述第二相鄰狀態重疊，則所述記憶體控制電路單元更用以執行獲得所述間隙窗的所述寬度的操作。
在本發明的一範例實施例中，所述獲得所述記憶胞的所述臨界電壓分佈的操作包括：在所述兩個相鄰狀態之間施加第一讀取電壓和第二讀取電壓，其中所述第二讀取電壓高於所述第一讀取電壓，且所述第一讀取電壓與所述第二讀取電壓之間的差值等於所述門檻值，其中確定所述間隙窗的所述寬度是否小於所述門檻值的操作包括：根據反應於所述第一讀取電壓和所述第二讀取電壓所獲得的位元來識別所述間隙窗的所述寬度是否小於所述門檻值。
在本發明的一範例實施例中，所述所消除的狀態的峰值電壓高於剩餘狀態的峰值電壓。
在本發明的一範例實施例中，所述所消除的狀態的峰值電壓低於剩餘狀態的峰值電壓。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以將標記指派到所述狀態的每一者，其中所述記憶體控制電路單元更用以設定第一檢查點和第二檢查點，其中所述第一檢查點和所述第二檢查點的每一者指向所述標記中的一者，其中所述記憶體控制電路單元更用以根據所述第一檢查點和所述第二檢查點選擇所述兩個相鄰狀態，其中所述記憶體控制電路單元更用以反應於消除所述兩個相鄰狀態中的一者而將先前指派到所消除的 狀態的所述標記重新指派到所述狀態中的下一狀態，其中所述下一狀態的峰值電壓高於所消除的狀態的峰值電壓。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組，且所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。主機介面其用以耦接到主機系統。所述記憶體介面其用以耦接到所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體管理電路耦接到所述主機介面和所述記憶體介面，其中所述記憶體管理電路用以獲得所述記憶胞的臨界電壓分佈，其中所述臨界電壓分佈包括多個狀態，且所述狀態的每一者表示一儲存狀態，其中所述記憶體管理電路更用以確定所述狀態中的兩個相鄰狀態之間的間隙窗的寬度是否小於門檻值，其中若所述間隙窗的所述寬度小於所述門檻值，則所述記憶體管理電路更用以消除所述兩個相鄰狀態中的一者。
在本發明的一範例實施例中，所述兩個相鄰狀態包括第一相鄰狀態和第二相鄰狀態，所述第一相鄰狀態的第一峰值電壓小於所述第二相鄰狀態的第二峰值電壓，其中所述記憶體管理電路更用以根據所述臨界電壓分佈獲得所述第一相鄰狀態的上部端點電壓和所述第二相鄰狀態的下部端點電壓，其中所述記憶體管理電路更用以根據所述第一相鄰狀態的所述上部端點電壓和所述第二相鄰狀態的所述下部端點電壓獲得所述間隙窗的所述寬度。
在本發明的一範例實施例中，所述記憶體管理電路更用 以確定所述第一相鄰狀態是否與所述第二相鄰狀態重疊，其中若所述第一相鄰狀態與所述第二相鄰狀態重疊，則所述記憶體管理電路更用以直接確定所述間隙窗的所述寬度小於所述門檻值，其中若所述第一相鄰狀態不與所述第二相鄰狀態重疊，則所述記憶體管理電路更用以執行獲得所述間隙窗的所述寬度的操作。
在本發明的一範例實施例中，所述獲得所述記憶胞的所述臨界電壓分佈的操作包括：在所述兩個相鄰狀態之間施加第一讀取電壓和第二讀取電壓，其中所述第二讀取電壓高於所述第一讀取電壓，且所述第一讀取電壓與所述第二讀取電壓之間的差值等於所述門檻值，其中確定所述間隙窗的所述寬度是否小於所述門檻值的操作包括：根據反應於所述第一讀取電壓和所述第二讀取電壓所獲得的位元來識別所述間隙窗的所述寬度是否小於所述門檻值。
在本發明的一範例實施例中，所述所消除的狀態的峰值電壓高於剩餘狀態的峰值電壓。
在本發明的一範例實施例中，所述所消除的狀態的峰值電壓低於剩餘狀態的峰值電壓。
在本發明的一範例實施例中，所述記憶體管理電路更用以將標記指派到所述狀態的每一者，其中所述記憶體管理電路更用以設定第一檢查點和第二檢查點，其中所述第一檢查點和所述第二檢查點的每一者指向所述標記中的一者，其中所述記憶體管理電路更用以根據所述第一檢查點和所述第二檢查點選擇所述兩 個相鄰狀態，其中所述記憶體管理電路更用以反應於消除所述兩個相鄰狀態中的一者而將先前指派到所消除的狀態的所述標記重新指派到所述狀態中的下一狀態，其中所述下一狀態的峰值電壓高於所消除的狀態的峰值電壓。
基於以上內容，本發明可找出兩個相鄰狀態之間具有不適當寬度的間隙窗，且可消除這兩個相鄰狀態中的一者。藉此，可減少從可複寫式非揮發性記憶體模組讀取的資料中所包含的錯誤位元，且可延長可複寫式非揮發性記憶體模組的使用壽命。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧計算機
13‧‧‧輸入/輸出裝置
21‧‧‧滑鼠
22‧‧‧鍵盤
23‧‧‧顯示器
24‧‧‧印表機
25‧‧‧隨身碟
26‧‧‧記憶卡
27‧‧‧固態硬碟
31‧‧‧數位相機
32‧‧‧SD卡
33‧‧‧MMC卡
34‧‧‧記憶棒
35‧‧‧CF卡
36‧‧‧嵌入式儲存裝置
122‧‧‧微處理器
124‧‧‧隨機存取記憶體(RAM)
126‧‧‧系統匯流排
128‧‧‧資料傳輸介面
300、302、304、306、320、322‧‧‧電晶體
300CG、302CG、304CG、306CG‧‧‧控制閘極
300FG、302FG、304FG、306FG‧‧‧浮動閘極
320SG、322SG‧‧‧選擇閘極
326‧‧‧汲極擴散層
328‧‧‧源極擴散層
330、332、334、336、338‧‧‧擴散層
340、616‧‧‧P井
360‧‧‧NAND串
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
408(0)、408(1)~408(R)‧‧‧實體抹除單元
SGD、SGS‧‧‧選擇線
BL(0)~BL(N)‧‧‧位元線
WL0~WL3‧‧‧字元線
ST0~STN‧‧‧NAND串
601~606‧‧‧電晶體
610‧‧‧源極線
612CG‧‧‧控制閘極
614BT‧‧‧浮動閘極的底部表面
614FG‧‧‧浮動閘極
614TP‧‧‧浮動閘極的頂部表面
731‧‧‧薄孔
732‧‧‧多晶矽通道
733‧‧‧穿隧膜
734‧‧‧電荷捕獲層
735‧‧‧阻擋膜
736‧‧‧控制閘極
910~940‧‧‧狀態
LD‧‧‧左數位
CD‧‧‧中心數位
RD‧‧‧右數位
VA~VG‧‧‧讀取電壓
GW1~GW3‧‧‧間隙窗
1202‧‧‧記憶體管理電路
1204‧‧‧主機介面
1206‧‧‧記憶體介面
1208‧‧‧錯誤檢查與校正電路
1210‧‧‧緩衝記憶體
1212‧‧‧電源管理電路
1301、1302‧‧‧端點電壓
1610~1680‧‧‧狀態
S1801~S1803‧‧‧步驟
圖1是根據本發明的一範例實施例所繪示的主機系統和記憶體儲存裝置的示意圖。
圖2是根據本發明的一範例實施例所繪示的計算機、輸入/輸出裝置和記憶體儲存裝置的示意圖。
圖3是根據本發明的一範例實施例所繪示的主機系統和記憶體儲存裝置的示意圖。
圖4是繪示圖1中描繪的記憶體儲存裝置的概要方塊圖。
圖5a是根據本發明的一範例實施例所繪示的NAND串的俯視圖。
圖5b是根據本發明的一範例實施例所繪示的NAND串的等效電路圖。
圖5c是根據本發明的一範例實施例所繪示的NAND串的側視圖。
圖5d是根據本發明的一範例實施例所繪示的實體抹除單元的示意圖。
圖6是根據本發明的一範例實施例所繪示的浮動閘極記憶胞的示意圖。
圖7是根據本發明的一範例實施例所繪示的垂直通道型NAND快閃記憶體的示意圖。
圖8a和8b是根據本發明的一範例實施例所繪示的對應於儲存在記憶胞中的寫入資料的臨界電壓分佈的示意圖。
圖9是根據本發明的另一範例實施例所繪示的對應於儲存在記憶胞中的寫入資料的臨界電壓分佈的示意圖。
圖10是根據本發明的一範例實施例所繪示的從記憶胞讀取資料的示意圖。
圖11是根據本發明的另一範例實施例所繪示的從記憶胞讀取資料的示意圖。
圖12是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
圖13和圖14是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
圖15是根據本發明的另一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
圖16和圖17是根據本發明的另一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
圖18是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖2是根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
請參照圖1，主機系統11一般包括電腦12與輸入/輸出(input/output,I/O)裝置13。電腦12包括微處理器122、隨機存取記憶體(random access memory,RAM)124、系統匯流排126與資料傳輸介面128。輸入/輸出裝置13包括如圖2的滑鼠21、鍵盤22、顯示器23與印表機24。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置13，輸入/輸出裝置13可更包括其他裝置。
在一範例實施例中，記憶體儲存裝置10是透過資料傳輸介面128與主機系統11的其他元件耦接。藉由微處理器122、隨機存取記憶體124與輸入/輸出裝置13的運作可將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。例如，記憶體儲存裝置10可以是如圖2所示的隨身碟25、記憶卡26或固態硬碟(Solid State Drive,SSD)27等的可複寫式非揮發性記憶體儲存裝置。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
一般而言，主機系統11為可實質地與記憶體儲存裝置10配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統11是以電腦系統來作說明，然而，另一範例實施例中，主機系統11可以是數位相機、攝影機、通訊裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)31時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡32、MMC卡33、記憶棒(memory stick)34、CF卡35或嵌入式儲存裝置36(如圖3所示)。嵌入式儲存裝置36包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406耦接到記憶體控制電路單元404且用以儲存從主機系統11寫入的資料。可複寫式非揮發性記憶體模組406具有多個實體抹除單元408(0)到408(R)。舉例來說，實體抹除單元408(0)到408(R)可屬於相同記憶體晶片或屬於不同記憶體晶片。以NAND型快閃記憶體為例，其中的實體抹除單元包括多個NAND串。每一NAND串包括彼此串聯連接的多個電晶體。
圖5a是根據本發明的一範例實施例所繪示的NAND串的俯視圖。圖5b是根據本發明的一範例實施例所繪示的NAND串的等效電路圖。
參照圖5a和5b，NAND串360包括電晶體320、300、302、304、306和322。在此，電晶體320是汲極選擇閘極電晶體，電晶體300、302、304和306中的每一者皆是記憶胞電晶體，且電晶體322是源極選擇閘極電晶體。汲極擴散層236與源極擴散層328之間的電路也可稱為NAND串。位元線連接到汲極擴散層326上的汲極接觸點且平行於上部金屬層上的NAND串而擴展。電晶體320上的選擇閘極320SG耦接到選擇線SGD；電晶體300上的控制閘極300CG耦接到字元線WL3；電晶體302上的控制閘極302CG耦接到字元線WL2；電晶體304上的控制閘極304CG耦接到字元線WL1；電晶體306上的控制閘極306CG耦接到字元線WL0；且電晶體322上的選擇閘極322SG耦接到選擇線SGS。電晶體300、302、304和306可進一步包括電荷儲存層。電荷儲 存層用以儲存電子或電洞。在本範例實施例中，電荷儲存層為浮動閘極，且其材料包括高濃度摻雜多晶矽。然而，在另一範例實施例中，電荷儲存層可包括電荷捕獲層，其例如堆疊層，其由矽、氧化物和氮或能夠儲存電子或電洞的其它材料組成，且本發明並不限於此。在圖5a的範例實施例中，電晶體300包括浮動閘極300FG；電晶體302包括浮動閘極302FG；電晶體304包括浮動閘極304FG，且電晶體306包括浮動閘極306FG。本文中，電晶體300、302、304和306也可稱為記憶胞。
圖5c是根據本發明的一範例實施例所繪示的NAND串的側視圖。
參照圖5a到圖5c，NAND串360設置在基底的P井(P-well)340上。控制閘極300CG、302CG、304CG和306CG分別設置在浮動閘極300FG、302FG、304FG和306FG上。電介質層設置在控制閘極300CG、302CG、304CG、306CG與浮動閘極300FG、302FG、304FG、306FG之間。另一電介質層設置在浮動閘極300FG、302FG、304FG、306FG與基底之間。後一電介質層可進一步擴展以覆蓋選擇閘極322SG和320SG的通道。擴散層330、332、334、336和338可由圖5a到圖5c中的鄰近電晶體共享，且一個電晶體的源極或汲極可由兩個鄰近擴散層形成。假設資料寫入(即，程式化)到電晶體300、302、304和306的一者中，一個合適的電壓可施加到選擇閘極320SG的控制閘極，而選擇閘極322SG的控制閘極為接地，使得電晶體320可導通，同時 電晶體322可切斷。藉此，每一位元線可選擇對應NAND串的程式化和不程式化。程式化電壓或通過電壓可施加在NAND串的所有記憶胞電晶體上。程式化電壓可施加到待程式化的電晶體上的控制閘極，且通過電壓可施加到將不被程式化的其它電晶體上的控制閘極。以控制閘極302CG為例，程式化電壓可施加在控制閘極302CG上，且通過電壓可施加在控制閘極300CG、304CG和306CG上，而電晶體320可導通，同時選擇閘極322SG切斷。電子從擴散層334與336之間的通道移動到浮動閘極302FG，同時對應的位元線接地。否則，此穿隧會通過電荷幫浦或電容耦合而被阻止。在電子注入到浮動閘極302FG之後，電晶體302的臨界電壓從抹除狀態增加，且接著對電晶體302進行程式化。此抹除狀態是在此程式化操作之前通過抹除操作而形成。此抹除操作是在包括許多NAND串的每一區塊進行。一個高電壓會被施加在涉及待抹除區塊的P井340上。對應于待抹除區塊的區塊選擇信號為高，而共同閘極線接地。通過此方式，選定區塊中的全部記憶胞電晶體可在同一時刻抹除(區塊抹除)。應注意的是，在另一範例實施例中，NAND串360可包括更多記憶胞，且一個NAND串中的記憶胞的數目在本發明中不受特定限制。此外，圖5a到圖5c僅為範例，且可複寫式非揮發性記憶體模組406中的記憶胞的結構和電路在本發明中不受特定限制。舉例來說，在另一範例實施例中，多個記憶胞可彼此堆疊進而形成垂直通道快閃記憶體，例如，一種三維NAND。
圖5d是根據本發明的一範例實施例所繪示的實體抹除單元的示意圖。
參照圖5d，以實體抹除單元408(0)為例，實體抹除單元408(0)包括多個NAND串ST0~STN。NAND串ST0包括電晶體601~606。在此，電晶體601是汲極選擇閘極電晶體，電晶體602~605皆是記憶胞電晶體，且電晶體606是源極選擇閘極電晶體。NAND串ST0~STN類似於圖5b中描繪的NAND串360，因此下文省略相關描述。位元線BL(0)~BL(N)分別藉由接觸NAND串ST0~STN且平行於NAND串ST0~STN擴展的位元線而連接到汲極選擇閘極的汲極擴散層。字元線WL0沿著NAND串ST0~STN連接電晶體605的控制閘極，且垂直于彼此平行的N+1個NAND串擴展。字元線WL1沿著NAND串ST0~STN連接電晶體604的控制閘極，且垂直于彼此平行的N+1個NAND串擴展。字元線WL2沿著NAND串ST0~STN連接電晶體603的控制閘極，且垂直于彼此平行的N+1個NAND串擴展。字元線WL3沿著NAND串ST0~STN連接電晶體602的控制閘極，且垂直于彼此平行的N+1個NAND串擴展。實體抹除單元408(0)可包括字元線WL0~WL3以及位元線BL(0)~BL(N)。實體抹除單元408(0)中的每一記憶胞位在字元線與位元線的交叉點上。在另一範例實施例中，源極線610與另一實體抹除單元共享。共享源極線610的一個或多個實體抹除單元可形成實體區塊。連接到同一字元線的記憶胞形成實體程式化單元。
在本範例實施例中，實體程式化單元是用於程式化的最小單位。即，實體程式化單元是用於寫入資料的最小單位。舉例來說，實體程式化單元是實體頁或實體扇區。在實體程式化單元是實體頁的情況下，實體程式化單元通常包括資料位元區和冗餘位元區。資料位元區具有用以儲存使用者資料的多個實體扇區，且冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區含有32個實體扇區，且每一實體扇區的大小為512位元組(byte,B)。然而，在其它範例實施例中，資料位元區也可包括8、16或者更多或更少的實體扇區，且實體扇區的數目和大小在本發明中不受限制。
另一方面，NAND串ST0~STN全部耦接到源極線610。當實體抹除單元408(0)待抹除時，一個抹除電壓可施加到所述實體抹除單元408(0)的P井340，使得儲存在實體抹除單元408(0)中的浮動閘極中的電子或電洞可離開浮動閘極。在本範例實施例中，實體抹除單元是用於抹除的最小單位。即，每一實體抹除單元含有同一時刻抹除的記憶胞的最小數目。舉例來說，實體抹除單元是實體區塊。
可複寫式非揮發性記憶體模組406可為單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組)、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一記憶胞可通過控制記憶胞的臨界電壓而儲存一或多個位元。更確切地說，在每一記憶胞中，電荷儲存層提供在控制閘極與通道之間。電荷儲存層中電子的量可通過將寫入電壓(即，程式化電壓)施加到控制閘極而改變，藉此控制記憶胞的臨界電壓。此改變臨界電壓的程序也稱為“將資料寫入到記憶胞”或“對記憶胞進行程式化”。可複寫式非揮發性記憶體模組406中的每一記憶胞具有由臨界電壓決定的多個儲存狀態。儲存狀態的數目隨著每一記憶胞可儲存的位元數目增加而增加。此外，可通過施加一或多個讀取電壓以便獲得記憶胞中儲存的一或多個位元來確定記憶胞屬於儲存狀態中的哪一者。
圖6是根據本發明的一範例實施例所繪示的浮動閘極記憶胞的示意圖。
參照圖6，浮動閘極記憶胞可包括控制閘極612CG、浮動閘極614FG和P井616。當控制閘極612CG正偏壓且P井基底616經由位元線接地時，浮動閘極614FG的頂部表面614TP負充電且浮動閘極614FG的底部表面614BT正充電。因此，浮動閘極614FG內的電荷通過浮動閘極614FG上的垂直電場劃分到頂部表面614TP和底部表面614BT中。底部表面614BT處的電荷與頂部表 面614TP處的電荷抵消，而儲存在浮動閘極614FG中的淨電荷為零(即，中性)。在此應注意，底部表面614BT處的電荷與頂部表面614TP處的電荷之和為儲存在浮動閘極614FG中的淨電荷。若底部表面614BT處的電荷與頂部表面614TP處的電荷不彼此抵消，則儲存在浮動閘極614FG中的淨電荷不為零(即，不是中性)。其中，若淨電荷為正，則狀態可視為已抹除。若淨電荷為負，則狀態可視為經程式化。
在本範例實施例中，若儲存在浮動閘極614FG中的淨電荷為零(即，中性)，則表面電荷(即，底部表面614BT處的電荷和/或頂部表面614TP處的電荷)的理論上限為qND×H，其中q是基本電荷，ND是單位體積中的參雜濃度，且H是浮動閘極614FG的高度。在本範例實施例中，qND×H可視為表面電荷的理論限制。在電荷儲存層為電荷捕獲層(CTL)的另一範例實施例中，qNt可視為CTL記憶胞的表面電荷的理論限制，其中Nt為CTL的捕獲器的表面濃度。表面電荷的理論限制的以上估計還可適用於垂直通道型NAND快閃記憶體。本發明並不限於此。
圖7是根據本發明的一範例實施例所繪示的垂直通道型NAND快閃記憶體的示意圖。
參照圖7，垂直通道型NAND快閃記憶體可包括薄孔(或薄絕緣通孔)731、多晶矽(或非晶矽)通道732、穿隧膜733、電荷捕獲層734、阻擋膜735和控制閘極736。垂直通道型NAND快閃的表面電荷的理論限制可視為qNt，類似于上述範例實施例中 的理論限制。
圖8a和8b是根據本發明的一範例實施例所繪示的對應於儲存在記憶胞中的寫入資料的臨界電壓分佈的示意圖。
參照圖8a，以SLC NAND快閃記憶體為例，其中記憶胞的每一者具有由不同臨界電壓分佈劃分的兩個儲存狀態，且所述儲存狀態分別表示“1”和“0”。舉例來說，具有較低峰值的臨界電壓分佈表示位元“1”，且具有較高峰值的臨界電壓分佈表示位元“0”。然而，在記憶胞經反覆程式化和抹除(即，P/E循環)之後，SLC NAND快閃記憶體的臨界電壓分佈會產生性能衰減(即，變平且變寬)，如圖8b所示。
在本範例實施例中，存在使記憶胞性能衰減的四個衰減模式。以圖8b為例，模式-1會擴展表示位元“1”的分佈之下尾部，模式-2會擴展表示位元“1”的分佈之上尾部，模式-3會擴展表示位元“0”的分佈之下尾部，且模式-4會擴展表示位元“0”的分佈之上尾部。在模式-1中，電洞在抹除時由通道表面附近的介面淺捕獲器俘獲，且藉此將額外正電荷儲存在穿隧氧化物內部的通道附近。通道表面附近的額外正電荷超過記憶胞的理論限制而擴展狀態“1”的下尾部。模式-2進一步分類為選項-1和選項-2。在模式2的選項-1中，一定量的負電荷在抹除時或在最後程式化時由穿隧氧化物內部的通道附近的深捕獲器儲存。因為所增加的臨界電壓，所以“1”的分佈的尾部會向間隙窗延伸。在模式2的選項-2中，電子在最後程式化時捕獲在浮動閘極附近的深捕獲器中；且因此 在後續抹除時從浮動閘極FN穿隧到通道(即，FN抹除)的電子由此負電荷抑制。因為抹除不完全，所以“1”的分佈的尾部會擴展。模式-3進一步分類為選項-1和選項-2。在模式3的選項-1中，一定量的正電荷在程式化時或在最後抹除時由穿隧氧化物內部的通道附近的淺捕獲器儲存。因為此正電荷減小臨界電壓，所以“0”的分佈的尾部會向間隙窗延伸。在模式3的選項-2中，電子在最後抹除時捕獲在通道附近的深捕獲器中；且因此在後續程式化時從通道FN穿隧到浮動閘極(即，FN程式化)的電子由此負電荷抑制。因為程式化不完全，所以“0”的分佈的下尾部會擴展。在模式-4中，電子在程式化時由介面深捕獲器俘獲。由於這些負電荷接近通道，所以這些負電荷可能更顯著增加臨界電壓。通過此方式，穿隧氧化物內部的額外負電荷擴展“0”的分佈的上尾部。然而，引起性能衰減的更多類型的衰減模式也可能存在，這在本發明中不受限制。此外，各種衰減模式也可能影響其它類型的記憶胞的性能衰減。
圖9是根據本發明的一範例實施例所繪示的對應於儲存在記憶胞中的寫入資料的臨界電壓分佈的示意圖。
參照圖9，以MLC NAND快閃記憶體為例，其中的每一記憶胞依據不同臨界電壓具有四個儲存狀態，且所述儲存狀態分別表示位元“11”、“10”、“00”和“01”。換句話說，每一儲存狀態包括左數位(LD)和右數位(RD)。在本範例實施例中，在儲存狀態(即，“11”、“10”、“00”和“01”)中，從左側計數的第一數位是 LD，且從左側計數的第二數位是RD。因此，在此範例實施例中，每一記憶胞可以此兩個數位來儲存兩個位元，其中每一數位表示一位元。應理解，對應於如圖9中繪示的臨界電壓的儲存狀態僅為範例。在本發明的另一範例實施例中，對應於臨界電壓的儲存狀態可根據臨界電壓從小到大而具有“11”、“10”、“00”和“01”的配置，或其它佈置。此外，在另一範例實施例中，還可界定，從左側計數的第一數位是RD，且從左側計數的第二數位是LD。
圖10是根據本發明的一範例實施例所繪示的從記憶胞讀取資料的示意圖，其例如是使用MLC NAND快閃記憶體。
參照圖10，在對於實體程式化單元的記憶胞的讀取操作中，讀取電壓可被施加到控制閘極，且儲存在記憶胞中的資料可根據記憶胞的每一通道是否導通而被識別。校驗位元(B1)用以指示當施加讀取電壓VA時記憶胞的通道是否導通；校驗位元(B2)用以指示當施加讀取電壓VC時記憶胞的通道是否導通；且校驗位元(B3)用以指示當施加讀取電壓VB時記憶胞的通道是否導通。假定特定記憶胞的對應通道導通由校驗位元為“1”指示，且此特定記憶胞的對應通道不導通由校驗位元為“0”指示。在此應注意，在對應臨界電壓小於讀取電壓時通道導通，否則斷開。如圖10所示，特定記憶胞處於儲存狀態的哪一者可根據校驗位元(B1)~(B3)來確定，藉此獲得所儲存的資料。
圖11是根據本發明的另一範例實施例所繪示的從記憶胞讀取資料的示意圖。
參照圖11，以TLC NAND快閃記憶體為例，每一儲存狀態包括從左側計數的第一數位為左數位(LD)，從左側計數的第二數位為中心數位(CD)，以及從左側計數的第三數位為右數位(RD)。在此範例實施例中，記憶胞包括對應於八個不同臨界電壓的八個儲存狀態(即，“111”、“110”、“100”、“101”、“001”、“000”、“010”和“011”)。儲存於記憶胞中的位元可通過將讀取電壓VA~VG施加到其控制閘極來識別。其中，應注意，八個儲存狀態的設置順序可基於製造商的設計決定，而不受此範例實施例的設置順序限制。
圖12是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。應理解，圖12中所描繪的記憶體控制電路單元的結構僅為範例，且本發明並不限於此。
參照圖12，記憶體控制電路單元404包括記憶體管理電路1202、主機介面1204、記憶體介面1206及錯誤檢查與校正電路1208。
記憶體管理電路1202用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路1202具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路1202的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路1202的控制指令是以韌體型式來實作。例如，記憶體管理電路1202具有微處理器單 元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路1202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路1202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路1202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路1202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路1202包括微控制器、實體單元管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。實體單元管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，實體單元管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路 用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。
主機介面1204是耦接至記憶體管理電路1202並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面1204來傳送至記憶體管理電路1202。在本範例實施例中，主機介面1204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面1204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面1206是耦接至記憶體管理電路1202並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面1206轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來 說，若記憶體管理電路1202要存取可複寫式非揮發性記憶體模組406，記憶體介面1206會傳送對應的指令序列。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路1208是耦接至記憶體管理電路1202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路1202從主機系統11中接收到寫入指令時，錯誤檢查與校正電路1208會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路1202會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路1202從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路1208會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體710與電源管理電路712。緩衝記憶體710是耦接至記憶體管理電路1202並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路1202並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，記憶體管理電路1202可掃描可複寫式非揮發性記憶體模組406中的記憶胞，以便獲得記憶胞的臨界電壓分佈。舉例來說，記憶體管理電路1202可掃描一或多個實體抹除單元或者一或多個實體程式化單元。以圖9所示的臨界電壓為例，所述臨界電壓分佈包括四個狀態910~940。狀態910~940的每一者覆蓋一電壓範圍且表示一部份之MLC NAND快閃記憶體的儲存狀態。舉例來說，倘若某一記憶胞的臨界電壓處於狀態910，則其表示此記憶胞儲存位元“11”；倘若某一記憶胞的臨界電壓處於狀態920，則其表示此記憶胞儲存位元“10”；倘若某一記憶胞的臨界電壓處於狀態930，則其表示此特定記憶胞儲存位元“00”；倘若某一記憶胞的臨界電壓處於狀態940，則其表示此特定記憶胞儲存位元“01”。在另一範例實施例中，每一個狀態也可稱為峰(peak)。
在本範例實施例中，一個間隙窗可存在於相鄰狀態之間。舉例來說，間隙窗GW1存在於狀態910與狀態920之間；間隙窗GW2存在於狀態920與狀態930之間；間隙窗GW3存在於狀態930與狀態940之間，如圖9所示。例如VA、VB和VC等讀取電壓可分別施加到間隙窗GW2、GW1和GW3中的一者，藉此讀取儲存在記憶胞中的位元，如圖10或圖11所示。若間隙窗的寬度足夠寬，則通過施加對應的讀取電壓所讀取到的位元可更準確；然而，若間隙窗的寬度太窄，則通過施加對應的讀取電壓所讀取到的位元可能不太準確。
圖13和圖14是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
參照圖13，相對於圖9所示的臨界電壓分佈，本範例實施例的臨界電壓分佈中的間隙窗GW1的寬度改變，更準確地說，間隙窗GW1的寬度變窄。一般來說，造成此衰減的原因可歸因於對記憶胞的存取次數(例如，讀取次數、抹除次數和/或寫入次數)增加、資料在記憶胞中的保持時間太長，以及使記憶胞可靠度衰減的其它因素。在此範例實施例中，當施加讀取電壓到間隙窗GW1時，有很高的機率無法正確地識別對應的儲存狀態。
在本範例實施例中，記憶體管理電路1202會獲得所述狀態中兩個相鄰狀態之間的間隙窗的寬度，且確定此間隙窗的寬度是否小於門檻值。若間隙窗的寬度小於門檻值，則記憶體管理電路1202會消除此兩個相鄰狀態中的一者。在本範例實施例中，讀取電壓的公差(△)可設定為所述門檻值。△的值可由製造商或使用者設定。舉例來說，△的值可與足夠大以識別兩個相鄰狀態的容忍範圍相關，且△的值不受本發明限制。
以圖13所示的間隙窗GW1為例，記憶體管理電路1202可根據臨界電壓分佈獲得狀態910(也稱為第一相鄰狀態)的上部端點電壓1301和狀態920(也稱為第二相鄰狀態)的下部端點電壓1302。在此，第一相鄰狀態的峰值電壓(也稱為第一峰值電壓)低於第二相鄰狀態的峰值電壓(也稱為第二峰值電壓)。即，屬於第一相鄰狀態的任何記憶胞的臨界電壓低於屬於第二相鄰狀態的 任何記憶胞的臨界電壓。記憶體管理電路1202可根據上部端點電壓1301和下部端點電壓1302獲得間隙窗GW1的寬度。類似地，記憶體管理電路1202可獲得間隙窗GW2和GW3的寬度。記憶體管理電路1202會確定間隙窗GW1的寬度是否小於門檻值(例如，△)。假定間隙窗GW1小於門檻值，則記憶體管理電路1202可能會消除狀態920。應理解，消除一個特定狀態的操作是指，在下一程式化過程中忽略對應的儲存狀態。即，在記憶胞的下一程式化過程中，記憶胞的剩餘儲存狀態可僅包括“11”、“00”和“01”，如圖14所示。然而，剩餘儲存狀態可根據不同設計改變且不如上受限制。
參照圖14，在消除狀態920之後，臨界電壓分佈僅包括狀態910、930和940。記憶體管理電路1202可比較狀態910與930之間的新間隙窗。假定狀態910與930之間的新間隙窗不小於門檻值，記憶體管理電路1202可進一步確定間隙窗GW3是否小於門檻值。假定間隙窗GW3不小於門檻值，則記憶體管理電路1202不消除狀態930和狀態940。
然而，在另一範例實施例中，兩個相鄰狀態可能部分彼此重疊，從而無法識別出端點電壓或兩個相鄰狀態之間的間隙窗。在此情況下，記憶體管理電路1202可確定兩個相鄰狀態中的第一相鄰狀態是否與兩個相鄰狀態中的第二相鄰狀態重疊。若第一相鄰狀態與第二相鄰狀態重疊，則記憶體管理電路1202可直接確定兩個相鄰狀態之間的間隙窗的寬度小於門檻值，而不需要找 到間隙窗的寬度。若第一相鄰狀態不與第二相鄰狀態重疊，則記憶體管理電路1202可執行上述獲得間隙窗的寬度的操作。
應理解，在另一範例實施例中，上述獲得臨界電壓分佈的操作可包括任何可獲得部分記憶胞之臨界電壓的手段，而不需要“真正的”掃描所有的記憶胞。
圖15是根據本發明的另一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
參照圖15，記憶體管理電路1202可將讀取電壓VB-△/2 和VB+△/2施加到間隙窗GW1中。根據反應於讀取電壓VB-△/2和VB+△/2所獲得的資料，記憶體管理電路1202可識別間隙窗GW1的寬度是否小於△(即，門檻值)。類似地，記憶體管理電路1202可分別將讀取電壓VA-△/2和VA+△/2施加到間隙窗GW2中且/或將讀取電壓VC-△/2和VC+△/2施加到間隙窗GW3中，以便識別間隙窗GW2和/或GW3的寬度是否小於△(即，門檻值)。在此，讀取電壓VA可為用於讀取記憶胞中的左數位的預設讀取電壓或最佳讀取電壓，且讀取電壓VB或VC可為用於讀取記憶胞中的右數位的預設讀取電壓或最佳讀取電壓。然而，可施加更多讀取電壓來識別間隙窗的寬度是否小於門檻值，其不受本發明限制。
在圖13的範例實施例中，臨界電壓分佈包括四個狀態910~940，其中狀態910的峰值電壓低於狀態920的峰值電壓，狀態920的峰值電壓低於狀態930的峰值電壓，且狀態930的峰值電壓低於狀態940的峰值電壓。在消除兩個相鄰狀態中的一者的 操作中，若當前兩個相鄰狀態是狀態910和狀態920，則記憶體管理電路1202可消除狀態920；若當前兩個相鄰狀態是狀態920和狀態930，則記憶體管理電路1202可消除狀態930；若當前兩個相鄰狀態是狀態930和狀態940，則記憶體管理電路1202可消除狀態940。然而，在另一範例實施例中，可消除當前兩個相鄰狀態中的任一者。舉例來說，在另一範例實施例中，若當前兩個相鄰狀態是狀態930和狀態940，則記憶體管理電路1202可消除狀態930且保持使用狀態940，且本發明不限於此。例如，在消除兩個相鄰狀態中的一者的操作中，可消除具有較高峰值電壓的狀態。然而，關於一些特定狀態，也可消除具有較低峰值電壓的狀態，這不受本發明限制。
此外，可將確定次序(即，檢查次序)指派到臨界電壓分佈中的多個間隙窗。舉例來說，在圖13的範例實施例中，記憶體管理電路1202可先確定間隙窗GW1的寬度是否小於門檻值；若間隙窗GW1的寬度小於門檻值，則記憶體管理電路1202消除狀態920且進一步確定間隙窗GW3是否小於門檻值。在另一範例實施例中，確定次序可不同。舉例來說，記憶體管理電路1202可先確定間隙窗GW2或GW3的寬度是否小於門檻值；若間隙窗GW2或GW3的寬度小於門檻值，則記憶體管理電路1202消除對應狀態且進一步確定剩餘間隙窗的至少一者是否小於門檻值。確定次序不受本發明限制。也就是說，確定兩個相鄰狀態之間的特定間隙窗的寬度是否小於門檻值以及消除兩個相鄰狀態中的一者 的操作可重複執行直到每一個剩餘間隙窗的寬度皆不小於對應的門檻值為止。此外，在圖13的範例實施例中，使用含有比門檻值窄的至少一個間隙窗的四個狀態的實體抹除單元可視為已衰減，且此實體抹除單元在無以上消除操作的情況下可能會無法使用。然而，在執行以上消除操作之後，部分記憶胞即可持續使用而非直接被捨棄，從而可複寫式非揮發性記憶體模組406的使用壽命可被延長。
在一範例實施例中，記憶體管理電路1202可將一標記指派到臨界電壓分佈中的每一狀態且設定第一檢查點和第二檢查點。這些檢查點形成一對選定的兩個相鄰狀態。在此，第一檢查點和第二檢查點分別指向兩個不同標記。舉例來說，第一檢查點指向第一相鄰電壓的標記，且第二檢查點指向第二相鄰電壓的標記。記憶體管理電路1202可根據第一檢查點和第二檢查點來選擇兩個相鄰狀態。反應於消除兩個相鄰狀態中的一者，記憶體管理電路1202可將先前指派到所消除的狀態的標記重新指派到此些狀態中的下一狀態，其中下一狀態的峰值電壓高於所消除的狀態的峰值電壓(即，屬於下一狀態的某一記憶胞的臨界電壓高於屬於所消除的狀態的某一記憶胞的臨界電壓)。例如，在所消除的狀態與下一狀態不重疊的情況下，屬於下一狀態的任何記憶胞的臨界電壓高於屬於所消除的狀態的任何記憶胞的臨界電壓。然而，若所消除狀態與下一狀態部分重疊，則重疊區中屬於所消除的狀態的一些記憶胞和屬於下一狀態的一些記憶胞可能具有相同臨界電 壓。
以圖13和圖14為例，假定分別向狀態910~940指派標記“0”、“1”、“2”和“3”。在消除狀態910之後，指派到狀態910的標記“0”不變，且分別將標記“1”和標記“2”重新指派到狀態930和940。此外，在執行上述確定操作(例如，確定間隙窗GW1是否小於門檻值的確定操作)之後，第一檢查點和第二檢查點會被更新。舉例來說，在圖13的範例實施例中，第一檢查點最初指向標記“0”且第二檢查點最初指向標記“1”，且相應地將狀態910和920首先選擇作為兩個相鄰狀態；接著，在圖14的範例實施例中，在消除狀態920之後，第一檢查點首先更新為指向標記“1”且第二檢查點則指向標記“2”，使得記憶體管理電路1202可選擇狀態930和940作為接下來要確定的兩個相鄰狀態。然而，在確定操作之後，若確定某兩個相鄰狀態之間的間隙窗不小於門檻值，則檢查點也會更新。舉例來說，檢查點可移動到下一對兩個相鄰狀態。舉例來說，第一檢查點會移動到先前作為第二檢查點指派的狀態且第二檢查點移動到尚未選擇的下一狀態，其中屬於下一狀態的任何記憶胞的臨界電壓可能高於屬於先前作為第二檢查點指派的狀態的任何記憶胞的臨界電壓。應注意，在另一範例實施例中，重新指派機制可反應於不同確定次序而不同。
應理解，儘管上述範例實施例是以MLC NAND快閃記憶體來作為範例進行說明，然而在另一範例實施例中，上文描述的各種操作也可以施加到任何種類的可複寫式非揮發性記憶體模組 406。
圖16和圖17是根據本發明的另一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。
參照圖16，以具有TLC NAND快閃記憶體的可複寫式非揮發性記憶體模組406中的記憶胞的臨界電壓分佈為例。在此範例實施例中，臨界電壓分佈包括八個狀態1610~1680。假定任兩個相鄰狀態之間的間隙窗的寬度皆小於門檻值。記憶體管理電路1202可先確定狀態1610與1620之間的間隙窗的寬度是否小於門檻值且相應地消除狀態1620；接著，記憶體管理電路1202可確定狀態1630與1640之間的間隙窗的寬度是否小於門檻值且相應地消除狀態1640；接著，記憶體管理電路1202可確定狀態1650與1660之間的間隙窗的寬度是否小於門檻值且相應地消除狀態1660；接著，記憶體管理電路1202可確定狀態1670與1680之間的間隙窗的寬度是否小於門檻值且相應地消除狀態1670。在此情況下，剩餘四個狀態1610、1630、1650和1680，如圖17所示。此時，此臨界電壓分佈中任何兩個相鄰狀態之間的間隙窗全部大於門檻值。也就是說，在此範例實施例中，圖16的臨界電壓分佈中最初用作TLC的記憶胞不會被完全捨棄，而仍可用作圖17中的MLC。
在一範例實施例中，臨界電壓分佈中的第一狀態(例如，狀態910和1610)和最後狀態(例如，狀態940和1680)不能被消除。然而，在另一範例實施例中，臨界電壓分佈中的每一狀態 皆可視需要而消除。
圖18是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。
參照圖18，在步驟S1801中，獲得記憶胞的臨界電壓分佈，其中所述臨界電壓分佈包括多個狀態，且所述狀態的每一者表示一儲存狀態。在步驟S1802中，確定所述狀態中的兩個相鄰狀態之間的間隙窗的寬度是否小於門檻值。若間隙窗的寬度小於門檻值，則在步驟S1803中，消除兩個相鄰狀態中的一者。若間隙窗的寬度不小於門檻值，則可重複執行步驟1802以便檢查下一間隙窗直到剩餘間隙窗的每一者皆不小於門檻值為止。步驟1802和步驟1803可重複執行直到剩餘間隙窗的每一者的寬度皆不小於門檻值為止。
然而，圖18的每一步驟已詳細描述於上，故將不重複說明。應注意，圖18中說明的每一步驟可實施為程式碼或電路，本發明不加以限制。另外，圖18中說明的方法可連同上述範例實施例一起實施，或可單獨實施，且本發明不限於此。
綜上所述，本發明可找出兩個相鄰狀態之間具有不適當寬度的間隙窗，且可據以消除兩個相鄰狀態中的至少一者。因此，可減少從可複寫式非揮發性記憶體模組讀取的資料中所含的錯誤位元，且可延長可複寫式非揮發性記憶體模組的使用壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的 精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S1801~S1803‧‧‧步驟

Claims (21)

  1. 一種記憶體管理方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個記憶胞，所述記憶體管理方法包括：獲得所述記憶胞的一臨界電壓分佈，其中所述臨界電壓分佈包括多個狀態，且所述狀態的每一者表示一儲存狀態；確定所述狀態中的兩個相鄰狀態之間的一間隙窗的一寬度是否小於一門檻值；以及若所述間隙窗的所述寬度小於所述門檻值，消除所述兩個相鄰狀態中的一者。
  2. 如申請專利範圍第1項所述的記憶體管理方法，其中所述兩個相鄰狀態包括一第一相鄰狀態和一第二相鄰狀態，所述第一相鄰狀態的一第一峰值電壓小於所述第二相鄰狀態的一第二峰值電壓，且所述記憶體管理方法更包括：根據所述臨界電壓分佈獲得所述第一相鄰狀態的一上部端點電壓和所述第二相鄰狀態的一下部端點電壓；以及根據所述第一相鄰狀態的所述上部端點電壓和所述第二相鄰狀態的所述下部端點電壓獲得所述間隙窗的所述寬度。
  3. 如申請專利範圍第2項所述的記憶體管理方法，更包括：確定所述第一相鄰狀態是否與所述第二相鄰狀態重疊；若所述第一相鄰狀態與所述第二相鄰狀態重疊，則直接確定所述間隙窗的所述寬度小於所述門檻值；以及 若所述第一相鄰狀態不與所述第二相鄰狀態重疊，則執行獲得所述間隙窗的所述寬度的步驟。
  4. 如申請專利範圍第1項所述的記憶體管理方法，其中獲得所述記憶胞的所述臨界電壓分佈的步驟包括：在所述兩個相鄰狀態之間施加一第一讀取電壓和一第二讀取電壓，其中所述第二讀取電壓高於所述第一讀取電壓，且所述第一讀取電壓與所述第二讀取電壓之間的一差值等於所述門檻值，其中確定所述間隙窗的所述寬度是否小於所述門檻值的步驟包括：根據反應於所述第一讀取電壓和所述第二讀取電壓所獲得的至少一位元來識別所述間隙窗的所述寬度是否小於所述門檻值。
  5. 如申請專利範圍第1項所述的記憶體管理方法，其中所消除的狀態的一峰值電壓高於至少一剩餘狀態的峰值電壓。
  6. 如申請專利範圍第1項所述的記憶體管理方法，其中所消除的狀態的一峰值電壓小於至少一剩餘狀態的峰值電壓。
  7. 如申請專利範圍第1所述的記憶體管理方法，更包括：將一標記指派到所述狀態的每一者；設定一第一檢查點和一第二檢查點，其中所述第一檢查點和所述第二檢查點的每一者指向所述標記中的一者；根據所述第一檢查點和所述第二檢查點選擇所述兩個相鄰狀態；以及反應於消除所述兩個相鄰狀態中的一者，將先前指派到所消 除的狀態的所述標記重新指派到所述狀態中的一下一狀態，其中所述下一狀態的一峰值電壓高於所消除的狀態的一峰值電壓。
  8. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接到一主機系統；一可複寫式非揮發性記憶體模組，包括多個記憶胞；以及一記憶體控制電路單元，耦接到所述連接介面單元和所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以獲得所述記憶胞的一臨界電壓分佈，其中所述臨界電壓分佈包括多個狀態，且所述狀態的每一者表示一儲存狀態，其中所述記憶體控制電路單元更用以確定所述狀態中的兩個相鄰狀態之間的一間隙窗的一寬度是否小於門檻值，其中若所述間隙窗的所述寬度小於所述門檻值，則所述記憶體控制電路單元更用以消除所述兩個相鄰狀態中的一者。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中所述兩個相鄰狀態包括一第一相鄰狀態和一第二相鄰狀態，所述第一相鄰狀態的一第一峰值電壓小於所述第二相鄰狀態的一第二峰值電壓，其中所述記憶體控制電路單元更用以根據所述臨界電壓分佈獲得所述第一相鄰狀態的一上部端點電壓和所述第二相鄰狀態的一下部端點電壓，其中所述記憶體控制電路單元更用以根據所述第一相鄰狀態 的所述上部端點電壓和所述第二相鄰狀態的所述下部端點電壓獲得所述間隙窗的所述寬度。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以確定所述第一相鄰狀態是否與所述第二相鄰狀態重疊，其中若所述第一相鄰狀態與所述第二相鄰狀態重疊，則所述記憶體控制電路單元更用以直接確定所述間隙窗的所述寬度小於所述門檻值，其中若所述第一相鄰狀態不與所述第二相鄰狀態重疊，則所述記憶體控制電路單元更用以執行獲得所述間隙窗的所述寬度的操作。
  11. 如申請專利範圍第8項所述的記憶體儲存裝置，其中獲得所述記憶胞的所述臨界電壓分佈的操作包括：在所述兩個相鄰狀態之間施加一第一讀取電壓和一第二讀取電壓，其中所述第二讀取電壓高於所述第一讀取電壓，且所述第一讀取電壓與所述第二讀取電壓之間的一差值等於所述門檻值，其中確定所述間隙窗的所述寬度是否小於所述門檻值的操作包括：根據反應於所述第一讀取電壓和所述第二讀取電壓所獲得的至少一位元來識別所述間隙窗的所述寬度是否小於所述門檻值。
  12. 如申請專利範圍第8項所述的記憶體儲存裝置，其中所消除的狀態的峰值電壓高於至少一剩餘狀態的峰值電壓。
  13. 如申請專利範圍第8項所述的記憶體儲存裝置，其中所消除的狀態的峰值電壓低於至少一剩餘狀態的峰值電壓。
  14. 如申請專利範圍第8項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以將一標記指派到所述狀態的每一者，其中所述記憶體控制電路單元更用以設定一第一檢查點和一第二檢查點，其中所述第一檢查點和所述第二檢查點的每一者指向所述標記中的一者，其中所述記憶體控制電路單元更用以根據所述第一檢查點和所述第二檢查點選擇所述兩個相鄰狀態，其中所述記憶體控制電路單元更用以反應於消除所述兩個相鄰狀態中的一者而將先前指派到所消除的狀態的所述標記重新指派到所述狀態中的一下一狀態，其中所述下一狀態的一峰值電壓高於所消除的狀態的峰值電壓。
  15. 一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組，且所述記憶體控制電路單元包括：一主機介面，其用以耦接到一主機系統；一記憶體介面，其用以耦接到所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個記憶胞；以及一記憶體管理電路，其耦接到所述主機介面和所述記憶體介面， 其中所述記憶體管理電路用以獲得所述記憶胞的一臨界電壓分佈，其中所述臨界電壓分佈包括多個狀態，且所述狀態的每一者表示一儲存狀態，其中所述記憶體管理電路更用以確定所述狀態中的兩個相鄰狀態之間的一間隙窗的一寬度是否小於門檻值，其中若所述間隙窗的所述寬度小於所述門檻值，則所述記憶體管理電路更用以消除所述兩個相鄰狀態中的一者。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中所述兩個相鄰狀態包括一第一相鄰狀態和一第二相鄰狀態，所述第一相鄰狀態的一第一峰值電壓小於所述第二相鄰狀態的一第二峰值電壓，其中所述記憶體管理電路更用以根據所述臨界電壓分佈獲得所述第一相鄰狀態的一上部端點電壓和所述第二相鄰狀態的一下部端點電壓，其中所述記憶體管理電路更用以根據所述第一相鄰狀態的所述上部端點電壓和所述第二相鄰狀態的所述下部端點電壓獲得所述間隙窗的所述寬度。
  17. 如申請專利範圍第16項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以確定所述第一相鄰狀態是否與所述第二相鄰狀態重疊，其中若所述第一相鄰狀態與所述第二相鄰狀態重疊，則所述記憶體管理電路更用以直接確定所述間隙窗的所述寬度小於所述 門檻值，其中若所述第一相鄰狀態不與所述第二相鄰狀態重疊，則所述記憶體管理電路更用以執行獲得所述間隙窗的所述寬度的操作。
  18. 如申請專利範圍第15項所述的記憶體控制電路單元，其中獲得所述記憶胞的所述臨界電壓分佈的操作包括：在所述兩個相鄰狀態之間施加一第一讀取電壓和一第二讀取電壓，其中所述第二讀取電壓高於所述第一讀取電壓，且所述第一讀取電壓與所述第二讀取電壓之間的一差值等於所述門檻值，其中確定所述間隙窗的所述寬度是否小於所述門檻值的操作包括：根據反應於所述第一讀取電壓和所述第二讀取電壓所獲得的至少一位元來識別所述間隙窗的所述寬度是否小於所述門檻值。
  19. 如申請專利範圍第15項所述的記憶體控制電路單元，其中所消除的狀態的一峰值電壓高於至少一剩餘狀態的峰值電壓。
  20. 如申請專利範圍第15項所述的記憶體控制電路單元，其中所消除的狀態的一峰值電壓低於至少一剩餘狀態的峰值電壓。
  21. 如申請專利範圍第15項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以將一標記指派到所述狀態的每一者，其中所述記憶體管理電路更用以設定一第一檢查點和一第二檢查點，其中所述第一檢查點和所述第二檢查點的每一者指向所 述標記中的一者，其中所述記憶體管理電路更用以根據所述第一檢查點和所述第二檢查點選擇所述兩個相鄰狀態，其中所述記憶體管理電路更用以反應於消除所述兩個相鄰狀態中的一者而將先前指派到所消除的狀態的所述標記重新指派到所述狀態中的一下一狀態，其中所述下一狀態的一峰值電壓高於所消除的狀態的所述峰值電壓。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI622044B (zh) * 2016-09-06 2018-04-21 合肥兆芯電子有限公司 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032508B1 (en) 2016-12-30 2018-07-24 Intel Corporation Method and apparatus for multi-level setback read for three dimensional crosspoint memory
CN109215716B (zh) * 2017-07-05 2021-01-19 北京兆易创新科技股份有限公司 提高nand型浮栅存储器可靠性的方法及装置
US10691377B2 (en) * 2018-09-21 2020-06-23 Micron Technology, Inc. Adjusting scan event thresholds to mitigate memory errors
US11086572B1 (en) * 2020-03-02 2021-08-10 Micron Technology, Inc. Self adapting iterative read calibration to retrieve data from memory cells
US12009034B2 (en) 2020-03-02 2024-06-11 Micron Technology, Inc. Classification of error rate of data retrieved from memory cells
US11257546B2 (en) 2020-05-07 2022-02-22 Micron Technology, Inc. Reading of soft bits and hard bits from memory cells

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7120051B2 (en) * 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
KR101411976B1 (ko) * 2007-07-09 2014-06-27 삼성전자주식회사 플래시 메모리 시스템 및 그것의 에러 정정 방법
KR101391881B1 (ko) * 2007-10-23 2014-05-07 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법
US7668012B2 (en) * 2007-10-31 2010-02-23 Micron Technology, Inc. Memory cell programming
KR100932368B1 (ko) * 2007-11-21 2009-12-16 주식회사 하이닉스반도체 플래시 메모리 소자의 동작 방법
US8453022B2 (en) * 2007-12-05 2013-05-28 Densbits Technologies Ltd. Apparatus and methods for generating row-specific reading thresholds in flash memory
KR101368694B1 (ko) * 2008-01-22 2014-03-03 삼성전자주식회사 메모리 프로그래밍 장치 및 방법
US7808831B2 (en) * 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
WO2011094454A2 (en) * 2010-01-27 2011-08-04 Fusion-Io, Inc. Apparatus, system, and method for determining a read voltage threshold for solid-state storage media
CN103325413B (zh) * 2012-03-21 2016-03-23 旺宏电子股份有限公司 具有寻址及相邻位的存储单元的集成电路及其操作方法
US8839073B2 (en) * 2012-05-04 2014-09-16 Lsi Corporation Zero-one balance management in a solid-state disk controller

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI622044B (zh) * 2016-09-06 2018-04-21 合肥兆芯電子有限公司 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置

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