TW201619831A - 記憶體系統及其操作方法 - Google Patents

Abstract

一記憶體系統，係包含一記憶體裝置及一控制器，該記憶體裝置包含記憶體區塊，各該記憶體區塊包含分頁，各該分頁包含記憶胞，該等記憶胞電耦合至字元線，其中該等記憶胞儲存自一主機請求的數據；該控制器適用於自該等記憶體區塊當中之一第一記憶體區塊之一分頁讀取第一數據，該第一數據對應於自該主機接收之一讀取指令，該控制器適用於儲存該第一數據在一緩衝器之中，該控制器適用於提供儲存在該緩衝器中的第一數據至該主機，該控制器適用於寫入並儲存儲存在該緩衝器中的第一數據至該等記憶體區塊當中之一第二記憶體區塊之一分頁。

Description

記憶體系統及其操作方法

本說明書之示例性實施例係關於一種記憶體系統，尤其係關於處理自一記憶體裝置的數據的一記憶體系統及操作該記憶體系統之一方法。

本發明主張的優先權為在2014年11月17日向韓國智慧財產局提出申請的申請案，其韓國申請案號為10-2014-0159954，在此併入其全部參考內容。

最近，範例計算環境已經改變成無處不在的計算，致使電腦系統可以在任何時間和任何地方使用。正因為如此，可攜式電子裝置(例如行動電話、數位相機、和筆記型電腦)之使用已迅速增加。這類可攜式電子設備一般使用具有記憶體裝置的記憶體系統，也就是，數據儲存裝置。數據儲存裝置使用作在該可攜式電子裝置內的主記憶體或輔助記憶體裝置。

具有記憶體裝置的數據儲存裝置具有優點，這是因為，由於沒有移動部件，穩定性和耐久性優異、資訊存取速度高、及能量消耗低。具有有這些優點之記憶體裝置的數據儲存裝置之例子包含通用序列匯流排(USB)記憶體裝置、具有各種介面的記憶卡、及固態驅動器(SSD)。

多種實施例係指向一記憶體系統及其操作方法，其能快速及穩定地處理自一記憶體裝置的數據。

在一實施例中，一種記憶體系統可包括：一記憶體裝置，該記憶體裝置包含記憶體區塊，各該記憶體區塊包含分頁，各該分頁包含記憶胞，該等記憶胞電耦合至字元線，其中該等記憶胞儲存自一主機請求的數據；及一控制器，該控制器適用於自該等記憶體區塊當中之一第一記憶體區塊之一分頁讀取第一數據，該第一數據對應於自該主機接收之一讀取指令，該控制器適用於儲存該第一數據在一緩衝器之中，該控制器適用於提供儲存在該緩衝器中的第一數據至該主機，該控制器適用於寫入並儲存儲存在該緩衝器中的第一數據至該等記憶體區塊當中之一第二記憶體區塊之一分頁。

該第一數據可為被識別為熱數據(hot data)的數據。

該熱數據可被識別，以回應一讀取計數、一讀取頻率、及自該主機請求的數據之一優先順序中至少一者。

優先順序可被決定，以回應自該主機請求的至少一重要數據、一數據尺寸、及一潛在數據。

該優先順序的資訊可被包含在自該主機接收的讀取指令中。

表示該第一數據可為該熱數據的資訊被包含在自該主機接收的讀取指令中。

該第一記憶體區塊可為一多階儲存單元(MLC,multi-level cell)記憶體區塊，該第二記憶體區塊可為一單階儲存單元(SLC,single level cell)記憶體區塊。

當用於儲存在該第二記憶體區塊之分頁中的第一數據的一讀取指令自該主機接收時，該控制器可自該第二記憶體區塊之分頁讀取該第一數據、可儲存該第一數據在該緩衝器中、及可提供該第一數據至該主機。

該控制器可更新數據儲存資訊，該數據儲存資訊表示該第一數據儲存於該第一記憶體區塊之分頁中，並表示該第一數據儲存在該第二記憶體區塊之分頁中的資訊中。

在一實施例中，一種用來操作一記憶體系統的方法可包括：自一主機接收一讀取指令；檢查在對應該讀取指令的第一數據的數據儲存資訊，並基於該數據儲存資訊，自複數記憶體區塊當中之一第一記憶體區塊之一分頁讀取該第一數據，其中該等記憶體區塊包含複數分頁；及寫入並儲存儲存在該緩衝器中的第一數據於該等記憶體區塊當中之一第二記憶體區塊之一分頁中。

該第一數據可為被識別為熱數據(hot data)的數據。

該熱數據可被識別，以回應一讀取計數、一讀取頻率、及自該主機請求的數據之一優先順序中至少一者。

優先順序可被決定，以回應自該主機請求的至少一重要數據、一數據尺寸、及一潛在數據。

該優先順序的資訊可被包含在該讀取指令中，以一上下文(context)之形式。

表示該第一數據可為該熱數據的資訊被包含在該讀取指令中。

該第一記憶體區塊可為一多階儲存單元(MLC)記憶體區塊，該第二記憶體區塊可為一單階儲存單元(SLC)記憶體區塊。

該方法可進一步包含更新該數據儲存資訊，該數據儲存資訊表示該第一數據儲存在該第一記憶體區塊之分頁，並表示該第一數據儲存在該第二記憶體區塊之分頁中的資訊。

該方法可進一步包含自該主機接收用於儲存在該第二記憶體區塊之分頁中的第一數據的一讀取指令；及基於更新的數據儲存資訊，自該第二記憶體區塊之分頁讀取該第一數據。

100‧‧‧數據處理系統

102‧‧‧主機

110‧‧‧記憶體系統

130‧‧‧控制器

132‧‧‧主機介面單元

134‧‧‧處理器

136‧‧‧協定單元

138‧‧‧錯誤校正碼單元

140‧‧‧電源管理單元

142‧‧‧NAND快閃控制器

144‧‧‧記憶體

150‧‧‧記憶體裝置

152‧‧‧記憶體區塊

154‧‧‧記憶體區塊

156‧‧‧記憶體區塊

210‧‧‧第零記憶體區塊

220‧‧‧第一記憶體區塊

230‧‧‧第二記憶體區塊

240‧‧‧第N-1記憶體區塊

300‧‧‧記憶體裝置

310‧‧‧電壓供應區塊

320‧‧‧讀取/寫入電路

322‧‧‧分頁緩衝器

324‧‧‧分頁緩衝器

326‧‧‧分頁緩衝器

330‧‧‧記憶體區塊

340‧‧‧胞串

1210‧‧‧第零記憶體區塊

1212‧‧‧第K-1分頁

1214‧‧‧第K分頁

1216‧‧‧第K+1分頁

1220‧‧‧第一記憶體區塊

1222‧‧‧第零分頁

1224‧‧‧第一分頁

1226‧‧‧第二分頁

1230‧‧‧第二記憶體區塊

1232‧‧‧第零分頁

1234‧‧‧第一分頁

1240‧‧‧第三記憶體區塊

1250‧‧‧第零記憶體區塊

1260‧‧‧第一記憶體區塊

1270‧‧‧第二記憶體區塊

1280‧‧‧第三記憶體區塊

1282‧‧‧第零分頁

1284‧‧‧第一分頁

1286‧‧‧第二分頁

1310‧‧‧識別單元

1320‧‧‧讀取緩衝器

1330‧‧‧寫入緩衝器

1340‧‧‧映射緩衝器

1350‧‧‧記憶體區塊

1360‧‧‧記憶體區塊

1370‧‧‧記憶體區塊

1405~1435‧‧‧步驟

5111‧‧‧基板

5112‧‧‧介電材料

5113‧‧‧柱

5114‧‧‧表面層

5115‧‧‧內層

5116‧‧‧介電層

5117‧‧‧第一子介電層

5118‧‧‧第二子介電層

5119‧‧‧第三子介電層

5211‧‧‧導電材料

5212‧‧‧導電材料

5213‧‧‧導電材料

5221‧‧‧導電材料

5222‧‧‧導電材料

5223‧‧‧導電材料

5231‧‧‧導電材料

5232‧‧‧導電材料

5233‧‧‧導電材料

5241‧‧‧導電材料

5242‧‧‧導電材料

5243‧‧‧導電材料

5251‧‧‧導電材料

5252‧‧‧導電材料

5253‧‧‧導電材料

5261‧‧‧導電材料

5262‧‧‧導電材料

5263‧‧‧導電材料

5271‧‧‧導電材料

5272‧‧‧導電材料

5273‧‧‧導電材料

5281‧‧‧導電材料

5282‧‧‧導電材料

5283‧‧‧導電材料

5291‧‧‧導電材料

5292‧‧‧導電材料

5293‧‧‧導電材料

5311‧‧‧第一摻雜區域

5312‧‧‧第二摻雜區域

5313‧‧‧第三摻雜區域

5314‧‧‧第四摻雜區域

5320‧‧‧汲極

5331‧‧‧導電材料

5332‧‧‧導電材料

5333‧‧‧導電材料

6311‧‧‧基板

6312‧‧‧摻雜材料

6321‧‧‧第一導電材料

6322‧‧‧第二導電材料

6323‧‧‧第三導電材料

6324‧‧‧第四導電材料

6325‧‧‧第五導電材料

6326‧‧‧第六導電材料

6327‧‧‧第七導電材料

6328‧‧‧第八導電材料

6340‧‧‧汲極

6361‧‧‧內部材料

6362‧‧‧中間層

6363‧‧‧表面層

6351‧‧‧第一較高導電材料

6352‧‧‧第二較高導電材料

BL‧‧‧位元線

BL0~BLm-1‧‧‧位元線

BLK0‧‧‧記憶體區塊

BLK1‧‧‧記憶體區塊

BLKN-1‧‧‧記憶體區塊

CG0~CG31‧‧‧記憶胞

CSL‧‧‧共同源極線

DMC‧‧‧仿造記憶胞

DP‧‧‧較低柱

DSG‧‧‧汲極選擇閘

DSG1‧‧‧汲極選擇閘

DSG2‧‧‧汲極選擇閘

DSL‧‧‧汲極選擇線

DST‧‧‧汲極選擇電晶體

DWL‧‧‧仿造字元線

DWL1‧‧‧第一仿造字元線

DWL2‧‧‧第二仿造字元線

GSL‧‧‧接地選擇線

GST‧‧‧接地選擇電晶體

MC‧‧‧記憶胞

MC0~MCn-1‧‧‧記憶胞

MC1‧‧‧第一記憶胞

MC2‧‧‧第二記憶胞

MC3‧‧‧第三記憶胞

MC4‧‧‧第四記憶胞

MC5‧‧‧第五記憶胞

MC6‧‧‧第六記憶胞

NS‧‧‧NAND串

NS11~NS31‧‧‧NAND串

NS12~NS32‧‧‧NAND串

NS13~NS33‧‧‧NAND串

PG‧‧‧管閘

SSL‧‧‧源極選擇線

SSL1‧‧‧第一源極選擇線

SSL2‧‧‧第二源極選擇線

SSL3‧‧‧第三源極選擇線

SST‧‧‧源極選擇電晶體

ST1‧‧‧第一串

ST2‧‧‧第二串

TS‧‧‧電晶體結構

UP‧‧‧較高柱

WL‧‧‧字元線

〔圖1〕係例示包含根據一實施例之一記憶體系統的一數據處理系統之圖。

〔圖2〕係例示在顯示於圖1的記憶體系統中的一記憶體裝置之圖。

〔圖3〕係例示在根據一實施例的一記憶體裝置中一記憶體區塊之電路圖。

〔圖4〕至〔圖11〕係示意地例示在根據一實施例的一記憶體系統中的一記憶體裝置之圖。

〔圖12〕及〔圖13〕係解釋有關在根據一實施例的記憶體系統的一記憶體裝置的一數據處理操作之圖。

〔圖14〕係解釋在根據一實施例的一記憶體系統中的一數據處理操作之流程圖。

在下文中，各種實施方式將參照附圖更詳細地來描述。然而，本發明可用不同形式實施，並且不應該被解釋成下文所提出的實施例之限制。而是，這些實施例被提供，致使本說明書周密且完全，並將完整傳達本發明之範圍至本領域技術人員。整個說明書中，同樣的元件符號代表本發明的整個各種圖式及實施例中的同樣部件。

圖1係例示包含根據本發明之一實施例之一記憶體系統的一數據處理系統之圖。

請參照圖1，該數據處理系統100可包含一主機102及一記憶體系統110。

該主機102包括，例如，一可攜式電子裝置(例如一行動電話、一MP3播放器、及一筆記型電腦)或一電子裝置(例如一桌上型電腦、一遊戲機、一電視、及一投影機)。

該記憶體系統110進行操作，以回應於自該主機102的一請求，尤其，儲存由該主機102取出(access)的數據。換言之，該記憶體系統110可使用作該主機102之一主記憶體裝置或一輔助記憶體裝置。根據與該主機102電耦合的一主機介面之協定，該記憶體系統110可用各種類型之儲存裝置之任一者來實現。例如，該記憶體系統110可用各種類型之儲存裝置，例如一固態驅動器(SSD,solid state drive)、一多媒體卡(MMC,multimedia card)、一嵌入式多媒體卡(eMMC,embedded multimedia card)、一減小尺寸多媒體卡(RS-MMC,reduced size multimedia card)及一微多媒體卡(micro-MMC)、一數位安全(SD,secure digital)卡、一迷你數位安全(mini-SD) 卡和一微數位安全(micro-SD)卡、一通用序列匯流排(USB,universal serial bus)儲存裝置、一通用快閃儲存(UFS,universal flash storage)裝置、一小型快閃(CF,compact flash)卡、一智能媒體(SM,smart media)卡、及一記憶棒等等，之任一者來實施。

其中實現該記憶體系統110的儲存裝置可由一揮發性記憶裝置或一非揮發性記憶體裝置實施，該揮發性記憶裝置例如一動態隨機存取記憶體(DRAM,dynamic random access memory)、及一靜態隨機存取記憶體(SRAM,static random access memory)，該非揮發性記憶體裝置例如一唯讀記憶體(ROM,read only memory)、一遮罩唯讀記憶體(MROM,mask read only memory)、一可程式化唯讀記憶體(PROM,programmable read only memory)、一可抹除程式化唯讀記憶體(EPROM,erasable programmable read only memory)、一電子式可抹除程式化唯讀記憶體(EEPROM,electrically erasable programmable read only memory)、一鐵電式隨機存取記憶體(FRAM,ferroelectric random access memory)、一相位變化隨機存取記憶體(PRAM,phase change random access memory)、一磁阻式隨機存取記憶體(MRAM,magnetic random access memory)、及一電阻式隨機存取記憶體(RRAM,resistive random access memory)。

該記憶體系統110包含一記憶體裝置150及一控制器130，該記憶體裝置150儲存自該主機102取出的數據，該控制器130控制儲存於該記憶體裝置150中的數據。

該控制器130及該記憶體裝置150可被集成於一個半導體裝置內。舉例來說，該控制器130及該記憶體裝置150可被集成在一個半導體 裝置內，並配置成一固態驅動器(SSD)。當該記憶體系統110使用作為一個固態驅動器時，與該記憶體系統110電耦合的主機102的操作速度可被顯著地增加。

該控制器130及該記憶體裝置150可被集成於一個半導體裝置內，並配置成一記憶卡。舉例來說，該控制器130及該記憶卡150可被集成於一個半導體裝置內，並配置成一記憶卡，該記憶卡例如一個人電腦記憶卡國際協會(PCMCIA,Personal Computer Memory Card International Association)卡、一小型快閃(CF)卡、一智能媒體(SM)卡、一記憶棒、一多媒體卡(MMC)、一減小尺寸多媒體卡(RS-MMC)和一微多媒體卡(micro-MMC)、一數位安全(SD)卡、一迷你數位安全(mini-SD)卡、一微數位安全(micro-SD)卡和一高容量數位安全(SDHC,Secure Digital High Capacity)卡、及一通用快閃儲存(UFS)裝置。

舉另一例來說，該記憶體系統110可配置成一電腦、一掌上型電腦(UMPC,ultra mobile PC)、一工作站(workstation)、一上網本(net-book)、一個人數位助理(PDA,personal digital assistant)、一可攜式電腦(portable computer)、一網路平板(web tablet)、一平板電腦(tablet computer)、一無線電話(wireless phone)、一行動電話(mobile phone)、一智慧型手機(smart phone)、一電子書(e-book)、一可攜式多媒體播放器(PMP,portable multimedia player)、一可攜式遊戲播放器(portable game player)、一導航裝置(navigation device)、一黑盒子(black box)、一數位相機(digital camera)、一數位多媒體廣播(DMB,digital multimedia broadcasting)播放器、一三維(3D,three-dimensional)電視、一智慧型電視(smart television)、一數位音訊紀錄器 (digital audio recorder)、一數位圖片紀錄器(digital picture recorder)、一數位圖片播放器(digital picture player)、一數位影片紀錄器(digital video recorder)、一數位影片播放器(digital video player)、配置成一數據中心的一儲存器、能在一無線環境下傳輸及接收的一裝置、一無線環境(wireless environment)、配置成一家庭網路的各種電子裝置之一、配置成一電腦網路的各種電子裝置之一、配置成無線數據通訊系統網路的各種電子裝置之一、一無線射頻識別(RFID)裝置、或配置成一電腦系統的各種電子裝置之一。

當電源供應被中斷時，該記憶體系統110之記憶體裝置150可保持儲存的數據，尤其，在一寫入操作中儲存自該主機102提供的數據，並在一讀取操作中提供儲存的數據至該主機102。該記憶體裝置150包含複數記憶體區塊152、154、156，該等記憶體區塊152、154、156之任一者包含複數分頁。各該分頁包含複數記憶胞，該等記憶胞電耦合至複數字元線(WL)。該記憶體裝置150可為一非揮發性記憶體裝置，例如，一快閃記憶體。該快閃記憶體可具有一三維(3D)堆疊結構。由於該記憶體裝置150之結構及該記憶體裝置150之堆疊結構稍後將參照圖2至圖11詳細地敘述，故這裡省略其詳細描述。

該記憶體裝置150之控制器130控制該記憶體裝置150，以回應自該主機102的一請求。舉例來說，該控制器130提供自該記憶體裝置150讀取的數據至該主機102，並儲存自該主機102提供的數據於該記憶體裝置150中。為了這個目的，該控制器130控制該記憶體裝置150之全部的操作，例如讀取、寫入、程式化、抹除操作。

詳細地，該控制器130包含一主機介面單元132、一處理器134、一協定單元136、一錯誤校正碼(EEC,error correction code)單元138、一電源管理單元140、一NAND快閃控制器(NFC,NAND flash controller)142、及一記憶體144。

該主機介面單元132處理自該主機102提供的指令及數據，並可被配置成透過各種介面協定之至少一者與該主機102通訊，各種介面協定例如一通用序列匯流排(USB)、一多媒體卡(MMC)、一週邊組件高速互連(PCI-E,peripheral component interconnect-express)、一序列連接小電腦系統介面(SAS,serial-attached small computer system interface)、一序列先進技術附件(SATA,serial advanced technology attachment)、一平行先進技術附件(PATA,parallel advanced technology attachment)、一小電腦系統介面(SCSI,small computer system interface)、一增強型小型磁碟介面(ESDI,enhanced small disk interface)、及一整合驅動電子(IDE,integrated drive electronics)。

在該讀取期間，該錯誤校正碼單元138偵測並校正包含在自該記憶體裝置150讀取的數據中的一錯誤。亦即，在執行自該記憶體裝置150讀取的數據之一錯誤校正解碼操作之後，該錯誤校正碼單元138可決定該錯誤校正解碼操作是否已經成功、可輸出一指示訊號以回應一決定結果、及基於由一錯誤校正碼解碼程序產生的一同位位元(parity bit)可校正該讀取數據之一錯誤位元。若該等錯誤位元之數量等於或大於可校正的錯誤位元之臨界數量，該錯誤校正碼單元138可不校正錯誤位元，並可輸出一錯誤校正失敗訊號，其表示不能校正該等錯誤位元。

基於一碼調變(coded modulation)，該錯誤校正碼單元138可 執行一錯誤校正操作，該碼調變例如一低密度同位元檢查(LDPC,low density parity check)碼、BCH(Bose-Chaudhuri-Hocquenghem)碼、加速(turbo)碼、李德所羅門(RS,Reed-Solomon)碼、一迴旋(convolution)碼、一遞迴系統碼(RSC,recursive systematic code)、一籬笆碼調變(TSM,trellis-coded modulation)、及一區塊碼調變(BCM,Block coded modulation)等等。該錯誤校正碼單元138可包含用來錯誤校正操作的全部電路、系統或裝置。

該協定單元136儲存並管理該控制器130的協定，以控制該記憶體裝置150，來回應自該主機102的一請求。該電源管理單元140提供並管理該控制器130的電源，亦即，包含在該控制器130中的組件元件的電源。

該NAND快閃控制器142作為在該控制器130和該記憶體裝置150之間的一記憶體介面，以允許該控制器130控制該記憶體裝置150，來回應自該主機102的一請求。當該記憶體150為一快閃記憶體時，尤其，當該記憶體150為一NAND快閃記憶體時，該NAND快閃控制器142產生該記憶體裝置150的控制訊號，並在該處理器134的控制下處理數據。

該記憶體144作為該記憶體系統110及該控制器130的一工作記憶體，並儲存用來驅動該記憶體144及該控制器130的數據。詳細地，當該控制器130控制該記憶體裝置150以回應自該主機102的一請求時，例如，當該控制器130提供自該記憶體裝置150讀取的數據至該主機102的、並儲存自該主機102提供的數據於該記憶體裝置150中時，並且，為了這個目的，當該控制器130控制該記憶體裝置150之操作(例如讀取、寫入、程式化、及抹除操作)時，藉由該記憶體系統110(亦即在該控制器130和該記憶體裝置150之間)，該記憶體144儲存需要去允許這類操作執行的數據。

該記憶體144可由揮發性記憶體實施。例如，該記憶體可由一靜態隨機存取記憶器(SRAM)或一動態隨機存取記憶器(DRAM)實施。如上所述，該記憶體144儲存需要在該控制器130和該記憶體裝置150之間執行讀取及寫入操作的數據。為了儲存該數據，該記憶體144包含一程式化記憶體、一數據記憶體、一寫入緩衝器、一讀取緩衝器、及一映射緩衝器等等。

該處理器134控制該記憶體系統110的一般操作，並控制該記憶體裝置150的一寫入操作或一讀取操作，以回應自該主機102的一寫入請求或一讀取請求。該處理器134驅動被稱為一快閃轉譯層(FTL,flash translation layer)的韌體，以控制該記憶體系統110的一般操作。該處理器134可由一微處理器或一中央處理單元(CPU)實施。

該記憶體裝置150的用來執行「不良管理」之一管理單元(圖未示)(例如不良區塊管理)係包含在該處理器134中。該管理單元檢查包含在記憶體裝置150的記憶體區塊、找出那些不良的(於未來使用時在不符合要求的狀況下)的記憶體區塊、及執行不良區塊管理。當該記憶體裝置150為一快閃記憶體(例如一NAND快閃記憶體)，由於NAND邏輯功能的特性，一程式化失敗可能發生在該寫入操作期間(例如在該程式化期間)。「不良管理」，也就是，不良區塊管理表示處理在已經發生一程式化失敗的記憶體區塊，當作不良的，並程式化在新記憶體區塊中未能程式化的數據。接下來，在根據該記憶體系統中一實施例的記憶體裝置將參照圖2至圖11而詳細敘述。

圖2係例示在顯示於圖1的記憶體系統中的一記憶裝置之圖。

請參照圖2，該記憶體裝置150包含複數記憶體區塊，例如， 一第零記憶體區塊(BLOCK0)210、一第一記憶體區塊(BLOCK1)220、一第二記憶體區塊(BLOCK2)230、及一第N-1記憶體區塊(BLOCKN-1)240。該等區塊210、220、230、240之任一者包含複數分頁(例如2^M分頁)。敘述該等記憶體區塊包含2^M分頁是為了方便解釋之目的，應注意者，各該記憶體區塊可包含M個分頁。各該分頁包含複數記憶胞，該等記憶胞與複數字元線(WL)電耦合。

再者，根據可被儲存或可被高速輸送(express)於各該記憶胞中的位元數量，該記憶體裝置150可包含複數記憶體區塊，作為單階儲存單元(SLC,single level cell)記憶體區塊及多階儲存單元(MLC,multi-level cell)記憶體區塊。該單階儲存單元記憶體區塊包含複數分頁，該等分頁由任一者能儲存一個位元數據的記憶胞實施，並且可具有高數據運算表現及較高耐久度。該多階儲存單元記憶體區塊包含複數分頁，該等分頁由任一者能儲存例如二個或更多位元數據的記憶胞實施，並且可具有大於該單階儲存單元記憶體區塊(亦即更高集成)的一數據儲存空間。包含由任一者能儲存三個位元數據的記憶胞實施的複數分頁之一多階儲存單元記憶體區塊可被定義為一三階儲存單元(TLC,triple level cell)記憶體區塊。

在一寫入操作期間，該等記憶體區塊210、220、230、240之任一者儲存自如圖1所示之主機102提供的數據，並且，在一讀取操作期間，該等記憶體區塊210、220、230、240之任一者提供儲存的數據至該主機102。

圖3係例示在根據本發明一實施例的一記憶體裝置中一記憶體區塊之一電路圖。

請參照圖3，一記憶體裝置300之一記憶體區塊330可包含複數胞串(cell string)340，該等胞串340各自與位元線BL0至BLm-1電耦合。該等胞串340之任一行(column)可包含至少一汲極選擇電晶體DST及至少一源極選擇電晶體SST。複數記憶胞或複數記憶胞電晶體MC0至MCn-1可串聯電耦合在該等選擇電晶體DST、SST之間。各自的記憶胞MC0至MCn-1可配置成多階儲存單元，各該多階儲存單元儲存複數位元之數據資訊。該等胞串340可各自電耦合至對應的位元線BL0至BLm-1。舉例來說，在圖3中，「DSL」代表一汲極選擇線、「SSL」代表一源極選擇線、及「CSL」代表一共同源極線。

然而如圖3所示，作為一例，該記憶體區塊330配置成NAND快閃記憶胞，應注意者，根據一實施例的記憶體裝置300之記憶體區塊330不限於NAND快閃記憶胞，而可由NOR快閃記憶體、混合快閃記憶體、或單一NAND快閃記憶體實現，其中該混合快閃記憶體由至少二種類之記憶胞組成，其中該單一NAND快閃記憶體由一控制器內建於記憶體晶片。一半導體裝置之操作特性不但可應用於一快閃記憶體裝置而且可應用於一電荷擷取快閃記憶體(CTF,charge trap flash)，其中一電荷儲存層藉由傳導性浮閘配置在該快閃記憶體裝置，其中一電荷儲存層藉由一介電層配置在該電荷擷取快閃記憶體。

該記憶體裝置300的一電壓供應區塊310可提供根據一操作模式而被供應至各自的字元線之字元線電壓(例如一程式化電壓、一讀取電壓、及一通過電壓)，及可提供被供應至主體的電壓，該主體例如為該等記憶胞形成在其上的井區域(well region)。該電壓供應區塊310可產生複數變動 讀取變壓以產生複數讀取數據、在控制電路的控制下選擇該等記憶體區塊之其一者或一記憶胞陣列的扇區、及提供該字元線電壓至被選擇的字元線及未被選擇的字元線。

該記憶體裝置300的一讀取/寫入電路320藉由該控制電路所控制，並可根據一操作模式而作為一感測放大器或一寫入驅動器。例如，在一驗證/正常讀取操作，該讀取/寫入電路320可作為用來讀取自記憶胞陣列的一感應電壓。再者，在一程式化操作期間，該讀取/寫入電路320可作為根據將被儲存於該記憶胞陣列的數據而驅動位元線的一寫入驅動器。在一程式化操作期間，該讀取/寫入電路320可自一緩衝器(圖未示)接收將被寫入於該記憶胞陣列的數據，並可根據輸入的數據而驅動該等位元線。為了這個目的，該讀取/寫入電路320可包含複數分頁緩衝器322、324、326，該等分頁緩衝器322、324、326各自對應行(或位元線)或對行(或對位元線)，而且，複數鎖存器(圖未示)可被包含在該等分頁緩衝器322、324、326之任一者中。

在下文中，參照圖4至圖11，當該記憶體裝置由一三維(3D)非揮發性記憶體裝置實施時，根據一實施例的記憶體系統之記憶體裝置150將做詳細敘述。

圖4係例示如圖2所示的記憶體裝置150之記憶體區塊之方塊圖。

請參照圖4，該記憶體裝置150可包含複數記憶體區塊BLK0至BLKN-1，而且該等記憶體區塊BLK0至BLKN-1之任一者可實現於一三維結構或一垂直結構。舉例來說，各自的記憶體區塊BLK0至BLKN-1可包含在第一至第三方向(例如x軸方向、y軸方向、及z軸方向)延伸的結構。

各自的記憶體區塊BLK0至BLKN-1可包含複數NAND串NS，該等NAND串沿該第二方向延伸。複數NAND串NS可提供於該第一方向及該第三方向。各該NAND串NS可電耦合至一位元線BL、至少一源極選擇線SSL、至少一接地選擇線GSL、複數字元線WL、至少一仿造字元線DWL、及一共同源極線CSL。即，各自的記憶體區塊BLK0至BLKN-1可電耦合至複數字元線BL、複數源極選擇線SSL、複數接地選擇線GSL、複數字元線WL、複數仿造字元線DWL、及複數共同源極線CSL。

圖5係如圖4所示之記憶體區塊BLK0至BLKN-1之特定記憶體區塊BLKi之一透視圖。圖6係沿圖5所示之記憶體區塊BLKi之一I-I’線之一剖面圖。

請參照圖5及圖6，在該記憶體裝置150之記憶體區塊BLK0至BLKN-1當中之特定記憶體區塊BLKi可包含在第一至第三方向延伸的一結構。

一基板5111可被提供，該基板5111可包含具有一第一型雜質摻雜的一矽材料。舉例來說，該基板5111可包含具有一p型雜質摻雜的一矽材料或可為p型井(p-type well)，例如，一小型p型井(pocket p-well)，並包含環繞在該p型井上的一n型井(n-type well)。然而為了方便解釋之目的，實施例中假設該基板5111為p型矽，應注意者，該基板5111並不限於p型矽。

在第一方向延伸的複數摻雜區域5311至5314可被提供在該基板5111之上。舉例來說，該等摻雜區域5311至5314可含有不同於該基板5111的一第二型雜質。例如，該等摻雜區域5311至5314可摻雜n型雜質。然而為了方便解釋之目的，實施例中假設第一至第四摻雜區域5311至5314為n 型，應注意者，第一至第四摻雜區域5311至5314並不限於n型。

在該第一摻雜區域5311及該第二摻雜區域5312之間且在基板5111之上的區域，在第一方向延伸的複數介電材料5112可被依序提供在該第二方向。舉例來說，該等介電材料5112及該基板5111可在該第二方向彼此分離一預定距離。舉例來說，該等介電材料5112可在該第二方向彼此分離一預定距離。舉例來說，該等介電材料5112可包含一介電材料(例如氧化矽)。

在該第一摻雜區域5311及該第二摻雜區域5312之間且在基板5111之上的區域，被依序設置在該第一方向且於該第二方向穿過該等介電材料5112的複數柱5113可被提供。舉例來說，該等柱5113可各自在該第二方向穿過該等介電材料5112，並且可與該基板5111電耦合。舉例來說，各該柱5113可藉由複數材料而配置。舉例來說，各該柱5113之一表面層5114可包含具有該第一型雜質摻雜的一矽材料。然而為了方便解釋之目的，實施例中假設各該柱5113之表面層5114包含p型矽，應注意者，各該柱5113之表面層5114並不限於p型矽。

各該柱5113之一內層5115可由一介電材料形成。舉例來說，各該柱5113之內層5115可藉由一介電材料(例如一氧化矽)填充。

在該第一摻雜區域5311及該第二摻雜區域5312之間的區域中，沿該等介電材料5112、該等柱5113、及該基板5111之暴露表面的一介電層5116可被提供。舉例來說，該介電材料5116之厚度可小於該等介電材料5112之間的距離之一半。換言之，可被設置有不同於該介電材料5112及該介電層5116之一材料的一區域可被提供在(i)被提供在該等介電材料5112之一第一介電材料之一底面之上的介電層5116和(ii)被提供在該等介電材料 5112之一第二介電材料之一頂面之上的介電層5116兩者之間。該等介電材料5112放置在該第一介電材料之下。

在該第一摻雜區域5311及該第二摻雜區域5312之間的一區域中，導電材料5211至5291可被提供在該介電層5116之暴露表面之上。舉例來說，在該第一方向延伸的導電材料5211可被提供在鄰接該基板5111的介電材料5112及該基板5111之間。尤其，在該第一方向延伸的導電材料5211可被提供在(i)設置在該基板5111之上的介電層5116和(ii)設置在鄰接該基板5111的介電材料5112之底面之上的介電層5116兩者之間。

在該第一方向延伸的導電材料5211可被提供在(i)設置在該等介電材料5112之一特定介電材料之一頂面之上的介電層5116和(ii)設置在該等介電材料5112之一另一介電材料之一底面之上的介電層5116兩者之間，其中該等介電材料5112的另一介電材料設置在該特定介電材料之上。舉例來說，在該第一方向延伸的導電材料5221至5281可被提供在該等介電材料5112之間。在該第一方向延伸的導電材料5291可被提供在最上方的介電材料5112之上。舉例來說，在該第一方向延伸的導電材料5211至5281可為一金屬材料。舉例來說，在該第一方向延伸的導電材料5211至5291可為例如多晶矽的一導電材料。

在該第二摻雜區域5312及該第三摻雜區域5313之間的區域，相同於該第一摻雜區域5311及該第二摻雜區域5312之間之結構的結構可被提供。舉例來說，在該第二摻雜區域5312及該第三摻雜區域5313之間的區域中，在該第一方向延伸的介電材料5112、被依序安排在該第一方向且於該第二方向穿過該等介電材料5112的柱5113、被提供在該等介電材料 5112及該等柱5113之暴露表面之上的介電層5116、及在第一方向延伸的導電材料5212至5292可被提供。

在該第三摻雜區域5313及該第四摻雜區域5314之間的區域中，相同於該第一摻雜區域5311及該第二摻雜區域5312之間之結構的結構可被提供。舉例來說，在該第三摻雜區域5313及該第四摻雜區域5314之間的區域中，在該第一方向延伸的介電材料5112、被依序安排在該第一方向且於該第二方向穿過該等介電材料5112的柱5113、被提供在該等介電材料5112及該等柱5113之暴露表面之上的介電層5116、及在第一方向延伸的導電材料5213至5293可被提供。

汲極5320可各自提供在該等柱5113之上。舉例來說，該等汲極5320可為用第二型雜質摻雜的矽材料。舉例來說，該等汲極5320可為用n型雜質摻雜的矽材料。為了方便之目的，實施例中假設該等汲極5320包含n型矽，應注意者，該等汲極5320並不限於n型矽。舉例來說，各該汲極5320之寬度可大於對應的柱5113之寬度。舉例來說，各該汲極5320可被提供為一墊型並在對應的柱5113之頂面之上。

在第三方向延伸的導電材料5331至5333可提供在該等汲極5320之上。該等導電材料5331至5333可依序設置在該第一方向。各自的導電材料5331至5333可與對應的區域之汲極5320電耦合。舉例來說，該等汲極5320及在第三方向延伸的導電材料5331至5333可透過接觸與其他塞子(plug)電耦合。舉例來說，在第三方向延伸的導電材料5331至5333可為一金屬材料。舉例來說，在第三方向延伸的導電材料5331至5333可為例如多晶矽的一導電材料

在圖5及圖6中，各自的柱5113可與該介電層5116及在該第一方向延伸的導電材料5211至5291、5212至5291、5213至5293一起形成串。舉例來說，各自的柱5113可與該介電層5116及在第一方向延伸的導電材料5211至5291、5212至5291、5213至5293形成NAND串NS。各該NAND串NS可包含複數電晶體結構TS。

圖7係如圖6所示之電晶體結構TS之剖面圖。

請參照圖7，在如圖6所示之電晶體結構TS中，該介電層5116可包含第一子介電層5117、第二子介電層5118、及第三子介電層5119。

在各該柱5113中的p型矽之表面層5114可作為一基體。鄰接該柱5113的第一子介電層5117可作為一隧道介電層(tunneling dielectric layer)，並可包含一熱氧化層。

該第二子介電層5118可作為一電荷儲存層。舉例來說，該第二子介電層5118可作為一電荷捕獲層(charge capturing layer)，並可包含一氮化物層或例如一氧化鋁層、一氧化鉿層、或類似的金屬氧化物層的一金屬氧化物層。

鄰接該導電材料5233的第三子介電層5119可作為一阻隔介電層(blocking dielectric layer)。舉例來說，鄰接在該第一方向延伸之導電材料5233的第三子介電層5119可形成為一單層或多層。該第三子介電層5119可為一高k介電層(high-k dielectric layer)，例如一氧化鋁層、一氧化鉿層、或類似金屬氧化物層，該高k介電層具有大於該第一子介電層5117及第二子介電層5118的一介電常數。

該導電材料5233可作為一閘或一控制閘。亦即，該導電材料 (可為該閘或控制閘)5233、該第三子介電層(可為該阻隔介電層)5119、該第二子介電層(可為該電荷儲存層)5118、該第一子介電層(可為該隧道介電層)5117、及該表面層(可為該基體)5114可形成一電晶體或一記憶胞電晶體結構。舉例來說，該第一子介電層5117、該第二子介電層5118、該第三子介電層5119可形成一氧化物-氮化物-氧化物(ONO,oxide-nitride-oxide)結構。在實施例中，為了方便解釋之目的，在各該柱5113的p型矽之表面層5114將被稱為在該第二方向的一基體。

該記憶體區塊BLKi可包含該等柱5113。亦即，該記憶體區塊BLKi可包含該等NAND串NS。詳細地，該記憶體區塊BLKi可包含在該第二方向延伸或垂直於該基板5111的一方向延伸的複數NAND串NS。

各該NAND串NS包含設置在該第二方向的電晶體結構TS。各該NAND串NS之至少一電晶體結構TS可作為一源極選擇電晶體SST。各該NAND串NS之至少一電晶體結構TS可作為一接地選擇電晶體GST。

該等閘或控制閘可對應在該第一方向延伸的導電材料5211至5291、5212至5213、5213至5293。換言之，該等閘或該等控制閘可在該第一方向延伸且可形成字元線及至少二選擇線，例如，至少一源極選擇線SSL及至少一接地選擇線GSL。

在該第三方向延伸的導電材料5331、5332、及5333可與該NAND串NS之一端電耦合。例如，在該第三方向延伸的導電材料5331、5332、及5333可作為位元線BL。也就是，在一個記憶體區塊BLKi中，該等NAND串NS可與一個位元線BL電耦合。

在該第一方向延伸的第二型摻雜區域5311至5314可提供於 該NAND串NS的另一端。在該第一方向延伸的第二型摻雜區域5311至5314可作為共同源極線CSL。

亦即，該記憶體區塊BLKi包含在垂直於該基板5111之一方向(例如該第二方向)延伸的複數NAND串NS，並可作為一NAND快閃記憶體區塊，例如一電荷捕獲型記憶體，在該電荷捕獲型記憶體中，複數NAND串NS電耦合至一個位元線BL。

然而如圖5至圖7所例示，在該第一方向延伸的導電材料5211至5291、5212至5292、5213至5293被提供在九層中，應注意者，該第一方向延伸的導電材料5211至5291、5212至5292、5213至5293並不限於被提供在九層中。舉例來說，在該第一方向延伸的導電材料可被提供在八層中、十六層中、或任意複數層中。換言之，在一NAND串NS中，電晶體之數量可為八、十六、或更多。

然而如圖5至圖7所例示，三個NAND串NS電耦合至在該第一方向延伸的一個位元線BL，應注意者，實施例並不限制實際上為三個NAND串NS電耦合至在該第一方向延伸的一個位元線BL。舉例來說，在一個記憶體區塊BLKi中，m個NAND串NS可電耦合至一個位元線，m可為正整數。根據電耦合至一個位元線的NAND串NS之數量，在該第一方向延伸的導電材料5211至5291、5212至5292、5213至5293之數量及該等共同源極線5311至5314之數量同樣可被控制。

此外，然而如圖5至圖7所例示，三個NAND串NS電耦合至在該第一方向延伸的一個導電材料，應注意者，實施例並不限制實際上為三個NAND串NS電耦合至在該第一方向延伸的一個導電材料。舉例來說，n 個NAND串NS可電耦合至在該第一方向延伸的一個導電材料，n可為正整數。根據電耦合至在該第一方向延伸的一個導電材料的NAND串NS之數量，該等位元線5331、5332、5333之數量同樣可被控制。

圖8係例示在參照圖5至圖7所述之具有一第一結構的記憶體區塊BLKi中之一等效電路圖。

請參照圖8，在具有該第一結構的特定記憶體區塊BLKi中，NAND串NS11至NS31可被提供在一第一位元線BL1及一共同源極線CSL之間。該第一位元線BL1可對應如圖5及圖6之在該第三方向延伸的導電材料5331。NAND串NS12至NS32可被提供在一第二位元線BL2及該共同源極線CSL之間。該第二位元線BL2可對應如圖5及圖6之在該第三方向延伸的導電材料5332。NAND串NS13、NS23、NS33可被提供在一第三位元線BL3及該共同源極線CSL之間。該第三位元線BL3可對應如圖5及圖6之在該第三方向延伸的導電材料5333。

各該NAND串NS的一源極選擇電晶體SST可電耦合至對應的一位元線BL。各該NAND串NS的一接地選擇電晶體GST可電耦合至該共同源極線CSL。記憶胞MC可被提供在各該NAND串NS之源極選擇電晶體SST及接地選擇電晶體GST之間。

為了方便解釋之目的，在實施例之敘述中，該NAND串NS可藉由列和行之單元而被定義，並且共同電耦合至一位元線的NAND串NS可形成一行，以作為一例。舉例來說，電耦合至該第一位元線BL1的NAND串NS11、NS21、NS31可對應到一第一行，電耦合至該第二位元線BL2的NAND串NS12、NS22、NS32可對應到一第二行，電耦合至該第三位元線BL3 的NAND串NS13、NS23、NS33可對應到一第三行。電耦合至一源極選擇線SSL的NAND串NS可形成一列。舉例來說。電耦合至一第一源極選擇線SSL1的NAND串NS11、NS12、NS13可形成一第一列，電耦合至一第二源極選擇線SSL2的NAND串NS21、NS22、NS23可形成一第二列，電耦合至一第三源極選擇線SSL3的NAND串NS31、NS32、NS33可形成一第三列。

在各該NAND串NS中，一高度可被定義。舉例來說，在各該NAND串NS中，鄰接該接地選擇電晶體GST之一記憶胞MC1之高度為「1」值。在各該NAND串NS中，當記憶胞接近該源極選擇線SSL時，自該基板5111測量，一記憶胞之高度可增加。在各該NAND串NS中，鄰接該源極選擇電晶體SST之一記憶胞MC6之高度為「7」。

該等NAND串NS之在同列中的源極選擇線SST可分享該源極選擇線SSL。該NAND串NS之在不同列中的源極選擇線SST可各自電耦合至不同的源極選擇線SSL1、SSL2、SSL3。

在同列之NAND串NS中，在同樣高度的複數記憶胞可分享一字元線WL。也就是，在同樣高度，電耦合至該等NAND串NS之在不同列中的記憶胞MC之字元線WL可彼此共同電耦合。在同列之NAND串NS中，在同樣高度的複數仿造記憶胞DMC可分享一仿造字元線DWL。亦即，在同樣高度或水平，電耦合至不同列的NAND串NS之複數仿造記憶胞DMC的仿造字元線DWL可彼此電耦合。

舉例來說，位在同樣高度或水平或層的字元線WL或仿造字元線DWL可彼此共同電耦合至提供在該第一方向延伸的導電材料5211至5291、5212至5292、5213至5293的層。舉例來說，在該第一方向延伸的導 電材料5211至5291、5212至5292、5213至5293可透過接觸共同電耦合至上層。

該共同源極線CSL可共同電耦合至該等NAND字串NS。舉例來說，在該基板5111之上的活性區域，該第一摻雜區域5311、該第二摻雜區域5312、該第三摻雜區域5313、及該第四摻雜區域5314可彼此電耦合。舉例來說，該第一摻雜區域5311、該第二摻雜區域5312、該第三摻雜區域5313、及該第四摻雜區域5314可透過接觸而電耦合至一上層，而且，在該上層，該第一摻雜區域5311、該第二摻雜區域5312、該第三摻雜區域5313、及該第四摻雜區域5314可彼此共同電耦合。

亦即，如圖8所示，同樣高度或水平的字元線WL可彼此共同電耦合。因此，當在一特殊高度的特定之一字元線WL被選擇時，電耦合至特定之字元線WL的全部NAND串NS可被選擇。在不同列的NAND串NS可電耦合至不同的源極選擇線SSL。因此，在電耦合至同樣字元線WL的NAND串之中，藉由選擇該等源極選擇線SSL1、SSL2、SSL3之其一者，在未被選擇之列的NAND串NS可自該等位元線BL1、BL2、BL3被電隔離(electrically isolated)。換言之，藉由選擇該等源極選擇線SSL1、SSL2、SSL3之其一者，該等NAND串NS之一列可被選擇。此外，藉由選擇該等位元線BL1、BL2、BL3之其一者，未被選擇之列的NAND串NS可以行之單元被選擇。

在各該NAND串NS中，一仿造記憶胞DMC可被提供。在圖8之各該NAND串NS中，該仿造記憶胞DMC被提供在一第三記憶胞MC3及一第四記憶胞MC4之間。也就是，該第一記憶胞MC1、該第二記憶胞MC2、 及該第三記憶胞MC3可被提供在該仿造記憶胞DMC及該接地選擇電晶體GST之間。該第四記憶胞MC4、該第五記憶胞MC5、及該第六記憶胞MC6可被提供在該仿造記憶胞DMC及該源極選擇電晶體SST之間。各該NAND串NS之記憶胞MC可藉由該仿造記憶胞DMC而被分割為記憶胞群。在被分割的記憶胞群中，例如鄰接該接地選擇電晶體GST的記憶胞MC1、記憶胞MC2、及記憶胞MC3可被稱為一較低記憶胞群，例如鄰接該源極選擇電晶體SST的記憶胞MC4、記憶胞MC5、及記憶胞MC6可被稱為一較高記憶胞群。

在下文中，參照圖9至圖11，當在根據一實施例之記憶體系統中的記憶體裝置係實施為不同於該第一結構之一結構的一三維(3D)非揮發性記憶體裝置時，將有詳細敘述。

圖9係示意性例示當在根據一實施例之記憶體系統中的記憶體裝置係實施為一第二結構的一三維(3D)非揮發性記憶體裝置時，其中該第二結構不同於如上參考圖5至圖8所述的第一結構，並顯示具有在圖4之複數記憶體區塊中之第二結構的一特定記憶體區塊BLKj之透視圖；圖10係例示該特定記憶體區塊BLKj沿圖9之線VII-VII’之剖面圖。

請參照圖9及圖10，在圖1之記憶體裝置150的記憶體區塊當中之記憶體裝置150之特定記憶體區塊BLKj可包含在該第一至第三方向延伸的結構。

一基板6311可被提供。例如，該基板6311可包含摻雜一第一型雜質的矽材料。例如，該基板6311可包含摻雜一p型雜質的矽材料或可為一p型井(例如一小型p型井)，並包含環繞該p型井的一n型井。然而為了方便解釋之目的，實施例中假設該基板6311為p型矽，應注意者，該基板6311並 不限於p型矽。

在x軸方向及y軸方向延伸的第一導電材料6321、第二導電材料6322、第三導電材料6323、及第四導電材料6324被提供在該基板6311上。該第一導電材料6321、該第二導電材料6322、該第三導電材料6323、及該第四導電材料6324在z軸方向被分離一預定距離。

在x軸方向及y軸方向延伸的第五導電材料6325、第六導電材料6326、第七導電材料6327、及第八導電材料6328被提供在該基板6311上。該第五導電材料6325、該第六導電材料6326、該第七導電材料6327、及該第八導電材料6328在z軸方向被分離該預定距離。該第五導電材料6325、在y軸方向，該第六導電材料6326、該第七導電材料6327、及該第八導電材料6328被提供以與該第一導電材料6321、該第二導電材料6322、該第三導電材料6323、及該第四導電材料6324分離。

穿過該第一導電材料6321、該第二導電材料6322、該第三導電材料6323、及該第四導電材料6324的複數較低柱DP被提供。各該較低柱DP在z軸方向延伸。此外，穿過該第五導電材料6325、該第六導電材料6326、該第七導電材料6327、及該第八導電材料6328的複數較高柱UP被提供。各該較高柱UP在z軸方向延伸。

各該較低柱DP及各該較高柱UP包含一內部材料6361、一中間層6362、及一表面層6363。該中間層6362作為該胞電晶體之一通道。該表面層6363包含一阻隔介電層、一電荷儲存層、及一隧道介電層。

該較低柱DP及該較高柱UP透過一管閘PG而電耦合。該管閘PG可設置在該基板6311中。舉例來說，該管閘PG可包含與該較低柱DP及該 較高柱UP同樣的材料。

在x軸方向及y軸方向延伸的一第二型之一摻雜材料6312被提供在該較低柱DP之上。舉例來說，該第二型之摻雜材料6312可包含一n型矽材料。該第二型之摻雜材料6312作為一共同源極線CSL。

汲極6340被提供在該較高柱UP之上。舉例來說，該等汲極6340可包含一n型矽材料。在該y軸方向延伸的第一較高導電材料6351及第二較高導電材料6352被提供在該等汲極6340之上。

該第一較高導電材料6351及該第二較高導電材料6352在該x軸方向被分離。例如，該第一較高導電材料6351及該第二較高導電材料6352可以一金屬形成。舉例來說，該第一較高導電材料6351、該第二較高導電材料6352、及該等汲極6340可透過接觸塞子彼此電耦合。該第一較高導電材料6351及該第二較高導電材料6352各自作為第一字元線BL1及第二字元線BL2。

該第一導電材料6321作為一源極選擇線SSL，該第二導電材料6322作為一第一仿造字元線DWL1，並且該第三導電材料6323及該第四導電材料6324各自作為第一主字元線MWL1及第二主字元線MWL2。該第五導電材料6325及該第六導電材料6326各自作為第三主字元線MWL3及第四主字元線MWL4，該第七導電材料6327作為一第二仿造字元線DWL2，並且該第八導電材料6328作為一汲極選擇線DSL。

該較低柱DP及鄰接該較低柱DP的第一導電材料6321、第二導電材料6322、第三導電材料6323、第四導電材料6324形成一較低串。該較高柱UP及鄰接該較高柱UP的第五導電材料6325、第六導電材料6326、第 七導電材料6327、第八導電材料6328形成一較高串。該較低串及該較高串透過該管閘PG而電耦合。該較低串之一端電耦合至作為該共同源極線CSL的第二型之摻雜材料6312。該較高串之一端透過該汲極6340而電耦合至對應的一位元線。一個較低串及一個較高串形成一個胞串，該胞串電耦合在該第二型之摻雜材料6312與該第一較高導電材料6351及該第二較高導電材料6352之對應的其一者之間，其中該第二型之摻雜材料6312作為該共同源極線CSL，該第一較高導電材料6351及該第二較高導電材料6352之對應的其一者作為該位元線BL。

也就是，該較低串包含一源極選擇電晶體SST、該第一仿造記憶胞DMC1、及該第一主記憶胞MMC1和該第二主記憶胞MMC2。該較高串包含該第三主記憶胞MMC3和該第四主記憶胞MMC4、該第二仿造記憶胞DMC2、及一汲極選擇電晶體DST。

在圖9及圖10中，該較高串及該較低串可形成一NAND串NS，並且該NAND串NS可包含複數電晶體結構TS。由於包含在如圖9及圖10所示之NAND串中的電晶體結構TS於圖7已有詳細敘述，故這裡不再贅述其詳細內容。

圖11係例示具有如圖9及圖10所示的第二結構的記憶體區塊BLKj之等效電路之一電路圖。為了方便解釋之目的，如圖所示，僅有一第一串及一第二串，該第一串及該第二串在實現在該第二結構的特定記憶胞BLKj中形成一對。

請參照圖11，如以上圖9及圖10所述，在該記憶體裝置的複數記憶體區塊當中具有該第二結構的特定記憶體區塊BLKj中，胞串可以此 種方式被提供，以定義複數對，其中各該胞串被實施為透過該管閘PG與一個較高串及一個較低串電耦合。

亦即，在具有該第二結構的特定記憶體區塊BLKi中，沿一第一通道CH1(圖未示)堆疊的記憶胞CG0至CG31，例如，至少一源極選擇閘SSG1及至少一汲極選擇閘DSG1可形成一第一串ST1，並且沿一第二通道CH2(圖未示)堆疊的記憶胞CG0至CG31，例如，至少一源極選擇閘SSG2及至少一汲極選擇閘DSG2可形成一第二串ST2。

該第一串ST1及該第二串ST2電耦合至同樣的汲極選擇線DSL及同樣的源極選擇線SSL。該第一串ST1電耦合至一第一位元線BL1，而且該第二串ST2電耦合至一第二位元線BL2。

在圖11之敘述中，為了方便解釋之目的，該第一串ST1及該第二串ST2電耦合至同樣的汲極選擇線DSL及同樣的源極選擇線SSL，其可被想像成該第一串ST1及該第二串ST2電耦合至同樣的源極選擇線SSL及同樣的位元線BL，該第一串ST1電耦合至一第一汲極選擇線DSL1且該第二串ST2電耦合至一第二汲極選擇線DSL2，或其可被想像成該第一串ST1及該第二串ST2電耦合至同樣的汲極選擇線DSL及同樣的位元線BL，該第一串ST1電耦合至一第一源極選擇線SSL1且該第二串ST2電耦合至一第二源極選擇線SSL2。在下文中，參照圖12至圖14，將有數據處理的詳細描述，也就是，關於在根據一實施例之記憶體系統中的一記憶體裝置，進行讀取及寫入操作。

圖12至圖13係解釋關於在根據一實施例之記憶體系統中的一記憶體裝置的一數據處理操作之圖。在實施例中，為了方便解釋之目的， 在如圖1所示之記憶體系統110中，進行讀取及寫入操作，以在包含在如圖2所示的記憶體裝置150之複數記憶體區塊當中之單階儲存單元(SLC)記憶體區塊中及複數多階儲存單元(MLC)記憶體區塊的複數分頁讀取及寫入數據。

請參照圖12及圖13，該記憶體系統110包含該記憶體裝置150及該控制器130，該記憶體裝置150包含複數記憶體區塊，該控制器130控制該記憶體裝置150的讀取及寫入操作。

詳細地，請參照圖12，該記憶體裝置150包含複數記憶體區塊，例如第零記憶體區塊(Block0)1210、1250和第一記憶體區塊(Block1)1220、1260和第二記憶體區塊(Block2)1230、1270和第三記憶體區塊(Block3)1240、1280。該等記憶體區塊1210至1280之任一者包含複數分頁。為了方便解釋之目的，在該等記憶體區塊1210至1280中，該第零記憶體區塊1210、1250和該第一記憶體區塊1220、1260和該第二記憶體區塊1230、1270為多階儲存單元(MLC)，且該第三記憶體區塊1240、1280為單階儲存單元(SLC)記憶體區塊將作為一個例子來敘述，而且，在該等記憶體區塊1210、1220、1230及1240中，數據在該等分頁中被寫入或被儲存，該等分頁係包含在該第零記憶體區塊1210、該第一記憶體區塊1220、及該第二記憶體區塊1230中來作為多階儲存單元(MLC)記憶體區塊，以作為一個例子來敘述。

也就是，自一主機接收的寫入數據儲存在該等分頁中，該等分頁係包含在該記憶體裝置150之記憶體區塊1210、1220、1230及1240當中的第零記憶體區塊1210、第一記憶體區塊1220、第二記憶體區塊1230來作為該多階儲存單元(MLC)記憶體區塊，而且在回應一讀取指令(亦即自該主 機的讀取請求)的一讀取操作期間，儲存在該第零記憶體區塊1210、該第一記憶體區塊1220、及該第二記憶體區塊1230之分頁中的數據被提供至該主機。

在該讀取操作期間，當儲存在一記憶體區塊之一隨機分頁的數據被讀取以回應自該主機接收的讀取指令且被提供至該主機時，儲存在該記憶體區塊之隨機分頁中的數據被決定作為熱數據(hot data)或冷數據(cold data)，以回應該讀取操作之一讀取計數或一讀取頻率。

舉例來說，對應自該主機接收之讀取指令的讀取數據，也就是，儲存在該記憶體區塊之隨機分頁中的數據，當該讀取數據之讀取計數或讀取頻率大於或小於其他讀取數據(儲存在該記憶體區塊之其他隨機分頁中的數據或儲存在其他記憶體區塊之隨機分頁中的數據)時，可被決定作為熱數據或冷數據。此外，當該讀取數據之讀取計數或讀取頻率大於或小於一臨界值時，該讀取數據可被決定作為熱數據或冷數據。

根據儲存在該等記憶體區塊之分頁中的數據之優先順序，儲存在該記憶體區塊之隨機分頁的數據可被決定作為熱數據或冷數據。儲存在該等記憶體區塊之分頁中的數據之優先順序可藉由數據的重要性、數據的大小、處理時間(例如當讀取/寫入該數據時之處理速度，亦即數據之等待時間)等等而被決定。根據該優先順序，儲存在各自的記憶體區塊之分頁中的數據可被決定作為熱數據或冷數據。舉例來說，具有一高等級之優先順序的數據可被決定作為一熱數據，具有一低等級之優先順序的數據可被決定作為一冷數據。

再者，作為熱數據或冷數據的決定儲存在各自的記憶體區塊 之分頁中的資訊，例如讀取計數、讀取頻率、及決定優先順序的資訊(例如數據的重要性、數據的大小、及數據的等待時間)，可以一上下文(context)之一形式輸入至自該主機接收的指令。基於以該上下文之形式的資訊，儲存在各自的記憶體區塊之分頁中的數據可被決定作為熱數據或冷數據。在自該主機接收的指令中，對應到一讀取指令之數據之優先順序資訊可被包含在該上下文之形式中，或指示對應到一讀取指令的數據係為熱數據或冷數據之資訊可被包含在該上下文之形式中。

對應到自該主機接收的讀取指令之讀取數據可透過一熱數據偵測演算法或一熱分頁偵測演算法而被識別。

如同儲存在各自的記憶體區塊之分頁中的數據可被決定作為熱數據或冷數據，儲存在作為該記憶體裝置150之記憶體區塊1210、1220、1230及1240當中的多階儲存單元(MLC)記憶體區塊之第零記憶體區塊1210、第一記憶體區塊1220、第二記憶體區塊1230之分頁中的數據可被決定作為熱數據或冷數據。

包含在該記憶體裝置150之第零記憶體區塊1210、第一記憶體區塊1220、第二記憶體區塊1230的分頁當中，儲存在該第零記憶體區塊1210之一第K分頁1214中的數據(亦即第K數據)、儲存在該第一記憶體區塊1220之一第一分頁1224的數據(亦即第一數據)、及儲存在該第二記憶體區塊1230之一第零分頁1232的數據(亦即第零數據)皆被假設為熱數據，儲存在該第零記憶體區塊1210、該第一記憶體區塊1220、及該第二記憶體區塊1230之剩餘分頁中的數據皆被假設為冷數據。

為了在該第零記憶體區塊1210、該第一記憶體區塊1220、及 該第二記憶體區塊中作為單階儲存單元(SLC)記憶體區塊之作為熱數據的第K數據、第一數據、第零數據，自該主機的讀取指令用高於該第零記憶體區塊1210、該第一記憶體區塊1220、及該第二記憶體區塊1230之剩餘分頁的頻率被接收，也就是，該讀取操作用更大的計數被執行。由於此事實，讀取干擾，也就是，一分頁失敗可能發生在儲存在鄰接儲存該第K數據、該第一數據、該第零數據作為熱數據之分頁中的數據。也就是，該讀取干擾可發生在鄰接該第零記憶體區塊1210的第K分頁1214之第零記憶體區塊1210的一第K-1分頁1212及一第K+1分頁1216、鄰接該第一記憶體區塊1220的第一分頁1224之第一記憶體區塊1220的第零分頁1222和第二分頁1226、及鄰接該第二記憶體區塊1230的第零分頁1232之第二記憶體區塊1230的第一分頁1234。

換言之，如同該讀取操作用更大的計數執行在該熱數據上，該讀取干擾可發生在該等分頁1212、1216、1222、1226、1234，該等分頁1212、1216、1222、1226、1234鄰接儲存該K數據、該第一數據、該第零數據作為熱數據之分頁1214、1224、1232。因此，由於一錯誤發生率的增加，儲存在鄰接分頁1212、1216、1222、1226、1234之數據可為失敗數據。

在根據一實施例的記憶體系統110中，該熱數據(即儲存在該第零記憶體區塊1210之第K分頁1214、該第一記憶體區塊1220之第一分頁1224、及該第二記憶體區塊1230之第零分頁1232的第K數據、第一數據、及第零數據)，被寫入包含在第三記憶體區塊1280作為單階儲存單元(SLC)記憶體區塊之分頁。換言之，該熱數據(即該第K數據、該第一數據、及該第零數據)被移動至該單階儲存單元(SLC)記憶體區塊並儲存在該單階儲存單元 (SLC)記憶體區塊之分頁。

詳細地，當對應自該主機接收的讀取指令的數據為該熱數據時(即儲存在該第零記憶體區塊1210之第K分頁1214、該第一記憶體區塊1220之第一分頁1224、及該第二記憶體區塊1230之第零分頁1232的第K數據、第一數據、及第零數據)，該記憶體系統110之控制器130可讀取並儲存在其記憶體144中的熱數據，然後，儲存儲存在記憶體144中的熱數據於作為該單階儲存單元(SLC)記憶體區塊的第三記憶體區塊1280中。該熱數據(即儲存在該第零記憶體區塊1210之第K分頁1214、該第一記憶體區塊1220之第一分頁1224、及該第二記憶體區塊1230之第零分頁1232的第K數據、第一數據、及第零數據)可儲存在一讀取緩衝器及一寫入緩衝器中，其中該讀取緩衝器及該寫入緩衝器包含在該控制器130之記憶體144中。該熱數據(即儲存在記憶體144之讀取緩衝器中的第K數據、第一數據、及第零數據)可被提供至該主機，並且該熱數據(例如儲存在該記憶體144之寫入緩衝器中的第K數據、第一數據、及第零數據)可被儲存在作為該單階儲存單元(SLC)記憶體區塊的第三記憶體區塊1280中。

舉例來說，在該記憶體系統110中，儲存在該第零記憶體區塊1210之第K分頁1214中的第K數據可被寫入或被儲存在該第三記憶體區塊1280之一第零分頁1282中，儲存在該第一記憶體區塊1220之第一分頁1224中的第一數據可被寫入或被儲存在該第三記憶體區塊1280之一第一分頁1284中，並且儲存在該第二記憶體區塊1230之第零分頁1232中的第零數據可被寫入或被儲存在該第三記憶體區塊1280之一第二分頁1286中。

在這方式下，在該記憶體系統110中，當該熱數據係儲存在 作為該記憶體裝置150之單階儲存單元(SLC)記憶體區塊的第三記憶體區塊1280之分頁1282、1284、1286時，僅冷數據被儲存在作為該記憶體裝置150之多階儲存單元(MLC)記憶體區塊的第零記憶體區塊1250、第一記憶體1260、及第二記憶體區塊1270。

因此，在該記憶體系統110中，因為該熱數據被儲存在作為具有傑出數據運算表現及優秀耐久力的單階儲存單元(SLC)記憶體區塊的第三記憶體區塊1280之分頁中，許多讀取操作可快速執行在該熱數據上。即使許多讀取操作被執行，由於一錯誤發生在儲存於作為單階儲存單元(SLC)記憶體區塊的第三記憶體區塊1280之分頁中的的熱數據之可能性低，在該熱數據上的讀取操作可為穩定執行。此外，為了回應在該熱數據上的許多讀取操作，因為錯誤校正操作被執行在作為單階儲存單元(SLC)記憶體區塊的第三記憶體區塊1280之分頁上，所以在作為單階儲存單元(SLC)記憶體區塊的第三記憶體區塊1280之分頁上之錯誤偵測可被輕易地執行。結果，藉由正常執行在該第三記憶體區塊1280之分頁上的錯誤校正操作，儲存在第三記憶體區塊1280之分頁上的數據可被穩定地保持。

此外，在該記憶體系統110中，因為僅冷數據被儲存在作為多階儲存單元(MLC)記憶體區塊的第零記憶體區塊1250、第一記憶體區塊1260、及第二記憶體區塊1270之分頁中，由於在該熱數據上的讀取操作而發生的讀取干擾可被避免，且因此，儲存在作為多階儲存單元(MLC)記憶體區塊的第零記憶體區塊1250、第一記憶體區塊1260、及第二記憶體區塊1270之分頁中的數據可穩定地保持。在下文中，對於執行有關根據實施例的一記憶體裝置之一數據處理操作的一記憶體系統，將參照圖13而有詳細描述。

請參照圖13，該記憶體系統110包含該記憶體裝置150及該控制器130，該記憶體裝置150包含複數記憶體區塊1350、1360、1370，而且該控制器130控制該記憶體裝置150之讀取及寫入操作，以回應自該主機102接收的指令。

詳細地，該記憶體裝置150包含該等記憶體區塊1350、1360、1370，該等記憶體區塊1350、1360、1370分割成單階儲存單元(SLC)記憶體區塊及多階儲存單元(MLC)記憶體區塊。

該控制器130執行自該記憶體裝置150讀取數據之讀取操作，以回應自該主機102接收之指令(例如一讀取指令)，並提供讀取數據至該主機102。該控制器130包含該處理器134及該記憶體144，該處理器134執行此讀取操作，用於讀取數據，並且該記憶體144儲存對應到該讀取操作的數據。

尤其，該控制器130之處理器134包含一識別單元1310，該識別單元1310識別對應自該主機102接收之讀取指令的數據是否為熱數據。為了方便解釋之目的，當敘述在實施例中之一例時，該識別單元1310包含在該處理器134中，應注意者，該識別單元1310可包含在該處理器134外側的控制器130中。無論對應自主機102接收之讀取指令的數據是否為熱數據，對應自主機102接收之讀取指令的數據可被決定以回應一讀取計數或一讀取頻率，或可藉由根據該數據的重要性、該數據的大小、及該數據的等待時間的優先順序而被決定。

該控制器130之記憶體144包含一讀取緩衝器1320、一寫入緩衝器1330、及一映射緩衝器1340。

為了自該記憶體裝置150讀取對應自該主機102接收之讀取指令的數據並提供該主機102之讀取數據，所以該記憶體144之讀取緩衝器1320讀取並儲存自該記憶體裝置150的數據。

舉例來說，參照前述圖12之敘述，當對應自該主機102接收之讀取指令的數據係為儲存該記憶體裝置150之多階儲存單元(MLC)記憶體區塊之分頁中的熱數據時，為了儲存自該多階儲存單元(MLC)記憶體區塊之分頁中的熱數據至該記憶體裝置150之單階儲存單元(SLC)記憶體區塊，該記憶體144之寫入緩衝器1330讀取並儲存自該多階儲存單元(MLC)記憶體區塊之分頁中的熱數據。儲存在該寫入緩衝器1330中之熱數據被寫入或被儲存在該記憶體裝置150之單階儲存單元(SLC)記憶體區塊之分頁中。

該記憶體144之映射緩衝器1340儲存對應自該主機102接收之讀取指令的數據之映射資訊。尤其，參照前述圖12之敘述，當儲存在該多階儲存單元(MLC)記憶體區塊之分頁中的熱數據被寫入並被儲存在該單階儲存單元(SLC)記憶體區塊之分頁中時，該記憶體144之映射緩衝器1340更新並儲存儲存在該單階儲存單元(SLC)記憶體區塊之分頁中的熱數據之映射資訊，並且儲存在該映射緩衝器1340的映射資訊可被儲存在該記憶體裝置150之記憶體區塊。於下文中，在根據一實施例之記憶體系統中之數據處理操作將參照圖14詳細地描述。

圖14係解釋根據一實施例之記憶體系統中之數據處理操作的流程圖。

請參照圖14，在步驟1405，該記憶體系統接收一指令(例如自該主機的一讀取指令)。

在步驟1410，對應自該主機102接收之讀取指令的數據被識別是否為熱數據。因為前述已有熱數據之詳細敘述，故這裡省略其更進一步之敘述。亦即，在該步驟1410，對應自該主機102接收之讀取指令的數據被識別是否為熱數據或冷數據。

在步驟1410，當對應該讀取指令的數據為熱數據時(是)，在步驟1415會檢查在對應該讀取指令的數據之映射資訊係儲存在該映射緩衝器中，並基於該映射資訊，決定對應該讀取指令的數據是否儲存在該記憶體裝置之單階儲存單元(SLC)記憶體區塊之分頁中。如上所述，該映射資訊可被儲存在該映射緩衝器及該記憶體裝置之記憶體區塊。基於該映射資訊，決定對應該讀取指令的數據是否儲存在單階儲存單元(SLC)記憶體區塊或多階儲存單元(MLC)記憶體區塊被檢查。

在步驟1415，當該熱數據儲存在單階儲存單元(SLC)記憶體區塊時(是)，儲存在該單階儲存單元(SLC)記憶體區塊之分頁中的數據(也就是該熱數據)在步驟1420被讀取。然後，該熱數據被儲存在該讀取緩衝器並提供至該主機。

在步驟1415，當決定該熱數據儲存在多階儲存單元(MLC)記憶體區塊時(否)，儲存在該多階儲存單元(MLC)記憶體區塊之分頁中的數據(也就是該熱數據)在步驟1425被讀取。然後，該熱數據被儲存在該讀取緩衝器並提供至該主機，並且也儲存在該寫入緩衝器。

然後，在步驟1430，自該多階儲存單元(MLC)記憶體區塊之分頁讀取並儲存於該寫入緩衝器的熱數據被寫入及被儲存在該單階儲存單元(SLC)記憶體區塊之分頁中。因為移動操作(也就是自多階儲存單元(MLC) 記憶體區塊之分頁到該單階儲存單元(SLC)記憶體區塊之分頁寫入並儲存該數據)於前述已有詳細敘述，故這裡省略其更進一步之敘述。

在步驟1410，當對應該讀取指令之數據為冷數據時(否)，在步驟1435會檢查在對應該讀取指令的數據上的映射資訊是否儲存在該映射緩衝器，並且，在檢查在基於該映射資訊而儲存對應該讀取指令的數據記憶體裝置中之記憶體區塊之分頁之後，儲存在該記憶體區塊之分頁中的數據(也就是冷數據)被讀取。然後，該冷數據被儲存在該讀取緩衝器中並提供至該主機。

就像上述而顯而易見的，根據一實施例，該記憶體系統及其操作方法可快速地且穩定地自一記憶體裝置處理數據。

雖然各種實施例為了示例性目的被揭露，本領域技術人員在不脫離本發明之精神及領域下仍可能做改變或調整，故本發明只受限於底下的申請專利範圍。

100‧‧‧數據處理系統

102‧‧‧主機

110‧‧‧記憶體系統

130‧‧‧控制器

132‧‧‧主機介面單元

134‧‧‧處理器

136‧‧‧協定單元

138‧‧‧錯誤校正碼單元

140‧‧‧電源管理單元

142‧‧‧NAND快閃控制器

144‧‧‧記憶體

150‧‧‧記憶體裝置

152‧‧‧記憶體區塊

154‧‧‧記憶體區塊

156‧‧‧記憶體區塊

Claims (18)

1. 一種記憶體系統，包括：一記憶體裝置，該記憶體裝置包含記憶體區塊，各該記憶體區塊之包含分頁，各該分頁包含記憶胞，該等記憶胞電耦合至字元線，其中該等記憶胞儲存自一主機請求的數據；及一控制器，該控制器適用於自該等記憶體區塊當中之一第一記憶體區塊之一分頁讀取第一數據，該第一數據對應於自該主機接收之一讀取指令，該控制器適用於儲存該第一數據在一緩衝器之中，該控制器適用於提供儲存在該緩衝器中的第一數據至該主機，該控制器適用於寫入並儲存儲存在該緩衝器中的第一數據至該等記憶體區塊當中之一第二記憶體區塊之一分頁。
2. 如請求項1所述之記憶體系統，其中該第一數據係為被識別為熱數據(hot data)的數據。
3. 如請求項2所述之記憶體系統，其中該熱數據被識別，以回應一讀取計數、一讀取頻率、及自該主機請求的數據之一優先順序中至少一者。
4. 如請求項3所述之記憶體系統，其中該優先順序被決定，以回應一數據的重要性(來自該主機請所要求)、一數據的大小、及一數據的等待時間中至少一者。
5. 如請求項4所述之記憶體系統，其中該優先順序的資訊被包含在自該主機接收的讀取指令中。
6. 如請求項5所述之記憶體系統，其中表示該第一數據為該熱數據的資訊被包含在自該主機接收的讀取指令中。
7. 如請求項1所述之記憶體系統，其中該第一記憶體區塊為一多階儲存單元(MLC,multi-level cell)記憶體區塊；及其中該第二記憶體區塊為一單階儲存單元(SLC,single level cell)記憶體區塊。
8. 如請求項1所述之記憶體系統，其中，當用於儲存在該第二記憶體區塊之分頁中的第一數據的一讀取指令自該主機接收時，該控制器自該第二記憶體區塊之分頁讀取該第一數據、儲存該第一數據在該緩衝器中、及提供該第一數據至該主機。
9. 如請求項1所述之記憶體系統，其中該控制器更新數據儲存資訊，該數據儲存資訊表示該第一數據儲存在該第一記憶體區塊之分頁中，並表示該第一數據儲存於該第二記憶體區塊之分頁中的資訊中。
10. 一種用來操作一記憶體系統的方法，包括：自一主機接收一讀取指令；檢查在對應該讀取指令的第一數據的數據儲存資訊，並基於該數據儲存資訊，自複數記憶體區塊當中之一第一記憶體區塊之一分頁讀取該第一數據，其中該等記憶體區塊包含複數分頁；儲存該第一數據在一緩衝器中；提供儲存在該緩衝器中的第一數據至該主機；及寫入並儲存儲存在該緩衝器中的第一數據於該等記憶體區塊當中之一第二記憶體區塊之一分頁中。
11. 如請求項10所述之方法，其中該第一數據係為被識別為熱數據(hot data) 的數據。
12. 如請求項11所述之方法，其中該熱數據被識別，以回應一讀取計數、一讀取頻率、及自該主機請求的數據之一優先順序中至少一者。
13. 如請求項12所述之方法，其中該優先順序被決定，以回應自該主機請求的一數據的重要性、一數據的大小、及一數據的等待時間中至少一者。
14. 如請求項13所述之方法，其中該優先順序的資訊被包含在該讀取指令中，以一上下文(context)之形式。
15. 如請求項14所述之方法，其中表示該第一數據為該熱數據的資訊被包含在該讀取指令中。
16. 如請求項10所述之方法，其中該第一記憶體區塊為一多階儲存單元(MLC,multi-level cell)記憶體區塊；及其中該第二記憶體區塊為一單階儲存單元(SLC,single level cell)記憶體區塊。
17. 如請求項10所述之方法，更包括：更新該數據儲存資訊，該數據儲存資訊表示該第一數據儲存在該第一記憶體區塊之分頁，並表示該第一數據儲存在該第二記憶體區塊之分頁中的資訊。
18. 如請求項17所述之方法，更包括：自該主機接收用於儲存在該第二記憶體區塊之分頁中的第一數據的一讀取指令；及 基於更新的數據儲存資訊，自該第二記憶體區塊之分頁讀取該第一數據。