TW201537747A - 半導體裝置 - Google Patents

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Takashi Izumida
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Abstract

根據一實施例，一半導體裝置包含至少兩個控制電極、複數個半導體層及一絕緣膜。各控制電極沿一第一方向延伸。半導體層係設置於該等控制電極之間，且沿該第一方向配置。各半導體層沿與該第一方向正交之一第二方向延伸。絕緣膜覆蓋該等半導體層之側表面，且經安置於該等控制電極之間。各半導體層具有一側表面，該側表面包含沿一方向從該半導體層之一中心膨脹至該絕緣膜之至少一彎曲表面。

Description

半導體裝置
實施例大體上係關於一半導體裝置。
半導體裝置具有各種結構。例如，一二維積體LSI(大規模積體電路)、一半導體記憶體裝置及類似者包括具有引導一電流沿平行於一半導體基板之一表面之一方向流動之一水平通道之一電晶體。相比而言，經發展用於更高整合之一三維裝置包括有時用作為一選擇裝置之一垂直電晶體。
根據一實施例，一半導體裝置包含至少兩個控制電極、複數個半導體層及一絕緣膜。各控制電極沿一第一方向延伸。半導體層設置於該等控制電極之間，且沿該第一方向配置。各半導體層沿與該第一方向正交之一第二方向延伸。絕緣膜覆蓋該等半導體層之側表面，且安置於該等控制電極之間。各半導體層具有包含從該半導體層之一中心沿一方向膨脹至該絕緣膜之至少一彎曲表面之一側表面。
根據實施例，可減少垂直電晶體之關斷電流。
1‧‧‧半導體裝置
2A-2A‧‧‧線
5‧‧‧電晶體陣列
7‧‧‧記憶體胞陣列
10‧‧‧控制電極
13‧‧‧控制電極
13s‧‧‧側表面
15‧‧‧控制電極
15s‧‧‧側表面
17‧‧‧控制電極
17s‧‧‧側表面
20‧‧‧半導體層
20c‧‧‧彎曲表面
20s‧‧‧側表面
21‧‧‧源極-汲極部分
23‧‧‧源極-汲極部分
25‧‧‧通道部分
25C‧‧‧隅角部分
25M‧‧‧中心部分
30‧‧‧絕緣膜
30a‧‧‧第一部分
30b‧‧‧第二部分
33‧‧‧絕緣膜
37‧‧‧障壁層
41‧‧‧整體位元線
43‧‧‧局部位元線
45‧‧‧字線
50‧‧‧垂直電晶體
51‧‧‧記憶體膜
60‧‧‧垂直電晶體
70‧‧‧垂直電晶體
80‧‧‧垂直電晶體
120‧‧‧通道部分
120C‧‧‧隅角部分
120M‧‧‧中心部分
130‧‧‧通道部分
140‧‧‧通道部分
140A‧‧‧平面部分
140C‧‧‧隅角部分
150‧‧‧通道部分
212‧‧‧單晶矽基板
213‧‧‧局部源極線
220‧‧‧導線選擇部分
221‧‧‧半導體部件
230b‧‧‧記憶體部分
251‧‧‧固定層
252‧‧‧絕緣層
253‧‧‧記憶體層
255‧‧‧MTJ裝置
256‧‧‧局部位元線
MC‧‧‧記憶體胞
圖1係展示根據一實施例之一半導體裝置之一實例之一示意性透視圖；圖2係展示根據實施例之一垂直電晶體之一實例之一示意性截面 圖；圖3A係展示根據實施例之垂直電晶體之一通道之一實例之一示意性截面圖；圖3B係展示根據一比較實例之一垂直電晶體之一通道之一示意性截面圖；圖3C係展示根據實施例之垂直電晶體之一通道之一實例之一示意性透視圖；圖4係展示根據比較實例之一垂直電晶體之通道中之一載體分佈之一示意性截面圖；圖5A至圖5C係展示根據實施例之一垂直電晶體之通道中之一載體分佈之實例之示意性截面圖；圖6A至圖6C係展示根據實施例之變動之一垂直電晶體中之一通道之實例之示意性截面圖；及圖7係展示根據實施例之使用垂直電晶體之其他裝置之一實例之一示意性透視圖。
以下參考圖式描述一實施例。由相同參考數字及符號標示圖式中之相同組件且當合適時，該等組件之詳細描述可省略。將描述不同組件。圖式係示意性及概念性的。組件之厚度與寬度之間之關係、組件中大小之比例及類似者並非總是與實際組件相同。即使當展示相同組件，組件之尺寸及比例之展示取決於圖式而不同。
在以下所描述之實施例中，參考圖式中展示之一正交坐標系統中之一X軸方向、一Y軸方向及一Z軸方向描述組件之配置。Y軸方向代表一第一方向，Z軸方向代表一第二方向，且X軸方向代表一第三方向。在本說明書中，Z軸方向有時被稱為向上方向且Z軸方向之相反方向有時被稱為向下方向。
圖1係示意性展示根據一實施例之一半導體裝置1之一透視圖之一實例。在圖1中，省略設置於組件中之絕緣膜以清楚地展示半導體裝置1之結構。
半導體裝置1係(例如)一非揮發性儲存裝置且包含一電晶體陣列5及一記憶體胞陣列7。電晶體陣列5設置於一基座層(未顯示)上。如圖1中所展示，記憶體胞陣列7包含一三維結構，且設置於電晶體陣列5上。
電晶體陣列5包含沿X軸方向延伸之兩個控制電極10及複數個半導體層20。各半導體層20具有一實質上柱狀形狀。半導體層20設置於兩個控制電極10之間。半導體層20沿Y軸方向配置於兩個控制電極之間。各半導體層20沿Z軸方向延伸。
電晶體陣列5進一步包含填充兩個控制電極10之間之間隔的絕緣膜30。絕緣膜30覆蓋兩個控制電極10之間之半導體層20的側表面20s(見圖3A)。
如圖1中所展示，電晶體陣列5係設置於複數個第一導線(下文稱為整體位元線41)上。整體位元線41沿X軸方向延伸。整體位元線41係沿Y方向平行配置。包含於電晶體陣列5中之各半導體層20係設置於分離整體位元線41之任何一者上。
記憶體胞陣列7包含複數個第二導線(下文稱為局部位元線43)及複數個第三導線(下文稱為字線45)。各局部位元線43沿Z軸方向延伸。各局部位元線43經連接至半導體層20之任何一者。
另一方面，字線45係設置於沿X方向彼此鄰近之局部位元線43之間。各字線43沿Y方向延伸。
如圖1中所展示，字線45經由絕緣膜33(見圖2)而沿Z軸方向堆疊。記憶體胞陣列7包含經設置於局部位元線43與字線45之間之一記憶體胞MC。
例如，記憶體膜51係沿局部位元線43之側表面設置，如圖1中所展示。因此，在局部位元線43與字線45之交叉部分中形成記憶體胞MC，各具有其中導線夾置記憶體膜51之一結構。記憶體胞陣列7具有一三維記憶體胞結構。
記憶體膜51係(例如)電阻變化膜。在一電壓施加至局部位元線43與字線45之間或一電流在局部位元線43與字線45之間流動的情況下，記憶體膜51從一第一電阻值可逆地轉變至一第二電阻值。
記憶體膜51含有作為一主要成分之氧化物，該氧化物含有選自由鉿(Hf)、鋯(Zr)、鎳(Ni)、鉭(Ta)、鎢(W)、鈷(Co)、鋁(Al)、鐵(Fe)、錳(Mn)、鉻(Cr)及鈮(Nb)組成之群組之至少一元素。例如，一電阻變化材料係含有諸如HfO2、Al2O3、TiO2、NiO、WO3或Ta2O5之一材料之一薄膜。當一預定電流流動通過電阻變化材料時，或一預定電壓被施加至該電阻變化材料時，電阻變化材料之電阻值可為可逆地變化。
一離子類型膜亦可用作為電阻膜。例如，Si、Ge、SiGe、GaAs、InP、GaP、GaInAsP、GaN、SiC、HfSi、HfO或AlO之一者可用作為離子類型膜之一單晶膜或多晶膜。離子類型膜之一層疊膜可用於記憶體膜51中。在此情況中，元素之Ag、Au、Ti、Ni、Co、Al、Fe、Cr、Cu、W、Hf、Ta、Pt、Ru、Zr或Ir或氮化物或碳化物之一電極可被安置於(例如)局部位元線43與記憶體膜51之間，或字線45與記憶體膜51之間。含有此等材料之多晶矽亦可用於該電極。TaSiN之一障壁層可係設置於與該電極相反之一側上之記憶體膜51上。
參考圖2來描述根據實施例之一垂直電晶體50。圖2係示意性展示根據實施例之垂直電晶體50之一截面圖。圖2係平行於圖1中之一X-Z平面之截面之一部分之一放大圖。
垂直電晶體50包含控制電極10及半導體層20。半導體層20包含 沿Z軸方向配置之兩個源極-汲極部分21及23及一通道部分25。通道部分25係設置於源極-汲極部分21與23之間。控制電極10係設置成經由絕緣膜30而面對通道部分25。
源極-汲極部分21經電連接至整體位元線41。另一方面，源極-汲極部分23經電連接至局部位元線43。「經電連接」不限制於其中一元件經直接連接至「待連接之一元件」之情況，且包含其中該元件係經由另一組件連接至「待連接之一元件」之情況。
例如，源極-汲極部分23經由一障壁層37電連接至局部位元線43，如圖2中所展示。障壁層37可包含(例如)氮化鈦(TiN)及矽化鈦(TiSi)之一堆疊結構。矽化鈦與源極-汲極部分23接觸，且減少源極-汲極部分23之接觸電阻。氮化鈦抑制金屬原子從局部位元線43側擴散至垂直電晶體50側。
如圖1及圖2中所展示，垂直電晶體50設置於沿X軸方向延伸之一整體位元線41上。垂直電晶體50控制整體位元線41與各局部位元線43之間之電傳導。
在此實例中，一控制電極10設置於安置於整體位元線41上之半導體層20中之彼此鄰近之兩個半導體層20之間。即，由彼此鄰近之兩個垂直電晶體50共用控制電極10。例如，當一閘極偏壓施加至設置於一半導體層20之兩側上之兩個控制電極10上時，可開啟垂直電晶體50之一者。因此，可經由開啟之垂直電晶體50電連接整體位元線41與局部位元線43。即，從經由垂直電晶體50連接至一整體位元線41之局部位元線43中選擇一局部位元線43。可存取沿所選擇之局部位元線43設置之記憶體胞MC之任何一者。
例如，當在記憶體胞MC中寫入資料時，選擇記憶體胞MC經設置於其上之局部位元線。一電流經由垂直電晶體50而提供至記憶體膜51。因此，可引起記憶體膜51中之電阻值的變化。垂直電晶體50之一 接通電流(ION)宜係足夠大以提供足以用於記憶體膜51中之電阻變化(即，切換狀態)之一電流。宜亦抑制垂直電晶體50之一關斷電流(IOFF)，使得流動至未經選擇之局部位元線43之一電流足夠低以防止各種干擾。
例如，垂直電晶體50宜使用具有大型接通電流之一n通道電晶體。當多晶體矽(多晶矽)用作為半導體層20之材料時，源極-汲極部分21及23可為n型，且通道部分25可為p型。應注意，源極-汲極部分21及23亦可為n+型，且通道部分25亦可為n-型矽。
此外，在實施例中，藉由將半導體層20(即，通道區段25之截面)之截面形成為一較佳形狀來抑制垂直電晶體50之關斷電流。描述通道部分25之截面形狀與關斷電流之間之一關係。
圖3A係示意性展示根據實施例之垂直電晶體50之一通道部分之一實例之一截面圖。圖3B係示意性展示根據一比較實例之一垂直電晶體之一通道部分之一截面圖。圖3A及圖3B展示沿圖2中展示之線2A-2A取得之截面的一部分。
如圖3A中所展示，半導體層20係沿Y軸方向配置於兩個控制電極10之間。絕緣膜30經設置於控制電極10之間(除了由半導體層20佔據之一部分外)之一間隔中。
絕緣膜30包含經設置於半導體層20與控制電極10之間之一第一部分30a，及經設置於沿Y軸方向彼此鄰近之兩個半導體層20之間之一第二部分30b。第一部分30a用作為一閘極絕緣膜。第二部分30b將兩個半導體層20彼此電絕緣。例如，第二部分30b沿Y軸方向之一寬度被設定為大於第一部分30a沿X軸方向之一寬度。
如圖3A中所展示，平行於一X-Y平面之半導體層20之一截面具有四個隅角經修圓之一正方形形狀。即，半導體層20之側表面20s包含相對於半導體層20之中心膨脹至絕緣膜30側之彎曲表面20c。由藉由 膨脹至絕緣膜30側之彎曲表面20c而彼此連接之複數個平面形成半導體層20之側表面。換言之，半導體層20在其之側表面上包含各面對控制電極10之平面部分，及位於該等平面部分之兩側上之彎曲表面20c。
在根據圖3B中展示之比較實例之垂直電晶體中，通道部分120具有具成角隅角之一正方形形狀之一截面。通道部分120係沿Y軸方向配置於兩個控制電極10之間。絕緣膜30經安置於兩個控制電極10之間(除了由通道部分120所佔據之部分外)之一間隔中。
圖3C係示意性展示根據實施例之垂直電晶體50之通道部分之一實例之一透視圖。半導體層20經設置於整體位元線41上。半導體層20之側表面20s包含彎曲表面20c。如圖3C中所展示，彎曲表面20c沿Z方向在兩個控制電極10之間連續延伸。即，沿Z軸方向在兩個控制電極10之間連續設置彎曲表面20c。
圖4係示意性展示根據比較實例之垂直電晶體之通道部分120中之一載體分佈之一截面圖。圖4展示圖3B中展示之一區域3B中之電洞密度之一模擬結果。
通道部分120係p型矽。絕緣膜30係二氧化矽膜。控制電極10之電位係0(零)V。源極-汲極部分21與23之間之一電位差係2.7V。一衝擊游離過程包含於該模擬中。
在圖4中，通道部分120中之一暗色部分指示具有較高電洞密度之一區域。通道部分120中之一淺色部分指示具有較低電洞密度之一區域。例如，在通道部分120之一隅角部分120C中，電洞密度接近為1×1018cm-3。另一方面，在通道部分120之一中心部分120M中，電洞密度大約為5×1016cm-3。即，可發現衝擊游離發生於隅角部分120C中，且在具有如圖3B中展示之成角隅角的正方形形狀半導體層中增加隅角部分120C的電洞密度。因此，關斷電流可經由隅角部分120C 而流動。
圖5A至圖5C係示意性展示根據實施例之垂直電晶體50之通道部分25中之載體分佈之實例的截面圖。圖5A至圖5C展示圖3A中展示之一區域3A中之電洞密度的模擬結果。
在圖5A中，一隅角部分25C中之一曲率半徑R係1奈米(nm)。在圖5B中，隅角部分25C中之曲率半徑R係2nm。在圖5C中，隅角部分25C中之曲率半徑R係4nm。例如，通道部分25係p型矽。絕緣膜30係二氧化矽膜。控制電極10之電位及源極-汲極部分21與23之間的電位差相同於圖4中展示之實例中的電位及電位差。
在圖5A展示之結果中，隅角部分25C中之電洞密度大約為1×1017cm-3。在通道部分25之一中心部分25M中，電洞密度大約為1×1016cm-3。
在圖5B展示之結果中，隅角部分25C中之電洞密度大約為8×1016cm-3。在通道部分25之中心部分25M中，電洞密度大約為1×1016cm-3。
在圖5C展示之結果中，隅角部分25C中之電洞密度大約為5×1016cm-3。在通道部分25之中心部分25M中，電洞密度大約為1×1016cm-3之一區域變大。
依此方式，隅角部分25C中之電洞密度隨著曲率半徑R增加而下降。即，在垂直電晶體50中較佳減少曲率半徑R以抑制關斷電流。根據圖5A至圖5C中之模擬結果，隅角部分25C之曲率半徑R最佳設定為(例如)1nm或更大。因此，可將通道部分25中之電洞密度減少至1×1017cm-3或更小。因此，可減少關斷電流。隅角部分25C之曲率半徑R較佳係設定為2nm或更大。
圖6A及圖6C係示意性展示根據實施例之一變動之垂直電晶體60及70之通道部分之實例之截面圖。圖6A及圖6C展示沿圖2中展示之線 2A-2A取得之截面的一部分。
在圖6A展示之垂直電晶體60中，通道部分130之一截面具有一實質上圓形形狀。通道部分130沿Y軸方向配置於兩個控制電極13之間。在兩個控制電極13之間之一間隔中設置絕緣膜30(除了由通道部分130佔據之部分外)。在此實例中，通道部分130之整個側表面係彎曲表面。可抑制衝擊游離且減少一關斷電流。
此外，控制電極13包含在面對通道部分130之側表面13s上具有彎曲表面之凹面，使得控制電極13與通道部分130之間之空隙沿該凹面係恆定的。因此，在通道部分130中可沿通道部分130與絕緣膜30之間之介面之附近增加一通道寬度。因此，在垂直電晶體60中可減少一關斷電流，且增加接通電流。
在圖6B之垂直電晶體70中，通道部分140之一截面具有一實質上六邊形形狀。通道部分140沿Y軸方向配置於兩個控制電極13之間。在兩個控制電極15之間之一間隔中設置絕緣膜30(除了由通道部分140佔據之部分外)。
在此實例中，通道部分140之六個隅角部分140C設置成從通道部分140之中心朝向絕緣膜30沿一方向突出。隅角部分140連接六個平面部分140A。因此，可抑制隅角部分140C中之衝擊游離且減少一關斷電流。應注意，隅角部分140C可如圖3A中所展示經修圓。接著，變成可進一步減少關斷電流。
此外，控制電極15包含在面對通道部分140之側表面15s上之凹面部分。側表面15s設置成使得控制電極15與通道部分140之間之空隙沿該凹面係恆定的。控制電極15包含在凹面部分之兩端處彎曲之表面。接著，可沿通道部分140與絕緣膜30之間之介面增加一通道寬度。因此，在垂直電晶體70中可減少一關斷電流且增加一接通電流。
在圖6C之垂直電晶體80中，通道部分150之一截面具有一橢圓形 狀。通道部分150沿Y軸方向配置於兩個控制電極17之間。在兩個控制電極13之間之一間隔中設置絕緣膜30(除了由通道部分150佔據之部分外)。在此實例中，通道部分150之整個側表面係彎曲表面。可抑制衝擊游離且減少一關斷電流。
控制電極17包含在面對通道部分150之側表面17s上彎曲之凹面表面。凹面表面設置成使得控制電極17與通道部分150之間之空隙沿該凹面表面係恆定的。因此，可沿通道部分150與絕緣膜30之間之介面增加一通道寬度。接著，在垂直電晶體60中變成可減少一關斷電流且增加接通電流。
依此方式，半導體層20(換言之，通道部分25)在與Z軸方向正交之截面中可係一圓形或具四側或更多側的一多邊形。實施例不限制於以上所描述之實例。半導體層20之截面可具有一合適形狀。其可具有複數個平面側表面由具有彎曲表面之凸面連接之一形狀。
根據實施例之垂直電晶體50亦可施加至(例如)圖7中展示之一積體電路裝置5。積體電路裝置5係(例如)一MRAM(磁阻式隨機存取記憶體)。
如圖7中所展示，在積體電路裝置5中，複數個局部源極線213設置於一單晶矽基板212之一上部分上。局部源極線213沿Y方向週期性地排列。各局部源極線213沿X方向延伸。局部源極線213藉由(例如)STI(淺溝槽隔離)、一嵌入絕緣膜、或一雜質濃度差彼此電分離。
替代地，局部源極線213可界定為一條線。一導線選擇部分220可設置於包含局部源極線213之一導線層上，如第一實施例中所描述。在實施例中，例如，導線選擇部分220具有藉由蝕刻直接形成於矽基板12上之一通道。接著，該通道由單晶矽製成。相較於由多晶矽製成之一通道，由單晶矽製成之通道可增加一接通電流。
積體電路裝置5包括設置於導線選擇部分220上之一記憶體部分 230b。在記憶體部分230b中，MTJ(磁性穿隧接面)元件255設置於各半導體部件221上作為記憶體元件。MTJ元件255係一種磁阻元件。MTJ元件255包含連接至半導體部件221之一固定層251、一絕緣層252及一記憶體層253，其等從下側按此順序堆疊。固定層251係具有一固定磁化方向之一垂直磁化膜。儲存層253亦係具有一可移動磁化方向之一垂直磁化膜。沿X方向延伸之一局部位元線256設置於MTJ裝置255上。局部位元線256直接安置於局部源極線213上之區域之上。局部位元線256共同連接至沿X方向排列成行之MTJ裝置255之記憶體層253。
除了以上在實施例中所描述外之裝置的一組態、一製造方法及操作係相同於第一實施例中之組態、製造方法及操作。
儘管已描述特定實施例，此等實施例僅以實例方式呈現，且不意欲限制本發明之範疇。實際上，本文所描述之新穎實施例可以各種其他形式體現；此外，在不違背本發明之精神之情況下可對本文所描述之實施例之形式作出各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
10‧‧‧控制電極
20‧‧‧半導體層
20c‧‧‧彎曲表面
20s‧‧‧側表面
41‧‧‧整體位元線
43‧‧‧局部位元線
51‧‧‧記憶體膜

Claims (12)

  1. 一種半導體裝置，其包括：至少兩個控制電極，其等之各者沿一第一方向延伸；複數個半導體層，其等經設置於該等控制電極之間，且係沿該第一方向配置，各半導體層沿與該第一方向正交之一第二方向延伸；及一絕緣膜，其覆蓋該等半導體層之側表面，且經安置於該等控制電極之間，各半導體層具有一側表面，該側表面包含沿一方向從該半導體層之一中心膨脹至該絕緣膜之至少一彎曲表面。
  2. 如請求項1之裝置，其中該半導體層之該側表面包含各面對該等控制電極之任何一者的平面部分，及沿該第一方向位於各平面部分之兩側上的彎曲表面。
  3. 如請求項1之裝置，其中該半導體層在與該第二方向正交之一截面中具有一圓形、一橢圓或具四側或更多側之一多邊形之一形狀。
  4. 如請求項1之裝置，其中該彎曲表面沿該第二方向連續延伸。
  5. 如請求項1之裝置，其中該彎曲表面具有不小於1奈米之一曲率半徑。
  6. 如請求項1之裝置，其中各控制電極包含一凹面表面，且沿各控制電極與面對其之一半導體層之間之該凹面表面之一空隙係恆定的。
  7. 如請求項1之裝置，其中該絕緣膜包含經設置於各半導體層與面對其之一控制電極之間之一第一部分，及經設置於沿該第一方向彼此鄰近之該等半導體層之間之一第二部分。
  8. 如請求項7之裝置，其中該第二部分沿該第一方向之一寬度大於該第一部分沿與該第一方向及該第二方向正交之一第三方向之一寬度。
  9. 如請求項1之裝置，其中各半導體層包含沿該第二方向設置之一對擴散部分及經設置於該等擴散部分之間之一通道部分，及該通道部分經由該絕緣膜面對該等控制電極之任何一者。
  10. 如請求項9之裝置，其中各擴散部分具有n型導電性。
  11. 如請求項9之裝置，進一步包括：複數個第一導線，其等之各者沿與該第一方向及該第二方向正交之一第三方向延伸；複數個第二導線，其等之各者沿該第二方向延伸；一第三導線，其係設置於該等第二導線中沿該第三方向彼此鄰近之兩個第二導線之間，且沿該第一方向延伸；及記憶體胞，其等之各者經設置於該等兩個第二導線之任一者與該第三導線之間，其中該等擴散部分之一者經連接至該等第一導線之任何一者，且其他之該等擴散部分經連接至該等第二導線之任何一者。
  12. 如請求項11之裝置，其中各記憶體胞包含一電阻變化膜，當將一電壓施加至該電阻變化膜時或其中流動通過一電流時，該電阻變化膜從一第一電阻值可逆地轉變至一第二電阻值。
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