TW201445964A - 調變及解調變之相位同步化技術 - Google Patents

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yi-lei Li
Wei-Han Cho
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Abstract

呈現晶片對晶片通訊電路較佳地適用於從一個積體電路(晶片)至另一晶片的短程有線RF通訊。該等電路較佳地利用多頻率正交調幅(QAM)機制以將數位資料位元從並列形式轉換成串列類比串流用以透過一晶片I/O連結通訊。於相位校準週期期間，該發射器中之一相位調整控制器與該接收器中之一相位調整控制器交互操作以調整鎖相迴路(PLL)電路以校正應答於發射器與接收器間之信號傳播所致之相位延遲。

Description

調變及解調變之相位同步化技術 參考相關申請案
本案請求美國臨時專利申請案第61/827,094號案之權益，申請日2013年5月24日，全文爰引於此並融入本說明書之揭示。
有關聯邦贊助研究或發展之陳述
不適用。
爰引並融入的電腦程式附錄
不適用。
著作權保護聲明
遵照美國及其它國家之著作權法本專利文件之部分材料接受著作權保護。著作權擁有者並不反對當其出現於美國專利及商標局公諸大眾的檔案或紀錄時由任何人傳真複製專利文件或專利揭示，但仍保有全部著作權權利。著作權擁有者並非依此放棄本專利文件維持保密之權利，包括但非僅限於其遵照37 C.F.R.§ 1.14之權利。
1.領域
此處揭示技術涵蓋用於基於QAM之多頻帶TSV鏈路之調變或解調變之相位同步化。該技術解決晶片對晶 片通訊，及更特別利用差分電流模式多頻調變-解調變之短程晶片對晶片通訊。
2.相關技藝之說明
積體電路「晶片」或其它裝置間之串列I/O典型地係基於調變及解調變數位通訊。為了使用此等習知方案增加通訊頻寬，首先轉向提高時鐘速率。但各個製程技術在時鐘速率上有其本身的極限，藉此須經常增加I/O連結數目以增加頻寬，結果導致製造成本的增高。於3D積體電路集積中此等成本甚至更進一步增加，諸如基於貫穿矽通孔(TSV)用於垂直互連者。因基本物理或機械限制之故，I/O的TSV數目無法擴增。每單位面積高於某個TSV數目(或族群密度)導致減薄的矽基體(約100微米/層)可能導致塌陷。因此，此種減薄可能嚴重限制了3D積體電路中之層間通訊頻寬。
如此，已經尋求具有較高通訊頻寬的晶片對晶片通訊電路，其並不要求時鐘速率或額外I/O連結的同時增加。
但此等電路當用在射頻(RF)通訊時，有關用於最大化回復信號強度的相位同步化出現問題。執行調變及解調變間之相位同步化之既有方法係利用數位信號處理且需要複雜的電路有高電力損耗位準執行。雖然此種傳統方法藉使用軟體DSP，提供相位調諧能力之彈性，但其延遲長及硬體額外負擔大，使得該辦法用於短延遲的低功率及簡 單電路拓樸結構，諸如行動及微伺服器應用所要求者為較不佳。
據此，本發明試圖提出用於RF通訊，諸如用於晶片對晶片TSV鏈路通訊之增強式多頻帶調變及解調變同步化。
扼要概要
呈現相位同步化方法及裝置相信其最適合用於多頻帶(頻率)晶片對晶片通訊，諸如基於QAM之多頻帶貫穿矽通孔(TSV)鏈路之調變及解調變的同步化。該方法利用由一發射控制器發送之預先信號樣式之組合，用以調整解調器中一鎖相迴路(PLL)控制相位之相位延遲的一集合之數位碼，經組配以驗證解調器輸出之正確性的一相位調整控制器，及一相位調整控制器具有程式規劃用以在相位調整週期期間，基於其紀錄的正確數位碼宣告一數位碼以達成最大化回復信號強度。
呈示之相位調整方法試圖提出有利的短延遲、簡單電路拓樸結構及低電力損耗。所描述之本同步化裝置/方法組合相位調整控制器與發射控制器之作用以從事所需相位調整而無需數位信號處理。
於後文說明書部分中將提出本發明之進一步面向，其中詳細說明部分係用於更完整揭示本發明之實施例之目的而非限制性。
10‧‧‧調變及解調變電路
12‧‧‧發射器
14‧‧‧接收器
16‧‧‧通訊連結
17‧‧‧同步電路
18‧‧‧軌跡脈衝產生器
20a-n、42a-n‧‧‧資料緩衝器
22a-n、31a-n‧‧‧正交調幅(QAM)電路
24a-n、26a-n‧‧‧數位至類比轉換器(DAC)
28a-n、30a-n、32a-n、34a-n‧‧‧混合器
36a-n、38a-n‧‧‧類比至數位轉換器(ADC)
40‧‧‧軌跡脈衝復原電路
44‧‧‧相位調整控制器
46‧‧‧鎖相迴路(PLL)電路
48‧‧‧發射控制器
49‧‧‧路徑
70‧‧‧程式步驟具體實施例
72-80、82-98‧‧‧步驟
藉參考後文圖式將更完整瞭解本發明，附圖僅用於例示目的：圖1A及圖1B為依據本發明之一實施例RF調變及解調變通訊裝置之示意方塊圖。
圖2A及圖2B為依據本發明之一實施例進行調變及解調變之同步化之流程圖。
詳細說明
調變與解調變間之同步化係描述用於短程晶片至晶片有線RF通訊。本發明裝置、系統及方法提出多項優點，包括鄰近貫穿矽通孔(TSV)間之較低功率、較低延遲、較高干涉耐受性。
於RF通訊中調變與解調變載波間之相位同步化傳統上係經由數位信號處理的使用進行。解調變信號係降頻轉換成基頻及藉類比至數位轉換器數位化。然後，數位信號處理器(DSP)係用以藉使用數位鎖相迴路(DLL)電路而針對解調變信號執行相位同步化。此種習知方法要求於DSP具現的複雜演算法，其不僅增加了信號處理的延遲，同時也增加了功率損耗。
於目前描述之技術中，描述一種新穎方法用以執行在發射器(Tx)之調變與在接收器(Rx)之解調變間之相位同步化。此種方法能夠執行同步化而無需複雜的DSP電路，及其以低電力損耗而達成短時間延遲。此處，相位同步化之達成係藉從一發射控制器(Tx)發送一預定資料樣式 及一集合之數位碼，以調整交互作用以產生解調變載波至該解調變混合器的一鎖相迴路(PLL)之相位延遲。結果，利用相位同步化控制器以監視解調器輸出，及驗證各個數位碼之輸出的正確性。當測試一完整數位碼集合時，相位同步化控制器宣告正確相位調整以達成最大回復信號強度。
本辦法中之相位調整係基於發射控制器與相位調整控制器間之一預定協定達成。相位調整係應答於組合下列進行：(1)由發射控制器發送之一預定信號樣式；(2)一集合之數位碼以調整PLL之相位延遲；(3)一相位調整控制器以驗證解調器輸出的正確性；及(4)一具有規劃的相位調整控制器經組配以宣告一數位碼以於相位調整週期期間，基於所記錄的正確數位碼而達成最大回復信號強度。
可執行此種相位調整而不承受數位信號處理所要求的傳統重度額外負擔。藉免除DSP電路的需要，藉由去除用以同步化調變與解調變間之載波相位的數位鎖相迴路(DLL)，可減少信號傳播延遲。電路具現的簡化也可能導致比較仰賴數位信號處理器的同步化電路之電力損耗實質上電力損耗減低。
該方法也可以多種裝置技術具現以適合寬廣範圍之RF通訊應用。於至少一個實施例中，一相位調整晶片可於28奈米CMOS製程中製造，且可使用矽晶圓製程技術進一步量產。
圖1A及圖1B例示在多頻通訊電路內部調變與解調變間之同步化電路區塊之一具體實施例10，諸如運用多 頻帶正交調幅(QAM)，用於短程通訊諸如於多頻帶TSV鏈路中多晶片間之晶片間通訊。
調變及解調變電路10包含調變電路以執行發射(Tx)12，及解調變電路以執行接收(Rx)14，介於其間可呈有線RF類比串列匯流排形式之一通訊連結16。控制發射部與接收部之同步化者為具有相位調整控制器44、鎖相迴路46、及發射控制器48之一同步電路17。
當接收自發射控制器48時，發射端12係顯示透過一資料匯流排接收資料，例如，但非限制性，8-位元寬匯流排(DQ_TX[7：0])。一裝置模式信號(DM_TX)、一發射器閂鎖信號DQS_TX、及一時鐘信號(CLK_SYS)也見於發射端。須注意從圖1A中之發射控制器48看至圖1B中之相位調整控制器44之於其上發送數位碼之該路徑49係為象徵性。實際上，此等數位碼較佳係藉發射控制器發送碼發送，其係藉發射器12發送及接收於接收器14，辨識為同步碼，及發送至相位調整控制器44。
於發射端之調變器中可見一軌跡脈衝產生器18，其可見於第一階段耦合多個資料緩衝器20a至20n。來自脈衝產生器18及資料緩衝器20a至20n之輸出可見由QAM電路22a至22n接收。軌跡脈衝產生提供發射器與接收器間之資料同步化機轉。軌跡脈衝發射至接收器，其係用於針對DM_RX位元以及資料位元DQ_RX[7：0]控制資料緩衝器。來自DM_RX及DQ_RX[7：0]之輸出可見耦接至相位調整控制器44其係耦接至鎖相迴路46，顯示耦合至解調器的混 合器。各個QAM電路(22a至22n)可見舉例說明為包含數位至類比轉換器(DAC)24a、26a、24b、26b、...24n、26n，接著為混合器28a、30a、28b、30b、...28n、30n，各對混合器接收fi及fq信號。
如發射端可知，接收器端14顯示有類似信號，同時透過一資料匯流排輸出資料，例如，但非限制性，8-位元寬匯流排(DQ_TX[7：0])，也輸出一裝置模式信號(DM_RX)、一輸出狀態信號DQS_RX、及一時鐘信號(CLK_SYS)。於接收器14中之解調變電路實質上為發射端12所見的顛倒。一信號係從類比串列匯流排16接收至多個QAM電路31a、31b、...31n，包含混合器32a、34a、32b、34b、...32n、34n，各對混合器接收fi及fq信號。來自該等混合器之輸出藉成對類比至數位轉換器(ADC)36a、38a、36b、38b、...36n、38n轉換成數位信號，各個混合器輸出耦合至ADC的輸入。來自ADC的數位輸出接收於軌跡脈衝復原電路40連同資料緩衝器42a、42b、42c、...42n-1、42n。軌跡脈衝復原電路40之輸出係輸出為DQS_RX，及另一部分連結至該等資料緩衝器42a、42b、42c、...42n-1、42n各自。來自第一資料緩衝器42a的輸出產生信號DM_RX，而來自其餘資料緩衝器之輸出係在DQ_RX[7：0]上輸出。DQ_RX[7：0]及DM_RX顯示耦接至相位調整控制器44。
在施加多頻調變及組合混合器輸出以從發射器12發射一調變多頻類比傳輸，該電路發射一位元組之數位信號。接收器電路14接收此多頻類比信號，及施加多頻解 調變給來自發射器12的組合信號，從其中摘取數位資料如藉發射器12之原先編碼。
須瞭解調變及解調變混合器要求有特選頻率之混合載波以與數位信號混合。於RF通訊之執行中，也須瞭解調變載波及解調變載波須為同相位，故於解調變之後回復的信號強度為最大化。
分別於圖1A及圖1B可見之調變混合器及解調變混合器係結合於不同晶片，其係透過有線連結而彼此通訊。於第一晶片(例如發射器)混合後，調變信號係經組配以行進通過在第一晶片上的襯墊至連結通道，諸如貫穿矽通孔(TSV)或金屬線跡，以操作式地與第二晶片(例如接收器)上的襯墊互連。連結晶片之襯墊電路輔助進一步傳播信號給解調變混合器用以降頻轉換資料信號至基頻頻帶信號。須瞭解在一個晶片中之調變混合器與在另一晶片中之解調變混合器間，由於經由互連的各種元件之信號傳播存在有相位延遲。為了最大化回復信號之強度，須調整調變混合器與解調變混合器間之相位以補償源自於信號傳播之相位延遲。當於相位校準模式中，傳輸用之數位碼係為固定樣式，藉相位調整控制器而為事先已知。如此，相位調整控制器可檢測來自接收器的輸出以知曉相位調整為正確與否。
替代藉數位信號處理而執行相位調整，目前呈現技術具現一方案運用一同步電路17，例如包含一發射控制器48及一相位調整控制器44其執行鎖相迴路(PLL)電路46 之數位控制。相位調整控制器係經組配以基於規劃步驟之一集合調整混合器之相位以最大化回復信號之強度。
須瞭解多個QAM形式為可資利用，且可用於本發明，可選擇的部分更常見形式包括：QAM8、QAM16、QAM32、QAM64、QAM128、及QAM256。須瞭解QAM在該I-Q平面均勻分散資訊，更高階QAM涉及在群集中更緊密隔開的資訊。如此，更高階QAM允許每個符號發射更多位元，但若該群集的能量係維持相同，在該群集上的點係較為接近，傳輸變成對雜訊更為敏感。也須瞭解調變及解調變係根據目前呈現技術運用其它形式之多頻類比調變-解調執行。可用的其它形式之多頻調變之實施例包括脈衝寬度調變(PWM)、頻移鍵控(FSK)、跳頻、展頻等。
熟諳技藝人士將瞭解不背離本發明，所描述的控制信號含DQS_TX、DM_TX、及各種時鐘信號諸如CLK_SYS、CLK_N、CLK_P、CLKN_P、及CLKN_N可以多種方式經生成，發射器經控制，及相位於解調器(接收器)利用電路調整。舉例言之，專用數位電路、計時/振盪器電路、閘陣列、可規劃邏輯陣列、電腦電路(帶有相聯結的記憶體)、及能夠產生控制邏輯之其它電路的使用以及此等電路型別之組合也可運用而不受限制。例如，須瞭解相位調整控制器44及發射控制器48可各自利用一電腦處理器(例如CPU、微處理器、微控制器)耦合記憶體，從其中執行程式規劃以執行如下流程圖描繪之步驟。可知此等步驟並非數位信號處理之步驟，其要求顯著增加的處理功率及額外 負擔。須瞭解分別地於發射控制器及相位調整控制器執行功能的程式規劃可儲存於任何期間形式的記憶體上，含固態記憶體及電腦可讀取媒體。就所利用之記憶體及電腦可讀取媒體形式而言本發明並非限制性，只要此等為非過渡，因而不構成過渡電子信號即可。
圖2A及圖2B例示於本呈示技術中用以執行相位調整之程式步驟之一具體實施例70。發射控制器發送72一預先界定的相位調整資料樣式給D_TX，及一數位碼集合給相位調整控制器以調整一鎖相迴路之相位延遲，諸如相位調整碼=「000000」。相位調整控制器係經組配以調整74混合載波之相位差，及針對各個不同的數位碼，諸如D_TX=「11110000」、「00001111」等重複76此點。具有相位延遲之混合載波施加78至解調器中的混合器，來自解調器的輸出資料D_RX回饋至相位調整控制器。相位調整控制器檢查80檢查輸出資料D_RX是否匹配80該預先界定的相位調整資料樣式，及紀錄相位調整資料樣式之全部檢查比較結果。該相位調整控制器檢驗比較結果，及針對PLL宣告最佳相位延遲以最大化回復信號之強度。若於步驟82並不匹配，則相位調整遞增92，諸如Phase_adjust=Phase_adjust+1，接著檢查94此點是否為相位調整之數位碼的終點。若此點並非相位調整之數位碼的終點，則以相位調整控制器回送至步驟74，否則相位調整控制器進行掃描，確保Correct_start及Correct_number 96，接著為宣告最佳Phase_adjust以調整混合載波相之相位98。
若來自步驟82為匹配，則做檢查84是否為第一匹配。若於方塊84決定此非第一匹配，則Correct_number前進86至Correct_number+1，接著始於步驟92，設定相位調整。若於方塊84決定此乃第一匹配，則Correct_start設定88為phase_adjust及Correct_number設定為1，90，接著為設定相位調整始於步驟92。須方便認知前述程式規劃步驟方便在甚至極為簡單的處理器上執行，而不要求執行任何數位信號處理。
於相位調整週期期間，相位調整控制器具現一集合之暫存器以紀錄調整結果。一個暫存器將紀錄相位調整之哪個數位碼開始產生正確的回復資料樣式匹配得自該發射控制器的該相位調整資料樣式。然後，另一暫存器用以紀錄多少連續數位碼將產生正確的回復資料樣式。當該相位調整之全部可能的數位碼皆經執行時，該相位調整控制器將掃描該等暫存器。舉例言之，執行線性演算法的程式規劃可應用以達成最佳相位調整。換言之，最佳相位調整之數位碼係經設定為Correc_start+Correct_number/2。若系統的表現為線性，則在解調變之後數位碼可產生最高信號強度。如此，較佳隨著相位調整之數位碼改變，PLL中之延遲元件有線性表現。
如此此處呈示的技術提供一種用於一多頻通訊電路用以獲得調變與解調變之相位調整同步化的加強式方法及裝置，而無需複雜的數位信號處理。相位調整可根據簡單程式規劃進行，其中發射控制器與相位調整控制器交 互操作(協力操作)。因發射控制器及相位調整控制器兩者係並接調變/解調變之信號路徑，故信號傳播並無額外犧牲。每當中央處理單元決定需作相位調整時，能夠開始相位調整週期。於調變與解調變之正常操作期間，發射控制器及相位調整控制器兩者為閒置未耗能。
從前文討論，須瞭解本發明可以多種方式具體實施，包括但非限於下列：
1.一種獲得在一發射器之調變與在一接收器之解調變間之相位同步化之裝置，包含：在一發射器內之一調變電路經組配以將數位資料調變成一多頻率類比信號輸出；在一接收器內之一解調變電路經組配以將得自該發射器之該多頻率類比信號解調變回數位資料；耦接至該調變電路之一發射控制器用以控制在該發射器與該接收器間之一相位調整週期；及一相位調整控制器用以接收來自該解調變電路之輸出，及用以控制耦接至該解調變電路中之多頻率混合器之一鎖相迴路電路之相位；其中於一相位調整週期期間，由該發射控制器發送預先界定之信號樣式給該相位調整控制器，從其中針對控制該解調變電路之解調變混合器的該鎖相迴路電路決定一最佳相位調整。
2.如先前實施例中之任一者之裝置，其中該相位調整控制器係經組配以驗證解調器輸出之正確性而基於執行該相位調整週期達成最大回復信號強度。
3.如先前實施例中之任一者之裝置，其中該相位調整週期係定期地執行以確保發射器與接收器間之適當同 步。
4.如先前實施例中之任一者之裝置，其中調變與解調變間之同步化係經達成而未執行數位信號處理(DSP)。
5.如先前實施例中之任一者之裝置，其中提供在發射器中之調變與在接收器中之解調變間之同步化具有減少延遲，或減少功率損耗，或減少延遲及減少功率損耗之一組合。
6.如先前實施例中之任一者之裝置，其中該發射器及該接收器係位在互連的不同積體電路上。
7.如先前實施例中之任一者之裝置，其中不同積體電路係應答於在其個別不同的互連積體電路上的貫穿矽通孔(TSV)之連結而互連。
8.如先前實施例中之任一者之裝置，其中因信號傳播通過在一第一積體電路之該發射器中之調變與一第二積體電路之該接收器中之解調變間之各種元件導致一相位延遲。
9.如先前實施例中之任一者之裝置，其中該裝置運用正交調幅(QAM)及(QAM)解調變貫穿矽通孔(TSV)鏈路。
10.如先前實施例中之任一者之裝置：其中該發射控制器經由DM_TX發送一預先界定之相位調整資料樣式以由該接收器及其相位調整控制器接收；其中該發射控制器發送一集合之數位碼給該相位調整控制器以調整於該接收器之該解調變器中之一鎖相迴路(PLL)之相位延遲；其 中該相位調整控制器控制針對各個不同數位碼一混合載波之相位差，使得具有相位延遲之該混合載波係施加至該解調變器中之該解調變混合器；其中得自該解調器之輸出資料DM_RX係回饋至該相位調整控制器；其中該相位調整控制器檢查輸出資料DM_RX是否匹配一預先界定之相位調整資料樣式及紀錄該相位調整資料樣式之全部檢查比較結果；及其中該相位調整控制器比較檢查比較結果及宣告最佳相位延遲給該PLL以最大化回復信號強度。
11.一種在一發射器之調變與在一接收器之解調變間執行相位同步化之方法，該方法包含：在組配用以將數位資料多頻率調變成一多頻率類比輸出之一發射器內部，從一發射控制器發送一預先界定之資料樣式及一集合之數位碼；在組配用以將來自該發射器之該多頻率類比輸出解調變成一數位輸出之一接收器內部，於一相位調整控制器接收該預先界定之資料樣式及一集合之數位碼；在該相位調整控制器內部，應答於該預先界定之資料樣式及該集合之數位碼，調整一鎖相迴路(PLL)之相位延遲而生成一解調變載波給在該接收器內部之一解調變混合器；針對在該集合之數位碼內部的各個數位碼，驗證解調變混合器輸出之正確性；及在測試全部該集合之數位碼之後，宣告在該相位調整控制器內部之正確相位調整以最佳化針對該解調變器之最大回復信號強度的該解調變載波，藉此於該接收器中之該解調變然後與在該發射器的調變適當地同步化。
12.如先前實施例中之任一者之方法，其中該方法提供同步化而未執行數位信號處理(DSP)。
13.如先前實施例中之任一者之方法，其中該方法提供調變與解調變間之同步化具有減少延遲，或減少功率損耗，或減少延遲及減少功率損耗之一組合。
14.如先前實施例中之任一者之方法，其中該發射器及該接收器係位在互連的不同積體電路上。
15.如先前實施例中之任一者之方法，其中不同積體電路係應答於其個別不同積體電路上的貫穿矽通孔(TSV)之連結而互連。
16.如先前實施例中之任一者之方法，其中因信號傳播通過在一第一積體電路之該發射器中之混合器與一第二積體電路之該接收器中之混合器間之各種元件導致一相位延遲。
17.如先前實施例中之任一者之方法，其中該方法基於正交調幅(QAM)貫穿矽通孔(TSV)鏈路而執行多頻率調變。
18.一種在一發射器之調變與在一接收器之解調變間執行相位同步化之方法，該方法包含：從一發射器之一發射控制器發送一預先界定之相位調整資料樣式以從該發射器之一調變混合器輸出；從該發射控制器發送一集合之數位碼給一接收器之一相位調整控制器，該集合之數位碼調整於該相位調整控制器中之一鎖相迴路(PLL)之相位延遲；針對在該集合之數位碼中之各個不同數位碼，基 於該鎖相迴路(PLL)之輸出控制該接收器之一混合載波之相位差；施加具有相位延遲之混合載波至該接收器之一解調變混合器，來自該解調變混合器之解調變輸出回饋給該相位調整控制器；檢查於該相位調整控制器內部之解調變輸出以供匹配預先界定之相位調整資料及儲存結果；及針對全部預先界定之相位調整資料儲存資料及針對該PLL選擇最佳相位延遲之後，檢查所儲存的結果，控制於該解調變電路中之解調變混合器，以最大化回復信號強度及如此以相位同步化在該接收器之解調變與在該發射器之調變。
19.如先前實施例中之任一者之方法，其中該相位調整週期係定期地執行以確保發射器與接收器間之適當相位同步。
20.如先前實施例中之任一者之方法，其中調變與解調變間之相位同步化係未經數位信號處理(DSP)而達成。
本發明之實施例可參考依據本發明之實施例之方法及系統的流程圖例示，及/或也可具現為電腦程式產品的演算法、公式、或運算描繪加以說明。就此方面而言，一流程圖之各個方塊或步驟，及流程圖、演算法、公式、或運算描繪中之方塊(及/或步驟)的組合可藉各種構件具現，諸如硬體、韌體及/或軟體包括於該電腦可讀取程式碼邏輯具體實施的一或多個電腦程式指令。如將瞭解，任何此種電腦程式指令可載入至電腦上，包括但非僅限於通用電腦或特用電腦，或其它可規劃處理裝置以產生一機器， 使得在該電腦或其它可規劃處理裝置上執行電腦程式指令產生用以具現於該(等)流程圖之該(等)方塊中載明的功能之構件。
據此，流程圖之方塊、演算法、公式、或運算描繪支援用以執行特定功能之構件之組合、用以執行特定功能之步驟之組合、及用以執行特定功能之電腦程式指令，諸如具體實施於電腦可讀取程式碼邏輯構件。也須瞭解此處描述之流程圖例示之各方塊、演算法、公式、或運算描繪及其組合可藉特定用途基於硬體之電腦系統具現，其執行特定功能或步驟，或特定用途硬體與電腦可讀取程式碼邏輯構件之組合。
此外，此等電腦程式指令諸如具體實施於電腦可讀取程式碼邏輯者也可儲存於一電腦可讀取記憶體，其可指示一電腦或其它可規劃處理裝置以特定方式發揮功能，使得儲存於該電腦可讀取記憶體之該等指令產生一製造物件包括具現於流程圖之方塊中載明的功能之指令構件。該等電腦程式指令也可載入一電腦或其它可規劃處理裝置以使得在該電腦或其它可規劃處理裝置上從事一串列操作步驟，以產生一電腦具現方法，使得在該電腦或其它可規劃處理裝置上執行的指令提供用以具現於該(等)流程圖之該(等)方塊、演算法、公式、或運算描繪中載明的功能之步驟。
雖然前文詳細說明部分含有許多細節，但此等不應解譯為限制本發明之範圍，反而僅係提供目前呈示之本發明之較佳實施例之部分例示。因此，須瞭解本發明之範 圍將完整涵蓋對熟諳技藝人士而言為顯見的其它實施例，及據此，本發明之範圍係除了隨附之申請專利範圍各項以外不受任何限制，其中除非如此明白陳述，否則述及單數之一元件絕非意圖表示「一且唯一」，反而係表示「一或多個」。熟諳技藝人士已知前述較佳實施例之元件的全部結構上及功能上之相當物係明白地爰引於此並融入本說明書之揭示且意圖由本申請專利範圍各項涵蓋。此外，無需一個裝置或一個方法解決尋求欲藉本發明解決之各個及每個問題，原因在於其係涵蓋於本申請專利範圍各項之範圍內。此外，於本文揭示中之元件、組件、或方法步驟絕非意圖公諸大眾而與該元件、組件、或方法步驟是否明白地引述於申請專利範圍各項中獨立無關。除非申請專利範圍之元件係明確地使用「裝置」一詞引述，否則並無任何申請專利之元件係解譯為遵照35 U.S.C.§112。
較佳地含括此處描述的全部元件、部件及步驟。如熟諳技藝人士顯然易知，須瞭解此等元件、部件及步驟中之任一者皆可由其它元件、部件及步驟置換或一起刪除。
本書面說明至少呈現下列。呈現晶片對晶片通訊電路較佳地適用於從一個積體電路(晶片)至另一晶片的短程有線RF通訊。該等電路較佳地利用多頻率正交調幅(QAM)機制以將數位資料位元從並列形式轉換成串列類比串流用以透過一晶片I/O連結通訊。於相位校準週期期間，該發射器中之一相位調整控制器與該接收器中之一相位調整控制器交互操作以調整鎖相迴路(PLL)電路以校正應答 於發射器與接收器間之信號傳播所致之相位延遲。
10‧‧‧調變及解調變電路
12‧‧‧發射器
16‧‧‧通訊連結
17‧‧‧同步電路
18‧‧‧脈衝產生器
20a-n‧‧‧資料緩衝器
22a-n‧‧‧正交調幅(QAM)電路
24a-n、26a-n‧‧‧數位至類比轉換器(DAC)
28a-n、30a-n‧‧‧混合器
48‧‧‧發射控制器
49‧‧‧路徑

Claims (20)

  1. 一種獲得在一發射器之調變與在一接收器之解調變間之相位同步化之裝置，包含：在一發射器內之一調變電路經組配以將數位資料調變成一多頻率類比信號輸出；在一接收器內之一解調變電路經組配以將得自該發射器之該多頻率類比信號解調變回數位資料；耦接至該調變電路之一發射控制器用以控制在該發射器與該接收器間之一相位調整週期；及一相位調整控制器用以接收來自該解調變電路之輸出，及用以控制耦接至該解調變電路中之多頻率混合器之一鎖相迴路電路之相位；其中於一相位調整週期期間，由該發射控制器發送預先界定之信號樣式給該相位調整控制器，從其中針對控制該解調變電路之解調變混合器的該鎖相迴路電路決定一最佳相位調整。
  2. 如請求項1之裝置，其中該相位調整控制器係經組配以驗證解調器輸出之正確性而基於執行該相位調整週期達成最大回復信號強度。
  3. 如請求項1之裝置，其中該相位調整週期係定期地執行以確保發射器與接收器間之適當同步。
  4. 如請求項1之裝置，其中調變與解調變間之同步化係經達成而未執行數位信號處理(DSP)。
  5. 如請求項1之裝置，其中提供在發射器中之調變與在接收器中之解調變間之同步化具有減少延遲，或減少功率損耗，或減少延遲及減少功率損耗之一組合。
  6. 如請求項1之裝置，其中該發射器及該接收器係位在互連的不同積體電路上。
  7. 如請求項6之裝置，其中不同積體電路係應答於在其個別不同的互連積體電路上的貫穿矽通孔(TSV)之連結而互連。
  8. 如請求項1之裝置，其中因信號傳播通過在一第一積體電路之該發射器中之調變與一第二積體電路之該接收器中之解調變間之各種元件導致一相位延遲。
  9. 如請求項1之裝置，其中該裝置運用正交調幅(QAM)及(QAM)解調變貫穿矽通孔(TSV)鏈路。
  10. 如請求項1之裝置：其中該發射控制器經由DM_TX發送一預先界定之相位調整資料樣式以由該接收器及其相位調整控制器接收；其中該發射控制器發送一集合之數位碼給該相位調整控制器以調整於該接收器之該解調變器中之一鎖相迴路(PLL)之相位延遲；其中該相位調整控制器控制針對各個不同數位碼一混合載波之相位差，使得具有相位延遲之該混合載波係施加至該解調變器中之該解調變混合器；其中得自該解調器之輸出資料DM_RX係回饋至該 相位調整控制器；其中該相位調整控制器檢查輸出資料DM_RX是否匹配一預先界定之相位調整資料樣式及紀錄該相位調整資料樣式之全部檢查比較結果；及其中該相位調整控制器比較檢查比較結果及宣告最佳相位延遲給該PLL以最大化回復信號強度。
  11. 一種在一發射器之調變與在一接收器之解調變間執行相位同步化之方法，該方法包含：在組配用以將數位資料多頻率調變成一多頻率類比輸出之一發射器內部，從一發射控制器發送一預先界定之資料樣式及一集合之數位碼；在組配用以將來自該發射器之該多頻率類比輸出解調變成一數位輸出之一接收器內部，於一相位調整控制器接收該預先界定之資料樣式及一集合之數位碼；在該相位調整控制器內部，應答於該預先界定之資料樣式及該集合之數位碼，調整一鎖相迴路(PLL)之相位延遲而生成一解調變載波給在該接收器內部之一解調變混合器；針對在該集合之數位碼內部的各個數位碼，驗證解調變混合器輸出之正確性；及在測試全部該集合之數位碼之後，宣告在該相位調整控制器內部之正確相位調整以最佳化針對該解調變器之最大回復信號強度的該解調變載波，藉此於該接收器中之該解調變然後與在該發射器的調變適當地同步 化。
  12. 如請求項11之方法，其中該方法提供同步化而未執行數位信號處理(DSP)。
  13. 如請求項11之方法，其中該方法提供調變與解調變間之同步化具有減少延遲，或減少功率損耗，或減少延遲及減少功率損耗之一組合。
  14. 如請求項11之方法，其中該發射器及該接收器係位在互連的不同積體電路上。
  15. 如請求項11之方法，其中不同積體電路係應答於其個別不同積體電路上的貫穿矽通孔(TSV)之連結而互連。
  16. 如請求項11之方法，其中因信號傳播通過在一第一積體電路之該發射器中之混合器與一第二積體電路之該接收器中之混合器間之各種元件導致一相位延遲。
  17. 如請求項11之方法，其中該方法基於正交調幅(QAM)貫穿矽通孔(TSV)鏈路而執行多頻率調變。
  18. 一種在一發射器之調變與在一接收器之解調變間執行相位同步化之方法，該方法包含：從一發射器之一發射控制器發送一預先界定之相位調整資料樣式以從該發射器之一調變混合器輸出；從該發射控制器發送一集合之數位碼給一接收器之一相位調整控制器，該集合之數位碼調整於該相位調整控制器中之一鎖相迴路(PLL)之相位延遲；針對在該集合之數位碼中之各個不同數位碼，基於該鎖相迴路(PLL)之輸出控制該接收器之一混合載波之 相位差；施加具有相位延遲之混合載波至該接收器之一解調變混合器，來自該解調變混合器之解調變輸出回饋給該相位調整控制器；檢查於該相位調整控制器內部之解調變輸出以供匹配預先界定之相位調整資料及儲存結果；及針對全部預先界定之相位調整資料儲存資料及針對該PLL選擇最佳相位延遲之後，檢查所儲存的結果，控制於該解調變電路中之解調變混合器，以最大化回復信號強度及如此以相位同步化在該接收器之解調變與在該發射器之調變。
  19. 如請求項18之方法，其中該相位調整週期係定期地執行以確保發射器與接收器間之適當相位同步。
  20. 如請求項18之方法，其中調變與解調變間之相位同步化係未經數位信號處理(DSP)而達成。
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