CN110677232B - 通信单元、集成电路和用于时钟分布与同步的方法 - Google Patents

Abstract

描述一种通信单元(400，500)，其包括多个级联装置，所述级联装置包括以主从布置配置且被配置成处理发射信号和接收信号中的至少一个的至少一个主装置和至少一个从属装置。所述至少一个主装置包括：时钟产生电路，其被配置成输出系统时钟信号；调制器电路(562)，其联接到所述时钟产生电路且被配置成接收所述系统时钟信号和帧起始信号且将所述帧起始信号嵌入到所述系统时钟信号中以产生嵌入的经调制主从时钟信号(584)；且将所述嵌入的经调制主从时钟信号(584)发射到所述至少一个从属装置以在所述至少一个主装置(510)与至少一个从属装置(520)之间使所述系统时钟信号和所述帧起始信号同步。

Description

通信单元、集成电路和用于时钟分布与同步的方法

技术领域

技术领域涉及包括分布式主从布置的通信单元，例如雷达单元，和用于时钟分布和同步的方法。本发明适用于但不限于雷达单元，比如汽车应用，和其对应的方法。

背景技术

对用于车辆的主动安全系统的需求日益增加。主动安全系统每车需要多个雷达传感器，每个雷达传感器通常利用特定雷达技术工作。在汽车应用中，主要使用多个集成电路(IC)，有时被称作‘芯片’来构建雷达传感器。当前趋势为使用射频(RF)互补型金属氧化物半导体(CMOS)处理技术解决方案提供片上雷达系统(SoC)以便降低成本和功耗。

频率经调制连续波(Frequency-modulated continuous wave，FMCW)雷达传感器发射调频信号，且雷达接收器基本上同时接收到其回波。所接收到的回波接着与发射信号混合且产生具有以下频率的低频信号：

在混合器的输出处的所谓的差频(Fb)。通过分析差频，可提取范围参数(即，距目标的距离)。

商用汽车雷达传感器通常包括多个接收器和发射器(其组合被称作收发器(TRx))。微控制器(MCU)执行收发器电路的数字控制和数字化数据的数字信号处理(例如快速傅里叶变换(FFT)和数字信号处理)以便将经处理雷达数据输出到车辆的MCU。

用于高度自动式或全自主式驾驶的下一代高性能雷达解决方案将需要在方位角和高度两者上遵守严格的雷达角分辨率要求。角分辨率直接与接收器天线的雷达系统数目和其相对于彼此的位置相关。当前整体式雷达收发器IC通常经约束以包含仅数个收发器信道，由于将较多收发器信道集成于同一芯片上的复杂度和成本和热耗散问题基本上随着所包括的IC的数目而增加。

为了实现方位角和高度的角分辨率的提高，可使用具有一主装置和若干从属装置的多芯片组解决方案，如图1中所示出。在此图解说明中，已知雷达单元级联两个雷达收发器芯片。雷达收发器芯片中的一个经定义为主装置110，其包含联接到发射天线112的第一组发射器电路和经联接以接收天线114的第一组接收器电路。主装置110(或IC)将多个信号130提供到一个或多个从属装置120。以此方式，相干地级联主装置和若干从属装置以增大发射和接收信道的数目，由此使得能够提高传感器准确度，从而改进角分辨率。

每个主装置110和从属装置120内嵌若干接收器和发射器信道，且微控制器单元(MCU)用于组合从所有接收器接收到的所有数据，以及控制和编程主装置110和从属装置120。主装置110被布置成通过印刷电路板(PCB)100上的传输线将芯片外本地振荡器(LO)信号140分配到其它雷达芯片(在此状况下，另一个收发器芯片充当从属装置120)。LO信号140用于不同发射器和接收器，且通常经星形引导(即，经由相等长度路径引导)到每个装置以保证相同延迟和所有装置(有时为单独IC)之间的确切相位相干性。从属装置120(和其它(多个)从属装置123)包含联接到发射天线122的第二组发射器电路和经联接以接收天线124的第二组接收器电路。

来自主装置110的LO信号140的分配确保从属装置120也能够使用所述LO信号140，且由此确保不同雷达收发器的缩混器的发射信号频率与时钟频率相同。LO信号140由包括主装置110的所有装置使用，其中LO信号140经引导离开主装置110且其后回到主装置110中。通常，在主从布置中，在对称PCB长度情况下引导LO信号140以便确保系统的每个主装置110和(多个)从属装置120、123中的所有接收器(涵盖相应缩混器)在相同相位情况下接收相同LO。对于级联系统，相位相干性为强制性的。其它控制信号可与较低速度时钟，例如模/数转换器(ADC)时钟同步，可跨越多个IC/装置使用较低速度时钟。

主装置110联接到MCU 160，MCU 160包括各种接口，例如串并行接口(serial-parallel interface，SPI)162、通用数据输入输出端口170、斜坡帧起始(ramp framestart，RFS)电路168，以及MCU时钟接口164，此时钟信号165通常由主装置110提供。

RFS信号可(i)通过MCU 160上的专用引脚(RFS_out)和(多个)主装置110和(多个)从属装置120、123上的单个引脚(RFS_in)由MCU 160产生和分配或(ii)由主装置110产生和分配，其中在此状况下MCU 160不需要引脚。

在第一已知架构(i)中，所述第一已知架构(i)如图1中所示出且为大部分当前主从布置中使用的主导架构，RFS电路168产生用于触发每个主装置和从属装置内的调制时序引擎的起始点的RFS信号166。RFS信号166由MCU 160产生且需要至少一个专用MCU引脚。RFS还可经由RFS信号140通过来自MCU 160的SPI命令由主装置110产生。在此状况下，主装置110中通常需要两个引脚(以支持RFSout、RFSin)且每个从属装置中通常需要一个引脚(RFSin)以便实现确保RFS信号的良好对称性优选的星形分布。然而，甚至在第一架构(i)中使用星形连接PCB引导，(多个)主装置110和从属装置120、123内部帧起始的完美时间对准为不可能的，由于MCU 160和(多个)主装置110和从属装置120、123不同步，例如其经历不同填补延迟、不对来自MCU时间引擎的RFS的时序产生进行控制，等等。

在第二已知架构(ii)中，当RFS由主装置110产生时：起始RFS的产生的信号来自于来自MCU 160的SPI命令。因此，在此状况下，在MCU侧处不需要RFS。RFS接着由主装置110产生。用于引导RFS信号的主装置110与从属装置120、123的连接可以两个不同的方式执行：

(a)使用每个主装置110和(多个)从属装置120、123上的单个引脚的非星形连接方式，因此对准为不可能的；和

(b)星形连接方式，其中在主装置110中使用两个引脚(RFS_out和RFS_in)且在(多个)从属装置120、123中的每个从属装置中使用单个引脚(RFS_in)。此星形引导确保所有芯片中RFS信号长度的对称性，且由此实现线性调频脉冲起始信号(帧起始)的良好对准。然而，本发明人已认识到，此对准并不足以确保ADC时钟(即，每个主装置110和(多个)从属装置120、123上的M/S时钟)和RFS信号在彼此之间同步。

主从(MS)时钟信号142由主装置产生且用作通过任何其它主装置和所有从属装置123同步微控制器时基事件的时基。与MCU 160的连接由SPI控制管线163和呈给定数据格式的从所有IC回到MCU 160以供随后信号处理的数字数据管线信号组成，给定数据格式(例如，移动工业处理器接口相机串行接口(MIPI CSI-2)、低电压差分信令(LVDS)或其它格式)。

级联主从(MS)时钟信号(MS_clkP，MS_clkN)142特定地用于对若干主装置和从属装置的ADC的取样时刻的时基同步。

为了分布式雷达系统的最优操作，这些信号(LO140、MS时钟信号142和RFS信号166)跨越不同装置上的所有接收器电路同步至关重要。这意味着在校准所有主装置和从属装置中的所有接收器信道之间的相位差之后，PCB中分布的所有装置之间的电压供应Vcc、温度和老化变化不应改变初始时钟对准，例如在单次校准操作之后在雷达模块级处执行。

关于此类级联系统的首要问题为时钟分布和同步。归因于主装置和(多个)从属装置之间的时钟有效和帧起始时序之间的任何未对准，归因于组件、装置、电路之间的不同印刷电路板(PCB)延迟而出现问题。通常通过在星形连接架构中采用MS时钟分布过程来克服此问题，以便保证相同传输线长度并且因此保证组件、装置、电路之间的良好时钟对准。LO信号也需要星形连接架构以在将所有收发器信道用作一个天线阵列时达成相位相干性。对于所有共同信号(LO信号、MS时钟等等)均采取星形连接架构的要求对PCB设计强加苛刻约束。共同且同步的相位参考在分布式雷达相控阵列设计中尤其重要，以便导引射束且控制相控阵系统的辐射方向图。

同步时钟信号还用于取样每个装置的ADC内部的数据。在FMCW雷达装置中，同步时钟边沿用于取样数据且控制用于起始调制的信号。在此，RFS信号必须跨越所有装置同步。需要此对准以避免在主装置和从属装置中在不同时间/时刻取样有效数据，这将形成装置之间的相位误差且因此损害雷达系统性能。

甚至当采用星形连接架构时，在RFS信号边沿接近于MS时钟边沿时出现问题。具体地说，响应于处理、电压或温度(PVT)变化，主装置和一个或多个从属装置可观察在不同时钟边沿处重新定时的RFS。这意味着对于比如IF＝20MHz的中频(IF)，可发生完整240MHz MS时脉循环的误差。此导致约+/-15度的相位误差，这会损害雷达角分辨率。现代成像雷达系统规范允许最大+/-3度的相位误差，且此考虑了归因于组合ADC取样和接收器信道变化以及一些PCB不对称性的误差。对于20MHz的最大中频(IF)，此转化为约416psec的所需的严格同步时间准确度。

LVDS为指定差分串行通信协议的电特性的技术标准。LVDS在低功率以及电压的可编程输出振幅下操作且可使用便宜的铜双绞线以非常高的速度运行。图2示出已知的经典LVDS通信链路200，其包括LVDS发射器205。LVDS发射器205(或驱动器)提供通常由100ohm准确的外部差分负载终端215终止的恒定输出电流(例如3.5mA)。LVDS发射信号220为差分信号，其由LVDS接收器210接收且通常被转换为用作LVDS接收器210内部的电路内的时钟的单端CMOS输出225。

图3示出图2的常规LVDS发射器205的更详细电路图。LVDS发射器205(或驱动器)提供通常由100ohm准确的外部差分负载终端215终止的恒定输出电流(例如3.5mA)。常规LVDS发射器205采用将差分电压(正偏置电压315和负偏置电压325)和共模电压320输出到经切换LVDS电路330的调节回路310。在此常规LVDS发射器205中，对电路的时序约束(例如稳定时间)无特定关注，或在主从装置架构中，切换振幅电平时不考虑同步。实际上，常规LVDS发射器205的输出仅通过直接改变输出电流自身而进行改变，且此改变花费一定时间从电流过冲恢复，归因于固有的输出共模回路反应时间。此限制并不支持快速转变且呈现过大延迟变化。因此，当前形式的此类架构无法用于级联雷达系统中。

US6775328 B1提出使用mV输入输出驱动器和接收器的反馈同步回路；US9031180B2提供经由无线发射器中的协议(数据帧)的同步；US7876261 B1提出装置之间使用反射波时钟同步的同步。US6209072 B1使用时钟修正锁存技术以便获得主装置与从属装置之间的同步接口。这些已知技术中的每一个均为复杂的和/或需要其它组件和电路，由此需要有价值的PCB空间和提高的成本。

因此，需要更好地支持共享时钟信号(其使用主从时钟)与使用多个雷达装置或IC的雷达单元中的斜坡帧起始(RFS)信号之间的同步的机构。

发明内容

根据本发明的第一方面，提供一种通信单元，包括：

多个级联装置，其包括以主从布置配置的至少一个主装置和至少一个从属装置；

其中所述通信单元被表征为：

所述至少一个主装置包括：

时钟产生电路，其被配置成输出系统时钟信号；

调制器电路，其联接到所述时钟产生电路且被配置成接收所述系统时钟信号和帧起始信号且将所述帧起始信号嵌入到所述系统时钟信号中以产生嵌入的经调制主从时钟信号；且

将所述嵌入的经调制主从时钟信号发射到所述至少一个从属装置以在所述至少一个主装置与至少一个从属装置之间使所述系统时钟信号和所述帧起始信号同步。

在一个或多个实施例中，所述调制器电路包括以可操作方式联接到控制器的至少两个互补驱动器，其中所述控制器被配置成根据所接收的帧起始信号控制所述至少两个互补驱动器中的每一个的输出电流。

在一个或多个实施例中，所述至少两个互补驱动器各自包括至少两对开关，每一对开关被配置成从所述控制器接收第一控制信号和第二控制信号。

在一个或多个实施例中，所述控制器包括多个异或逻辑组件，其中第一异或逻辑组件接收所述帧起始信号和时钟信号且将第一控制信号输出到第一互补驱动器，且第二异或逻辑组件接收参考信号和所述时钟信号且将第二控制信号输出到第二互补驱动器。

在一个或多个实施例中，所述控制器包括分别联接到所述多个异或逻辑组件的所述输出且分别被配置成产生第三控制信号并产生第四控制信号的一对反相器，所述第三控制信号为所述第一控制信号的反相，所述第四控制信号为所述第二控制信号的反相。

在一个或多个实施例中，所述至少一个主装置被配置成使用差分信令使得所述嵌入的经调制主从时钟信号呈嵌入的经调制差分主从时钟信号的形式。

在一个或多个实施例中，所述至少一个主装置被配置成在将所述帧起始信号嵌入于所述主从时钟信号中时使用低电压差分信令LVDS。

在一个或多个实施例中，所述至少两个互补驱动电路供应有受互补偏置电压控制的电流源，其中所述经控制互补偏置电压被配置成对具有振幅电平的所述嵌入的经调制主从时钟信号提供嵌入的帧起始振幅，所述振幅电平由多个从属装置和主装置的每个RFS解调器进行预期。

在一个或多个实施例中，所述RFS调制器由100欧差分电阻器(T)终止。

在一个或多个实施例中，所述至少一个主装置包括联接到所述调制器电路且被配置成使用所述重新形成的系统时钟信号重新取样重新形成的帧起始信号的数字控制器。

在一个或多个实施例中，所述通信单元为雷达单元且所述帧起始信号为线性调频脉冲起始信号。

根据本发明的第二方面，提供一种呈主从布置的用于主装置的集成电路，所述集成电路被表征为调制器电路被配置成：

接收系统时钟信号和帧起始信号；

将所述帧起始信号嵌入到所述系统时钟信号中以产生嵌入的经调制主从时钟信号；以及

将所述嵌入的经调制主从时钟信号发射到至少一个从属装置以在所述至少一个主装置与至少一个从属装置之间使所述系统时钟信号和所述帧起始信号同步。

根据本发明的第三方面，提供一种用于通信单元中的时钟分布和同步的方法，所述通信单元具有以主从布置配置且被配置成处理发射信号和接收信号中的至少一个的至少一个主装置和至少一个从属装置，所述方法包括在主装置处：

接收系统时钟信号和帧起始信号；

将所述帧起始信号嵌入到所述系统时钟信号中以产生嵌入的经调制主从时钟信号；以及

将所述嵌入的经调制主从时钟信号发射到至少一个从属装置以在所述至少一个主装置与至少一个从属装置之间使所述系统时钟信号和所述帧起始信号同步。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

将参考图式仅借助于例子来描述本发明的另外的细节、方面和实施例。在图式中，相同参考数字用于识别相同或功能上类似的元件。图式中的元件为简单和清楚起见被示出并且不必按比例绘制。

图1示出级联两个雷达收发器芯片的已知雷达单元的框图。

图2示出经典的LVDS通信链路。

图3示出已知LVDS发射器电路。

图4示出根据本发明的例子实施例所调适的雷达单元的例子框图。

图5示出根据本发明的例子实施例的以主从同步方法级联多个芯片的雷达单元的例子图。

图6示出根据本发明的例子实施例的同步方法的时序图。

图7示出根据本发明的例子实施例的与跨越多个主装置-从属装置的同步相关联的步骤的例子流程图。

图8示出根据本发明的例子实施例的被配置成将RFS信号(例如线性调频脉冲起始)嵌入到时钟信号(例如主从时钟信号)中的例子LVDS发射器和调制器。

图9示出根据本发明的例子实施例的被配置成将RFS信号(例如线性调频脉冲起始)嵌入到时钟信号(例如主从时钟信号)中的例子CMOS单端发射器和调制器。

图10示出根据本发明的例子实施例的FMCW雷达单元中的主装置和从属装置的操作的例子流程图。

具体实施方式

因为本发明的所示出实施例可以在很大程度上使用本领域的技术人员所熟知的电子组件和电路来实施，因此，为了理解和了解本发明的基础概念并且避免混淆或无法专心于本发明的教示，下文将不再以比认为是示出所必要的程度更大的程度解释细节。

为了解决通信单元，例如雷达单元内多个装置或IC之间的前述同步问题，本发明的例子提出在时钟信号内嵌入雷达单元的帧起始信号，例如线性调频脉冲起始信号(RFS)的设计。此后，可在(多个)主装置与(多个)从属装置(或IC)之间共享嵌入信号以便维持PCB构造上明显较不可靠的同步。有利的是，在分配主从时钟信号(有时被称作ADC时钟)内嵌入线性调频脉冲起始信号的技术使得(多个)从属装置(和(多个)任何其它主装置)能够轻易且容易地解调分配主从时钟信号以便同时获得线性调频脉冲起始(RFS)。因此，主从时钟分布和跨越所有装置的主从时钟信号与RFS之间的时序对准本身同步。

此技术受益于以下事实：主从时钟信号准完美同步(当使用星形引导PCB时)且(一旦校准偏移)在电压或温度变化期间不同装置之间的时钟边沿的延迟最小，例如小于一个时钟循环误差。因此，在一些例子中，本发明的实施例使得设计者能够在相位对准性能提高的情况下实施数字级联雷达解决方案，其中单个参考振荡器(例如锁相环路(PLL))可用于所有主装置和从属装置(供应参考频率/时钟和主PLL频率时钟)，由此在整个通信单元中促进相位相干性、时钟对准和时钟与RFS同步。

本发明的一些例子使得RFS信号(斜坡帧起始或线性调频脉冲起始)能够出于同步性目的产生于主装置中，而并不如已知通信单元中所采用产生于MCU中。此方法有利地去除了对于MCU中的专用引脚的需求且去除对PCB中的此信号的额外引导约束，由于RFS信号嵌入于分配MS时钟内。在此例子中，可使用分别实施于主从时钟分布发射和接收电路中的RFS调制器和RFS解调器实现将RFS信号嵌入到主从时钟信号中(由此促进装置内各自的时钟边沿之间实际上无延迟的两个信号的分配)。

本发明的一些例子可采用低电压差分信令(LVDS)，也被称作TIA/EIA-644，以便辅助嵌入的时钟信号和线性调频脉冲信号的调制和解调(即，低到高的转变或高到低的转变)以提供跨越不同(多个)主装置和从属装置的同步性。在一些例子中，如果使用CMOS逻辑，那么可采用LVDS以便减小供应器之间归因于电流尖峰的干扰或信号污染。本发明的一些例子可利用以下事实：可例如通过编程LVDS发射器电流值而编程LVDS振幅电平(V_diff)(V_diff＝2*Idc_tx*R_load)，从而假设置于每个LVDS接收器中的恒定100ohm终端负载(R_load)。

在本发明的例子中，描述使用主装置中的多电平或经调幅驱动器对信息进行时间编码(例如将帧起始信号，例如RFS信号嵌入于雷达单元中，主从时钟信号中)的机构。在一些例子中，相比于差分设计，可使用单端设计。以此方式，额外信息分布于常规发射的顶部上，其中信号的不同的可能信号电平和不同脉宽表示此额外信息。在本发明的例子中，主装置中采用的单个LVDS发射器用于驱动置于一个或多个从属装置中的若干LVDS接收器以及主装置自身和/或一个或多个其它主装置。因此，单个LVDS发射器的输出电流可根据例如出于信号完整性原因使用的多个终端负载(来自LVDS从属装置接收器和LVDS主装置接收器)而可编程。

在LVDS接收器处，重要的是确保提供嵌入信号的最小信号振幅电平以便在将接收到的信号从差分形式转译为CMOS单端形式(需要其形成可用时钟信号)时不会使相位噪声(或抖动)劣化。因此，根据系统中采用的终端负载(N)(例如从属装置)的数目以及主装置调制器的负载电阻(R_load)，本发明的例子提出能够提供适当的电流值(I＝Itx*N)的‘灵活的’差分或单端发射器，从而确保每个接收信号(由(多个)从属装置和/或(多个)主装置的每个RFS解调器接收)的振幅正如预期(VRXse＝I*R_load/N)。另外，在一些例子中，可将电流值(‘I’)划分成(k*I)和(1-k)*I，其将提供所发射的嵌入信号中的低振幅值(Amin)和高振幅值(Amax)，如下文所解释。

在本发明的一些例子中，描述在低到高输出电流之间具有同相转变的主装置调制器电路，其中转变边沿表示嵌入的线性调频脉冲起始信号，其将用于解调器中以检索对准于所有(多个)主装置和从属装置处的线性调频脉冲起始信号。

在本发明的一些例子中，描述采用其间具有互补关系的两个(或更多个)并行驱动器的主装置调制器电路。在一些例子中，此关系(或比率)可表示调制器电路的最大输出电流与最小输出电流之间的比率。在本发明的一些例子中，两个(或更多个)并行驱动器可被配置成控制(或编程)输出电流的绝对值，由此将最大输出电流值与最小输出电流值之间的比率保持为恒定的。这是有利的，由于在LVDS接收器中，最大电压V_max需要高于某一电平以便不会使LVDS接收器相位噪声劣化，且需要高于最小值以便能够检测从低到高的转变(当解调嵌入的RFS信号时)。

因此，本发明的例子可促成相位对准性能提高的情况下的数字级联雷达单元，其中在将帧起始信号嵌入帧对准于MS时钟内的情况下产生时钟信号以供在所有主装置与从属装置之间分配时可使用单个参考PLL。此可确保优化相位相干性、取样时钟和线性调频脉冲起始信号对准，这会减小系统相位误差，由此实现准确范围解决方案。

尽管本发明的例子是参考雷达单元的星形连接主从架构中的同步来描述，但可以设想，在其它例子中，本文中所描述的技术可应用于任何种类的通信单元或系统，其中若干装置或IC共享相同取样时序，且其中另一信号可发送并接收嵌入于时钟内，但与其同步(在此例子雷达情境中，此信号为‘线性调频脉冲起始’信号)。

尽管本发明的例子是参考级联集成电路，比如许多收发器电路并不位于同一IC中的相控阵车载雷达系统的使用来描述，但可以设想，本文中描述的例子同样可用于通用无线通信应用和单元，例如基站的相控阵系统中。

下一代雷达解决方案将基于多芯片收发器配置，其中相干地级联主装置和若干从属装置以增大发射器和接收器信道的数目，由此提高角分辨率的传感器准确度。数字级联为优选解决方案，以便依据ADC的取样时钟和不同雷达芯片之间的调制斜坡起始信号(RFS)的未对准避开对模拟级联的限制。

本发明的例子描述通信单元、集成电路和操作方法，所述通信单元包括多个级联装置，所述级联装置包括以主从布置配置且被配置成处理发射信号和接收信号中的至少一个的至少一个主装置和至少一个从属装置。所述至少一个主装置包括：时钟产生电路，其被配置成输出系统时钟信号；调制器电路，其联接到所述时钟产生电路且被配置成接收所述系统时钟信号和帧起始信号且将所述帧起始信号嵌入到所述系统时钟信号中以产生嵌入的经调制主从时钟信号；且将所述嵌入的经调制主从时钟信号发射到所述至少一个从属装置以在所述至少一个主装置与至少一个从属装置之间使所述系统时钟信号和所述帧起始信号同步。

参考图4，示出根据本发明的一些例子调适的例子无线通信单元的框图。仅出于说明性目的，根据例如以毫米波(mmw)频率操作的雷达单元400描述无线通信单元。然而，在其它例子中，可以设想本文中所描述的概念可用于利用主装置-从属装置布置的任何通信单元中。

雷达单元400包含用于接收雷达信号421的一个或几个天线402，和用于发射雷达信号的一个或几个天线403，仅出于简单原因起见，每一种仅示出一个。使用的天线402、403的数目可取决于给定雷达装置中实施的雷达接收器和发射器信道的数目。如此项技术中已知的一个或多个接收器链包括接收器前端电路406，其高效地提供收容、频率转换、滤波和中间物或基带扩大、以及最终提供模数转换。在一些例子中，可存在于信号处理模块408中的这类电路或组件的数目取决于特定选定的架构。接收器前端电路406联接到所述信号处理模块408(通常由数字信号处理器(DSP)实现)。本领域的技术人员应了解，接收器电路或组件的集成水准在一些情况下可能是取决于实施的。

微控制器单元(MCU)414维持对雷达装置400的总体操作控制，且在一些例子中可包括基于时间的数字功能(未示出)以控制雷达单元400内的操作(例如时间依赖性信号的发射或接收、FMCW调制产生等等)的时序。MCU 414还联接到接收器前端电路406和信号处理模块408。在一些例子中，MCU 414还联接到存储器装置416，其选择性地存储操作方案，例如解码/编码功能等等。

关于发射链，此基本上包括联接到发射器的一个或几个天线403、天线阵列，或多个天线的功率放大器(PA)424。在雷达单元400中，雷达收发器拓扑结构不同于传统的无线通信架构(例如Bluetooth^TM、WiFi^TM等等)，由于调制在锁相环路(PLL)内进行(通常经由分数-N分频器)，且直接应用于PA 424。因此，在一些例子中，接收器前端电路406和发射器PA424联接到被布置成提供射频(RF)本地振荡器(LO)信号的频率产生电路430。产生的RF LO信号因此被直接调制以产生发射雷达信号，并且也被用来将接收到的经调制雷达信号降频转换到最终的中间频率或基带频率或数字信号，以供在接收操作中处理。

在本发明的例子中，通过将产生于主装置中的参考时钟信号发送到其它(多个)主装置和一个或多个从属装置两者而实现多个主装置和从属装置的数字级联。在本发明的例子中，已经通过在时钟信号(其在一些例子中为主从时钟信号)中嵌入帧起始(RFS)指示来调适参考时钟信号。在一些例子中，具有嵌入的帧起始指示的MS时钟信号的产生和分配可经由星形连接LVDS链路实施，例如以减小PCB偏斜且减小可损害信号完整性并增大抖动的信号反射。

为了去除RFS与MS时钟信号之间的任何未对准，以及对RFS信号的放宽PCB要求，本发明的例子通过在LVDS发射器中添加RFS调制器以用于产生参考时钟(其为当前描述的聚焦点)且通过在LVDS接收器侧处添加RFS解调器而在主从时钟信号内部嵌入RFS(有时被称作调制线性调频脉冲起始)。此后，例如，有利地在不需要一个或多个专用RFS引脚的情况下，振幅调制/解调可用于检索RFS信号。

根据本发明的例子，相应的(多个)主装置与一个或多个从属装置之间的改进同步的使用可接着实现例如实施N-单元相控阵FMCW成像雷达系统的通信单元的正确操作。对于相同的单元，相较于单个单元的灵敏度，相控阵的使用将灵敏度提高‘N’倍。在雷达发射器操作模式中，还可通过位移N-单元相控阵雷达系统的发射信号的相位而实施射束导引。对于多个中间范围雷达单元，到N-单元相控阵雷达系统的输入可经组合以便增大雷达发射功率，且由此允许较长距离的应用。此类益处可由相应的(多个)主装置与一个或多个从属装置之间的改进同步的使用而产生。

在本发明的一个例子中，在时钟信号内嵌入线性调频脉冲起始信号可导致实现更灵活的PCB设计，而无需对(多个)主装置与(多个)从属装置之间的严格的传输线或连接部长度进行约束，所述时钟信号共享于(多个)主装置与(多个)从属装置(或IC)之间以便维持同步。此外，可通过排除对MCU上的一个额外引脚的需求(当由已知架构(ii)中的MCU提供RFS时)或排除对主装置上的两个专用RFS引脚的需求(当由已知架构(i)中的主装置提供RFS时)而实现比如相控阵FMCW成像雷达系统的较小MCU。

本发明的一些例子采用同步以便使LO/频率产生电路系统和/或模/数转换器(ADC)取样时刻(其通常将导致角度估计误差)以及发射控制信号、频率线性调频脉冲起始控制信号中的任何延迟失配最小化。本发明的例子在FMCW雷达单元中采用同步，具体地说对准频率线性调频脉冲起始和截止频率。

此外，本发明的例子允许多个雷达收发器芯片定位于不同PCB或模块上以便在非平面车辆表面上构建自适应相控阵FMCW成像雷达系统时降低安装复杂度。显然，雷达单元400内的各种组件可以离散或集成式组件形式实现，并且因此最终结构是专用或设计选择的。本领域的技术人员应了解，电路或组件的集成水准在一些情况下可能是取决于实施的。

现参考图5，示出具有主从架构的通信单元500的例子框图。在此例子中，主从架构被示出为包括主装置510和一个或多个从属装置520、523的雷达单元505。出于清晰目的仅示出一个从属装置520，其它类似从属装置可能示出为523。

在此例子中，主装置510并有由至少一频率产生电路形成的雷达收发器，所述频率产生电路在此例子中包括参考锁相环路(PLL)550和主PLL 517。来自主PLL 517的输出将本地振荡器(LO)信号提供到本地振荡器输出引脚518，其经由LO_out路径515引导到RF分路器507，所述RF分路器507经由比如相等传输线长度(例如经由星形配置)联接到每个主和从属LO输入引脚(LO_in)519、529。在一些例子中，通过使用相等传输线长度，有可能确保跨越所有(多个)主装置510和从属装置520、523所施加的LO的相等延迟和相位对准信号以供雷达信号的产生和接收。

主装置510进一步包括数字控制器516和包括一个到几个发射器信道(TX_CH)的发射器电路512(其包括例如升频混频器、发射器链放大器和功率放大器的各种发射器电路)和包括一个到几个接收器信道(RX CH)的接收器电路514(其包括例如低噪声放大器、降频混频器、滤波器、可变增益放大器等各种接收器电路)。在主装置510中的发射器操作模式下，数字控制器516可将发射雷达信号提供到主PLL 517以产生经调制发射信号。任选地，经调制发射信号接着被传递到相应(多个)主装置510和(多个)从属装置522的发射器电路512、522中的缓冲器或倍频器(在所产生信号并不在雷达单元505的操作频率下的情况下)。发射器电路512的高频输出比如经由移相器电路被传递到功率放大器(两者均未示出)，其中所述高频输出在发射器电路512内经放大且被引导到一个或多个发射器天线511(且在一些例子中被引导到一个或多个从属装置520中的一个或多个发射器天线525)。

在主装置510和从属装置520中的接收器操作模式下，所接收雷达信号可接收在一个或多个接收器天线513、521处且被传递到包括低噪声放大器(LNA)的主接收器电路514和从属接收器电路524，所述低噪声放大器被配置成放大所接收到的雷达信号。所接收到的经放大雷达信号被传递到下变频混频器，在所述下变频混频器处将其与从主装置510接收到的所接收高频LO信号515混合。

主装置510进一步包括一个或多个可编程带通滤波器和一个或多个增益放大器(未示出)，以及一个或几个ADC 542，其联接到一个到几个接收器信道(RX_CH)514以及串行接口544。一个或几个ADC 542处理相对窄带信号，例如介于几kHz到几十MHz之间的范围内。

如参考图8更详细地描述且根据本发明的例子，主装置510进一步包括主从时钟分布和同步电路560。在此例子中，参考时钟产生于连接到外部晶体振荡器552的使用参考PLL550的主装置510上，且作为第一时钟信号(clk1)发送到主PLL 517并作为主从时钟信号(clk2)582发送到主从时钟分布和同步电路560。

在此例子中，主从分布和同步电路560被配置成将雷达单元中的帧起始信号，例如线性调频脉冲起始(RFS_in)信号580嵌入到从参考PLL550接收到的主从时钟信号(clk2)582中。将线性调频脉冲起始(RFS_in)信号580嵌入到主从时钟信号(clk2)582中允许这两个信号在装置之间本身同步且实际上无延迟的情况下跨越所有主从属装置分布。在此例子中，嵌入操作的结果为(所分布的和所接收的经调制)差分主从时钟信号584。在此例子中，主从分布和同步电路560使用RFS调制器562(实施于比如LVDS发射电路中)以将线性调频脉冲起始(RFS_in)信号580嵌入到主从时钟信号(clk2)582中，且使用RFS解调器564(实施于比如LVDS接收电路中)以分别将差分主从时钟信号584解嵌(例如解调)到从属RFS_out信号590和主从从属时钟信号588中。类似地，在主装置中，反馈(所分布的和所接收的经调制)差分主从时钟信号584还接收于主从时钟分布和同步电路560中。

响应于来自MCU 414的串并行接口(SPI)命令，主装置510的数字控制器516提供将由雷达单元505的每个主装置510和每个从属装置520、523使用的线性调频脉冲起始信号(rfs_in)580。将rfs_in信号580提供到主从时钟分布和同步电路560，且通过RFS调制器562将其嵌入于主从时钟信号(clk2)582上。在此例子中，RFS调制器562为产生经调制/嵌入输出LVDS信号的LVDS发射器电路。在一个例子中，如所示出，经调制/嵌入的输出LVDS信号可为具有嵌入的RFS信号584的差分主从时钟同步信号(MSclk_n与MSclk_p)。在此例子中，RFS调制器562(和RFS解调器564)可由100ohm差分电阻器(T)以及所有其它从属LVDS时钟RFS解调器终止，以便减小归因于LVDS链路不对称性的任何反射，其可破坏信号完整性且引起虚假零交叉。

根据本发明的例子，具有嵌入的RFS_in信号584(即，包含时钟与线性调频脉冲起始两者)的差分主从时钟同步信号可接着经由相等长度(L2)星形连接和分路器587传播到雷达单元505的多个/所有装置，以便将任何印刷电路板(PCB)偏斜或PCB不对称性限于非常低的值(例如大约＜100psec)。

在此例子中，每个雷达从属装置520、523包括数字控制器526和包括一个到几个发射器信道(TX_CH)的发射器电路522和包括一个到几个接收器信道(RX_CH)的接收器电路524。从属装置520进一步包括一个或几个ADC 541，其联接到一个到几个接收器信道(RX_CH)524以及串行接口534。根据本发明的例子，从属装置520进一步包括基于从属装置的主从时钟分布和同步电路561，其中仅启动LVDS接收器。在此例子中，基于从属装置的主从分布和同步电路561被配置成解调和从具有嵌入的RFS_in信号584的差分主从时钟同步信号提取线性调频脉冲起始(RFS)信号580。在此例子中，基于从属装置的主从分布和同步电路561使用实施于LVDS中的RFS解调器564。

在一些例子中，如本领域的技术人员所了解，从属装置520可配置为主装置510，但其中多个电路或组件或功能性被禁用。例如，在此从属装置520中，由于从主装置510接收到时钟和同步信号以及LO信号，因此从属参考PLL、主PLL和MS_CLK发射电路被禁用。从属装置内部可存在许多其它块，但本文中未提及以免混淆本发明的概念。

相应RFS从属解调器564被配置成在时钟与主时钟信号(clk_rxMS 585)之间具有非常低延迟变化的情况下提取呈CMOS格式的相应从属时钟信号(clk_rxS 588)。另外，相应RFS解调器564、565被配置成解调每个相应装置中所发射的线性调频脉冲起始信号(rfs_in580)。由于相应RFS主调制器585产生时钟信号(clk_rxM)且RFS主解调器565和RFS从属解调器564解调非常紧密对准的相应主时钟信号(clk_rxM585)和从属时钟信号(clk_rxS 588)，因此所述相应主时钟信号(clk_rxM585)和从属时钟信号(clk_rxS 588)用于重新取样相应主装置线性调频脉冲输出信号(rfs_outM)586和从属装置线性调频脉冲输出信号(rfs_outS)590。以此方式，RFS主解调器565和RFS从属解调器564在时间引擎570、572处的相应输入处形成同步的线性调频脉冲起始信号(rfsSync_M 592，rfsSync_S 594)。在此例子中，在从属装置中，在数字域中在相应数字控制器526内部通过触发器532执行此取样操作。在主装置中，在数字控制器516内部通过触发器530执行此取样。

本领域的技术人员将了解，主装置510和从属装置520内部可存在许多其它电路、组件和块，但出于清晰目的已经完全省略了这些电路、组件和块。以此方式，采用关于主从布置的本发明的例子实施例的系统，例如相控阵FMCW成像雷达系统可能够得益于多芯片配置中改进的时钟同步准确度。

在一些例子中，主装置510被配置成产生并将主从时钟584从MS_clock LVDS发射调制器526路径分配到从属装置内部的MS_clock LVDS接收路径，且回到主装置LVDS RX解调器564，呈比如星形配置。以此方式，在一些例子中，只要到接收器中的每一个的传输线长度匹配，应用于(多个)主装置和从属装置的ADC时钟就可完美对准。此外，在一些例子中，具有嵌入的帧起始指示的时钟信号可用于取样属于不同IC的不同ADC内部的数据，以便减小相位误差且因此降低传感器级处的角分辨率。

并且，举例来说，在一个实施例中，主装置510或从属装置520的所示出例子可实施为定位于单个集成电路598、599上的电路系统。可替换的是，电路和/或组件例子可实施为以合适的方式彼此互连的任何数目个单独集成电路598、599。因此，说明书和图式应被视为具有示意性意义而非限制性意义。

现参考图6(且参考图5)，根据本发明的例子实施例示出主装置与一个或多个从属装置之间的同步方法的时序图600。为了在比如基于主从布置的雷达单元，例如图5的雷达单元505中获得相位相干性，本地振荡器(LO)和时钟信号共享于雷达单元的所有装置之间。根据本发明的例子，将LO信号从主装置提供到存在于(多个)主装置510和(多个)从属装置520、523中的每个LO_in路径/引脚519、529(经由LO_out路径/引脚518)。在此状况下，使用相等长度(L)发射/通信管线和功率分配器星形引导LO_out信号以保证信号相位对准。

参考时钟产生于使用参考PLL时钟信号(clk2)582、连接到外部晶体振荡器552的主装置510上，且发送到RFS调制器560。在比如来自MCU 414的SPI命令下，主装置510的数字控制器516将线性调频脉冲起始(RFS_in)信号580提供到RFS调制器电路560，其被配置成将线性调频脉冲起始(RFS_in)信号580嵌入(例如包封)到从参考PLL550接收到的主从时钟信号(clk2)582中。在此例子中，嵌入的线性调频脉冲起始(RFS_in)信号580呈差分主从时钟信号(MS_clkdiff)584形式，差分主从时钟信号(MS_clkdiff)584接着由系统的所有(多个)主装置510和从属装置520使用。在图5中，RFS调制器电路560可为LVDS发射器且差分主从时钟信号(MS_clkdiff)584可呈LVDS信号-MSclk_n与MSclk_p形式。

在一些例子中，使用LVDS促进输出电压的可编程性且支持非常高的数据速度。在一些例子中，如果使用CMOS逻辑，那么可采用LVDS以便减小供应器之间归因于电流尖峰的干扰或信号污染。

包含时钟与线性调频脉冲起始的此差分主从时钟信号(MS_clkdiff)584接着通过主装置510发射到系统的所有装置，且由(多个)主装置510和从属装置520两者接收。主从时钟分布和同步电路560、561被配置成在两个时钟之间具有非常低延迟变化的情况下提取呈CMOS格式的时钟信号(clk_rxM 585与clk_rxS 588)，以及解调(多个)主装置510(以产生再现线性调频脉冲起始信号rfs_outM 586)和从属装置520(以产生再现线性调频脉冲起始信号rfs_outS 590)两者中所发射的线性调频脉冲起始信号(RFS_in)580。由于相应时钟信号有利地在非常低绝对延迟和延迟变化的情况下呈现非常良好对准，如所示出，因此所述相应时钟信号用于重新取样再现线性调频脉冲起始信号rfs_outM 586与rfs_outS 590。以此方式，同步的线性调频脉冲起始信号(rfsSync_M 592和rfsSync_S 594)形成在相应时间引擎570、572的输入处。在一些例子中，在数字域中在数字控制器516、526内部通过触发器530、532执行此取样。

在一些例子中，为了获得数字域中的此重新取样，至少一个主装置时钟接收器和解调器560和至少一个从属装置时钟接收器和解调器561中的至少一个可布置成使得产生信号(clk_rxM，clkrxS)的时钟提取电路系统并不归因于比如过程、电压、温度(PVT)变化中的任一者引入难以解决的延迟(σM，σS 620)，例如其中在通信单元设计阶段期间的变化经约束以小于一个时钟循环(Tclk)610，以免引入关于RFS_signal(rfs_outM，rfs_outS)的重新取样误差。在一些例子中，时钟提取电路系统产生信号(clk_rxM，clkrxS)，仅允许其归因于过程、电压、温度PVT变化中的任一者引入系统时钟信号(588，585)的时钟周期的至多一半的延迟(σM，σS＜Tclk 620)。本发明的发明人已识别出，较可接受比率为系统时钟信号588、585的时钟周期延迟的八分之一。任何变化性经良好控制以保证用于设置ADC侧处数据的取样时间的datavalid信号(datavalidM 596，datavalidS 598)在所有(多个)主装置和从属装置上准确地时间对准，其中最大延迟(d)由总体雷达相位变化规范(d＝＜R*Tclk)630限定。

在一个例子操作中，可以设想包括内置式芯片间本地化特征的雷达单元可用于车辆中的雷达单元中。本发明的例子可另外用于支持相控阵雷达系统中跨越多个传感器的射束导引控制，在一些例子中具有多个芯片。

本发明的例子提出用于通信单元中的时钟分布和同步的方法，通信单元具有以主从布置配置且被配置成处理发射信号和接收信号中的至少一个的至少一个主装置和至少一个从属装置。方法包括在主装置处：产生系统时钟信号和产生帧起始信号。方法进一步包括将帧起始信号嵌入到系统时钟信号中以产生嵌入的经调制主从时钟信号。接着将嵌入的经调制主从时钟信号发射到至少一个从属装置以同步至少一个主装置与至少一个从属装置之间的系统时钟信号和帧起始信号。

现参考图7，根据本发明的例子实施例，示出与跨越多个主装置-从属装置的同步相关联的步骤的例子流程图700。流程图开始于在702处，其中启动至少主装置和/或MCU。在704处，启动雷达单元的参考锁相环路(PLL)。在一些例子中，在704处，将时钟信号发送到(多个)主装置和(多个)从属装置和MCU。在一个例子中，在706处，启动主PLL且主装置的波形产生器控制其VCO以输出具有固定频率的LO信号，所述固定频率与线性调频脉冲起始频率f_{start_master}成比例。在一个例子应用中，启动一个或多个从属装置以从主装置接收信号，且因此调节所述信号的LO频率以与主装置中相同。

在本发明的例子中，在708处，主装置起始FMCW斜坡信号且在MS时钟信号内嵌入RFS_in信号。在一些例子中，接着将MS时钟信号发送到所有其它(多个)主装置和(多个)从属装置。在710处，在(多个)主装置和(多个)从属装置中的每一个中接收和解调具有嵌入的RFS_in信号的MS时钟信号。在712处，斜坡(线性调频脉冲)信号起始于(多个)主装置和(多个)从属装置中的每一个中。在714处，(多个)主装置和(多个)从属装置中的每一个接收回波信号的表示且基于具有嵌入的RFS_in信号的同步时钟信号将经验证的解调数据发送到MCU。以此方式，实现(多个)主装置与(多个)从属装置之间的同步，在此之后，所有(多个)主装置和(多个)从属装置具有相同的频率线性调频脉冲起始和线性调频脉冲截止频率，以及相同取样时钟。通过包括ADC的所有装置(或IC)取样的数据现基本上同步。流程图结束于716处。

为了有助于将例如RFS信号的帧起始信号嵌入到主从架构中例如主从时钟信号的时钟信号中，所述主从架构具体地说是采用例如LVDS的差分信令的主从架构，图8中提出例子LVDS发射器。在一些例子中，所提出例子LVDS发射器可被配置成支持驱动器输出电流的可编程性，其取决于终端负载的数目(即，接收RFS解调器的数目)和联接于RFS调制器的差分输出之间的电阻终端负载的值。在一些例子中，所提出例子LVDS可被配置成支持驱动器电流的可编程性且具体地说支持最大电流与最小电流的振幅比率的可编程性，取决于其它从属装置和(多个)主装置中采用的LVDS接收器和解调器。在一些例子中，所提出例子LVDS发射器可被配置成支持对MS时钟上的线性调频脉冲起始的同相转变高-低-高检测，以免在LVDS接收器和解调器处出现错误解调。

在一些例子中，架构已经被设计成能够编程LVDS TX电流的绝对值(例如根据LVDS接收器负载的数目)，以此方式使得在LVDS接收器侧处电压恒定(V_max，V_min)。这是有利的，由于在LVDS接收器中，最大电压V_max需要高于某一电平以便不会使LVDS接收器相位噪声劣化，且需要高于最小值以便能够检测从低到高的转变(当解调嵌入的RFS信号时)。此外，在一些例子中，有利的是，V_min还高于安全阈值电平(Vth_safety)。

现参考图8，根据本发明的例子实施例示出被配置成将RFS信号(例如线性调频脉冲起始)嵌入到时钟信号(例如主从时钟信号)中的例子LVDS发射器和调制器。RFS调制器562由两个互补驱动器810、830，控制器850和单个共模电阻器860对构成。在本发明的例子中，控制器850被配置成根据所接收的RFS信号，例如线性调频脉冲起始信号启用或禁用互补驱动器810、830中的相应一个，将所接收的RFS信号提供到控制器850。响应于RFS信号的到达(或未到达)，控制器850被配置成改变输出电流值，并且因此改变输出电压。

在所示出的例子中，控制器被配置成提供四个替代逻辑控制信号(两个信号输出自具有输入时钟851和RFS 852或输入时钟851和接地853输入的异或栅极854；且两个信号使其表示反相，输出自反相器856)。在所示出的例子中，来自控制器850的四个替代逻辑控制信号用于激活或解除激活第一驱动器810中的开关812、814、816、818或第二驱动器830中的开关832、834、836、838。以此方式，所提出例子LVDS发射器可被配置成在调制相位期间支持对MS时钟上的线性调频脉冲起始的同相转变，例如高-低-高检测，以避免在LVDS接收器和解调器处出现错误解调。

在本发明的一些例子中，可以设想与嵌入的RFS(或线性调频脉冲起始)信号相关联的AM电平可在主装置510中的RFS调制器中进行编程。在一个例子中，如图8中所示出，当激活两个驱动器810、830(即，‘接通’)时获得最大输出电压，如以下等式[1]中所表达：

最大输出电压摆幅(Amax(voutp，n))＝m*I*R [1]

其中‘m’为所使用的驱动器单元的数目。

可替换的是，当比如激活第一驱动器810(即，‘接通’)，同时解除激活第二驱动器830(即，‘关断’)时获得最小输出电压，如以下等式[2]中所表达：

最小输出电压摆幅：＝＞Amin(voutp，n)＝R＝m*I*R*(2k-1)[2]

当激活第一驱动器810(即，‘接通’)，同时解除激活第二驱动器830(即，‘关断’)时。

在一些例子中，多个终端负载可编程，由此使得设计者能够针对恒定Amax/Amin比率设定可编程输出电压。因此，在一些例子中，所提出例子LVDS发射器可被配置成支持驱动器输出电流的可编程性，取决于终端负载的数目。例如，且取决于所选的终端负载的数目(其中每个装置通常可存在一个终端负载)，设计者(或控制器)可基于较低电阻增大电流以达成相同电压，归因于终端负载电阻器的平行性质。因此，如果假设一个实施例包括单个主装置和单个从属装置，那么两个装置在LVDS RX内部具有100ohm电阻器，由于两个装置并联布置，这等于50ohm负载。

在一些例子中，值‘k’选择Amax电压电平与Amin电压电平之间的比率，应注意最大电压Amax为恒定电压。

Amax电压电平与Amin电压电平之间的比率在以下等式[3]中示出：电压比率＝Amax/Amin＝{m*I*R}/{m*I*R*(2k-1)}＝1/(2k-1)[3]

根据最大电流与最小电流之间所需的比率(和因此最大信号振幅与最小信号振幅之间的比率，Amax/Amin)，可如等式[4]中所示出计算参数‘k’。

k＝(1/2)*[1+1/比率] [4]

以此方式，在激活(即，‘接通’)的第一驱动器810中选择‘k’不同电流源(k*I)，同时在激活(即，‘接通’)的第二驱动器830中选择(1-k)电流源(1-k)*I。以此方式，所提出例子LVDS发射器可被配置成支持驱动器中的每一个的可编程性以及以可编程的方式控制调制器最大电流与最小电流的振幅比率。在一些例子中，这是取决于(多个)从属装置和(多个)主装置中采用的LVDS接收器和解调器而进行。

在一个例子中，值‘k’可设定成3/4。在此情况下，在‘接通’两个驱动器时的最大输出电压摆幅，等式[2]可如下限定于等式[5]中：

最大输出电压摆幅(Amax(voutp，n))＝[(3/4)＊I+(1/4)＊I]＊R＝I＊R[5]

在此情况下，在‘接通’两个驱动器时的最小输出电压摆幅造成以下等式[6]：

最小输出电压摆幅(Amin(voutp，n))＝[(3/4)＊I-(1/4)＊I]＊R＝I/2＊R[6]

除用于编程最大和最小信号振幅比率(经由‘k’参数)的上述例子之外，本发明的一些例子还提出经由针对左侧第一驱动器810和右侧第二驱动器830选择参数‘m’而编程(最小和最大)输出电流的绝对值，从而使其间的比率保持恒定。

在一些例子中，‘m’的选择可取决于级联系统中使用的电阻终端(并联连接)的数目，如使输出电压摆幅保持恒定的目标且如每个LVDS接收器输入处可见，高于最小电压极限。在一些例子中，此最小电压极限可由LVDS接收器输入处所需的最小电压确定以保证LVDS接收器输出时钟处的给定相位噪声。

因此，通过取决于RFS输入信号852的电平控制驱动电路中的一个，例如第二驱动器电路830的激活或解除激活，多个振幅信号可从主装置的RFS调制器输出，实际上形成具有嵌入的RFS信号852的所分布的经调制差分主从时钟信号584。在一些例子中，所分布的经调制差分主从时钟信号584内包含的线性调频脉冲起始振幅调制可配置为在Amax值与Amin值之间转变，如所示且根据本发明的例子实施例。

现参考图9，根据本发明的例子实施例示出被配置成将RFS信号(例如线性调频脉冲起始)嵌入到时钟信号(例如主从时钟信号)中的例子CMOS单端发射器和调制器。如本领域的技术人员应了解，存在可在某些技术过程内实施本文中描述的概念的多个方式，且图9的例子CMOS单端发射器和调制器极其不同于图8中采用的例子方法，由于例子LVDS发射器和调制器被配置成将RFS信号(例如线性调频脉冲起始)嵌入到时钟信号(例如主从时钟信号)中。

图9中呈现替代CMOS发射器和RFS调制器960的一个例子，但可以设想其它实施方案和电路设计有可能采用本文中描述的概念。在CMOS发射器和RFS调制器960中，CMOS缓冲器962联接到RFS调制器电路950且以此方式经设计使得其始终能够由简单的输入时钟信号(例如两个逻辑电平时钟信号982)在其输出处提供具有比如三个逻辑电平的经调制时钟信号984。在一些例子中，此CMOS缓冲器962设计提供减小(或最小延迟变化)，且输出的经调制三个逻辑电平时钟信号包括不同供应电压Vth_H 986、Vth_L 987和零电压988。这三个电压986、987、988由RFS调制器电路系统950根据等式[7]产生，

Vth_L＝Vth_H*(R2)/(R1+R2) [7]

在此例子中，根据输入RFS信号852和开关SW1 952和SW2 954的配置执行选择从一个电压移动到另一电压(例如Vth_H 986到Vth_L987且反之亦然，产生叠加于输入时钟信号982上的RFS调制信号)。在此例子中，这些开关受通过触发器电路DFF 970产生的同步控制信号(ctrl 956，ctrlb 958)控制，触发器电路DFF 970的输出由输入时钟信号982的时序触发。当从一个逻辑电平移动到另一逻辑电平(例如Vth_L987到Vth_H 986且反之亦然)时，本发明的例子确保电压电平在小于输入时钟信号982的时钟周期(Tclk)的1/4内达到其最大值(即，包括任何稳定时间)。

尽管本发明的例子参考RFS调制器电路950的CMOS单端实施例进行描述，但可以设想可使用逻辑电平调制实施方案或电路。在RFS调制器电路950的所示出的CMOS单端实施例和其它设想的逻辑电平调制实施方案或电路中，目标是(至少)提供第3逻辑电平(例如Vth_L)，其不同于‘0’和高(Vdd)，其中转变(从Vth_H到Vth_L或Vth_L到Vth_H)表示RFS信号的嵌入。在接收器感测中，设想的逻辑电平调制实施方案或电路需要被设计成使得所产生第3逻辑电平可由CMOS接收器和解调电路系统检测到。

现参考图10，示出FMCW雷达单元中主装置和从属装置的操作的例子流程图1000。在本发明的例子中，根据本发明的例子实施例，主装置可采用被配置成将RFS信号(例如线性调频脉冲起始)嵌入到时钟信号(例如主从时钟信号)中的LVDS(或单端)发射器和调制器电路，例如在图7中的708到712处所执行的操作。

在主装置中，在1002处，例如当信号由XTAL输入提供时，主装置(比如来自图5的主装置510)启动，起始主数字控制器启动，并且在一些LDVS例子中，启动序列致使系统中的多个终端负载待确定，使得可设定LVDS TX电流。在1004处，启动参考PLL，使得将主从时钟信号发送到RFS调制器。在一些例子中，这使得产生LVDS TX_RX(clk2)信号(来自图5)，使得将主从时钟信号(MSclk_n，Msclk_p)发送到每个主装置和从属装置。另外，在一些例子中，主从时钟信号还发送到MCU。此外，在一些例子中，主从时钟信号还发送到主装置内部的主PLL(即，作为来自图5的clk1)。

在1006处，MCU启动。在1008处，主PLL启动，这导致在主装置的端口处出现LO输入/LO输出信号。还启动主装置发射、接收、ADC和接口等等。在1010处，在一些例子中，FMCW斜坡步骤/斜率操作经由串并接口(SPI)由MCU进行编程。在1010处，在主装置中，还可启动射频解调器电路，以便接收和解调具有嵌入的RFS同步信号584的经调制差分(或单端)主从时钟信号。

在1012处，启动RFS调制器电路且从数字控制器接收RFS同步信号(例如FMCW雷达单元中的线性调频脉冲起始信号)。RFS调制器电路将RFS同步信号以差分信号或单端形式嵌入到主从时钟中，且在1014处将具有嵌入的RFS同步信号584的经调制差分主从时钟信号(或具有嵌入的RFS同步信号984的经调制单端主从时钟信号)分配到其它从属装置和(多个)主装置(如果被配置)。如图8或图9中所示出，嵌入的RFS_synch信号，例如线性调频脉冲起始信号用于起始所有装置上的调制功能，且已经经由LVDS主从分布和同步电路560的RFS调制器562或CMOS单端发射器和调制器960嵌入于系统时钟信号中。

在一些例子中，所分布的经调制差分主从时钟信号584或所分布的经调制单端主从时钟信号984由主装置提供，且以星形连接方式经PCB引导以便保证跨越接收装置中的每一个的时钟信号的相同延迟。

在1016处，在主装置处，RFS解调器电路接收嵌入的MS时钟(clk_rxM)且解调(解嵌)其中包含的RFS信号(rfsSync_M)。在此例子中，在1018处，起始呈主装置中的斜坡信号形式的通信。在1020处，主装置能够接收雷达信号且将同步有效数据发送到MCU。

在一些例子中，在1012处执行的LVDS或CMOS单端接收器调制器操作可补充有可配置为在Amax值与Amin值之间转变的AM电平的编程操作，如图8中所描述。

还参考图10，示出FMCW雷达单元中从属装置的操作的例子流程图1050。在1052处，从属装置等待来自主装置的嵌入时钟信号。在1054处，例如当在CLK_RX&DEMOD处接收到时钟信号时启动从属装置，且启动从属数字控制器。在1056处，在从属装置处，启动(多个)发射、接收和ADC电路以及接口中的LO电路。在1058处，在从属装置的RFS解调器电路处，接收和解调(解嵌)嵌入的MS时钟(clk_rxM)以提取其(clk_rxS；rfsSync_S)中包含的RFS信号(rfsSync_M)。在1060处，在从属装置中起始斜坡信号。在1062处，从属装置接收雷达信号且能够将同步有效数据发送到MCU。

以此方式，实现(多个)主装置与(多个)从属装置之间的同步，在此之后，所有(多个)主装置和(多个)从属装置具有相同的频率线性调频脉冲起始和线性调频脉冲截止频率，以及相同取样时钟。通过包括ADC的所有装置(或IC)重新取样的数据现基本上同步。

因此，本发明的例子描述包括多个级联装置的通信单元(例如雷达单元)，级联装置包括以主从布置配置且被配置成处理发射信号和接收信号中的至少一个的至少一个主装置和至少一个从属装置。至少一个主装置包括：时钟产生电路；联接到时钟产生电路且被配置成接收系统时钟信号和帧起始信号的调制器电路。至少一个主装置被配置成将帧起始信号(例如线性调频脉冲信号)嵌入到系统时钟信号中以产生嵌入的经调制主从时钟信号。至少一个主装置将嵌入的经调制主从时钟信号发射到至少一个从属装置以同步至少一个主装置与至少一个从属装置之间的系统时钟信号和帧起始信号。在其它例子中，至少一个主装置可与任何数目的从属装置一起采用。在此情况下，至少一个主装置和一个或多个从属装置可呈现不同数目个接收器和发射器信道。从属装置可经编程以仅启动接收信道，而发射信道由主装置启动。

尽管参考适合于汽车应用的雷达单元描述本发明的例子，但可以设想本文中所描述的概念可适用于其它应用，例如用于机器人或无人机的雷达。

在前述说明书中，已参考本发明的实施例的具体例子描述了本发明。然而，将明显的是，可在不脱离如所附权利要求书中所阐述的本发明的范围的情况下对所述具体例子作出各种修改和改变，且权利要求书并不限于上文所描述的具体例子。如本文中所论述的连接可以是适合于从相应节点、单元或集成电路装置传递信号或将信号传递到所述相应节点、单元或集成电路装置的任何类型的连接。相应地，除非以其它方式暗示或陈述，否则连接可以是例如直接连接或间接连接。另外，多个连接可换为串行或以时分复用的方式传递多个信号的单个连接。同样，携载多个信号的单个连接可以被分成携载这些信号的子集的各种不同连接。因此，存在用于传递信号的许多选择方案。

本领域的技术人员应认识到，本文中所描绘的架构仅为示例性的，且实际上，可实施实现相同功能性的许多其它架构。因此，实现相同功能性的组件的任何布置实际上‘相关联’，使得所要功能性得以实现。因此，本文中经组合以实现特定功能性的任何两个组件都可以被视为彼此‘相关联’，使得所要功能性得以实现，而不管架构或中间组件如何。同样地，如此相关联的任何两个组件还可被视为彼此“可操作地连接”或“可操作地联接”以实现所要功能性。

此外，本领域的技术人员应认识到，上述操作之间的界限仅仅是说明性的。多个操作可组合成单个操作，单个操作可分散于额外的操作中，并且操作的执行可在时间上至少部分地重合。此外，替代性实施例可包括特定操作的多个实例，并且操作的次序可以在不同其它实施例中进行更改。

在权利要求书中，放置在圆括号之间的任何附图标记不应被解释为限制所述权利要求。词语‘包括’不排除除了权利要求中所列的那些元件或步骤之外的其它元件或步骤的存在。此外，如本文中所使用，术语‘一(a/an)’被限定为一个或多于一个。另外，权利要求书中对例如‘至少一个’和‘一个或多个’的介绍性短语的使用不应被解释为暗示由不定冠词‘一’引入的另一权利要求要素将包括此类所引入的权利要求要素的任何特定权利要求限制为仅包括一个此类要素的发明，即使是在同一权利要求包括介绍性短语‘一个或多个’或‘至少一个’和例如‘一’的不定冠词时也如此。定冠词的使用也是如此。除非另有陈述，否则例如‘第一’和‘第二’等术语用于任意地区别此类术语所描述的元件。因此，这些术语未必意图指示此些元件的时间上的优先级或其它优先级。在彼此不同的权利要求中叙述某些措施这一单纯事实并不指示不能使用这些措施的组合来获得优势。

Claims (10)

1.一种通信单元(400，500)，其特征在于，包括：

多个级联装置，其包括以主从布置配置的至少一个主装置(510)和至少一个从属装置(520)；

其中所述通信单元(400，500)被表征为：

所述至少一个主装置(510)包括：

时钟产生电路，其被配置成输出系统时钟信号；

调制器电路(562)，其联接到所述时钟产生电路且被配置成接收所述系统时钟信号和帧起始信号且将所述帧起始信号嵌入到所述系统时钟信号中以产生嵌入的经调制主从时钟信号(584)；且

将所述嵌入的经调制主从时钟信号(584)发射到所述至少一个从属装置以在所述至少一个主装置(510)与至少一个从属装置(520)之间使所述系统时钟信号和所述帧起始信号同步。

2.根据权利要求1所述的通信单元(400，500)，其特征在于，所述调制器电路(562)包括以可操作方式联接到控制器(850)的至少两个互补驱动器(810，830)，其中所述控制器(850)被配置成根据所接收的帧起始信号控制所述至少两个互补驱动器(810，830)中的每一个的输出电流。

3.根据权利要求2所述的通信单元(400，500)，其特征在于，所述至少两个互补驱动器(810，830)各自包括至少两对开关，每一对开关被配置成从所述控制器(850)接收第一控制信号和第二控制信号。

4.根据前述权利要求2至3中任一项所述的通信单元(400，500)，其特征在于，所述控制器(850)包括多个异或逻辑组件，其中第一异或逻辑组件(854)接收所述帧起始信号(852)和时钟信号(851)且将第一控制信号(858)输出到第一互补驱动器(830)，且第二异或逻辑组件(855)接收参考信号(853)和所述时钟信号(851)且将第二控制信号(859)输出到第二互补驱动器(810)。

5.根据权利要求4所述的通信单元(400，500)，其特征在于，所述控制器(850)包括分别联接到所述多个异或逻辑组件的所述输出且分别被配置成产生第三控制信号(860)并产生第四控制信号(861)的一对反相器(856，857)，所述第三控制信号(860)为所述第一控制信号(858)的反相，所述第四控制信号(861)为所述第二控制信号(859)的反相。

6.根据在前的任一项权利要求所述的通信单元(400，500)，其特征在于，所述至少一个主装置被配置成使用差分信令使得所述嵌入的经调制主从时钟信号(584)呈嵌入的经调制差分主从时钟信号(584)的形式。

7.根据权利要求6所述的通信单元(400，500)，其特征在于，所述至少一个主装置被配置成在将所述帧起始信号嵌入于所述主从时钟信号(584)中时使用低电压差分信令LVDS。

8.根据权利要求3所述的通信单元(400，500)，其特征在于，所述至少两个互补驱动器供应有受互补偏置电压控制的电流源，其中经控制互补偏置电压被配置成对具有振幅电平的所述嵌入的经调制主从时钟信号(584)提供嵌入的帧起始振幅，所述振幅电平由多个从属装置和主装置的每个RFS解调器进行预期。

9.一种呈主从布置的用于主装置(510)的集成电路(598，599)，其特征在于，所述集成电路(598，599)被表征为调制器电路(562)被配置成：

接收系统时钟信号和帧起始信号；

将所述帧起始信号嵌入到所述系统时钟信号中以产生嵌入的经调制主从时钟信号(584)；以及

将所述嵌入的经调制主从时钟信号(584)发射到至少一个从属装置以在至少一个主装置(510)与至少一个从属装置(520)之间使所述系统时钟信号和所述帧起始信号同步。

10.一种用于通信单元中的时钟分布和同步的方法(700)，所述通信单元具有以主从布置配置且被配置成处理发射信号和接收信号中的至少一个的至少一个主装置和至少一个从属装置，其特征在于，所述方法包括在主装置处：

接收系统时钟信号和帧起始信号；

将所述帧起始信号嵌入到所述系统时钟信号中以产生嵌入的经调制主从时钟信号(584)；以及

将所述嵌入的经调制主从时钟信号(584)发射到至少一个从属装置以在所述至少一个主装置(510)与至少一个从属装置(520)之间使所述系统时钟信号和所述帧起始信号同步。