CN110740029B - 通信单元、集成电路和用于时钟和数据同步的方法 - Google Patents

Abstract

一种通信单元(900)包括多个级联装置，其包括以主从布置配置的至少一个主装置(910)和至少一个从属装置(920，923)。所述至少一个主装置(910)和至少一个从属装置(920，923)各自包括：解调器电路(964，965)，其被配置成接收所分布的参考时钟信号(984)且由所述参考时钟信号(984)重新形成系统时钟信号(988，990)；时钟产生电路，其包括被配置成接收所述重新形成的系统时钟信号(988，990)以形成主从时钟信号的在内部产生的参考锁相环路；和模/数转换器ADC(941，942)，其联接到所述参考锁相环路且被配置成使用同一主从时钟信号(988，990)对准所述至少一个主装置(910)和至少一个从属装置(920，923)的每个ADC(941，942)之间的相应取样时刻。

Description

通信单元、集成电路和用于时钟和数据同步的方法

技术领域

技术领域涉及包括分布式主从布置的通信单元，例如雷达单元，和用于时钟和数据同步的方法。本发明适用于但不限于雷达单元，比如汽车应用，和其对应的方法。

背景技术

对用于车辆的主动安全系统的需求日益增加。主动安全系统每车需要多个雷达传感器，每个雷达传感器通常利用特定雷达技术工作。在汽车应用中，主要使用多个集成电路(IC)，有时被称作‘芯片’来构建雷达传感器。当前趋势为使用射频(RF)互补型金属氧化物半导体(CMOS)处理技术解决方案提供片上雷达系统(SoC)以便降低成本和功耗。

频率经调制连续波(Frequency-modulated continuous wave，FMCW)雷达传感器发射调频信号，且雷达接收器基本上同时接收到其回波。所接收到的回波接着与发射信号混合且产生具有以下频率的低频信号：

在混合器的输出处的所谓的差频(Fb)。通过分析差频，可提取范围参数(即，距目标的距离)。

商用汽车雷达传感器通常包括多个接收器和发射器(其组合被称作收发器(TRx))。微控制器(MCU)执行收发器电路的数字控制和数字化数据的数字信号处理(例如快速傅里叶变换(FFT)和数字信号处理)以便将经处理雷达数据输出到车辆的MCU。

用于高度自动式或全自主式驾驶的下一代高性能雷达解决方案将需要在方位角和高度两者上遵守严格的雷达角分辨率要求。角分辨率直接与接收器天线的雷达系统数目和其相对于彼此的位置相关。当前整体式雷达收发器IC通常经约束以包含仅数个收发器信道，由于将较多收发器信道集成于同一芯片上的复杂度和成本和热耗散问题基本上随着所包括的IC的数目而增加。

为了实现方位角和高度的角分辨率的提高，可使用具有一主装置和若干从属装置的多芯片组解决方案，如图1中所示出。在此图解说明中，已知雷达单元级联两个雷达收发器芯片。雷达收发器芯片中的一个经定义为主装置110，其包含联接到发射天线112的第一组发射器电路和经联接以接收天线114的第一组接收器电路。主装置110(或IC)将多个信号130提供到一个或多个从属装置120。以此方式，相干地级联主装置和若干从属装置以增大发射和接收信道的数目，由此使得能够提高传感器准确度，从而改进角分辨率。

每个主装置110和从属装置120内嵌若干接收器和发射器信道，且微控制器单元(MCU)用于组合从所有接收器接收到的所有数据，以及控制和编程主装置110和从属装置120。主装置110被布置成通过印刷电路板(PCB)100上的传输线将芯片外本地振荡器(LO)信号140分配到其它雷达芯片(在此状况下，另一个收发器芯片充当从属装置120)。LO信号140用于不同发射器和接收器，且通常经星形引导(即，经由相等长度路径引导)到每个装置以保证相同延迟和所有装置(有时为单独IC)之间的确切相位相干性。从属装置120(和其它(多个)从属装置123)包含联接到发射天线122的第二组发射器电路和经联接以接收天线124的第二组接收器电路。

来自主装置110的LO信号140的分配确保从属装置120也能够使用所述LO信号140，且由此确保不同雷达收发器的缩混器的发射信号频率与时钟频率相同。LO信号140由包括主装置110的所有装置使用，其中LO信号140经引导离开主装置110且其后回到主装置110中。通常，在主从布置中，在对称PCB长度情况下引导LO信号140以便确保系统的每个主装置110和(多个)从属装置120、123中的所有接收器(涵盖相应缩混器)在相同相位情况下接收相同LO。对于级联系统，相位相干性为强制性的。其它控制信号可与较低速度时钟，例如模/数转换器(ADC)时钟同步，可跨越多个IC/装置使用较低速度时钟。

主装置110联接到MCU 160，MCU 160包括各种接口，例如串并行接口(serial-parallel interface，SPI)162、通用数据输入输出端口170、斜坡帧起始(ramp framestart，RFS)电路168，以及MCU时钟接口164，此时钟信号165通常由主装置110提供。

RFS信号可(i)通过MCU 160上的专用引脚(RFS_out)和(多个)主装置110和(多个)从属装置120、123上的单个引脚(RFS_in)由MCU 160产生和分配或(ii)由主装置110产生和分配，其中在此状况下MCU 160不需要引脚。

在第一已知架构(i)中，所述第一已知架构(i)如图1中所示出且为大部分当前主从布置中使用的主导架构，RFS电路168产生用于触发每个主装置和从属装置内的调制时序引擎的起始点的RFS信号166。RFS信号166由MCU 160产生且需要至少一个专用MCU引脚。RFS还可经由RFS信号140通过来自MCU 160的SPI命令由主装置110产生。在此状况下，主装置110中通常需要两个引脚(以支持RFSout、RFSin)且每个从属装置中通常需要一个引脚(RFSin)以便实现确保RFS信号的良好对称性优选的星形分布。然而，甚至在第一架构(i)中使用星形连接PCB引导，(多个)主装置110和从属装置120、123内部帧起始的完美时间对准为不可能的，由于MCU 160和(多个)主装置110和从属装置120、123不同步，例如其经历不同填补延迟、不对来自MCU时间引擎的RFS的时序产生进行控制，等等。

在第二已知架构(ii)中，当RFS由主装置110产生时：起始RFS的产生的信号来自于来自MCU 160的SPI命令。因此，在此状况下，在MCU侧处不需要RFS。RFS接着由主装置110产生。用于引导RFS信号的主装置110与从属装置120、123的连接可以两个不同的方式执行：

(a)使用每个主装置110和(多个)从属装置120、123上的单个引脚的非星形连接方式，因此对准为不可能的；和

(b)星形连接方式，其中在主装置110中使用两个引脚(RFS_out和RFS_in)且在(多个)从属装置120、123中的每个从属装置中使用单个引脚(RFS_in)。此星形引导确保所有芯片中RFS信号长度的对称性，且由此实现线性调频脉冲起始信号(帧起始)的良好对准。然而，本发明人已认识到，此对准并不足以确保ADC时钟(即，每个主装置110和(多个)从属装置120、123上的M/S时钟)和RFS信号在彼此之间同步。

主从(MS)时钟信号142由主装置产生且用作通过任何其它主装置和所有从属装置123同步微控制器时基事件的时基。与MCU 160的连接由SPI控制管线163和呈给定数据格式的从所有IC回到MCU 160以供随后信号处理的数字数据管线信号组成，给定数据格式(例如，移动工业处理器接口相机串行接口(MIPI CSI-2)、低电压差分信令(LVDS)或其它格式)。

级联主从(MS)时钟信号(MS_clkP，MS_clkN)142特定地用于对若干主装置和从属装置的ADC的取样时刻的时基同步。

为了分布式雷达系统的最优操作，这些信号(LO140、MS时钟信号142和RFS信号166)跨越不同装置上的所有接收器电路同步至关重要。这意味着在校准所有主装置和从属装置中的所有接收器信道之间的相位差之后，PCB中分布的所有装置之间的电压供应Vcc、温度和老化变化不应改变初始时钟对准，例如在单次校准操作之后在雷达模块级处执行。

关于此类级联系统的首要问题为时钟分布和同步。归因于主装置和(多个)从属装置之间的时钟有效和帧起始时序之间的任何未对准，归因于组件、装置、电路之间的不同印刷电路板(PCB)延迟而出现问题。通常通过在星形连接架构中采用MS时钟分布过程来克服此问题，以便保证相同传输线长度并且因此保证组件、装置、电路之间的良好时钟对准。LO信号也需要星形连接架构以在将所有收发器信道用作一个天线阵列时达成相位相干性。对于所有共同信号(LO信号、MS时钟等等)均采取星形连接架构的要求对PCB设计强加苛刻约束。共同且同步的相位参考在分布式雷达相控阵列设计中尤其重要，以便导引射束且控制相控阵系统的辐射方向图。

同步时钟信号还用于取样每个装置的ADC内部的数据。在FMCW雷达装置中，同步时钟边沿用于取样数据且控制用于起始调制的信号。在此，RFS信号必须跨越所有装置同步。需要此对准以避免在主装置和从属装置中在不同时间/时刻取样有效数据，这将形成装置之间的相位误差且因此损害雷达系统性能。

甚至当采用星形连接架构时，在RFS信号边沿接近于MS时钟边沿时出现问题。具体地说，响应于过程、电压或温度(PVT)变化，主装置和一个或多个从属装置可观察在不同时钟边沿处重新定时的RFS。这意味着对于比如IF＝20MHz的中频(IF)，可发生完整240MHz MS时脉循环的误差。此导致约+/-15度的相位误差，这会损害雷达角分辨率。现代成像雷达系统规范允许最大+/-3度的相位误差，且此考虑了归因于组合ADC取样和接收器信道变化以及一些PCB不对称性的误差。对于20MHz的最大中频(IF)，此转化为约416皮秒的所需的严格同步时间准确度。

US6775328 B1提出使用mV输入输出驱动器和接收器的反馈同步回路；US9031180B2提供经由无线发射器中的协议(数据帧)的同步；US7876261 B1提出装置之间使用反射波时钟同步的同步。US6209072 B1使用时钟修正锁存技术以便获得主装置与从属装置之间的同步接口。这些已知技术中的每一个均为复杂的和/或需要其它组件和电路，由此需要有价值的PCB空间和提高的成本。

因此，需要更好地支持共享时钟信号(其使用主从时钟)与使用多个雷达装置或IC的雷达单元中的斜坡帧起始(RFS)信号之间的同步的机构。

发明内容

根据本发明的第一方面，提供一种通信单元，包括：

多个级联装置，其包括以主从布置配置的至少一个主装置和至少一个从属装置；

其中所述通信单元被表征为所述至少一个主装置和至少一个从属装置各自包括：

解调器电路，其被配置成接收所分布的参考时钟信号且由所述参考时钟信号重新形成系统时钟信号；

时钟产生电路，其包括被配置成接收所述重新形成的系统时钟信号以形成主从时钟信号的在内部产生的参考锁相环路；和

模/数转换器ADC，其联接到所述参考锁相环路且被配置成使用同一主从时钟信号以对准所述至少一个主装置和至少一个从属装置的每个ADC之间的相应取样时刻。

在一个或多个实施例中，经由低电压差分信令LVDS链路接收所述所分布的参考时钟信号。

在一个或多个实施例中，所述在内部产生的参考锁相环路为在内部产生的参考电荷泵模/数转换器锁相环路CPADCPLL，所述电荷泵模/数转换器锁相环路CPADCPLL在所述至少一个主装置和至少一个从属装置中的每一个中均经接通。

在一个或多个实施例中，所述在内部产生的参考CPADCPLL被配置成将ADC时钟信号提供到所述ADC，所述ADC时钟信号高于接收到的所述所分布的时钟信号且包括所述至少一个主装置和至少一个从属装置中的每一个的每个ADC之间的相应时间对准取样时刻。

在一个或多个实施例中，所述至少一个主装置和至少一个从属装置中的至少一个进一步包括：

联接到所述解调器电路且被配置成重新取样所述重新形成的同步系统时钟信号的数字控制器。

在一个或多个实施例中，所述解调器电路被配置成接收包括嵌入的帧起始信号的所述所分布的系统时钟信号且使所述帧起始信号与所述所分布的参考时钟信号解嵌以重新形成所述系统时钟信号。

在一个或多个实施例中，所述通信单元为雷达单元且所述帧起始信号为线性调频脉冲起始信号。

在一个或多个实施例中，所述时钟产生电路以可操作方式联接到移动工业处理器接口MIPI且所述在内部产生的参考CPADCPLL被配置成将时钟信号提供到所述至少一个主装置和至少一个从属装置中的每一个中的所述MIPI，所述时钟信号高于接收到的所述所分布的时钟信号。

在一个或多个实施例中，所述解调器电路由差分电阻器终止。

根据本发明的第二方面，提供一种呈主从布置的用于主装置的集成电路，所述集成电路包括：

多个级联装置，其包括以主从布置配置的至少一个主装置和至少一个从属装置；

其中所述集成电路被表征为所述至少一个主装置和至少一个从属装置各自包括：

解调器电路，其被配置成接收所分布的参考时钟信号且由所述参考时钟信号重新形成系统时钟信号；

时钟产生电路，其包括被配置成接收所述重新形成的系统时钟信号且形成主从时钟信号的在内部产生的参考锁相环路；和

模/数转换器ADC，其联接到所述参考锁相环路且被配置成使用同一主从时钟信号以对准所述至少一个主装置和至少一个从属装置的每个ADC之间的相应取样时刻。

根据本发明的第三方面，提供一种用于通信单元中的时钟分布和同步的方法，所述通信单元具有以主从布置配置的至少一个主装置和至少一个从属装置，所述方法被表征为在所述至少一个主装置和至少一个从属装置中的每一个处：

接收所分布的参考时钟信号；

由所述参考时钟信号重新产生系统时钟信号；

在在内部产生的参考锁相环路处接收所述重新形成的系统时钟信号以形成主从时钟信号；且

在模/数转换器ADC处使用同一重新形成的主从时钟信号以对准所述至少一个主装置和至少一个从属装置的每个ADC之间的相应取样时刻。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

将参考图式仅借助于例子来描述本发明的另外的细节、方面和实施例。在图式中，相同参考数字用于识别相同或功能上类似的元件。图式中的元件为简单和清楚起见被示出并且不必按比例绘制。

图1示出级联两个雷达收发器芯片的已知雷达单元的框图。

图2示出根据本发明的例子实施例所调适的雷达单元的例子框图。

图3示出根据本发明的例子实施例的以主从同步方法级联多个芯片的雷达单元的例子图。

图4示出根据本发明的例子实施例的同步方法的时序图。

图5示出根据本发明的例子实施例的与跨越多个主装置-从属装置的同步相关联的步骤的例子流程图。

图6示出根据本发明的一些例子的被配置成提供雷达时钟和数据同步的主装置-从属装置布置的例子框图。

图7示出根据本发明的例子实施例的与跨越多个主装置-从属装置的雷达时钟和数据同步相关联的步骤的例子流程图。

图8示出根据本发明的一些例子的被配置成提供雷达时钟和数据同步的主装置-从属装置布置的例子框图，其中可使时钟质量(和因此雷达系统性能)劣化的可能的工作循环问题可被去除。

图9示出根据本发明的例子实施例的与跨越多个主装置-从属装置的雷达时钟和数据同步相关联的步骤的例子流程图，其中可使时钟质量(和因此雷达系统性能)劣化的可能的工作循环问题可被去除。

具体实施方式

因为本发明的所示出实施例可以在很大程度上使用本领域的技术人员所熟知的电子组件和电路来实施，因此，为了理解和了解本发明的基础概念并且避免混淆或无法专心于本发明的教示，下文将不再以比认为是示出所必要的程度更大的程度解释细节。

为了解决通信单元，例如雷达单元内多个装置或IC之间的前述同步问题，本发明的例子提出以下设计：包括多个级联装置，其包括以主从布置配置的至少一个主装置和至少一个从属装置。在一些例子中，所述至少一个主装置和至少一个从属装置各自包括：被配置成使用同一重新形成的系统时钟信号对准每个ADC之间的相应取样时刻的模/数转换器ADC。所述至少一个主装置包括：时钟产生电路，其包括在内部产生的参考锁相环路电路、被配置成输出系统时钟信号；和调制器电路，其联接到所述时钟产生电路且被配置成接收和分配所述系统时钟信号。至少一个主装置和至少一个从属装置各自包括：解调器电路，其被配置成接收所分布的系统时钟信号且由所述系统时钟信号重新形成由所述主装置和至少一个从属装置中的每一个的相应ADC使用的同步系统时钟信号。

在一些例子中，至少一个主装置可在时钟信号内嵌入雷达单元的帧起始信号，例如线性调频脉冲起始信号(RFS)。此后，可在(多个)主装置与(多个)从属装置(或IC)之间共享嵌入信号以便维持PCB构造上明显较不可靠的同步。有利的是，在分配主从时钟信号(有时被称作ADC时钟)内嵌入线性调频脉冲起始信号的技术使得(多个)从属装置(和(多个)任何其它主装置)能够轻易且容易地解调分配主从时钟信号以便同时获得线性调频脉冲起始(RFS)。因此，主从时钟分布和跨越所有装置的主从时钟信号与RFS之间的时序对准本身同步。

在一些例子中，所述至少一个主装置和至少一个从属装置中的每一个可被配置成使用同一重新形成的系统时钟信号，使得每个ADC之间的相应取样时刻经时间对准。在一些例子中，所述至少一个主装置和至少一个从属装置可进一步包括数字控制器，其联接到所述解调器电路且被配置成重新取样所述重新形成的同步系统时钟信号。在一些例子中，至少一个主装置的时钟产生电路可为电荷泵锁相环路。在一些例子中，至少一个主装置和至少一个从属装置被配置成使用低电压差分信令LVDS以辅助对时钟信号的调制和解调。

此技术受益于以下事实：主从时钟信号准完美同步(当使用星形引导PCB时)且(一旦校准偏移)在过程、电压或温度变化期间不同装置之间的时钟边沿的延迟最小，例如小于一个时钟循环误差。因此，在一些例子中，本发明的实施例使得设计者能够在相位对准性能提高的情况下实施数字级联雷达解决方案，其中单个参考振荡器(例如锁相环路(PLL))可用于所有主装置和从属装置(供应参考频率/时钟和主PLL频率时钟)，由此在整个通信单元中促进相位相干性、时钟对准和时钟与RFS同步。

本发明的一些例子使得RFS信号(斜坡帧起始或线性调频脉冲起始)能够出于同步性目的产生于主装置中，而并不如已知通信单元中所采用产生于MCU中。此方法有利地去除了对于MCU中的专用引脚的需求且去除对PCB中的此信号的额外引导约束，由于RFS信号嵌入于分配MS时钟内。在此例子中，可使用分别实施于主从时钟分布发射和接收电路中的RFS调制器和RFS解调器实现将RFS信号嵌入到主从时钟信号中(由此促进装置内各自的时钟边沿之间无延迟的两个信号的分配)。

本发明的一些例子可采用低电压差分信令(LVDS)，也被称作TIA/EIA-644，以便辅助嵌入的时钟信号和线性调频脉冲信号的调制和解调(即，低到高的转变或高到低的转变)以提供跨越不同(多个)主装置和从属装置的同步性。LVDS为指定差分串行通信协议的电特性的技术标准。LVDS在低功率以及电压的可编程输出振幅下操作且可使用便宜的铜双绞线以非常高的速度运行。在一些例子中，如果使用CMOS逻辑，那么可采用LVDS以便减小供应器之间归因于电流尖峰的干扰或信号污染。本发明的一些例子可利用以下事实：可例如通过编程LVDS发射器电流值而编程LVDS振幅电平(V_diff)(V_diff＝2*Idc_tx*R_load)，从而假设置于每个LVDS接收器中的恒定100ohm终端负载(R_load)。

因此，本发明的例子可促成相位对准性能提高的情况下的数字级联雷达单元，其中在将帧起始信号嵌入帧对准于MS时钟内的情况下产生时钟信号以供在所有(多个)主装置与从属装置之间分配时可使用单个参考PLL。此可确保优化相位相干性、取样时钟和线性调频脉冲起始信号对准，这会减小系统相位误差，由此实现准确范围解决方案。

尽管本发明的例子是参考雷达单元的星形连接主从架构中的同步来描述，但可以设想，在其它例子中，本文中所描述的技术可应用于任何种类的通信单元或系统，其中若干装置或IC共享相同取样时序，且其中另一信号可发送并接收嵌入于时钟内，但与其同步(在此例子雷达情境中，此信号为‘线性调频脉冲起始’信号)。

尽管本发明的例子是参考级联集成电路，比如许多收发器电路并不位于同一IC中的相控阵车载雷达系统的使用来描述，但可以设想，本文中描述的例子同样可用于通用无线通信应用和单元，例如基站的相控阵系统中。

下一代雷达解决方案将基于多芯片收发器配置，其中相干地级联主装置和若干从属装置以增大发射器和接收器信道的数目，由此提高角分辨率的传感器准确度。数字级联为优选解决方案，以便依据ADC的取样时钟和不同雷达芯片之间的调制斜坡起始信号(RFS)的未对准避开对模拟级联的限制。

图2到5中所示出的主从架构和操作方法描述去除RFS与MS时钟之间的外部未对准且放宽对RFS信号的PCB要求的机构。在此，可在时钟信号，例如240MHz信号下的主从时钟信号内部嵌入RFS信号。在图2到5的一些例子中，这可通过在用于参考时钟的LVDS发射器顶部上添加RFS调制器且通过在LVDS接收器侧处添加RFS解调器来得以实现。在图2到5的一些例子中，振幅调制/解调可用于检索RFS信号，而无需用于RFS的专用引脚。

为了改进图2到5中所示出的主从架构和操作方法的范围分辨率，可需要例如通过(在内部)产生高频和高质量时钟以便驱动MIPI接口而增大ADC带宽和取样速率。以此方式，接收数字输出数据路径，例如MIPI数字输出可始终在信道间和装置间取样具有同一相位的模拟接收信号，无论PVT发生任何变化。因此，在此上下文中，图6到7中所示出的主从架构和操作方法描述‘在内部’(与主或从属装置)同步且在外部与主或从属装置上的(PCB)时钟和数据同步的机构，以这种方式使得总雷达接收器相位变化并不随着PVT而明显改变。具体地说，在一些例子中，内部同步可保证属于不同IC的所有ADC输出和高速接收器输出数据接口，例如MIPI接口输出并不随着PVT而变化，例如在一个系统时钟循环的限定范围内。在这些例子中，将内部PLL和PLL参考时钟(例如，主装置中的晶体振荡器时钟信号和(多个)从属装置中的内部经分频MS_CLK时钟信号)与RFS信号组合。以此方式，驱动ADC和高速接收器输出数据接口，例如MIPI接口的时钟可被配置成依据相位噪声/抖动和工作循环呈现高性能，以便获得良好ADC SNR且符合比如偏斜MIPI联盟标准规范。

在一些情况下，本发明人已认识和了解到，如果PCB引导不对称，当使用图6或图7的外部时钟时可破坏工作循环，这继而可使时钟质量和因此使雷达系统性能劣化。因此，在一些例子中且如图8和图9中所描述，本发明人提出以下架构：相较于图6中的ADCPLL使用比如基于电荷泵的PLL使系统相位噪声保持非常低，由于此类参考PLL的相位噪声贡献可忽略。在此例子中，主PLL可由比如120MHz下的直接来自晶体振荡器而并非来自参考PLL(例如ADCPLL或基于电荷泵的PLL)的时钟信号驱动。因此，在此例子中，通信单元(例如雷达单元)包括多个级联装置，其包括以主从布置配置的至少一个主装置和至少一个从属装置。至少一个主装置和至少一个从属装置各自包括：解调器电路，其被配置成接收所分布的参考时钟信号且由参考时钟信号重新形成系统时钟信号；时钟产生电路，其包括被配置成接收重新形成的系统时钟信号以形成主从时钟信号的在内部产生的参考锁相环路；和模/数转换器ADC，其联接到参考锁相环路且被配置成使用同一主从时钟信号以对准至少一个主装置和至少一个从属装置的每个ADC之间的相应取样时刻。

参考图2，示出根据本发明的一些例子调适的例子无线通信单元的框图。仅出于说明性目的，根据例如以毫米波(mmw)频率操作的雷达单元200描述无线通信单元。然而，在其它例子中，可以设想本文中所描述的概念可用于利用主装置-从属装置布置的任何通信单元中。

雷达单元200包含用于接收雷达信号221的一个或几个天线202，和用于发射雷达信号的一个或几个天线203，仅出于简单原因起见，每一种仅示出一个。使用的天线202、203的数目可取决于给定雷达装置中实施的雷达接收器和发射器信道的数目。如此项技术中已知的一个或多个接收器链包括接收器前端电路206，其高效地提供收容、频率转换、滤波和中间物或基带扩大、以及最终提供模数转换。在一些例子中，可存在于信号处理模块208中的这类电路或组件的数目取决于特定选定的架构。接收器前端电路206联接到所述信号处理模块208(通常由数字信号处理器(DSP)实现)。本领域的技术人员应了解，接收器电路或组件的集成水准在一些情况下可能是取决于实施的。

微控制器单元(MCU)214维持对雷达装置200的总体操作控制，且在一些例子中可包括基于时间的数字功能(未示出)以控制雷达单元200内的操作(例如时间依赖性信号的发射或接收、FMCW调制产生等等)的时序。MCU 214还联接到接收器前端电路206和信号处理模块208。在一些例子中，MCU 214还联接到存储器装置216，其选择性地存储操作方案，例如解码/编码功能等等。

关于发射链，此基本上包括联接到发射器的一个或几个天线203、天线阵列，或多个天线的功率放大器(PA)224。在雷达单元200中，雷达收发器拓扑结构不同于传统的无线通信架构(例如Bluetooth^TM、WiFi^TM等等)，由于调制在锁相环路(PLL)内进行(通常经由分数-N分频器)，且直接应用于PA 224。因此，在一些例子中，接收器前端电路206和发射器PA224联接到被布置成提供射频(RF)本地振荡器(LO)信号的频率产生电路230。产生的RF LO信号因此被直接调制以产生发射雷达信号，并且也被用来将接收到的经调制雷达信号降频转换到最终的中间频率或基带频率或数字信号，以供在接收操作中处理。

在本发明的例子中，通过将产生于主装置中的参考时钟信号发送到其它(多个)主装置和一个或多个从属装置两者而实现多个主装置和从属装置的数字级联。在本发明的例子中，已经通过在时钟信号(其在一些例子中为主从时钟信号)中嵌入帧起始(RFS)指示来调适参考时钟信号。在一些例子中，具有嵌入的帧起始指示的MS时钟信号的产生和分配可经由星形连接LVDS链路实施，例如以减小PCB偏斜且减小可损害信号完整性并增大抖动的信号反射。

为了去除RFS与MS时钟信号之间的任何未对准，以及对RFS信号的放宽PCB要求，本发明的例子通过在LVDS发射器中添加RFS调制器以用于产生参考时钟且通过在LVDS接收器侧处添加RFS解调器而在主从时钟信号内部嵌入RFS(有时被称作调制线性调频脉冲起始)。此后，例如，有利地在不需要一个或多个专用RFS引脚的情况下，振幅调制/解调可用于检索RFS信号。

根据本发明的例子，相应的(多个)主装置与一个或多个从属装置之间的改进同步的使用可接着实现例如实施N-单元相控阵FMCW成像雷达系统的通信单元的正确操作。对于相同的单元，相较于单个单元的灵敏度，相控阵的使用将灵敏度提高‘N’倍。在雷达发射器操作模式中，还可通过位移N-单元相控阵雷达系统的发射信号的相位而实施射束导引。对于多个中间范围雷达单元，到N-单元相控阵雷达系统的输入可经组合以便增大雷达发射功率，且由此允许较长距离的应用。此类益处可由相应的(多个)主装置与一个或多个从属装置之间的改进同步的使用而产生。

在本发明的一个例子中，在时钟信号内嵌入线性调频脉冲起始信号可导致实现更灵活的PCB设计，而无需对(多个)主装置与(多个)从属装置之间的严格的传输线或连接部长度进行约束，所述时钟信号共享于(多个)主装置与(多个)从属装置(或IC)之间以便维持同步。此外，可通过排除对MCU上的一个额外引脚的需求(当由已知架构(ii)中的MCU提供RFS时)或排除对主装置上的两个专用RFS引脚的需求(当由已知架构(i)中的主装置提供RFS时)而实现比如相控阵FMCW成像雷达系统的较小MCU。

本发明的一些例子采用同步以便使LO/频率产生电路系统和/或模/数转换器(ADC)取样时刻(其通常将导致角度估计误差)以及发射控制信号、频率线性调频脉冲起始控制信号中的任何延迟失配最小化。本发明的例子在FMCW雷达单元中采用同步，具体地说对准频率线性调频脉冲起始和截止频率。

此外，本发明的例子允许多个雷达收发器芯片定位于不同PCB或模块上以便在非平面车辆表面上构建自适应相控阵FMCW成像雷达系统时降低安装复杂度。显然，雷达单元200内的各种组件可以离散或集成式组件形式实现，并且因此最终结构是专用或设计选择的。本领域的技术人员应了解，电路或组件的集成水准在一些情况下可能是取决于实施的。

现参考图3，示出具有主从架构的通信单元300的例子框图。在此例子中，主从架构被示出为包括主装置310和一个或多个从属装置320、323的雷达单元305。出于清晰目的仅示出一个从属装置320，其它类似从属装置可能示出为323。

在此例子中，主装置310并有由至少一频率产生电路形成的雷达收发器，所述频率产生电路在此例子中包括参考锁相环路(PLL)350和主PLL 317。来自主PLL 317的输出将本地振荡器(LO)信号提供到本地振荡器输出引脚318，其经由LO_out路径315引导到RF分路器307，所述RF分路器307经由比如相等传输线长度(例如经由星形配置)联接到每个主和从属LO输入引脚(LO_in)319、329。在一些例子中，通过使用相等传输线长度，有可能确保跨越所有(多个)主装置310和从属装置320、323所施加的LO的相等延迟和相位对准信号以供雷达信号的产生和接收。

主装置310进一步包括数字控制器316和包括一个到几个发射器信道(TX_CH)的发射器电路312和包括一个到几个接收器信道(RX_CH)的接收器电路314。在主装置310中的发射器操作模式下，数字控制器316可将发射雷达信号提供到主PLL 317以产生经调制发射信号。任选地，经调制发射信号接着被传递到相应(多个)主装置310和(多个)从属装置322的发射器电路312、322中的缓冲器或倍频器(在所产生信号并不在雷达单元305的操作频率下的情况下)。发射器电路312的高频输出比如经由移相器电路被传递到功率放大器(两者均未示出)，其中所述高频输出在发射器电路312内经放大且被引导到一个或多个发射器天线311(且在一些例子中被引导到一个或多个从属装置320中的一个或多个发射器天线325)。

在主装置310和从属装置320中的接收器操作模式下，所接收雷达信号可接收在一个或多个接收器天线313、321处且被传递到包括低噪声放大器(LNA)的主接收器电路314和从属接收器电路324，所述低噪声放大器被配置成放大所接收到的雷达信号。所接收到的经放大雷达信号被传递到下变频混频器，在所述下变频混频器处将其与从主装置310接收到的所接收高频LO信号315混合。

主装置310进一步包括一个或多个可编程带通滤波器和一个或多个增益放大器(未示出)，以及一个或几个ADC 342，其联接到一个到几个接收器信道(RX_CH)314以及串行接口344。一个或几个ADC 342处理相对窄带信号，例如介于几kHz到几十MHz之间的范围内。

根据本发明的例子，主装置310进一步包括主从时钟分布和同步电路360。在此例子中，参考时钟产生于连接到外部晶体振荡器352的使用参考PLL 350的主装置310上，且作为第一时钟信号(clk1)发送到主PLL 317并作为主从时钟信号(clk2)382发送到主从时钟分布和同步电路360。

在此例子中，主从分布和同步电路360被配置成将雷达单元中的帧起始信号，例如线性调频脉冲起始(RFS_in)信号380嵌入到从参考PLL350接收到的主从时钟信号(clk2)382中。将线性调频脉冲起始(RFS_in)信号380嵌入到主从时钟信号(clk2)382中允许这两个信号在装置之间本身同步且实际上无延迟的情况下跨越所有主从属装置分布。在此例子中，嵌入操作的结果为(所分布的和所接收的经调制)差分主从时钟信号384。在此例子中，主从分布和同步电路360使用RFS调制器362(实施于比如LVDS发射电路中)以将线性调频脉冲起始(RFS_in)信号380嵌入到主从时钟信号(clk2)382中，且使用RFS解调器364(实施于比如LVDS接收电路中)以分别将差分主从时钟信号384解嵌(例如解调)到从属RFS_out信号390和主从从属时钟信号388中。类似地，在主装置中，反馈(所分布的和所接收的经调制)差分主从时钟信号384还接收于主从时钟分布和同步电路360中。

响应于来自MCU 214的串并行接口(SPI)命令，主装置310的数字控制器316提供将由雷达单元305的(多个)主装置310和从属装置320、323中的每一个使用的线性调频脉冲起始信号(rfs_in)380。将rfs_in信号380提供到主从时钟分布和同步电路360，且通过RFS调制器362将其嵌入于主从时钟信号(clk2)382上。在此例子中，RFS调制器362为产生经调制/嵌入输出LVDS信号的LVDS发射器电路。在一个例子中，如所示出，经调制/嵌入的输出LVDS信号可为具有嵌入的RFS信号384的差分主从时钟同步信号(MSclk_n与MSclk_p)。在此例子中，RFS调制器362(和RFS解调器364)可由100ohm差分电阻器(T)以及所有其它从属LVDS时钟RFS解调器终止，以便减小归因于LVDS链路不对称性的任何反射，其可破坏信号完整性且引起虚假零交叉。

根据本发明的例子，具有嵌入的RFS_in信号384(即，包含时钟与线性调频脉冲起始两者)的差分主从时钟同步信号可接着经由相等长度(L2)星形连接和分路器387传播到雷达单元305的多个/所有装置，以便将任何印刷电路板(PCB)偏斜或PCB不对称性限于非常低的值(例如大约＜100皮秒)。

在此例子中，每个雷达从属装置320、323包括数字控制器326和包括一个到几个发射器信道(TX_CH)的发射器电路322和包括一个到几个接收器信道(RX_CH)的接收器电路324。从属装置320进一步包括一个或几个ADC 341，其联接到一个到几个接收器信道(RX_CH)324以及串行接口334。根据本发明的例子，从属装置320进一步包括基于从属装置的主从时钟分布和同步电路361，其中仅启动LVDS接收器。在此例子中，基于从属装置的主从分布和同步电路361被配置成解调和从具有嵌入的RFS_in信号384的差分主从时钟同步信号提取线性调频脉冲起始(RFS)信号380。在此例子中，基于从属装置的主从分布和同步电路361使用实施于LVDS中的RFS解调器364。

在一些例子中，如本领域的技术人员所了解，从属装置320可配置为主装置310，但其中多个电路或组件或功能性被禁用。例如，在此从属装置320中，由于从主装置310接收到时钟和同步信号以及LO信号，因此从属参考PLL、主PLL和MS_CLK发射电路被禁用。从属装置内部可存在许多其它块，但本文中未提及以免混淆本发明的概念。

相应RFS从属解调器364被配置成在时钟与主时钟信号(clk_rxMS385)之间具有非常低延迟变化的情况下提取呈CMOS格式的相应从属时钟信号(clk_rxS 388)。另外，相应RFS解调器364、365被配置成解调每个相应装置中所发射的线性调频脉冲起始信号(rfs_in380)。由于相应RFS主调制器385产生时钟信号(clk_rxM)且RFS主解调器365和RFS从属解调器364解调非常紧密对准的相应主时钟信号(clk_rxM385)和从属时钟信号(clk_rxS 388)，因此所述相应主时钟信号(clk_rxM385)和从属时钟信号(clk_rxS 388)用于重新取样相应主装置线性调频脉冲输出信号(rfs_outM)386和从属装置线性调频脉冲输出信号(rfs_outS)390。以此方式，RFS主解调器365和RFS从属解调器364在时间引擎370、372处的相应输入处形成同步的线性调频脉冲起始信号(rfsSync_M 392，rfsSync_S 394)。在此例子中，在从属装置中，在数字域中在相应数字控制器326内部通过触发器332执行此取样操作。在主装置中，在数字控制器316内部通过触发器330执行此取样。

本领域的技术人员将了解，主装置310和从属装置320内部可存在许多其它电路、组件和块，但出于清晰目的已经完全省略了这些电路、组件和块。以此方式，采用关于主从布置的本发明的例子实施例的系统，例如相控阵FMCW成像雷达系统可能够得益于多芯片配置中改进的时钟同步准确度。

在一些例子中，主装置310被配置成产生并将主从时钟384从MS_clock LVDS发射调制器326路径分配到从属装置内部的MS_clock LVDS接收路径，且回到主装置LVDS RX解调器364，呈比如星形配置。以此方式，在一些例子中，只要到接收器中的每一个的传输线长度匹配，应用于(多个)主装置和从属装置的ADC时钟就可完美对准。此外，在一些例子中，具有嵌入的帧起始指示的时钟信号可用于取样属于不同IC的不同ADC内部的数据，以便减小相位误差且因此降低传感器级处的角分辨率。

并且，举例来说，在一个实施例中，主装置310或从属装置320的所示出例子可实施为定位于单个集成电路398、399上的电路系统。可替换的是，电路和/或组件例子可实施为以合适的方式彼此互连的任何数目个单独集成电路398、399。因此，说明书和图式应被视为具有示意性意义而非限制性意义。

现参考图4(且参考图3)，根据本发明的例子实施例示出主装置与一个或多个从属装置之间的同步方法的时序图400。为了在比如基于主从布置的雷达单元，例如图3的雷达单元305中获得相位相干性，本地振荡器(LO)和时钟信号共享于雷达单元的所有装置之间。根据本发明的例子，将LO信号从主装置提供到存在于(多个)主装置310和(多个)从属装置320、323中的每个LO_in路径/引脚319、329(经由LO_out路径/引脚318)。在此状况下，使用相等长度(L)发射/通信管线和功率分配器星形引导LO_out信号以保证信号相位对准。

参考时钟产生于使用参考PLL时钟信号(clk2)382、连接到外部晶体振荡器352的主装置310上，且发送到RFS调制器360。在比如来自MCU 214的SPI命令下，主装置310的数字控制器316将线性调频脉冲起始(RFS_in)信号380提供到RFS调制器电路360，其被配置成将线性调频脉冲起始(RFS_in)信号380嵌入(例如包封)到从参考PLL350接收到的主从时钟信号(clk2)382中。在此例子中，嵌入的线性调频脉冲起始(RFS_in)信号380呈差分主从时钟信号(MS_clkdiff)384形式，差分主从时钟信号(MS_clkdiff)384接着由系统的所有(多个)主装置310和从属装置320使用。在图3中，RFS调制器电路360可为LVDS发射器且差分主从时钟信号(MS_clkdiff)384可呈LVDS信号-MSclk_n与MSclk_p形式。

在一些例子中，使用LVDS促进输出电压的可编程性且支持非常高的数据速度。在一些例子中，如果使用CMOS逻辑，那么可采用LVDS以便减小供应器之间归因于电流尖峰的干扰或信号污染。

包含时钟与线性调频脉冲起始的此差分主从时钟信号(MS_clkdiff)384接着通过主装置310发射到系统的所有装置，且由(多个)主装置310和从属装置320两者接收。主从时钟分布和同步电路360、361被配置成在两个时钟之间具有非常低延迟变化的情况下提取呈CMOS格式的时钟信号(clk_rxM 385与clk_rxS 388)，以及解调(多个)主装置310(以产生再现线性调频脉冲起始信号rfs_outM 386)和从属装置320(以产生再现线性调频脉冲起始信号rfs_outS 390)两者中所发射的线性调频脉冲起始信号(RFS_in)380。由于相应时钟信号有利地在非常低绝对延迟和延迟变化的情况下呈现非常良好对准，如所示出，因此所述相应时钟信号用于重新取样再现线性调频脉冲起始信号rfs_outM 386与rfs_outS 390。以此方式，同步的线性调频脉冲起始信号(rfsSync_M 392和rfsSync_S 394)形成在相应时间引擎370、372的输入处。在一些例子中，在数字域中在数字控制器316、326内部通过触发器330、332执行此取样。

在一些例子中，为了获得数字域中的此重新取样，至少一个主装置时钟接收器和解调器360和至少一个从属装置时钟接收器和解调器361中的至少一个可布置成使得产生信号(clk_rxM，clkrxS)的时钟提取电路系统并不归因于比如过程、电压、温度(PVT)变化中的任一者引入难以解决的延迟(σM，σS 420)，例如其中在通信单元设计阶段期间的变化经约束以小于一个时钟循环(Tclk)410，以免引入关于RFS_signal(rfs_outM，rfs_outS)的重新取样误差。在一些例子中，时钟提取电路系统产生信号(clk_rxM，clkrxS)，仅允许其归因于过程、电压、温度PVT变化中的任一者引入系统时钟信号(388，385)的时钟周期的至多一半的延迟(σM，σS＜Tclk 420)。本发明的发明人已识别出，较可接受比率为系统时钟信号388、385的时钟周期延迟的八分之一。任何变化性经良好控制以保证用于设置ADC侧处数据的取样时间的datavalid信号(datavalidM 396，datavalidS 398)在所有(多个)主装置和从属装置上准确地时间对准，其中最大延迟(d)由总体雷达相位变化规范(d＝＜R*Tclk)430限定。

在一个例子操作中，可以设想包括内置式芯片间本地化特征的雷达单元可用于车辆中的雷达单元中。本发明的例子可另外用于支持相控阵雷达系统中跨越多个传感器的射束导引控制，在一些例子中具有多个芯片。

本发明的例子提出用于通信单元中的时钟分布和同步的方法，通信单元具有以主从布置配置且被配置成处理发射信号和接收信号中的至少一个的至少一个主装置和至少一个从属装置。方法包括在主装置处：产生系统时钟信号和产生帧起始信号。方法进一步包括将帧起始信号嵌入到系统时钟信号中以产生嵌入的经调制主从时钟信号。接着将嵌入的经调制主从时钟信号发射到至少一个从属装置以同步至少一个主装置与至少一个从属装置之间的系统时钟信号和帧起始信号。

现参考图5，根据本发明的例子实施例，示出与跨越多个主装置-从属装置的同步相关联的步骤的例子流程图500。流程图开始于在502处，其中启动至少主装置和/或MCU。在504处，启动雷达单元的参考锁相环路(PLL)。在一些例子中，在504处，将时钟信号发送到(多个)主装置和(多个)从属装置和MCU。在一个例子中，在506处，启动主PLL且主装置的波形产生器控制其VCO以输出具有固定频率的LO信号，所述固定频率与线性调频脉冲起始频率f_{start_master}成比例。在一个例子应用中，启动一个或多个从属装置以从主装置接收信号，且因此调节所述信号的LO频率以与主装置中相同。

在本发明的例子中，在508处，主装置起始FMCW斜坡信号且在MS时钟信号内嵌入RFS_in信号。在一些例子中，接着将MS时钟信号发送到所有其它(多个)主装置和(多个)从属装置。在510处，在(多个)主装置和(多个)从属装置中的每一个中接收和解调具有嵌入的RFS_in信号的MS时钟信号。在512处，斜坡(线性调频脉冲)信号起始于(多个)主装置和(多个)从属装置中的每一个中。在514处，(多个)主装置和(多个)从属装置中的每一个接收回波信号的表示且基于具有嵌入的RFS_in信号的同步时钟信号将经验证的解调数据发送到MCU。以此方式，实现(多个)主装置与(多个)从属装置之间的同步，在此之后，所有(多个)主装置和(多个)从属装置具有相同的频率线性调频脉冲起始和线性调频脉冲截止频率，以及相同取样时钟。通过包括ADC的所有装置(或IC)取样的数据现基本上同步。流程图结束于516处。

为了改进范围分辨率，众所周知，需要增大ADC带宽和取样速率，随之而来地需要在内部产生高频和高质量时钟以驱动高速接收器输出数据接口，例如MIPI接口。此外，雷达基带接收器需要保证RFS与高质量时钟的同步。实际上，ADC和MIPI接口需要通过高质量时钟操作。ADC上需要高质量时钟以达到雷达单元的SNR规范，同时MIPI接口需要高质量时钟以便达到MIPI Tskew规范，即来自MIPI标准的数据到时钟偏斜限制。能够符合MIPI规范的高质量时钟需要非常良好的工作循环(＜+/-2％)和低抖动(＜4ps)。MIPI规范进一步需要将数据到时钟偏斜限于+/-0.15UI。此限制至关重要，由于如果超过此限制，那么可使接收器性能劣化以使接收器不能够恰当地检测信号内容(例如，眼图的闭合、提高误码率(BER)或误帧率(FER)，等等)。

为了去除不同IC内雷达接收到的数据和时钟的内部未对准，且保证ADC和MIPI接口上的高质量时钟，本发明的其它例子描述将内部PLL参考时钟与RFS调制器/解调器机构组合的机构。在一些例子中，内部PLL参考时钟可由主装置中的晶体振荡器(Xtal)信号和(多个)从属装置中在内部经分频的主从时钟(MS_CLK)提供。

现参考图6，根据本发明的一些例子示出被配置成提供系统时钟和数据同步的主装置-从属装置布置的例子框图600。在此例子中，主从架构被示出为雷达单元705，其包括主装置710和一个或多个从属装置720、723。在此例子中，虚线为装置内分别被禁用的标准组件和通信管线，而实线指示针对特定装置已经启用通信管线和信号。出于清晰目的仅示出一个从属装置720，其它类似从属装置可能示出为723。在此例子中，主装置710并有频率产生电路，其在此例子中包括主锁相环路(PLL)717。来自ADCPLL 708的输出将在此例子中比如为120MHz的参考时钟信号提供到主PLL 717。在一些例子中，ADCPLL 708可为基于异或的ADCPLL 708，其提供极小的较佳相位噪声，且可用于在非常高的时钟速度下仅对每个主装置和从属装置上的MIPI接口进行时钟控制，如图6所示。

在此类基于异或的ADCPLL 708设计中，本发明的一些例子提出用于ADC的不同策略，由于基于异或的PLL具有输出相位与输入相位之间的不同相位关系。因此，不可能跨越每个主装置或从属装置MIPI保证相同相位关系，除非每个主装置均使用其ADCPLL且每个从属装置均使用其ADCPLL。因此，为了确保所有ADC处采用的取样时间相同，主装置和(多个)从属装置上的每个ADC时钟从同一来源供应，即来自主装置ADCPLL 708的MS时钟。此时钟信号经由外部时钟分布链路分布以对所有管芯的所有ADC进行时钟控制，如图3中所示出(以‘外部’同步方式，其中同一时钟经由LVDS发射器、接收器分布且经星形引导)。因此，以此方式，通过内部分布和通过外部时钟分布实现的ADC同相取样来实现关于具有非常良好的工作循环(其影响Tskew)的MIPI要求。

根据本发明的例子，主装置710的ADCPLL 708还连接到外部晶体振荡器752。以此方式，内部ADCPLL使用基于异或的PLL，其被配置成在内部产生具有用于ADC的预期或所要工作循环和抖动性能的ADC时钟。此外，主装置710的ADCPLL 708产生高速接收器输出数据接口时钟，例如MIPI接口时钟，同时维持主装置710内或来自主装置710的所有输出时钟与输入时钟之间的恒定相位关系。在此例子中，将比如240MHz下的所产生ADCPLL输出信号782作为第一时钟信号发送到主从时钟分布和同步电路760，其包括RFS调制器762。

在本发明的一些例子中，响应于SPI命令由主装置710产生RFS信号(例如RFSout信号780)。RFSout信号780在主从时钟分布和同步电路760内的时钟内部经调制，且接着发送到相应从属装置和主装置上的RFS和系统时钟解调器电路764、765，所述主从时钟分布和同步电路760包括RFS调制器762。在RFS和系统时钟解调器电路764、765处，重新形成系统时钟且在主装置和从属装置两者中解嵌RFS信号以产生同步的RFSsynched信号731、732。因此将RFSsynched信号731、732提供到具有对称时钟树的相应ADC 741、742，由此确保所述RFSsynched信号731、732各自在主装置710和(多个)从属装置720、723两者的ADC输出(612，745)处同步。接着将主装置710和(多个)从属装置720、723两者中经解嵌的数字RFS_in信号(RFSin)612引导到数字控制器716、726，其现被配置成以同步方式起始FMCW斜坡。

本发明人已认识到，串行MIPI接口需要非常快速的时钟(例如在此例子中大约960MHz)，以便支持提高数据速率和吞吐量。因此，在本发明的例子中，本发明人提出通过使用由基于异或的ADCPLL 708提供的非常快速的时钟而达成用于MIPI接口的非常快速时钟。以此方式，通过使用内部参考PLL(例如基于异或的ADCPLL 708)作为ADC和MIPI接口的时钟信号，不再存在强加于PCB引导的任何约束。此外，此例子实施方案可确保归因于主装置和(多个)从属装置内和之间的时钟信号的同步性而满足任何ADC时钟抖动性能。另外，此例子实施方案可确保一些例子中主装置和(多个)从属装置内的RFS信号与嵌入于系统时钟内的RFS信号的同步性。另外，此例子实施方案还可减小MIPI接口的任何时序偏斜，由于所述偏斜与时钟工作循环有关。如果MIPI接口经使用且需要在相较于ADC时钟(240MHz)较快的时钟(比如480MHz)下运行，那么这无法通过在准确工作循环(＜+/-2％)的情况下将时钟信号引导到PCB中的单个主装置和比如三个从属装置以将单个480MHz信号提供到所有管芯而实现，每个MIPI接口均需要所述准确工作循环(但ADC中的每一个不需要)。因此，相比之下，本发明的例子提出在内部引导960MHz时钟信号704，且在内部、在每个主装置和从属装置上单独地对此高时钟信号进行分频(例如通过因数‘2’)以保证输出处的良好工作循环。

在一些例子中，如本领域的技术人员应了解，(多个)装置可为通用装置，其可单独地配置为主装置710或从属装置720、723，其中多个电路或组件或功能性被禁用。例如，在此从属装置720、723中，由于从主装置710接收时钟和RFS_synch信号以及LO信号，因此禁用从属晶体振荡器、从属主PLL和从属MS_CLK发射电路。从属装置内部可存在许多其它块，但本文中未提及以免混淆本发明的概念。此外，为了示出来自图7的例子框图中的通用装置的(多个)主装置710和(多个)从属装置720、723所采用的不同方法，(多个)主装置710和(多个)从属装置720、723中的每一个中禁用的相应信号路径指示为虚线，而(多个)主装置710和(多个)从属装置720、723中的每一个中启用的相应信号路径指示为实线。

在一些例子中，所分布的MS_CLK信号784可包括嵌入的经调制主从时钟信号，例如来自图3的嵌入的经调制主从时钟信号384。在此上下文中，主装置710进一步包括被配置成经由RFS引脚701从MCU 214接收RFS信号，以及RFS_in信号612的数字电路716。因此，在本发明的一些例子中，可以设想帧起始(例如RFS_start)过程可遵循比如SPI命令(由控制器214发送)或经由由控制器214触发的专用RFS引脚701开始于主装置710中以直接在主装置710中起始斜坡。在主装置的数字电路716中使用所接收的经解调240M_adcout时钟745重新取样RFS信号。重新取样的RFS信号为用于嵌入到RFS调制器762内的MS时钟信号中(和通过RFS调制器762嵌入到MS时钟信号中)的RFS_out信号780。

在其它例子中，可以设想MS_CLK信号784可仅表示用于分布在(多个)主装置710和(多个)从属装置720当中的主从时钟信号(即，不具有嵌入的RFS信号)。

在嵌入的RFS_signal例子中，主从分布和同步电路760被配置成将雷达单元中的帧起始信号，例如线性调频脉冲起始(RFS_in)信号嵌入到从基于异或的ADCPLL 708接收到的主从时钟信号782中。将线性调频脉冲起始(RFS_in)信号612嵌入到主从时钟信号782中允许这两个信号在装置之间本身同步而无延迟的情况下跨越所有(多个)主装置和从属装置分布。在此例子中，嵌入操作的结果为(经调制、所分布和所接收的)主从时钟信号784。在此例子中，主从分布和同步电路760使用RFS调制器762(实施于比如LVDS发射电路中)以将线性调频脉冲起始(RFS)信号780嵌入到主从时钟信号782中。

在此例子中，每个主从接收器电路包括(多个)主装置710中的RFS和系统时钟解调器电路765或(多个)从属装置720、723中的RFS和系统时钟解调器电路764(实施于比如LVDS接收电路中)，被配置成分别将主从时钟信号784解嵌(例如解调)到从属RFS_out信号794或主从从属时钟信号790中。有利的是，在从属装置720中，经解调从属RFS_out信号794和经解调主从从属时钟信号790在(多个)主装置710与(多个)从属装置720之间同步。类似地，在主装置710中，还接收并在被配置成分别将主从时钟信号784解嵌到主RFS_out信号731和主从从属时钟信号788中的RFS和系统时钟解调器电路765中解调反馈(所分布的和所接收的经调制)主从时钟信号784。主装置710进一步包括一个或多个可编程带通滤波器和一个或多个增益放大器(未示出)，以及联接到RFS和系统时钟解调器电路765的一个或几个ADC741。

在此例子中，在数字域中、在从属装置720中的相应数字控制器726内部和主装置710的数字控制器716内部执行接收到的数据的取样操作。

响应于比如来自MCU 214的串并行接口(SPI)命令，主装置710的数字控制器716提供将由雷达单元705的主装置710和从属装置720、723和任何其它(多个)主装置使用的线性调频脉冲起始信号(rfs_out)780。在此例子中，RFS信号被提供到主从时钟分布和同步电路760，且通过RFS调制器762嵌入于主从时钟信号782上。在此例子中，RFS调制器762为产生经调制/嵌入的输出LVDS信号的LVDS发射器电路。在一个例子中，如所示出，主装置710的RFS调制器762(和RFS和系统时钟解调器电路765)与(多个)从属装置720、723的RFS和系统时钟解调器电路764可由100ohm差分电阻器(T)759终止，例如以便减小归因于LVDS链路不对称性的任何反射，其可破坏信号完整性且致使虚假零交叉。

根据本发明的例子，从属装置720被配置成解调并从具有嵌入的RFS_in信号784的差分主从时钟同步信号提取线性调频脉冲起始(RFS)信号794。在此例子中，从属装置720使用实施于LVDS中的RFS和系统时钟解调器电路764。

相应从属RFS和系统时钟解调器电路764被配置成在时钟与主从系统时钟信号790之间的延迟变化非常低的情况下提取呈CMOS格式的相应从属时钟信号(clk_rxS 788)。另外，相应RFS解调器764、765被配置成解调每个相应装置中所发射的线性调频脉冲起始信号(rfs_in)。主装置710中的主从时钟分布和同步电路760产生主从时钟信号(MS-CLK)784且RFS和系统时钟解调器电路765与RFS和系统时钟解调器电路764被配置成使得解调所接收到的相应主从时钟信号(MS-CLK)784，使其非常紧密对准。

本领域的技术人员将了解，主装置710和从属装置720内部可存在许多其它电路、组件和块，但出于清晰目的已经完全省略了这些电路、组件和块。以此方式，采用关于主从布置的本发明的例子实施例的系统，例如相控阵雷达系统可能够得益于多芯片配置中改进的时钟同步准确度。

在一些例子中，主装置710被配置成产生并经由从属装置LVDS RFS和系统时钟解调器电路764将主从时钟784从MS_clock LVDS发射调制器726路径分配到从属装置内部的MS_clock LVDS接收路径，以及回到主装置LVDS接收解调器765。以此方式，在一些例子中，具有嵌入的帧起始指示的时钟信号可用于取样属于不同IC的不同ADC 741、742内部的数据，以便减小相位误差且因此降低传感器级处的角度分辨率。

并且，举例来说，在一个实施例中，主装置710或从属装置720的所示出例子可实施为定位于单个集成电路798、799上的电路系统。可替换的是，电路和/或组件例子可实施为以合适的方式彼此互连的任何数目的单独集成电路798、799。因此，说明书和附图应被视为具有说明性意义而非限制性意义。

在此上下文中，在一些例子中，(多个)主装置和(多个)从属装置中的ADC时钟中的每一个一旦通过工作循环检测器和校正器(DCC)733就在LVDS解调MS_CLK的输出上操作。在一些例子中，DCC 733可用于校正经由LVDS链路传入的不良工作循环。然而，此方法确实引入一些限制，限制在于其将难以针对通过此LVDS链路的480MHz MIPI信号校正到+/-2％，但在一些例子中，如果需要，那么使用当前技术校正到在240MHz链路上达成+/-5％可为可行的。

在ADC 741、742的模拟电路中使用RFSsynched信号731、732和系统时钟(例如240MHz下的MS-CLK)信号两者。在一些例子中，可在路径上针对RFS信号(rfs_out)780插入缓冲器743、744以便补偿ADC模块中的任何时钟树延迟。信号，即RFSin 612和240M_adcout745一旦平衡，所述信号就彼此同步。

在数字控制器716中使用RFS_in信号612和ADC时钟(例如240MHz_adc_out)信号以产生经滤波adcout_dig信号702。使用直接从ADCPLL PLL 708获得的960MHz时钟704经由MIPI接口630发射经滤波adcout_dig信号702，这保证非常良好(例如在几皮秒内)的准确度。以此方式，在一些例子中，可实现TSKEW MIPI联盟规范。

有利的是，在图6的架构中，LVDS解调MS_CLK 788、790由各种主装置710和从属装置720、723内部的ALL ADC用作系统时钟。在一些例子中，240MHz时钟(240M_adcpll_out)782为主RFS和系统时钟调制器电路762的输入。以此方式，在分布到各种RFS和系统时钟解调器电路764、765之后，跨越装置中的每一个的ADC操作可同步。此外，以此方式，系统时钟到每个参考PLL(其在图6的例子中为基于异或的ADCPLL)的分布受益于较低速度LVDS链路的使用。此外，在本发明的例子中，每个接收RFS和系统时钟解调器电路764、765在每个主装置710和(多个)(n)从属装置中的每一个处‘接通’，使得每个装置被配置成产生同步的LVDS解调MS_CLK系统时钟788、790。

在一些例子中，以此方式，可实现同步准确度与非常快速的数据速率之间的改进或最优权衡。例如，有可能由于在良好工作循环情况下在内部产生时钟而提高MIPI 630的速度，而同时并不提高ADC 741、742的时钟速度。此机会和灵活性尤其适用于高分辨率雷达系统，由于其提供速度(例如数据速率)与同步性之间的良好权衡。

在此例子中，产生MIPI时钟的主PLL 717被配置成使用Xtal振荡器752作为主装置710内的参考时钟信号。内部240M_dig数字时钟(在插入时钟树之后)与MIPI接口时钟之间的任何未知的相位延迟可通过MIPI接口内部可用的任何合适的机构进行管理。所有那些机构保证RFS和时钟在信道间和装置间维持同步。

图6中还描绘从属装置720中的同步机构。主装置710中执行的同步与从属装置720中执行的同步之间的差异为从属装置720中MIPI时钟的产生。在此例子中，尽管主装置710和从属装置720中的每一个包括相应ADCPLL 708、709，但主装置中的ADCPLL 708通过由晶体(XCO)752提供的60MHz信号707进行时控。类似地，在(多个)从属装置720、723中，提供ADCPLL 709但其可通过任何晶体振荡器信号进行时控。因此，本领域的技术人员将了解，重要的是形成60MHz时钟信号，例如在从属装置720、723中的分频器792中比如从来自来自主装置710的LVDS链路的240MHz时钟信号790经下分频的时钟信号，以运行从属ADCPLL。这在此架构中为可能的，由于从属装置720、723中的ADCPLL 709并不用于驱动主PLL(其经‘关断’)。因此，产生MIPI时钟的从属装置720、723中的ADCPLL 709应使用来自分频器792的解调240MHz时钟(而非60MHz Xtal时钟)的经分频版本793以作为用于从属装置的参考。从属装置720中的RFS和ADC时钟与主装置710中使用相同机构且共享相同外部经调制时钟和RFS信号MS_CLK_240MHz。同样，ADC输出与MIPI输入之间的任何相位未对准可通过MIPI组件或电路内部存在的熟知机构，例如FIFO、多相可编程性等等来处置。

因此，图6示出包括多个级联装置的雷达单元，多个级联装置包括以主从布置配置的至少一个主装置710和至少一个从属装置720、723。至少一个主装置710和至少一个从属装置720、723各自包括模/数转换器ADC 741、742，其被配置成使用同一重新形成的系统时钟信号对准每个ADC 741、742之间的相应取样时刻。无线电单元中的雷达接收器在接收器基带电路内响应于经恢复RFS信号执行雷达数据的取样。RFS信号在装置被配置为主装置的状况下为由MCU 214提供的信号且在装置被配置为从属装置的状况下为由主装置提供的信号。必须均沿着接收器基带路径确保RFS与时钟之间的同步。

在本发明的例子中，相比于已知教示，在主装置和从属装置设计的内部和外部执行数据和时钟信号的同步，使得多个装置的(多个)输出引脚640处所接收到的数字输出数据路径之间的相位变化始终在信道间和装置间对具有同一相位的模拟接收信号进行取样，在PVT方面并不变化。使用高质量时钟实现此同步。在此上下文中，归因于PCB分布中信号传输路径的对称性质实现在主装置和从属装置设计外部执行的数据和时钟信号的同步，所述信号传输路径可与相等长度的传输线呈星形连接以确保到达多个装置处的信号之间无延迟。在此上下文中，归因于以下事实实现在主装置和从属装置设计内部执行的数据和时钟信号的同步：当经解嵌的RFS和时钟信号通过ADC时，所述信号经约束以通过在两个信号上使用相同时钟树而同步，且将同步输出745、612提供到数字控制器716、726。

在本发明的例子中，值得注意的是，进入相应主装置710和从属装置720中的(多个)ADC 741、742的RFSsynched信号731、732和240MHz ADC时钟788、790被视为同步的，由于所述RFSsynched信号731、732和240MHz ADC时钟788、790来自RFS和系统时钟解调器电路764、765。RFS和系统时钟解调器电路764、765通过设计被配置成具有低PVT变化且使用同步经解嵌的RFS信号在自身之间以同步方式提供那些信号。

在一些例子中，可容许可归因于例如过程变化的同步数据与时钟信号之间的系统误差，且系统误差可通过较高等级相位校准来补偿。在此过程影响校准之后，MCU可被配置成在比如启动相应主装置和从属装置时在每个接收器信道上添加专用系统相位偏移，可在校准过程期间发现专用系统相位偏移的值以对准来自所有接收器的所有信号(例如中频(IF)信号)的所有相位。为了分布式雷达系统的最优操作，重要的是信号(例如来自图1的LO140、MS时钟信号142和RFS 166)跨越不同装置上的所有接收器电路同步。这意味着在校准所有主装置和从属装置中的所有接收器信道之间的相位差之后，PCB内分布的所有装置之间的电压供应Vcc、温度和老化变化不应改变初始时钟对准，例如在雷达模块级处执行单次校准操作之后。

上述电路和操作旨在改进或保证在信道间和装置间维持RFS和时钟的同步。

现参考图7，且参考图6的例子架构600，根据本发明的例子实施例示出与跨越多个主装置-从属装置的雷达时钟和数据同步相关联的步骤的例子流程图700。流程图开始于802处，其中至少启动主装置(例如图6的主装置710)。在804处，主频率/时钟谐振器，例如来自图6的XCO 752将参考60MHz时钟提供到主ADPLL 708以及主数字控制器716。在806处，主ADPLL 708起始并将高速时钟704提供到主MIPI630。同时，主ADPLL 708将比如240MHz时钟信号782提供到主从时钟分布和同步电路760，以及为主PLL 717提供比如参考120MHz时钟。

在808处，所发射的主从时钟信号(MS-CLK)784分布在主装置710外部且在PCB上经星形引导以到达各种主装置和从属装置RFS和系统时钟解调器电路764、765。接收到此主从时钟信号(MS-CLK)784使得能够启动所有从属装置720、723。一旦RFS_signal已经与所分布的主从时钟信号(MS-CLK)784解嵌，重新形成的240MHz时钟信号788、790接着就由相应主装置和从属装置ADC 741、742利用。在每个从属装置720、723中，重新形成的240MHz时钟信号788、790在从属装置中经分频(经由分频器792)以便形成60MHz从属时钟参考793(其用于数字控制器726和ADCPLL 709)以使得能够启动(多个)从属装置720、723。此时，接着在ADCPLL709之后使得从属装置720、723的960MHz MIPI时钟可用于(多个)从属装置720、723。

在一个例子中，在810处，启动主PLL且主装置710的波形产生器控制其VCO以输出具有一频率的LO信号，所述频率与线性调频脉冲起始频率f_{start_master}成比例。在一个例子应用中，启动一个或多个从属装置720、723以从主装置710接收信号，且相应地接收其LO频率(应注意，所有从属装置720、723中的主PLL被‘关断’并且因此通过谨慎的PCB星形引导，来自主装置的同一LO信号可用于跨越所有从属装置达成相位相干性)。

在本发明的例子中，在810处，主装置710还起始FMCW斜坡信号且在MS时钟信号内嵌入RFS_in信号且分配接着将发送到所有其它(多个)主装置和(多个)从属装置720、723的主从时钟信号(MS-CLK)784。在810处，接收具有嵌入的RFS_in信号的所分布的主从时钟信号(MS-CLK)784且在(多个)主装置和(多个)从属装置720、723中的每一个中解调RFS 731、732并重新形成时钟信号788、790。

在812处，将重新形成的时钟信号788、790和经解调的RFS信号提供到相应ADC741、742。相应ADC 741、742各自输出指示已在每个装置中以同步方式启动斜坡(例如RFSin信号612)的信号，将所述信号提供到每个主装置710和(多个)从属装置720、723上的数字控制器716、726。在814处，(多个)主装置710和(多个)从属装置720、723中的每一个接收回波信号的表示且基于同步时钟信号比如经由MIPI接口630(其中仅出于简单目的在此未示出引脚)将经验证的解调数据发送到控制器214。

以此方式可实现(多个)主装置710与(多个)从属装置720、723之间的同步，在此之后，所有(多个)主装置710和(多个)从属装置720、723具有相同的频率线性调频脉冲起始和线性调频脉冲截止频率，以及相同的取样时钟。通过包括ADC的所有装置(或IC)取样的数据接着基本上同步。流程图结束于816处。

在一些情况下，本发明人已认识和了解到，如果PCB引导不对称，可破坏图6或图7的外部时钟的工作循环，这继而可使时钟质量和因此使雷达系统性能劣化。响应于此，本发明人在下文提出可缓解此可能问题的架构。在一些例子中，图8中提出的架构提供使系统相位噪声保持非常低的益处，由于参考PLL(其在此例子中为基于电荷泵的PLL，相较于图6中的ADCPLL)的相位噪声贡献可忽略。这是可能的，由于在图8的这种解决方案中，主PLL 917可由直接来自比如120MHz下的晶体振荡器XCO 952而并非来自置于其间的参考PLL(例如ADCPLL或基于电荷泵的PLL)的时钟信号驱动。在此例子中，时钟信号由更准确的晶体振荡器952产生，晶体振荡器952具有最佳噪声性能(基本上，如果正确地设计，那么晶体振荡器952的相位噪声非常低)。

现参考图8，根据本发明的一些例子示出被配置成提供系统时钟和数据同步的主装置-从属装置布置的例子框图800。在此例子中，主从架构被示出为包括主装置910和一个或多个从属装置920、923的雷达单元905。出于清晰目的仅示出一个从属装置920，其它类似从属装置可能示出为923。在此例子中，主装置910并有频率产生电路，其在此例子中包括120MHz高纯度Xtal振荡器952。在此例子中，主从时钟信号982引导自120MHz高纯度Xtal振荡器952且在一些情况下广泛用于主装置910内，包括到主PLL 917的输入，以及经由分频电路971引导到MCU输出时钟端口。在一些例子中，分频电路971将120MHz高纯度Xtal振荡器主从时钟信号982分频为40MHz或20MHz信号。120MHz高纯度Xtal振荡器952还将120MHz时钟主从时钟信号982提供到数字电路916，且在此例子中提供到数字电路916中所包含的被配置成将60MHz时钟信号提供到MIPI接口630的二分频电路919。在此例子中，120MHz高纯度Xtal振荡器主从时钟信号982还提供到频率相位检测器和电荷泵(charge pump，CP)ADCPLL908。以此方式，内部ADCPLL使用相位-频率检测器和被配置成(在内部)产生具有ADC 941所预期或所要的工作循环和抖动性能的ADC时钟的电荷泵，以及高速接收器输出数据接口时钟，例如MIPI接口时钟904，同时维持主装置910内或来自主装置910的所有输出时钟与输入时钟之间的恒定相位关系。

本发明人已认识到，串行MIPI接口需要非常快速的时钟(例如在此例子中大约960MHz)，以便支持提高数据速率和吞吐量。因此，在本发明的例子中，本发明人提出通过使用由CPADCPLL 908提供的非常快速的960MHz时钟904而达成用于MIPI接口的非常快速时钟。以此方式，通过使用内部参考PLL(例如CP ADCPLL 908)作为ADC 931和MIPI接口630的时钟信号，不再存在强加于PCB引导的任何约束。因此，在图8的例子电路中，120MHz时钟信号也是基于电荷泵的PLL的参考(例如经由外部对称连接，通过主装置910中的LVDS发射器电路和(多个)主装置910和(多个)从属装置920、923中的LVDS接收器电路而应用)。在图8的此例子电路中，基于电荷泵的PLL优选为其具有相等的phase_IN＝phase_OUT特性。因此，通过每个主装置910和每个从属装置920、923上所接收到的对称的120MHz时钟信号，有可能保证时钟240MHz_adcin_clk 990、908同相。以此方式，ADC 941、942在每个主装置910和每个从属装置920、923中将为同步的。并且，在一些例子中，在具有分配120MHz的外部链路LVDS的情况下，有可能放宽PCB约束。在此例子中，120MHz高纯度Xtal振荡器主从时钟信号982还提供到主从时钟分布和同步电路960，其包括RFS调制器962。

此外，此例子实施方案可确保归因于主装置和(多个)从属装置内和之间的时钟信号的同步性而满足任何ADC时钟抖动性能。另外，此例子实施方案可在一些例子中通过嵌入于系统时钟内的RFS信号而确保主装置和(多个)从属装置内RFS信号的同步性。另外，此例子实施方案还可减小MIPI接口的任何时序偏斜，如先前所描述。

在一些例子中，如本领域的技术人员应了解，(多个)装置可为通用装置，其可单独地配置为主装置910或从属装置920、923，其中多个电路或组件或功能性被禁用。在此上下文中，图8中主装置或从属装置内以虚线突出显示的路径中的一些已经禁用，且以实线突出显示的通信路径被启用。例如，在此从属装置920、923中，由于时钟和RFS_synch信号以及LO信号接收自主装置910，因此MS时钟分布和同步电路的从属晶体振荡器、主PLL和RFS调制器被禁用。从属装置内部可存在许多其它块，但本文中未提及以免混淆本发明的概念。此外，在此例子中，从属装置920中的RFSout路径981为虚线，由于在根据本发明的例子的正常操作中，信号由来自主装置910的RFS解调输出994形成且在RFS和系统时钟解调器电路964中经解调。在一些情况下，当可在主装置和从属装置中激活RFS_out信号980、981(以及输入到相应多路复用器947的重新形成的RFS信号931、932)时，最终可能会存在一种用例，且当RFSout信号可能并不嵌入于主从时钟信号中且因此由来自MCU 214的外部RFS引脚901提供时的情境下也是如此。这仅在MCU214与主装置910同步(在此这是经由MCU_CLK达成的情况)的情况下是可能的，但其可将约束强加于MCU 214和主装置910与(多个)从属装置920、923上MCU_CLK和RFS衬垫的时序(经由PVT的延迟变化)。

在嵌入的RFS_signal例子中，主从分布和同步电路960被配置成将雷达单元中的帧起始信号，例如线性调频脉冲起始(RFS_in)信号嵌入到从120MHz高纯度Xtal振荡器952接收到的主从时钟信号982中。将线性调频脉冲起始(RFS_in)信号980从数字控制器916嵌入到主从时钟信号982中允许这两个信号在装置之间本身同步且无延迟的情况下跨越所有(多个)主装置和从属装置分布。在一些例子中，线性调频脉冲起始(RFS_in)信号980可根据MCU 214发送的SPI命令经由RFS引脚901或使用主装置调制器提供到数字控制器916，以将RFS信号嵌入于主从时钟中以供分布到其它装置。在此例子中，嵌入操作的结果为(经调制、所分布和所接收的)主从时钟信号984。在此例子中，主从分布和同步电路960使用RFS调制器962(实施于比如LVDS发射电路中)以将线性调频脉冲起始(RFS)信号980嵌入到从120MHz高纯度Xtal振荡器952接收到的主从时钟信号982中。

在此例子中，每个主从接收器电路包括(多个)主装置910中的RFS和系统时钟解调器电路965或(多个)从属装置920、923中的RFS和系统时钟解调器电路964(实施于比如LVDS接收电路中)，被配置成分别将主从时钟信号984解嵌(例如解调)到从属RFS_out信号994或主从从属时钟信号990中。有利的是，在从属装置920中，经解调从属RFS_out信号994和经解调主从从属时钟信号990在(多个)主装置910与(多个)从属装置920、923之间同步。类似地，在主装置910中，还接收并在被配置成分别将主从时钟信号984解嵌到主RFS_out信号931和主从从属时钟信号988中的RFS和系统时钟解调器电路965中解调反馈(所分布的和所接收的经调制)主从时钟信号984。主装置910进一步包括一个或多个可编程带通滤波器和一个或多个增益放大器(未示出)，以及联接到RFS和系统时钟解调器电路965的一个或几个ADC941。

在此例子中，在数字域中、在从属装置920中的相应数字控制器926内部和主装置910的数字控制器916内部执行接收到的数据的取样操作。

在一个例子中，如所示出，主装置910的RFS调制器962(和RFS和系统时钟解调器电路965)与(多个)从属装置920、923的RFS和系统时钟解调器电路964可由100ohm差分电阻器(T)959终止，例如以便减小归因于LVDS链路不对称性的任何反射，其可破坏信号完整性且致使虚假零交叉。

根据本发明的例子，从属装置920被配置成解调并从具有嵌入的RFS_in信号984的差分主从时钟同步信号提取线性调频脉冲起始(RFS)信号994。在此例子中，从属装置920使用实施于LVDS中的RFS和系统时钟解调器电路964。

相应从属RFS和系统时钟解调器电路964被配置成在时钟与主从系统时钟信号990之间的延迟变化非常低的情况下提取呈CMOS格式的相应从属时钟信号988。另外，相应RFS解调器964、965被配置成解调每个相应装置中所发射的线性调频脉冲起始信号(rfs_demodulated信号994)。主装置910中的相应调制器960产生主从时钟信号(MS-CLK)984且RFS和系统时钟解调器电路965与RFS和系统时钟解调器电路964各自被配置成使得其解调所接收到的相应主从时钟信号(MS-CLK)984，使其非常紧密对准。

本领域的技术人员将了解，主装置910和从属装置920内部可存在许多其它电路、组件和块，但出于清晰目的已经完全省略了这些电路、组件和块。以此方式，采用关于主从布置的本发明的例子实施例的系统，例如相控阵雷达系统可能够得益于多芯片配置中改进的时钟同步准确度。

在一些例子中，主装置910被配置成产生并经由从属装置LVDS RFS和系统时钟解调器电路964将主从时钟984从MS_clock LVDS发射调制器路径分配到从属装置内部的MS_clock LVDS接收路径，以及回到主装置LVDS接收解调器电路965。以此方式，在一些例子中，具有嵌入的帧起始指示的时钟信号可用于取样属于不同IC的不同ADC 941、942内部的数据，以便减小相位误差且因此降低传感器级处的角度分辨率。

并且，举例来说，在一个实施例中，主装置910或从属装置920的所示出例子可实施为定位于单个集成电路998、999上的电路系统。可替换的是，电路和/或组件例子可实施为以合适的方式彼此互连的任何数目的单独集成电路998、999。因此，说明书和附图应被视为具有说明性意义而非限制性意义。

在一些例子中，例如出于安全性目的且为了检测工作循环是否在给定范围内，时钟检测器电路935附接到CP ADCPLL 908。时钟检测器电路935联接到RFS和系统时钟解调器电路964、965以便检测来自LVDS链路的主从时钟信号984是否低于安全水平。

在ADC 941、942的模拟电路中使用RFSsynched信号931、932和系统时钟(例如240MHz下的MS-CLK)信号两者。在一些例子中，可在路径上针对RFS信号(rfs_out)980插入缓冲器943、944以便补偿ADC模块中的任何时钟树延迟。信号，即RFSin 612和240M_adcout945一旦平衡，所述信号就彼此同步。

在数字控制器916中使用RFS_in信号612和ADC时钟(例如240MHz_adc_out)信号以产生经滤波adcout_dig信号902。使用直接从主PLL 917获得的960MHz时钟904经由MIPI接口630发射经滤波adcout_dig信号902，这保证非常良好(例如在几皮秒内)的准确度。以此方式，在一些例子中，可实现TSKEW MIPI联盟规范。

有利的是，在图8的架构中，LVDS经解调MS_CLK 988、990由各种(多个)主装置910和从属装置920、923内部的ALL ADC用作系统时钟。在一些例子中，240MHz时钟(240M_adcpll_out)982产生于主装置910内，产生于相位-频率检测器和参考60MHz高纯度晶体源952的基于电荷泵的PLL(例如CP ADCPLL 908)中。此时钟信号982为主RFS和系统时钟调制器电路962的输入。以此方式，在分布到各种RFS和系统时钟解调器电路964、965之后，跨越装置中的每一个的ADC操作可同步。此外，以此方式，系统时钟到每个参考PLL(其在图8的例子中为CP ADCPLL)的分布受益于较低速度LVDS链路的使用。此外，在本发明的例子中，每个接收RFS和系统时钟解调器电路964、965在每个主装置910和(多个)(n)从属装置中的每一个处经‘接通’，使得每个装置被配置成产生同步的LVDS解调MS_CLK系统时钟988、990。

图9中还描绘从属装置920中的同步。从属装置920的RFS和ADC时钟与主装置910中使用相同机构且共享相同的外部经调制时钟和RFS信号MS_CLK_240MHz。上述电路和操作旨在改进或保证在信道间和装置间维持RFS和时钟的同步。

因此，主装置-从属装置布置的例子框图800利用较低速度LVDS链路以将参考时钟分配到每个参考PLL(CPADCPLL)。以此方式，参考PLL(例如CP ADCPLL 908)在每个主装置910和(多个)从属装置920、923(或IC)中的每一个处经‘接通’。在此例子中，每个CP ADCPLL为ADC 941、942提供相应同步时钟信号，由于归因于电荷泵类型PLL的使用，所有ADC时钟信号同步。

在此例子中，通过每个主装置910和(多个)从属装置920、923(或IC)中的每一个上的CP ADCPLL为串行MIPI 630提供非常快速的时钟(例如960MHz)以实现提高的数据速率和吞吐量。

此外，使用内部参考PLL，例如CPADCPLL 908提供ADC和MIPI时钟的概念不需要约束时钟信号的内部PCB引导。这可确保满足ADC时钟抖动性能，并且还可以允许减小MIPI630的偏斜。以此方式，可实现同步准确度与高分辨率雷达系统所需的非常快速的数据速率之间的改进或最优权衡。

另外，主装置-从属装置布置的例子框图800使得允许用于ADC 941、942和MIPI630中的LVDS链路速度与最大时钟频率之间不再相关。例如，在一些例子中，主从系统时钟频率(例如在PCB外部)经分配具有低于ADC 941、942所需的时钟频率(与取样速率有关)和MIPI 630所需的时钟频率(与数据吞吐量有关)的频率。

现参考图9，且参考图8的例子架构800，根据本发明的一些例子实施例示出与跨越多个主装置-从属装置的雷达时钟和数据同步相关联的步骤的例子流程图900。具体地说，流程图900可解决可使时钟质量(和因此雷达系统性能)劣化的可能的工作循环问题，所述问题的本发明的例子可去除，如下文所描述。例子流程图900开始于1002处，其中至少启动主装置(例如图9的主装置910)。在1004处，晶体振荡器952(其用作主频率/时钟谐振器)将参考时钟提供到主装置910和(多个)从属装置920、923。在此例子中，参考时钟为在120MHz下运行的主从时钟信号(MS_CLK_120MHz)。在1004处，晶体振荡器952还将参考时钟作为MCU_CLK提供到控制器214以及主数字控制器916。在一些例子中，在1004处，还将另一时钟信号发送到(多个)主装置910和(多个)从属装置920、923。

在1006处，主CP PLL 908起始并将120MHz时钟982提供到主MIPI 630。同时，主ADPLL 708经由一个或多个X分频电路992将比如120MHz时钟信号782提供到主从时钟分布和同步电路960，以及将比如用于主PLL 917的参考120MHz时钟和MCU时钟提供到控制器214。

在1008处，嵌入的RFS主从时钟信号(MS-CLK)984分布在主装置910外部且在PCB上经星形引导以到达各种主装置和从属装置RFS和系统时钟解调器电路964、965。一旦RFS_signal已经与所分布的主从时钟信号(MS-CLK)984解嵌，接着仅将重新形成的120MHz时钟信号988、990提供到主装置910和(多个)从属装置920、923的CP ADCPLL 908和(多个)从属装置920、923的数字控制器926。相应主装置和从属装置ADC 941、942利用来自主装置910和(多个)从属装置920、923两者的CPADCPLL 908的时钟信号输出以及解嵌的RFS_signal。接收此主从时钟信号(MS-CLK)984使得能够启动所有从属装置920、923，且在此例子中能够启动(多个)从属装置920、923的数字控制器926、CP ADCPLL 908、ADC 942等等，以及主装置910内部的一些电路，例如CP ADCPLL 908、(多个)ADC 941，等等。

在一个例子中，在1010处，启动主PLL且主装置的波形产生器控制其振荡器以便输出具有一频率的LO信号，所述频率与线性调频脉冲起始频率f_{start_master}成比例。在一个例子应用中，启动一个或多个从属装置以从主装置910接收信号，且相应地接收其LO频率(在相位相干性所需要的谨慎的PCB星形引导情况下处于同一频率)。

在本发明的例子中，还是在1010处，主装置910起始FMCW斜坡信号且在主从时钟信号内嵌入RFS_in信号。在一些例子中，接着将主从时钟信号发送到所有其它(多个)主装置910和(多个)从属装置920、923。在1010处，在(多个)主装置和(多个)从属装置中的每一个中接收和解调具有嵌入的RFS_in信号的主从时钟信号。在1012处，斜坡(线性调频脉冲)信号起始于(多个)主装置910和(多个)从属装置920、923中的每一个中。

在1014处，(多个)主装置910和(多个)从属装置920、923中的每一个接收回波信号的表示且基于具有嵌入的RFS_in信号的同步时钟信号经由MIPI接口630将经验证的解调数据发送到MCU 214。以此方式，实现(多个)主装置910与(多个)从属装置920、923之间的同步，在此之后，所有(多个)主装置910和(多个)从属装置920、923具有相同的频率线性调频脉冲起始和线性调频脉冲截止频率，以及相同的取样时钟。通过包括ADC的所有装置(或IC)取样的数据现基本上同步。流程图结束于1016处。

尽管参考适合于汽车应用的雷达单元描述本发明的例子，但可以设想本文中所描述的概念可适用于其它应用，例如用于机器人或无人机的雷达。

在前述说明书中，已参考本发明的实施例的具体例子描述了本发明。然而，将明显的是，可在不脱离如所附权利要求书中所阐述的本发明的范围的情况下对所述具体例子作出各种修改和改变，且权利要求书并不限于上文所描述的具体例子。如本文中所论述的连接可以是适合于从相应节点、单元或集成电路装置传递信号或将信号传递到所述相应节点、单元或集成电路装置的任何类型的连接。相应地，除非以其它方式暗示或陈述，否则连接可以是例如直接连接或间接连接。另外，多个连接可换为串行或以时分复用的方式传递多个信号的单个连接。同样，携载多个信号的单个连接可以被分成携载这些信号的子集的各种不同连接。因此，存在用于传递信号的许多选择方案。

本领域的技术人员应认识到，本文中所描绘的架构仅为示例性的，且实际上，可实施实现相同功能性的许多其它架构。因此，实现相同功能性的组件的任何布置实际上‘相关联’，使得所要功能性得以实现。因此，本文中经组合以实现特定功能性的任何两个组件都可以被视为彼此‘相关联’，使得所要功能性得以实现，而不管架构或中间组件如何。同样地，如此相关联的任何两个组件还可被视为彼此“可操作地连接”或“可操作地联接”以实现所要功能性。

此外，本领域的技术人员应认识到，上述操作之间的界限仅仅是说明性的。多个操作可组合成单个操作，单个操作可分散于额外的操作中，并且操作的执行可在时间上至少部分地重合。此外，替代性实施例可包括特定操作的多个实例，并且操作的次序可以在不同其它实施例中进行更改。

在权利要求书中，放置在圆括号之间的任何附图标记不应被解释为限制所述权利要求。词语‘包括’不排除除了权利要求中所列的那些元件或步骤之外的其它元件或步骤的存在。此外，如本文中所使用，术语‘一(a/an)’被限定为一个或多于一个。另外，权利要求书中对例如‘至少一个’和‘一个或多个’的介绍性短语的使用不应被解释为暗示由不定冠词‘一’引入的另一权利要求要素将包括此类所引入的权利要求要素的任何特定权利要求限制为仅包括一个此类要素的发明，即使是在同一权利要求包括介绍性短语‘一个或多个’或‘至少一个’和例如‘一’的不定冠词时也如此。定冠词的使用也是如此。除非另有陈述，否则例如‘第一’和‘第二’等术语用于任意地区别此类术语所描述的元件。因此，这些术语未必意图指示此些元件的时间上的优先级或其它优先级。在彼此不同的权利要求中叙述某些措施这一单纯事实并不指示不能使用这些措施的组合来获得优势。

Claims (8)

1.一种通信单元，其特征在于，包括：

多个级联装置，其包括以主从布置配置的至少一个主装置和至少一个从属装置；

其中所述通信单元被表征为所述至少一个主装置和至少一个从属装置各自包括：

解调器电路，其被配置成接收分布的参考时钟信号，其中所述分布的参考时钟信号包括帧起始信号调制的系统时钟信号和且通过所述帧起始信号调制所述系统时钟信号重新形成系统时钟信号；

时钟产生电路，其包括在内部产生的参考锁相环路，所述参考锁相环路被配置成接收所述重新形成的系统时钟信号以基于预定的工作循环和所述帧起始信号形成主从时钟信号；和

模/数转换器ADC，其联接到所述参考锁相环路且被配置成使用所述主从时钟信号以对准所述至少一个主装置和至少一个从属装置的每个ADC之间的相应取样时刻。

2.根据权利要求1所述的通信单元，其特征在于，经由低电压差分信令LVDS链路接收所述分布的参考时钟信号。

3.根据权利要求1或权利要求2所述的通信单元，其特征在于，所述在内部产生的参考锁相环路为在内部产生的参考电荷泵模/数转换器锁相环路CPADCPLL，所述电荷泵模/数转换器锁相环路CPADCPLL在所述至少一个主装置和至少一个从属装置中的每一个中均经接通。

4.根据权利要求3所述的通信单元，其特征在于，所述在内部产生的参考CPADCPLL被配置成将ADC时钟信号提供到所述ADC，所述ADC时钟信号高于接收到的所述分布的参考时钟信号且包括所述至少一个主装置和至少一个从属装置中的每一个的每个ADC之间的相应时间对准取样时刻。

5.根据权利要求1所述的通信单元，其特征在于，所述至少一个主装置和至少一个从属装置中的至少一个进一步包括：

联接到所述解调器电路且被配置成重新取样所述重新形成的同步系统时钟信号的数字控制器。

6.根据权利要求1所述的通信单元，其特征在于，所述通信单元为雷达单元且所述帧起始信号为线性调频脉冲起始信号。

7.根据前述权利要求1所述的通信单元，其特征在于，所述时钟产生电路以可操作方式联接到移动工业处理器接口MIPI且所述在内部产生的参考CPADCPLL被配置成将时钟信号提供到所述至少一个主装置和至少一个从属装置中的每一个中的所述MIPI，所述时钟信号高于接收到的所述分布的参考时钟信号。

8.一种用于通信单元中的时钟分布和同步的方法，所述通信单元具有以主从布置配置的至少一个主装置和至少一个从属装置，其特征在于，所述方法被表征为在所述至少一个主装置和至少一个从属装置中的每一个处：

接收分布的参考时钟信号，其中所述分布的参考时钟信号包括帧起始信号调制的系统时钟信号；

通过所述帧起始信号调制所述系统时钟信号重新形成系统时钟信号；

在内部产生的参考锁相环路处接收所述重新形成的系统时钟信号以基于预定的工作循环和所述帧起始信号形成主从时钟信号；且

在模/数转换器ADC处使用所述重新形成的主从时钟信号以对准所述至少一个主装置和至少一个从属装置的每个ADC之间的相应取样时刻。