TW201436003A - 半導體裝置的形成方法 - Google Patents

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Abstract

一種半導體裝置的形成方法，包括於一基板中形成一凹部及於凹部中填充一介電層。上述方法更包括於基板及介電層上形成一頂蓋層。隨後，移除頂蓋層的一頂部部分，留下介電層上之頂蓋層的一底部部分，且於頂蓋層之底部部份上形成一閘極結構。

Description

半導體裝置的形成方法
本發明係關於一種半導體裝置的形成方法，且特別是關於一種可避免溝槽隔離結構之段差或凹陷問題的裝置形成方法。
半導體積體電路產業經歷了快速的成長，在積體電路進化的過程中，功能密度(functional density，即每個晶片區域中內連接的裝置數量)普遍成長，而幾何尺寸(即製程可製作出的最小構件或導線)則減少。這樣的尺寸微縮製程由於可增加生產效率並可降低相關成本而較為有利，但這樣的尺寸微縮亦提昇了製程及積體電路製作的複雜度，且為了實現這些進步，需要積體電路製作技術的相關發展。舉例而言，需要用以形成溝槽隔離結構(例如淺溝槽隔離結構)的先進製程，因為溝槽隔離結構可能會被後續的濕式清洗製程破壞。這種濕式清洗製程可能因而在高密度區域造成溝槽隔離結構具有不同段差(step height)，並因此提昇製程複雜度。此外，濕式清洗製程可能造成溝槽隔離結構的凹陷(divot)而引起閘極漏電流。
雖然現存用以形成積體電路裝置之溝槽隔離結構的程序已普遍適用於各種用途，然其並非完全適用於各種型態。
本發明一實施例提供一種半導體裝置的形成方法，包括：於一基板中形成一凹部；於凹部中填充一介電層；於基板及介電層上形成一頂蓋層；移除頂蓋層的一頂部部分，留下介電層上之頂蓋層的一底部部分；以及於頂蓋層之底部部份上形成一閘極結構。
本發明另一實施例提供一種半導體裝置的形成方法，包括：於一基板中形成一凹部；於凹部中局部填充一第一絕緣層；於基板及第一絕緣層上形成一第二絕緣層；移除基板上之第二絕緣層的一第一部分，留下第一絕緣層上之第二絕緣層的一第二部分，其中第二絕緣層的第二部分及第一絕緣層構成一淺溝槽隔離；以及於淺溝槽隔離上形成一閘極結構。
本發明又一實施例提供一種半導體裝置的形成方法，包括：於一基板上形成一襯墊層；於襯墊層上形成一硬罩幕層；圖案化硬罩幕層及襯墊層；以圖案化之硬罩幕層作為一蝕刻罩幕，於基板中形成一凹部；於凹部中局部填充一第一介電層；於第一介電層上形成一第二介電層；移除圖案化之硬罩幕層上之第二介電層的一第一部分，留下凹部中之第二介電層的一第二部分，其中第二介電層的第二部分及第一介電層構成一淺溝槽隔離；以及於第二介電層的第二部分上形成一閘極結構。
100‧‧‧方法
102、104、106、108、110、112、114‧‧‧步驟
200‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧襯墊層
206‧‧‧硬罩幕層
208‧‧‧圖案化感光層
210‧‧‧凹部
212‧‧‧第一介電層
214‧‧‧處理
216‧‧‧第二介電層
218‧‧‧淺溝槽隔離絕緣物
220‧‧‧閘極結構
H‧‧‧高度
T1、T2‧‧‧厚度
第1圖為依據本發明一實施例或數個實施例之各種型態所 繪示的一流程圖，用以說明半導體裝置的形成方法。
第2~9圖為依據本發明一實施例或數個實施例之各種型態所繪示的一系列剖面示意圖，用以說明本發明中不同步驟時的半導體裝置。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
第1圖為依據本發明一實施例或數個實施例之各種型態所繪示的一流程圖，用以說明本發明之半導體裝置200的形成方法100。第2~9圖為依據本發明一實施例或數個實施例之各種型態所繪示的一系列剖面示意圖，用以說明第1圖之方法100中不同步驟時的半導體裝置200的製作。半導體裝置200可包括於一微處理器、記憶體單元、及/或其它積體電路中。需注意的是，第1圖之方法並不產生完整的半導體裝置 200。可使用互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)技術製程來製作完整的半導體裝置200。因此，應知曉的是，可在第1圖之方法100之前、之中、之後提供額外製程，且在此僅簡要描述一些額外製程。又，為使本揭露內容簡明易懂，第1~10圖已經過簡化。舉例而言，雖然第1~10圖是繪示半導體裝置200，應知曉的是積體電路可包含複數其它裝置，包括電阻、電容、電導、熔絲等。
參照第1~2圖，方法100開始於步驟102，於基板202上形成一圖案化感光層208。在一些實施例中，基板202包括塊材基板，例如結晶矽基板(例如矽晶圓)。在另外一些實施例中，基板202包括化合物晶圓頂部之一半導體層，例如一絕緣層上矽基板(silicon-on-insulator substrate)。在另外一些實施例中，基板202為一塊材基板或一化合物晶圓之頂層，化合物晶圓包括鍺、矽化鍺、三-五族材料(例如砷化鎵、砷化銦)、二-四族材料(例如硒化鋅、硫化鋅)等等，通常為磊晶成長。三-五族或二-四族材料由於因利用三-五族或二-四族特性(例如砷化銦、硫化鋅等等)所帶來的有利應變特性，而被認為特別有利於形成本揭露所述之裝置。
在一些實施例中，在形成圖案化感光層208之前，於基板202上形成襯墊層204，於襯墊層204上形成硬罩幕層206。在一些實施例中，襯墊層204包括一氧化層，例如氧化矽。在一些實施例中，硬罩幕層206為一含氮層，例如氮化矽、氮氧化矽等等。在一些實施例中，使用化學氣相沉積(chemical vapor deposition，CVD)法、爐管製程等等來形成襯墊層204及 硬罩幕層206。在一些實施例中，圖案化感光層208包括光阻圖案等等。用以形成圖案化感光層208的圖案化製程可包括例如於硬罩幕層206上形成感光層、以一輻射源對此感光層進行曝光、隨後在顯影液中顯影經曝光之感光層。
參照第1及3圖，方法100繼續至步驟104，於基板202中形成凹部210。在一些實施例中，保留凹部210以在基板202中形成絕緣物。在一些實施例中，可使用圖案化感光層208作為罩幕對基板202實施蝕刻製程，以形成凹部210。在一些實施例中，可將圖案化感光層208之圖案轉移至硬罩幕層206及襯墊層204，以分別形成圖案化硬罩幕層206及圖案化襯墊層204。隨後，藉由單一蝕刻製程或多重蝕刻製程將圖案化硬罩幕層206及圖案化襯墊層204的圖案轉移至基板202，以形成凹部210。在一些實施例中，用以形成凹部210之蝕刻製程為一乾蝕刻製程。在本實施例中，使用頂部線圈電漿(top coil plasma,TCP)等來實施乾蝕刻製程。在一些實施例中，用以形成凹部210之蝕刻製程為使用含氟氣體、含氯氣體等的一乾蝕刻製程。在一些實施例中，凹部210在基板202中具有高度H，其範圍介於約150奈米至約350奈米。
在一些實施例中，在轉移圖案之製程中，圖案化感光層208被完全耗盡，如第3圖所示。在另一實施例中，圖案化感光層208在圖案轉移製程之後並未被完全耗盡。隨後，在形成凹部210之後，藉由一乾式及/或濕式剝除製程(例如，氧電漿或所謂的灰化製程)移除剩餘之圖案化感光層208。
參照第1及4圖，方法100繼續至步驟106，於凹部 210中形成第一介電層212。在一些實施例中，第一介電層212部分填充凹部210並露出凹部210的上部側壁、圖案化硬罩幕層206的側壁、及圖案化襯墊層204的側壁。在一些實施例中，第一介電層212具有介於約5奈米至約50奈米之範圍的厚度T1。在一些實施例中，第一介電層212包括一氧化層，例如氧化矽。在一些實施例中，第一介電層212可視為淺溝槽隔離氧化物或即為淺溝槽隔離。在一些實施例中，藉由次原子化學氣相沉積法(subatomic chemical vapor deposition，SACVD)、旋塗玻璃製程(spin-on-glass process)、流動式化學氣相沉積法(flow-able CVD)、高密度電漿(high density plasma，HDP)製程等等來沉積第一介電層212。在一些實施例中，形成第一介電層212之前實施一熱氧化製程，以修復因蝕刻形成凹部210之步驟而發生在凹部210側壁的損傷。
參照第1及5圖，方法100繼續至步驟108，對第一介電層212提供處理214。在一些實施例中，處理214為用以提升第一介電層212之密度的熱退火製程。在一些實施例中，熱退火製程為對藉由次原子化學氣相沉積法或流動式化學氣相沉積法形成之第一介電層212實施的二階段退火製程。上述二階段退火製程的第一階段可使用例如氫氣及氧氣來實施，以在介於約100度至約700度之間形成水蒸氣。隨後，在高於二階段退火製程之第一階段之溫度的一溫度對第一介電層212實施一第二階段，例如在介於約700度至約1200度之溫度範圍使用氮氣來實施第二階段。在另一實施例中，藉由高密度電漿製程來形成第一介電層212，且熱退火製程為在介於約700度至約1200 度之溫度範圍的快速熱退火製程。
參照第1及6圖，方法100繼續至步驟110，於經過處理之第一介電層212上形成第二介電層216。在一些實施例中，第二介電層216之頂部表面高於圖案化硬罩幕層206之頂部表面。在一些實施例中，第二介電層216包括不同於第一介電層212的材料。在一些實施例中，第二介電層216包括不同於圖案化硬罩幕層206或圖案化襯墊層204的材料。在一些實施例中，第二介電層216包括氮化物或碳化物層。在一些實施例中，第二介電層216為氮化矽、碳氮化矽、氮氧化矽、碳化矽、富矽氧化物、或前述之組合。在一些實施例中，第二介電層216之介電常數(k)高於第一介電層之介電常數。在一些實施例中，可藉由化學氣相沉積法、旋塗玻璃製程、流動式化學氣相沉積法、原子層沉積法(atomic layer deposition，ALD)、分子層沉積法(molecular layer deposition，MLD)、爐管等等來沉積第二介電層216。
在一些實施例中，第二介電層216可作為一頂蓋層，以在後續濕蝕刻及/或清洗製程中保護其下方之第一介電層212免於損傷。在一些實施例中，在後續蝕刻製程中，第二介電層216之抗蝕性高於第一介電層212之抗蝕性。因此，在後續蝕刻製程中，第二介電層216之蝕刻速率低於第一介電層212之蝕刻速率。在一些實施例中，後續蝕刻製程為使用稀釋氫氟酸之一濕蝕刻製程。在一些實施例中，第二介電層216在稀釋氫氟酸中之蝕刻速率對第一介電層212在稀釋氫氟酸中之蝕刻速率的比值小於約50%。在本實施例中，第二介電層216在稀釋 氫氟酸中之蝕刻速率對第一介電層212在稀釋氫氟酸中之蝕刻速率的比值小於約1%。
參照第1及7圖，方法100繼續至步驟112，藉由一移除製程來移除第二介電層216的一部分。在一些實施例中，在移除製程中移除第二介電層216在圖案化襯墊層204上的部分。在一些實施例中，移除製程包括一化學機械研磨(CMP)步驟。在一些實施例中，此化學機械研磨步驟將第二介電層216平坦化並薄化。在一些實施例中，此化學機械研磨步驟不移除圖案化硬罩幕層206。在一些實施例中，此化學機械研磨步驟露出圖案化硬罩幕層206之頂部表面。在一些實施例中，使用包含氧化矽、氫氧化鉀、或前述之組合的研磨液來實施此化學機械研磨步驟。
參照第8圖，移除圖案化硬罩幕層206及圖案化襯墊層204。在一些實施例中，在移除第二介電層216的一部分之後，移除圖案化硬罩幕層206。在一些實施例中，藉由一濕蝕刻製程來移除圖案化硬罩幕層206。在一些實施例中，使用溫度介於約100度至約200度之磷酸溶液來實施濕蝕刻製程。在一些實施例中，在移除圖案化硬罩幕層206及其後續之井佈植製程之後，移除圖案化襯墊層204。在一些實施例中，藉由一濕蝕刻製程來移除圖案化襯墊層204。在一些實施例中，用以移除圖案化襯墊層204之濕蝕刻製程係使用室溫(例如23度)之稀釋氫氟酸溶液來實施。
繼續參照第8圖，留下之第二介電層216具有厚度T2。在一些實施例中，厚度T2小於厚度T1。在一些實施例中， 留下之第二介電層216之厚度T2大於約3奈米，以確保可保護其下方的第一介電層212。在一些實施例中，留下之第二介電層216之厚度T2小於約45奈米，以避免提高電容。在一些實施例中，厚度T2對厚度T1的比值在介於約0.01至0.15之範圍。在一些實施例中，由留下之第二介電層216與其下方之第一介電層212結合形成基板202中的淺溝槽隔離(shallow trench isolation，STI)絕緣物218。淺溝槽隔離絕緣物218可定義並電性隔離基板202中後續形成的各種區域。
參照第1及9圖，方法100繼續至步驟114，於基板202及淺溝槽隔離絕緣物218上形成閘極結構220。在一些實施例中，閘極結構220依序包括一閘極介電層、一閘極電極層及一硬罩幕層。在一些實施例中，藉由依序沈積及圖案化閘極介電層、閘極電極層及硬罩幕層來形成閘極結構220。在一實施例中，閘極介電層為包括氧化矽、氮化矽、氮氧化矽、高介電常數介電質、其它適當介電材料或前述之組合的一薄膜。高介電常數介電質包括金屬氧化物。用於高介電常數介電質之金屬氧化物的例子包括鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鉿(Hf)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)及前述之混合物的氧化物。在本實施例中，閘極介電層為具有厚度在介於約10埃至約30埃之範圍的一高介電常數介電層。可使用例如原子層沉積法、化學氣相沉積法、物理氣相沉積法、熱氧化法、紫外光-臭氧氧化法、或前述之組合等適當製程來形成閘極介電層。
隨後於閘極介電層上形成閘極電極層。在一些實施例中，閘極電極層包括一多晶矽層。此外，閘極電極層可為使用相同或不同物種摻雜之多晶矽層。在一些實施例中，閘極電極層具有介於約30奈米至約80奈米之範圍的厚度。可使用例如低壓化學氣相沉積法、電漿輔助化學氣相沉積法、其它適當製程或前述之組合來形成閘極電極層。接著，於閘極電極層上形成硬罩幕層，並於硬罩幕層上形成圖案化感光層。感光層的圖案被轉移至硬罩幕層，隨後被轉移至閘極電極層及閘極介電層，以形成閘極結構220。在一些實施例中，硬罩幕層包括氧化矽。在另外一些實施例中，硬罩幕層包括氮化矽、氮氧化矽及/或適當介電材料，且可使用例如化學氣相沈積法或爐管等方法來形成。硬罩幕層具有介於約100埃至約1500埃之範圍的厚度。隨後藉由乾式及/或濕式剝離製程來移除感光層。
依據本說明書所揭露之實施例，半導體裝置中之淺溝槽隔離絕緣物的斷層(dislocation)的其中一個優點為：絕緣材料可藉由其上方用以保護絕緣材料免受濕蝕刻製程損傷之頂蓋層而避免凹陷(divot)或縫隙(seams)。因此，可改善與漏電流有關的問題。再者，可因第二介電層216的濕蝕刻速率遠小於第一介電層212而減少段差問題，進而可改善閘極的輪廓，降低閘極至閘極的漏電流。
半導體裝置可經過進一步的互補式金屬氧化物半導體或金屬氧化物半導體技術製程來形成各種特徵構件。舉例而言，方法100可繼續形成主要間隙壁，亦可形成接觸點特徵構件，例如矽化物區域。接觸點特徵構件包括矽化物材料，例 如矽化鎳(NiSi)、矽化鉑鎳(NiPtSi)、矽鍺化鉑鎳(NiPtGeSi)、矽鍺化鎳(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、其它適當導電材料及/或前述之組合。可藉由包括沈積一金屬層、對此金屬層進行退火使金屬層與矽反應形成矽化物、隨後移除未反應金屬層之製程來形成接觸點特徵構件。可於基板上進一步形成內層介電(inter-level dielectric，ILD)層，且可對基板進一步實施化學機械研磨製程以平坦化基板。此外，在形成內層介電層之前，可於閘極結構頂部上形成接觸點蝕刻停止層(contact etch stop layer，CESL)。
本說明書所揭露之半導體裝置可用於各種用途，例如數位電路、影像感測器裝置、異質半導體裝置(hetero-semiconductor device)、動態隨機存取記憶體(dynamic random access memory，DRAM)單元、單電子電晶體(single electron transistor，SET)及/或其它微電子裝置(此處統稱為「微電子裝置」)。當然，本揭露各型態亦可應用及/或輕易地適用於其它類型的電晶體，包括單閘極電晶體、雙閘極電晶體、及其它多重閘極電晶體，且可用於多種不同用途，包括感測器單元、記憶體單元、邏輯單元等等。
在一實施例中，提供一種半導體裝置的形成方法，包括於一基板中形成一凹部，於凹部中填充一介電層，於基板及介電層上形成一頂蓋層，移除頂蓋層的一頂部部分，留下介電層上之頂蓋層的一底部部分，以及於頂蓋層之底部部份上形成一閘極結構。
在另一實施例中，提供一種半導體裝置的形成方法，包括於一基板中形成一凹部，於凹部中局部填充一第一絕緣層，於基板及第一絕緣層上形成一第二絕緣層，移除基板上之第二絕緣層的一第一部分，留下第一絕緣層上之第二絕緣層的一第二部分，以及於淺溝槽隔離上形成一閘極結構。第二絕緣層的第二部分及第一絕緣層構成一淺溝槽隔離。
在又一實施例中，提供一種半導體裝置的形成方法，包括於一基板上形成一襯墊層，於襯墊層上形成一硬罩幕層，圖案化硬罩幕層及襯墊層，以圖案化之硬罩幕層作為一蝕刻罩幕，於基板中形成一凹部，於凹部中局部填充一第一介電層，於第一介電層上形成一第二介電層，移除圖案化之硬罩幕層上之第二介電層的第一部分，留下凹部中之第二介電層的第二部分，其中第二介電層的第二部分及該第一介電層構成一淺溝槽隔離，以及於第二介電層的第二部分上形成一閘極結構。
100‧‧‧方法
102、104、106、108、110、112、114‧‧‧步驟

Claims (10)

  1. 一種半導體裝置的形成方法，包括：於一基板中形成一凹部；於該凹部中填充一介電層；於該基板及該介電層上形成一頂蓋層；移除該頂蓋層的一頂部部分，留下該介電層上之該頂蓋層的一底部部分；以及於該頂蓋層之該底部部份上形成一閘極結構。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該介電層為二氧化矽，該頂蓋層為氮化矽、碳氮化矽、氮氧化矽、碳化矽、富矽氧化物、或前述之組合。
  3. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該頂蓋層之該底部部份之厚度小於該介電層之厚度。
  4. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括：對該介電層實施一處理，該處理為一熱退火製程，包括使用水蒸氣之一第一階段及未使用水蒸氣之一第二階段。
  5. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括：對該介電層實施一處理，該處理為一熱退火製程，包括一快速熱退火製程。
  6. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該頂蓋層在稀釋氫氟酸中之蝕刻速率對該介電層在稀釋氫氟酸中之蝕刻速率的一比值小於50%。
  7. 一種半導體裝置的形成方法，包括：於一基板中形成一凹部；於該凹部中局部填充一第一絕緣層；於該基板及該第一絕緣層上形成一第二絕緣層；移除該基板上之該第二絕緣層的一第一部分，留下該第一絕緣層上之該第二絕緣層的一第二部分，其中該第二絕緣層的該第二部份及該第一絕緣層構成一淺溝槽隔離；以及於該淺溝槽隔離上形成一閘極結構。
  8. 如申請專利範圍第7項所述之半導體裝置的形成方法，其中該第二絕緣層之介電常數大於該第一絕緣層之介電常數。
  9. 如申請專利範圍第7項所述之半導體裝置的形成方法，其中該第二絕緣層的該第二部分之厚度對該第一絕緣層之厚度的比值在0.01至0.15的範圍。
  10. 一種半導體裝置的形成方法，包括：於一基板上形成一襯墊層；於該襯墊層上形成一硬罩幕層；圖案化該硬罩幕層及該襯墊層；以該圖案化之硬罩幕層作為一蝕刻罩幕，於該基板中形成一凹部；於該凹部中局部填充一第一介電層；於該第一介電層上形成一第二介電層；移除該圖案化之硬罩幕層上之該第二介電層的一第一部分，留下該凹部中之該第二介電層的一第二部分，其中該第二介電層的該第二部分及該第一介電層構成一淺溝槽隔 離；以及於該第二介電層的該第二部分上形成一閘極結構。
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