TW201435479A - 雙圖案化技術中減少顏色密度差異之針腳嵌入 - Google Patents

雙圖案化技術中減少顏色密度差異之針腳嵌入 Download PDF

Info

Publication number
TW201435479A
TW201435479A TW102134706A TW102134706A TW201435479A TW 201435479 A TW201435479 A TW 201435479A TW 102134706 A TW102134706 A TW 102134706A TW 102134706 A TW102134706 A TW 102134706A TW 201435479 A TW201435479 A TW 201435479A
Authority
TW
Taiwan
Prior art keywords
density
features
mask
polygon
determining
Prior art date
Application number
TW102134706A
Other languages
English (en)
Other versions
TWI509347B (zh
Inventor
Lynn Wang
Sriram Madhavan
Luigi Capodieci
Original Assignee
Globalfoundries Us Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Globalfoundries Us Inc filed Critical Globalfoundries Us Inc
Publication of TW201435479A publication Critical patent/TW201435479A/zh
Application granted granted Critical
Publication of TWI509347B publication Critical patent/TWI509347B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70475—Stitching, i.e. connecting image fields to produce a device field, the field occupied by a device such as a memory chip, processor chip, CCD, flat panel display

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

本發明揭示能減少兩個互補曝光遮罩及/或佈局之窗口之間的密度差異之方法以及用於執行該方法的設備。具體實施例包括：決定具有待由第一及第二遮罩解析的特徵之IC設計中之層；藉由比較該等特徵之第一集合的第一密度與該等特徵之第二集合的第二密度來決定密度差異；決定在待由該第一遮罩解析的第一特徵之層上的區域；以及基於該密度差異，在該區域內嵌入待由該第二遮罩解析的多邊形。

Description

雙圖案化技術中減少顏色密度差異之針腳嵌入
本揭示內容係有關於半導體裝置利用雙圖案化技術(DPT)之製造。本揭示內容尤其在設計階段期間可用來在積體電路(IC)設計中產生針腳以減少DPT程序之兩個互補曝光遮罩之間的密度差異。
在製造半導體裝置時，企圖減少兩個互補曝光遮罩之間的顏色密度差異的傳統方法包括使用著色分配或使用有色虛擬填充物(colored dummy fill)及填充針腳。不過，著色分配很多時候過於嚴格；由於設計規則約束，改變著色分配會要求完全重新設計IC設計。此外，改變著色分配可能擾亂IC設計的設計階層。例如，標準單元在大晶片中的每個實例化可能因背景的改變而需要不同的著色，因此，階層無法保留。設計階層的此一欠缺使標準IC設計工具(例如，設計規則檢查引擎與自動化路由器)的運行時間變慢，這會增加整體設計周期。依賴虛擬填充物以嵌入有色多邊形於IC設計的閒置空間(white space)中得 以使著色分配更有設計彈性。不過，由於IC設計的密度隨著每個技術節點的縮放而增加，所以可用的閒置空間減少。也一直有人提議填充針腳(其係嵌入寬金屬線的有色多邊形)用來緩和密度平衡。不過，由於每個技術節點的設計縮放，而可能不使用寬金屬線。
因此，亟須一種方法能減少DPT程序之兩個互補曝光遮罩之間的密度差異而允許IC設計有設計彈性，特別是高密度IC設計，以及用於完成該方法的設備。
本揭示內容之一態樣為一種用以減少DPT程序之兩個互補曝光遮罩之特徵及/或佈局中相鄰窗口之間的密度差異的方法，其係主要藉由嵌入待由第一遮罩解析的多邊形(例如，針腳)至待由第二遮罩解析之特徵的區域內。
本揭示內容之另一態樣為一種設備，其係經組構成可決定待由第一遮罩解析的多邊形可嵌入待由第二遮罩解析之特徵的區域內。
本揭示內容的其他態樣及特徵會在以下說明中提出以及部份在本技藝一般技術人員審查以下內容或學習本揭示內容的實施後會明白。按照隨附申請專利範圍所特別提示，可實現及得到本揭示內容的優點。
根據本揭示內容，一些技術效果部份可用一種方法達成，該方法包括下列步驟：決定具有待由第一及第二遮罩解析的特徵之IC設計中之層；藉由比較該等特 徵之第一集合的第一密度與該等特徵之第二集合的第二密度來決定密度差異；決定在待由該第一遮罩解析的第一特徵之層上的區域；以及基於該密度差異，在該區域內嵌入待由該第二遮罩解析的多邊形。
數個態樣包括：決定該區域之外緣與待由該第二遮罩解析之特徵的距離，其中該多邊形的嵌入更基於該距離。其他態樣包括：比較該距離與和該第一及/或該第二遮罩關連的臨界距離，其中該多邊形的嵌入更基於該距離與該臨界距離的比較。一些態樣包括：藉由比較該等特徵之該第一集合的第一密度與該等特徵之該第二集合的第二密度及該多邊形之密度來決定第二密度差異；以及基於該第一及/或該第二密度差異來決定該區域之一部份，其中該多邊形位於該部份內。其他態樣包括：決定在待由該第一遮罩解析的第二特徵之層上的第二區域；基於該第一及該第二區域的面積比較來選擇該第一或該第二區域，其中該多邊形的嵌入更基於該第一及該第二區域的該面積比較；以及開始僅該IC設計中之一部份的設計規則檢查，該部份包含該多邊形。一些態樣包括一種方法，其中該第一集合特徵將會由該第一遮罩解析，以及該第二集合特徵將會由該第二遮罩解析。其他態樣包括一種方法，其中該第一集合特徵安置於該層的第一部份內，以及該第二集合特徵安置於該層中與該第一部份分開的第二部份內。其他態樣包括：藉由比較該等特徵之該第一集合的第一密度與該等特徵之該第二集合的第二密度及該多邊形之密度來決定 第二密度差異；比較該第二密度差異與閾值；以及基於該第二密度差異與該閾值的比較來決定是否嵌入待由該第二遮罩解析的另一多邊形。
本揭示內容之另一態樣為一種裝置，其係經組構成可：決定具有待由第一及第二遮罩解析的特徵之IC設計中之層；藉由比較該等特徵之第一集合的第一密度與該等特徵之第二集合的第二密度來決定密度差異；決定在待由該第一遮罩解析的第一特徵之層上的區域；以及基於該密度差異，在該區域內嵌入待由該第二遮罩解析的多邊形。
數個態樣包括一種裝置，其係經組構成：決定該區域之外緣與待由該第二遮罩解析之特徵的距離，其中該多邊形的嵌入更基於該距離。一些態樣包括一種裝置，其係經組構成可：比較該距離與和該第一及/或該第二遮罩關連的臨界距離，其中該多邊形的嵌入更基於該距離與該臨界距離的比較。其他態樣包括一種裝置，其係經組構成可：藉由比較該等特徵之該第一集合的第一密度與該等特徵之該第二集合的第二密度及該多邊形的密度來決定第二密度差異；以及基於該第一及/或該第二密度差異來決定該區域之一部份，其中該多邊形位於該部份內。其他態樣包括一種裝置，其係經組構成可：決定第二區域在待由該第一遮罩解析的第二特徵之層上；基於該第一及該第二區域的面積比較來選擇該第一或該第二區域，其中該多邊形的嵌入更基於該第一及該第二區域的該面積比較；以及 開始僅該IC設計之一部份的設計規則檢查，該部份包含該多邊形。其他態樣包括：其中該第一特徵集合將會由該第一遮罩解析，以及該第二特徵集合將會由該第二遮罩解析。一些態樣包括，其中該第一特徵集合安置於該層的第一部份內，以及該第二特徵集合安置於該層中與該第一部份分開的第二部份內。其他態樣包括一種裝置，其係經組構成可：藉由比較該等特徵之該第一集合的第一密度與該等特徵之該第二集合的第二密度及該多邊形的密度來決定第二密度差異；比較該第二密度差異與閾值；以及基於該第二密度差異與該閾值的比較來決定是否嵌入待由該第二遮罩解析的另一多邊形。
本揭示內容之另一態樣為一種方法，係包括：決定具有待由至少第一及第二遮罩解析的特徵之IC設計中之層；決定該等特徵之第一及第二集合的第一及第二密度；藉由比較該第一及該第二密度來決定第一密度差異；決定該等特徵之第三集合在待由該第一遮罩解析的層中；基於各個特徵之外緣是否與待由該第二遮罩解析之特徵分開臨界距離，從該第三集合選出由一個或多個特徵組成的第四集合，該臨界距離與該第一及/或該第二遮罩關連；根據該第一密度差異來決定目標區域；基於該第四集合之各個特徵與該目標區域的面積比較，從該第四集合選出特徵；決定該層中對應至該選定特徵之位置及面積的區域；在該區域內嵌入待由該第二遮罩解析的第一多邊形；藉由比較該等特徵之該第一集合的第一密度與該等特徵之 該第二集合的第二密度及該多邊形之密度來決定第二密度差異；以及在該第二密度差異超過閾值時，基於該第二密度差異來決定待由該第二遮罩解析的另一多邊形。
一些態樣包括：基於該第一及/或該第二密度差異來決定該區域之一部份，其中該第一多邊形位於該區域之該部份內；以及開始僅該IC設計中之一部份的設計規則檢查，該IC設計之該部份包含該第一多邊形。其他態樣包括一種方法，其中該第一特徵集合將會由該第一遮罩解析，以及該第二特徵集合將會由該第二遮罩解析。一些態樣包括一種方法，其中該第一集合特徵安置於該層的第一部份內，以及該第二集合特徵安置於該層中與該第一部份分開的第二部份內。
熟諳此藝者由以下詳細說明可明白本揭示內容的其他方面及技術效果，其中係僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。應瞭解，本揭示內容能夠做出其他及不同的具體實施例，以及在各種明顯的方面，能夠修改數個細節而不脫離本揭示內容。因此，附圖及說明內容本質上應被視為圖解說明用而不是用來限定。
100‧‧‧基板
103、105‧‧‧特徵
201‧‧‧針腳
300‧‧‧系統
301‧‧‧佈局日誌
303‧‧‧遮罩密度模組
305‧‧‧針腳嵌入模組
307‧‧‧修改佈局日誌
309‧‧‧設計規則遵從模組
400‧‧‧方法
401‧‧‧決定佈局的密度差異是否超過閾值
403‧‧‧決定至少一個針腳可嵌入該佈局
405‧‧‧決定該針腳是否遵從設計規則
407‧‧‧嵌入針腳
500‧‧‧基板
501、503‧‧‧特徵
601、801‧‧‧區域
603‧‧‧距離
701‧‧‧針腳
703‧‧‧特徵
901、1101‧‧‧針腳
1200‧‧‧晶片組
1201‧‧‧匯流排
1203‧‧‧處理器
1205‧‧‧記憶體
1207‧‧‧數位訊號處理器(DSP)
1209‧‧‧特殊應用積體電路(ASIC)
在此用附圖舉例說明而不是限定本揭示內容，圖中類似的元件用相同的元件符號表示。
第1圖及第2圖根據示範具體實施例示意圖示針腳的形成； 第3圖根據示範具體實施例圖示用於嵌入針腳的系統；第4圖的流程圖根據示範具體實施例圖示用於嵌入針腳的程序；第5圖至第11圖根據示範具體實施例示意圖示用於減少DPT程序之兩個互補曝光遮罩之間的密度差異的程序；以及第12圖圖示可用來實施示範具體實施例的晶片組。
為了解釋，在以下的說明中，提出各種特定的細節供徹底瞭解示範具體實施例。不過，顯然沒有該等特定細節或用等價配置仍可實施示範具體實施例。在其他情況下，眾所周知的結構及裝置用方塊圖圖示以免不必要地混淆示範具體實施例。此外，除非明示，在本專利說明書及申請專利範圍中表示成分、反應狀態等等之數量、比例及數值性質的所有數字應被理解為在所有情況下可用措辭“約”來修飾。
本揭示內容係針對及解決目前DPT程序之兩個互補曝光遮罩及/或佈局中相鄰窗口的密度不平衡問題，特別是高密度IC設計。根據本揭示內容的具體實施例，主要是藉由嵌入一個或多個針腳來解決問題。
此外，本技術領域中具有通常知識者由以下詳細說明可明白本揭示內容的其他態樣、特徵及技術效 果，其中係僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。應瞭解，本揭示內容能夠做出其他及不同的具體實施例，以及在各種明顯的方面，能夠修改數個細節而不脫離本揭示內容。因此，附圖及說明內容本質上應被視為圖解說明用而不是用來限定。
請注意第1圖，根據示範具體實施例，基板100(例如，塊矽基板)設有DPT程序的特徵103以及各自被分解成兩個互補曝光遮罩之第一及第二個的特徵105。不過，特徵103有比特徵105之組合還低的密度，這可能導致由兩個互補曝光遮罩形成基板100的可製造性及良率很差。如上述，利用顏色規則以及嵌入虛擬填充物及填充針腳以減少兩個互補曝光遮罩之間的密度差異不具彈性(inflexible)及/或無法減少密度差異。
請注意第2圖，根據示範具體實施例，在部份的特徵105上方添加針腳201，而不違反任何設計規則檢查(DRC)。如圖示，針腳201實作成附加單元，因而不擾亂設計階層。此外，針腳201與被另一遮罩使用的空間重疊，因而不需要使用基板100上的閒置空間。如圖示，第1圖有87.5%的密度差異減到第2圖的68.1%，而有19.4%的改善。雖然圖示成直線，然而針腳(例如，201)可具有各種尺寸及/或形狀，例如，L形、圓形、矩形、方形及其類似者。
請注意第3圖，系統300包含佈局日誌(layout log)301、遮罩密度模組303、具有經修改之佈局日 誌307的針腳嵌入模組305、以及設計規則遵從模組309。可組合模組303、305及309。另外，或替換地，可組合日誌301及307。
遮罩密度模組303係經組構成比較擷取自佈局日誌301的密度與閾值。可決定佈局窗口之間的密度差異以致能減少晶片的密度差異梯度。例如，遮罩密度模組303係藉由比較第一部份之特徵或佈局之窗口的密度與第二部份之特徵或佈局之窗口的密度而決定密度差異。或者，可決定第一遮罩所解析之特徵與第二遮罩所解析之特徵在整個佈局(例如，遍及晶片)(之一部份)內的密度差異以致能減少互補曝光遮罩之間的密度差異。例如，遮罩密度模組303係藉由比較要以第一遮罩解析之第一特徵的密度與要以第二遮罩解析之第二特徵的密度而決定密度差異。接下來，遮罩密度模組303比較密度差異與閾值。該閾值可由晶圓廠定義為百分比密度差異、基於良率的評分及其類似者。遮罩密度模組303可量化密度差異以及辨識區域及/或遮罩(例如，感色模式(color-aware))以允許決定嵌入那些有色多邊形(例如，針腳)。另外，遮罩密度模組303在嵌入針腳(或數個)(例如，動態地)後可比較遮罩密度以保證改善密度平衡。
嵌入模組305經組構成嵌入針腳於佈局日誌301中。例如，嵌入模組305接收一些密度以添加至佈局日誌301的第一遮罩。接下來，嵌入模組305進行下列步驟：產生經修改之佈局日誌307，其係對應至具有待由 第一遮罩解析之嵌入針腳的佈局日誌301；初始化經修改之佈局日誌307的設計規則檢查；以及基於設計規則檢查，嵌入針腳於佈局日誌301中。在設計規則檢查表示由嵌入引起的不遵從時及/或在與該針腳的密度比較表示密度不平衡提高時，嵌入模組305可移除嵌入針腳。例如，嵌入模組305移除具有密度超過密度不平衡之閾值的針腳。
遵從模組309係經組構成驗證佈局遵從規則集合。例如，遵從模組309執行辨識遵從設計規則之第一部份集合之特徵集合的過濾功能。在另一實施例中，遵從模組309驗證特定多邊形或特徵係在離該特定特徵或多邊形的預定距離內遵從設計規則的第二部份集合。在另一實施例中，遵從模組309用設計規則的全集(full set)驗證整個佈局。如本文所使用的，設計規則可包含DRC規則、DRC/DPT規則及其類似者。
請注意第4圖，根據示範具體實施例，其流程圖係圖示用於嵌入針腳的程序。為了圖解說明，用第3圖的系統描述程序400。應注意，程序400的步驟可用任何適當順序完成，以及用任何適當方式組合或分離。
在步驟401，遮罩密度模組303決定佈局的密度差異是否超過閾值。例如，遮罩密度模組303決定密度差異，其係藉由比較待由儲存於佈局日誌301(或日誌307)中之整個佈局之第一遮罩解析的特徵與待由儲存於佈局日誌301(或日誌307)中之整個佈局之第二遮罩解析的特徵。 遮罩密度模組303則在密度差異在閾值內時結束程序400，以及在差異超過閾值時開始步驟403。
在步驟403，遵從模組309決定佈局中是否有至少一個區域可嵌入待由特定遮罩解析的針腳。例如，遵從模組309藉由對儲存於佈局日誌301中之整個佈局進行一部份集合的規則檢查來過濾可能嵌入針腳的區域及/或過濾先前由遵從模組309標示成不遵從的區域。遵從模組309則在無法辨識此一區域時結束程序400，以及在可辨識此一區域時開始步驟405。
在步驟405，遵從模組309決定針腳(如果嵌入的話)是否遵從設計規則集。例如，遵從模組309用在步驟403決定的多邊形驗證儲存於佈局日誌301(或307)中的整個佈局是否遵從規則的全集。遵從模組309則在多邊形造成不遵從時更新指出多邊形造成不遵從的日誌以及開始步驟401，以及在整個佈局遵從時開始嵌入(步驟407)針腳於日誌301(或307)中。
第5圖至第11圖根據示範具體實施例示意圖示用於減少DPT程序之兩個互補曝光遮罩之密度差異的程序。為了圖解說明，用第3圖的系統描述該程序。應注意，該程序的步驟可用任何適當順序完成，以及用任何適當方式組合或分離。
第5圖至第11圖包含基板500(例如，塊矽基板)，其係設有DPT程序的特徵501以及各自被分解成兩個互補曝光遮罩之第一及第二個的特徵503。
請注意第5圖，遮罩密度模組303用至少一閾值決定特徵501的密度超過特徵503的組合密度，以及開始決定用於嵌入待由解析特徵503之遮罩解析之針腳的區域。
請注意第6圖，遵從模組309用與特徵503分開的距離603(例如，臨界距離)決定區域601為用於嵌入針腳的可能區域。接下來，如第7圖所示，嵌入模組305嵌入待由解析特徵503之遮罩解析的針腳701。遵從模組309則對整個(或部份)佈局進行完整的遵從檢查以及辨識針腳701因為針腳701鄰近特徵703而造成不遵從。嵌入模組305則捨棄加上的針腳701。
請注意第8圖，遵從模組309用各自與特徵503及703分開的距離603決定區域601及801為用於嵌入針腳的可能區域。接下來，如第9圖所示，嵌入模組305嵌入待由解析特徵503之遮罩解析的針腳901，因為區域601比區域801更靠近由遮罩密度模組303辨識的目標區域。遵從模組309則決定整個佈局有遵從設計規則之全集的針腳901。接下來，遮罩密度模組303用至少一閾值決定特徵501的密度仍然超過特徵503及針腳901的組合密度，以及開始決定用於嵌入待由解析特徵503之遮罩解析之附加針腳及針腳901的區域。
請注意第10圖，遵從模組309用與特徵503及針腳901分開的距離603決定區域801為用於嵌入針腳的可能區域。如第11圖所示，嵌入模組305嵌入待由解析 特徵503之遮罩解析的針腳1101。如圖示，針腳1101的尺寸小於區域801，使得針腳1101所增加的密度不會超過密度不平衡的數量。遮罩密度模組303決定特徵501與特徵503、901及1101之組合密度的密度差異在閾值內，因此，結束程序400。
第1圖至第11圖的方法已在22x72微米平方之佈局上證明過，其係通過來自GLOBALFOUNDRIES 9T 20-LPM標準單元庫之44個標準單元的隨機佈置產生。44個單元中，辨識及修改9個單元以便使用上述方法改善密度平衡。該等方法都在m1_e1(例如，E1)及m1_e2(例如，E2)層上進行。
表1彙總每個標準單元的密度平衡改善。只有嵌入E2針腳以緩和範例中的密度差異，因為由於固定電軌著色而使設計偏向E1。撇號(亦即，’)表示經修改之佈局的性質。該範例實現達9.1%的改善。
表2列出生成22x72微米平方區塊的整體改善。“之前”表示由原始20-LPM標準單元產生的佈局。“之後”表示用經修改之標準單元(例如，表1中的)產生的同一個區塊。用原始單元觀察到32.7%密度差異。使用包含針腳的經修改之單元，密度差異改善1.6%。
表2：用隨機佈置20-LPM標準單元庫之44個單元產生22x72微米平方區塊證明1.6%的密度差異改善。
第12圖圖示可用來實作各種示範具體實施例的晶片組。晶片組1200經程式化成可決定用以嵌入針腳的區域，如本文所述，並且包含，例如，併入一個或多個實體封裝件(例如，晶片)的處理器及記憶體組件，如第12圖所示。例如，實體封裝件包含配置於結構組合件(例如，底板)上的一個或多個材料、組件及/或接線，以提供一個或多個特性，例如物理強度、尺寸守恆及/或電氣交互作用的限制。可預期到，在示範具體實施例中，該晶片組可實作成單一晶片。晶片組1200或彼之一部份構成用於執行第1圖至第11圖中之一個或多個步驟的構件。
晶片組1200可包含通訊機構，例如用於在晶片組1200之組件間傳遞資訊的匯流排1201。處理器1203連接至匯流排1201以執行指令以及處理儲存於例如記憶體1205中的資訊。處理器1203可包含一個或多個處理核心，其中各個核心經組構成可獨立執行。多核心處理器致能在單一實體封裝件內的多重處理。多核心處理器的實施例包括兩個、四個、八個或更多個處理核心。替換地或另外，處理器1203可包含經由匯流排1201串聯組構的一個或多個微處理器以致能指令、管線操作(pipelining)及多執行緒(multithreading)的獨立執行。處理器1203也可隨附可完成某些處理功能及任務的一個或多個特殊組件，例如一個或多個數位訊號處理器(DSP)1207，或一個或多個特殊應 用積體電路(ASIC)1209。DSP 1207通常被組構成可獨立於處理器1203而即時處理真實環境的訊號(例如，聲音)。同樣，可將ASIC 1209組構成可執行通用處理器所不易執行的特殊功能。描述於本文中有助於完成本發明功能的其他特殊組件包括一個或多個現場可程式閘陣列(FPGA)(未圖示)、一或多個控制器(未圖示)或一個或多個其他專用電腦晶片。
處理器1203及隨附組件經由匯流排1201連接至記憶體1205。記憶體1205包括動態記憶體(例如，RAM、磁碟、可寫入光碟、等等)以及靜態記憶體(例如，ROM、CD-ROM、等等)兩者用以儲存執行時可完成本發明步驟的可執行指令。記憶體1205也儲存與本發明步驟之執行有關或該執行所產生的資料。
本揭示內容的具體實施例可實現數種技術效果，包括減少DPT程序之兩個互補曝光遮罩之間的密度差異，從而允許改善DPT程序的可製造性及良率。在任何各種高度整合半導體裝置中，本揭示內容享有產業上利用性，特別是高密度IC設計。
在以上說明中，本揭示內容用數個示範具體實施例來描述。不過，顯然仍可做出各種修改及改變而不脫離本揭示內容更寬廣的精神及範疇，如申請專利範圍所述。因此，本專利說明書及附圖應被視為圖解說明用而非限定。應瞭解，本揭示內容能夠使用各種其他組合及具體實施例以及在如本文所述的本發明概念範疇內能夠做出 任何改變或修改。
500‧‧‧基板
501、503‧‧‧特徵
801‧‧‧區域
703‧‧‧特徵
901、1101‧‧‧針腳

Claims (20)

  1. 一種方法，係包括：決定具有待由第一及第二遮罩解析之特徵之積體電路(IC)設計之層；藉由比較該等特徵之第一集合的第一密度與該等特徵之第二集合的第二密度來決定密度差異；決定在待由該第一遮罩解析的第一特徵之該層上的區域；以及基於該密度差異，在該區域內嵌入待由該第二遮罩解析的多邊形。
  2. 如申請專利範圍第1項所述之方法，係包括：決定該區域之外緣與待由該第二遮罩解析之特徵的距離，其中，該多邊形的嵌入更基於該距離。
  3. 如申請專利範圍第2項所述之方法，係包括：比較該距離與和該第一及/或該第二遮罩關連的臨界距離，其中，該多邊形的嵌入更基於該距離與該臨界距離的比較。
  4. 如申請專利範圍第1項所述之方法，係包括：藉由比較該等特徵之該第一集合的該第一密度與該等特徵之該第二集合的該第二密度及該多邊形之密度來決定第二密度差異；以及基於該第一及/或該第二密度差異來決定該區域之一部份，其中，該多邊形位於該部份內。
  5. 如申請專利範圍第1項所述之方法，係包括： 決定第二區域在待由該第一遮罩解析的第二特徵之該層上；基於各該第一及該第二區域的面積比較來選擇該第一或該第二區域，其中，該多邊形的嵌入更基於各該第一及該第二區域的該面積比較；以及開始僅該IC設計中之一部份的設計規則檢查，該部份包含該多邊形。
  6. 如申請專利範圍第1項所述之方法，其中，該第一集合特徵將會由該第一遮罩解析，以及該第二集合特徵將會由該第二遮罩解析。
  7. 如申請專利範圍第1項所述之方法，其中，該第一集合特徵安置於該層的第一部份中，以及該第二集合特徵安置於該層與該第一部份分開的第二部份中。
  8. 如申請專利範圍第1項所述之方法，係包括：藉由比較該等特徵之該第一集合的該第一密度與該等特徵之該第二集合的該第二密度及該多邊形的密度來決定第二密度差異；比較該第二密度差異與閾值；以及基於該第二密度差異與該閾值的比較來決定是否嵌入待由該第二遮罩解析的另一多邊形。
  9. 一種設備，係包括：至少一個處理器；以及包含用於一個或多個程式之電腦程式代碼的至少一個記憶體， 該至少一個記憶體及該電腦程式代碼經組構成以該至少一個處理器造成該設備至少執行下列：決定具有待由第一及第二遮罩解析之特徵之積體電路(IC)設計之層；藉由比較該等特徵之第一集合的第一密度與該等特徵之第二集合的第二密度來決定密度差異；決定在待由該第一遮罩解析的第一特徵之層上的區域；以及基於該密度差異，在該區域內嵌入待由該第二遮罩解析的多邊形。
  10. 如申請專利範圍第9項所述之設備，其中，更造成該設備：決定該區域之外緣與待由該第二遮罩解析之特徵的距離，其中，該多邊形的嵌入更基於該距離。
  11. 如申請專利範圍第10項所述之設備，其中，更造成該設備：比較該距離與和該第一及/或該第二遮罩關連的臨界距離，其中，該多邊形的嵌入更基於該距離與該臨界距離的比較。
  12. 如申請專利範圍第9項所述之設備，其中，更造成該設備：藉由比較該等特徵之該第一集合的該第一密度與該等特徵之該第二集合的該第二密度及該多邊形的密度來決定第二密度差異；以及 基於該第一及/或該第二密度差異來決定該區域之一部份，其中，該多邊形位於該部份內。
  13. 如申請專利範圍第9項所述之設備，其中，更造成該設備：決定在待由該第一遮罩解析的第二特徵之層上的第二區域；基於各該第一及該第二區域的面積比較來選擇該第一或該第二區域，其中，該多邊形的嵌入更基於各該第一及該第二區域的該面積比較；以及開始僅該IC設計之一部份的設計規則檢查，該部份包含該多邊形。
  14. 如申請專利範圍第9項所述之設備，其中，該第一集合特徵將會由該第一遮罩解析，以及該第二集合特徵將會由該第二遮罩解析。
  15. 如申請專利範圍第9項所述之設備，其中，該第一集合特徵安置於該層的第一部份中，以及該第二集合特徵安置於該層與該第一部份分開的第二部份中。
  16. 如申請專利範圍第9項所述之設備，其中，更造成該設備：藉由比較該等特徵之該第一集合的該第一密度與該等特徵之該第二集合的該第二密度及該多邊形的密度來決定第二密度差異；比較該第二密度差異與閾值；以及基於該第二密度差異與該閾值的比較來決定是否 嵌入待由該第二遮罩解析的另一多邊形。
  17. 一種方法，係包含：決定具有待由至少第一及第二遮罩解析的特徵之積體電路(IC)設計之層；各自決定該等特徵之第一及第二集合的第一及第二密度；藉由比較該第一及該第二密度來決定第一密度差異；決定該等特徵之第三集合在待由該第一遮罩解析的該層中；基於各個特徵之外緣是否與待由該第二遮罩解析之特徵分開臨界距離，從該第三集合選出由一個或多個特徵組成的第四集合，該臨界距離與該第一及/或該第二遮罩關連；根據該第一密度差異來決定目標區域；基於該第四集合之各個特徵與該目標區域的面積比較來選擇該第四集合的特徵；決定該層中對應至該選定特徵之位置及面積的區域；在該區域內嵌入待由該第二遮罩解析的第一多邊形；藉由比較該等特徵之該第一集合的該第一密度與該等特徵之該第二集合的該第二密度及該第一多邊形的密度來決定第二密度差異；以及 在該第二密度差異超過閾值時，基於該第二密度差異來決定待由該第二遮罩解析的另一多邊形。
  18. 如申請專利範圍第17項所述之方法，係包括：基於該第一及/或該第二密度差異來決定該區域之一部份，其中，該第一多邊形位於該區域之該部份內；以及開始僅該IC設計中之一部份的設計規則檢查，該IC設計之該部份包含該第一多邊形。
  19. 如申請專利範圍第17項所述之方法，其中，該第一集合特徵將會由該第一遮罩解析，以及該第二集合特徵將會由該第二遮罩解析。
  20. 如申請專利範圍第17項所述之方法，其中，該第一集合特徵安置於該層的第一部份中，以及該第二集合特徵安置於該層與該第一部份分開的第二部份中。
TW102134706A 2013-03-14 2013-09-26 雙圖案化技術中減少顏色密度差異之針腳嵌入的設備與方法 TWI509347B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/803,048 US8918745B2 (en) 2013-03-14 2013-03-14 Stitch insertion for reducing color density differences in double patterning technology (DPT)

Publications (2)

Publication Number Publication Date
TW201435479A true TW201435479A (zh) 2014-09-16
TWI509347B TWI509347B (zh) 2015-11-21

Family

ID=51503923

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102134706A TWI509347B (zh) 2013-03-14 2013-09-26 雙圖案化技術中減少顏色密度差異之針腳嵌入的設備與方法

Country Status (3)

Country Link
US (1) US8918745B2 (zh)
CN (1) CN104051234B (zh)
TW (1) TWI509347B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8978003B1 (en) * 2013-09-27 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making semiconductor device and a control system for performing the same
US10296695B1 (en) 2014-03-31 2019-05-21 Cadence Design Systems, Inc. Method, system, and computer program product for implementing track patterns for electronic circuit designs
US9659138B1 (en) 2015-03-31 2017-05-23 Cadence Design Systems, Inc. Methods, systems, and computer program product for a bottom-up electronic design implementation flow and track pattern definition for multiple-patterning lithographic techniques
US9904756B1 (en) * 2015-03-31 2018-02-27 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing DRC clean multi-patterning process nodes with lateral fills in electronic designs
US9652579B1 (en) 2015-03-31 2017-05-16 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing DRC clean multi-patterning process nodes with parallel fills in electronic designs
US10691862B2 (en) 2017-07-07 2020-06-23 Globalfoundries Inc. Layouts for connecting contacts with metal tabs or vias
KR102324172B1 (ko) 2017-11-21 2021-11-08 삼성전자주식회사 반도체 장치, 반도체 장치의 레이아웃 디자인 방법 및 반도체 장치의 제조 방법
USD1011769S1 (en) * 2020-06-03 2024-01-23 Waymo Llc Wrap
US20220128899A1 (en) * 2020-10-22 2022-04-28 D2S, Inc. Methods and systems to determine shapes for semiconductor or flat panel display fabrication
CN112561783A (zh) * 2020-12-17 2021-03-26 全芯智造技术有限公司 用于确定电路版图的方法、设备和计算机可读存储介质

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4266668B2 (ja) * 2003-02-25 2009-05-20 株式会社ルネサステクノロジ シミュレーション装置
US7322018B2 (en) * 2005-02-28 2008-01-22 Synopsys, Inc. Method and apparatus for computing feature density of a chip layout
US20090077506A1 (en) * 2007-05-16 2009-03-19 Eugene Anikin Simultaneous Multi-Layer Fill Generation
CN101271483B (zh) * 2006-09-13 2012-02-22 Asml蒙片工具有限公司 分解图案的方法、器件制造方法及产生掩模的方法
JP5020849B2 (ja) * 2008-02-13 2012-09-05 株式会社ニューフレアテクノロジー 荷電粒子ビーム描画装置、パターンの寸法誤差補正装置及びパターンの寸法誤差補正方法
US8307321B2 (en) * 2009-03-20 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for dummy metal and dummy via insertion
US8196072B2 (en) * 2010-03-31 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of patterning semiconductor device
US8516407B1 (en) * 2012-01-30 2013-08-20 GlobalFoundries, Inc. Methods for quantitatively evaluating the quality of double patterning technology-compliant layouts
US8719755B2 (en) * 2012-07-31 2014-05-06 Taiwan Semiconductor Manufacturing Company Limited Graded dummy insertion
US9158883B2 (en) * 2012-08-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. System for designing a semiconductor device, device made, and method of using the system

Also Published As

Publication number Publication date
CN104051234A (zh) 2014-09-17
US8918745B2 (en) 2014-12-23
CN104051234B (zh) 2017-01-18
TWI509347B (zh) 2015-11-21
US20140282301A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
TWI509347B (zh) 雙圖案化技術中減少顏色密度差異之針腳嵌入的設備與方法
TWI581053B (zh) 用於遮罩感知佈線之方法及裝置
US8918746B1 (en) Cut mask aware contact enclosure rule for grating and cut patterning solution
US20120131533A1 (en) Method of fabricating an integrated circuit protected against reverse engineering
TWI684110B (zh) 提供積體電路佈局資料之方法、系統與電腦程式產品
US8984459B2 (en) Methods and apparatus for layout verification
US8898606B1 (en) Layout pattern correction for integrated circuits
JP2014032673A (ja) ダブルパターニング技術のための物理的決定性境界インターコネクト・フィーチャを生成するシステム及び方法
US10409947B2 (en) Method of resolving color conflicts for cell-based designs with multi-pattern lithography
Tian et al. Constrained pattern assignment for standard cell based triple patterning lithography
US20150302129A1 (en) Mask assignment technique for m1 metal layer in triple-patterning lithography
KR102320823B1 (ko) 집적 회로 및 그것의 레이아웃을 설계하는 방법
US20220327271A1 (en) Integrated circuit with peek and poke protection circuitry for multi-tenant usage model
CN103646031B (zh) Drc文件的坐标数据对比方法
US20200175122A1 (en) Hierarchy-driven logical and physical synthesis co-optimization
TW201812623A (zh) 設計佈局的方法
US8843869B1 (en) Via insertion in integrated circuit (IC) designs
US9400863B2 (en) Color-insensitive rules for routing structures
Kang et al. Combination of rule and pattern based lithography unfriendly pattern detection in OPC flow
US8869077B1 (en) Selection of replacement patterns for reducing manufacturing hotspots and constraint violations of IC designs
US8775980B2 (en) Trench silicide mask generation using designated trench transfer and trench block regions
US9747403B2 (en) Power-and-ground (PG) network characterization and distributed PG network creation for hierarchical circuit designs
WO2014106040A1 (en) Pattern-based power-and-ground (pg) routing and via creation
JP2011109025A (ja) 半導体集積回路のセル自動配置方法、装置、及びプログラム
KR20130103280A (ko) 오류 인식을 이용하는 마스크 제작

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees