TW201418722A - 用於高速功能性測試的獨立多晶片單元探測卡 - Google Patents

Abstract

一種探測卡包含一印刷電路板，印刷電路板包含至少二種連接器布局(connection arrangement)及一子板(daughter board)，子板藉由其中一種連接器布局與印刷電路板連接。子板包含複數個晶片單元模組(cell module)，每一晶片單元模組具有一容納受測元件的插槽，其中每一連接器布局係用於與預定的子板連接。

Description

用於高速功能性測試的獨立多晶片單元探測卡

本發明係有關於晶圓級半導體元件測試，特別是一種有關於一種具有高速測試功能及獨立多晶片單元的探測卡裝置與方法。

傳統的半導體測試要求系統包含自動測試設備(ATE)、探針測試機台(prober)與分類機台(handler)。訊號的路徑為自自動測試設備或測試頭(test head)至探針介面板（Probe Interface Board） 或測試載板(Load board)然後透過探針模塊(pogo block)或其他類型的連接器連接到探測卡或插槽頭。但其間有太多接合點(例如阻抗不連續性)。此種測試組合不僅降低受測元件的運作速度同時也增加輸入與輸出的負載。

自動測試設備製造商提出一種稱為直接對接的改良方案，其將探測卡印刷電路板與探針介面板整合在一層上，類似於應用於封裝測試的一種高性能測試載板。最終封裝測試(final testing)與晶圓測試(circuit probing)兩種測試具有相同訊號路徑： 1） 測試頭 /腳位訊號卡(PE card) ；2）探針測試機台(或分類機台)對接；3） 探針介面板 （或測試載板） ；4） 探針頭 (或插槽) ；5） 探針群 (腳位群) ；與 6） 晶片或晶圓（或封裝）。

一般情況下，現有自動測試設備執行的掃描測試係於緩慢的速度下進行，通常使用 10 MHz-100 MHz 的時脈速率。這些系統的鬆散的計時要求對測試協定的整體速度產生不利影響，甚至影響測試結果的精確性。為了實現掃描測試結果跟上生產的需求，解決的方法是增加自動測試設備資源，例如增加掃描頻寬，或只是重建現有的自動測試設備整體系統結構使其具有更多的資源能力以執行掃描測試。這種方法過度增加了測試系統的成本並增加了生產成本。

因此有必要提出一種測試設備，其可提供一種具有高速特性以及可將測試頭、探針介面卡、探測卡(探針塔) 與探測卡印刷電路板之間連接點減至最少的晶圓級半導體元件測試的解決方案。

本發明係有關於晶圓級半導體元件測試，特別是有關於一種具有高速測試能力、低成本（具有最少的IC元件、元件模組與電源消耗）、高速度(用最短的路徑）與高的產出量（具有高平行受測數量的受測元件）的獨立多晶片單元的探測卡裝置與方法。

在本發明之一實施例中提出一種探測卡。探測卡包含具有至少二連接佈局之印刷電路板及透過二連接佈局的其中之一連接印刷電路板的子板。子板包含複數個測試單元模組，每一測試單元模組具有用於裝上受測元件的插槽，其中每一連接佈局係用於連接每一預定的子板。

在本發明的另一實施例中提出一種探測卡。探測卡包含具有複數個連接佈局之印刷電路板及透過複數連接佈局的其中之一連接印刷電路板的子板。子板包含複數個測試單元模組，每一測試單元模組具有用於裝上受測元件的插槽、複數個垂直與環繞設置於插槽四周以及子板上的電路板。每一電路板具有記憶體單元與電源單元，其中每一連接佈局係用於連接每一預定的子板。

在本發明的又一實施例中提出一種自動測試設備。自動測試設備包含具有探測卡的測試頭，探測卡包含具有至少二連接佈局之印刷電路板及透過該二連接佈局的其中之一連接印刷電路板的子板。子板包含複數個測試單元模組，每一測試單元模組具有一用於裝上受測元件的插槽。其中每一連接佈局係用於連接每一預定的子板。

以下將根據本發明所附圖示做詳細的說明。在此描述的較佳實施例被提出的目的僅作為說明與描述，並非用於限制本發明的範圍。

第一圖顯示根據本發明的一個實施例之探測卡的爆炸圖。探測卡1包括一印刷電路板2、一次結構(sub frame)3、加固件 (stiffener)4、一輔助或子結構(subsidiary or daughter frame)5與一輔助板或子板(subsidiary or daughter board)6。如第一圖所示，子板6係安裝在印刷電路板2上。子板6是透過次結構3與連接器支撐並連接至印刷電路板2，其中包含以下將進一步詳細介紹的傳導線路。印刷電路板2包含至少二連接佈局，每一連接佈局分別具有複數個用於連接對應的輔助板或子板的各種連接器與插槽，其內容將進一步於以下的實施例中敘述。印刷電路板2安裝於加固件4。子結構5則安裝在子板6上。印刷電路板2、次結構3、加固件4、子結構5與輔助板或子板6的細節內容將於以下進一步詳細介紹。

次結構3與加固件4可透過固定件系統(fastener system)耦合至印刷電路板 2。固定件系統可包含例如複數個螺栓與彈簧、螺絲釘或任何其他在一個適當的範圍內提供一個相對固定的壓力的元件。輔助結構或子結構5亦可由類似或相同的固定件系統耦合至輔助板或子板6。輔助板或子板6也可透過類似或相同的固定件系統耦合至印刷電路板2。

第二圖顯示根據本發明的另一實施例的探測卡的爆炸圖。於此實施例中，輔助板或子板6包含插槽或連接器8以容納連接受測元件 (DUT) 。此外，一結構7與一加固件 9被裝設在子板6上。請注意用於容納受測元件的插槽的數目並不受限。同時請注意插槽或連接器以及受測元件的類型也並不受限。於此實施例中，印刷電路板2包含一連接佈局，此連接佈局包含複數個對應於具有用於容納受測元件之連接器或插槽8的輔助板或子板6的連接器或插槽。印刷電路板2同時包含其他連接佈局，這些連接佈局則具有複數個對應於其他輔助板或子板的連接器或插槽。結構7與加固件9可由與次結構3與加固件4耦合至印刷電路板2類似或相同的固定件系統耦合至輔助板或子板6。

第三圖顯示根據本發明的又一實施例的探測卡的爆炸圖。於此實施例中，輔助板或子板10包含八個插槽或連接器12以容納連接受測元件。此外，對應於子板10與其插槽或連接器12之一結構13與一加固件14被裝設在子板10上。一子結構11則安裝在子板10上。請注意用於容納受測元件的插槽12的數目並不限於八個。同時請注意插槽或連接器12以及受測元件的類型也並不受限。於此實施例中，印刷電路板2上對應於具有用於容納受測元件之連接器或插槽12的輔助板或子板10的連接器或插槽被用來連接輔助板或子板10。結構13與加固件14可由與次結構3與加固件4耦合至印刷電路板2類似或相同的固定件系統耦合至輔助板或子板10。

第四圖顯示根據本發明一個實施例之一印刷電路板的俯視圖或測試側的視圖。如第四圖所示，印刷電路板20包含多個連接佈局，每一連接佈局分別具有複數個用於連接對應的輔助板或子板的各種連接器與插槽。請注意第四圖所示印刷電路板 20連接佈局僅為範例，並非限制。印刷電路板20上插槽或連接器的數量、類型及佈局可根據各種設計、測試的要求以及受測元件的類型進行選擇。同時請注意印刷電路板20可根據各種測試要求設計以用於連接容納各種輔助板或子板。

第五圖顯示根據本發明一個實施例之一輔助板或子板的俯視圖或測試側的視圖。如第五圖所示，於此實施例中，輔助板或子板30包含插槽或連接器32以容納連接四個受測元件。輔助板或子板30具有複數個連接器、接觸墊、接腳或插槽以與印刷電路板20上之對應部分連接，以完成輔助板或子板30與印刷電路板20之間的電路連接。請注意輔助板或子板30上連接器、接觸墊、接腳或插槽的類型、數量及佈局僅為範例，並非限制。對於熟悉本領域技術者而言，輔助板或子板30上連接器、接觸墊、接腳或插槽的類型、數量及佈局可根據各種設計、測試的要求以及受測元件的類型進行選擇。

最新式的可程式化閘陣列(FPGA)晶片其IO速度可以接近 1800+Mbps，使精確延遲線可以應用於交流測試，變數 Vcco 與 Vref 可應用於VIH /VIL與VOH/VOL測試，而額外的監測電路可應用於電源電流測試。此尺寸為45毫米*45毫米的晶片，可直接整合至前述訊號路徑3)中之探針介面板。

將測試通道分布與必要的週邊線路設計最優化然後將探針測試機台的硬連接板與前述訊號路徑3)中的加固件設計整合，可以以此探針介面板進行多探測頭設置，可稱為獨立多晶片單元探測卡，並將其置於探針測試機台上的位置(取代原先的連接板或環載體或測試卡固定架)以形成一封閉測試環境。

先前傳統包含分類機台或探針測試機台的自動測試設備的主要問題為具有太多的電路接點，在此將自研究這些問題所得概述其摘要，並顯示這些問題牽涉的範圍。

首先，高速傳輸線路需要良好地控制以符合50歐姆的要求且訊號路徑應短於所需的頻寬（例如1600Mbps，800MHz，波長 374.74 毫米）波長的十分之一。選擇適當介電性2至4.5的疊層材料形成真實介面電路，將擁有目標為18.787毫米左右訊號線，這將帶來建立一個新的測試介面的規格。其次，為了提供最佳化的受測元件生產測試的產出率，而提出足夠能讓多個受測元件無須共享與切換而能平行同時受測的數位通道。此處所選的可程式化閘陣列元件足以擔負測試八個DDR3受測元件所需的通道。藉由將快閃記憶體、功率模組與外部記憶體連接器組合成測試結構，接著將探針頭與一設計良好的空間轉換結構(space transformer)，可得到一完整的可程式化閘陣列測試單元。將此測試單元重複設置成格狀陣列於一輔助板或一子板或一探針介面卡達晶圓尺寸需求，即形成一多晶片單元探測卡。

第六圖顯示根據本發明一實施例之一輔助板或一子板之內部結構的示意圖。一印刷電路板40具有位於一輔助板或一子板或一探針介面卡41上並包含九個測試單元之格狀陣列。第六圖同時顯示四個具有垂直連接輔助板或子板 41以及加固件42之記憶體單元與電源單元的電路板44。具有記憶體單元與電源單元的電路板44的細節內容將於以下進一步詳細介紹。

第七圖顯示根據本發明一實施例的示意圖。如第七圖所示，冷卻元件45a與45b以及固定元件43設置於輔助板或子板 41的每個測試單元上。固定元件43用於固定位於輔助板或子板 41的插槽上的受測元件上方的冷卻元件 45a與45b。於此實施例中，固定元件43同時協助維持電路板44垂直安裝於輔助板或子板 41上。一包含一受測元件、一具有受測元件於其上的插槽、電路板 44、冷卻元件45a與45b以及固定元件43的測試單元模組因而形成，其細節內容將於以下進一步詳細介紹。

第八圖為本發明的一測試單元模組與一輔助板或子板的截面示意圖。如第八圖所示，冷卻元件45a與45b藉由固定元件43設置於位於輔助板或子板41上的一受測元件48與一插槽46上。第八圖同時顯示，具有記憶體單元與電源單元的電路板44垂直設置在環繞受測元件48與插槽46周圍且位於輔助板或子板41上的連接器上。在此配置中，當每個受測元件48裝在插槽46上時，自受測元件48經輔助板或子板41至印刷電路板40的訊號路徑將會大幅縮短，使其有能力執行高速測試。於此實施例中，受測元件48與插槽46包含可程式化閘陣列受測元件與可程式化閘陣列插槽，但不限於可程式化閘陣列受測元件與可程式化閘陣列插槽。

第九圖為特別顯示本發明一測試單元模組之插槽的放大截面示意圖。如第九圖所示，一位於輔助板或子板41上的連接器411係用於插上電路板44以完成電路板44上之記憶體單元、電源單元與輔助板或子板41之間的電路路徑。同時如第九圖所示，冷卻元件45b設置在受測元件48與插槽46上方。

第十圖顯示一3乘3佈局的測試單元模組的實施例。每一測試單元包含位於輔助板或子板51 板上的一受測元件52與一插槽54。測試單元可進一步包含在此高速測試之俯示圖中未顯示，垂直與環繞設置且具有記憶體單元與電源單元的電路板以及一位於受測元件52與插槽54上的冷卻單元。

第十一圖更詳細地顯示3 乘3佈局陣列的測試單元模組的實施例。於此實施例中，每一可程式化閘陣列受測元件62裝在一可程式化閘陣列插槽64上，而在四周則有連接器66以裝上垂直裝設且具有記憶體單元與電源單元（未顯示）的電路板。每一測試單元可進一步包含在此俯視圖中未顯示而位於可程式化閘陣列受測元件 62與可程式化閘陣列插槽64上的冷卻元件。

第十二圖詳細地顯示一4乘4佈局陣列的測試單元模組的實施例。在此的實施例中，共顯示16個測試單元模組，每一可程式化閘陣列受測元件62裝在一可程式化閘陣列插槽64上，而在四周則有連接器66以裝上垂直裝設且具有記憶體單元與電源單元（未顯示）的電路板。每一測試單元可進一步包含在此俯視圖中未顯示而位於可程式化閘陣列受測元件 62與可程式化閘陣列插槽64上的冷卻元件。

第十三圖顯示本發明的探測卡的截面示意圖。如第十三圖所示，在此實施例中，探測卡包含一印刷電路板72、一具有複數個測試單元模組的輔助板或子板或探針介面板73與一加固件75。每一測試單元模組包含一用於裝上受測元件的插槽74、一位於插槽74上方的冷卻單元78以及垂直與環繞設置於插槽74四周與輔助板或子板或探針介面板73上且具有記憶體單元與電源單元的電路板。於此實施例中，受測元件與插槽74包含可程式化閘陣列受測元件與可程式化閘陣列插槽，但不限於可程式化閘陣列受測元件與可程式化閘陣列插槽。

本發明的探測卡可應用於自動測試設備。此自動測試設備可包含一測試頭或腳位訊號卡以及分類機台，且探測卡係裝設並電性連接至測試頭。探測卡的測試單元模組可視為探針頭。將探測卡的印刷電路板與一輔助板或子板或探針介面板直接對接於單一層級可因此具有高速測試的能力。

當每一可程式化閘陣列受測元件裝在可程式化閘陣列插槽上時，自受測元件經輔助板或子板至印刷電路板的訊號路徑將會明顯縮短，使其有能力執行高速測試。此外，每一獨立輔助板或子板均具有垂直設置且各自具有記憶體單元與電源單元的電路板。垂直設置記憶體單元與電源單元可節省線路佈局的空間。

本發明的多測試單元探測卡具有高速測試能力、低成本 （具有最少的IC元件、元件模組與電源消耗）、高速度 (用最短的路徑）與較高的產出量（具有高平行受測數量的受測元件）的優勢。此外，本發明的探測卡配備相容各種可更換的輔助板或子板的印刷電路板。印刷電路板包含複數個連接器、接觸墊、接腳或插槽以與各種可更換的輔助板或子板上之對應部分連接。

雖然在此詳細描述與藉由圖示顯示一些實施例，本發明可具有各種修飾變化與替換形式的內容。但必須注意的是上述有關發明的實施方式僅為範例並非限制，本發明不受限於特定的實施例。其他不脫離本發明之精神的等效改變或修飾均應包含在的本發明的專利範圍之內。第一A圖為本發明電磁與電容式指標裝置或磁容式指標裝置之一實施例。此實施例之磁容式指標裝置10包含一外殼組件11、一導電外殼組件12、一筆尖14與一按鍵15。本發明實施例之磁容式指標裝置10將伴隨第一B圖與第一C圖進一步敘述。

1．．．探測卡

2．．．印刷電路板

20．．．印刷電路板

3．．．次結構

30．．．輔助板或子板

32．．．插槽或連接器

4．．．加固件

40．．．印刷電路板

41．．．探針介面卡

411．．．連接器

42．．．加固件

43．．．固定元件

44．．．電路板

45a．．．冷卻元件

45b．．．冷卻元件

46．．．插槽

48．．．受測元件

5．．．輔助或子結構

51．．．輔助板或子板

52．．．受測元件

54．．．插槽

6．．．輔助板或子板

62．．．可程式化閘陣列受測元件

64．．．可程式化閘陣列插槽

66．．．連接器

7．．．結構

72．．．印刷電路板

73．．．輔助板或子板或探針介面板

74．．．插槽

75．．．加固件

78．．．冷卻單元

8．．．插槽或連接器

9．．．加固件

10．．．輔助板或子板

11．．．子結構

12．．．插槽

13．．．結構

14．．．加固件

第一圖顯示根據本發明的一個實施例之探測卡的爆炸圖。 第二圖顯示根據本發明的另一實施例的探測卡的爆炸圖。 第三圖顯示根據本發明的又一實施例的探測卡的爆炸圖。 第四圖顯示根據本發明一個實施例之一印刷電路板的俯視圖或測試側的視圖。 第五圖顯示根據本發明一個實施例之一輔助板或子板的俯視圖或測試側的視圖。 第六圖顯示根據本發明一實施例之一輔助板或一子板之內部結構的示意圖。 第七圖顯示根據本發明一實施例的示意圖。 第八圖為本發明的一測試單元模組與一輔助板或子板的截面示意圖。 第九圖為特別顯示本發明一測試單元模組之插槽的放大截面示意圖。 第十圖顯示一3乘3佈局的測試單元模組的實施例。 第十一圖更詳細地顯示3乘3佈局的測試單元模組的實施例。 第十二圖詳細地顯示另一4乘4佈局的測試單元模組的實施例。 第十三圖顯示本發明的探測卡的截面示意圖。

1．．．探測卡

2．．．印刷電路板

3．．．次結構

4．．．加固件

10．．．輔助板或子板

11．．．子結構

12．．．插槽

13．．．結構

14．．．加固件

Claims (22)

1. 一種探測卡，該探測卡包含: 一具有至少二連接佈局之印刷電路板；及  一透過該二連接佈局的其中之一連接該印刷電路板的子板，該子板包含複數個測試單元模組，每一該測試單元模組具有一用於裝上一受測元件的插槽； 其中每一該連接佈局係用於連接每一預定的子板。
2. 如申請專利範圍第1項之探測卡，其中上述之該插槽與該受測元件包含可程式化閘陣列插槽與可程式化閘陣列受測元件。
3. 如申請專利範圍第1項之探測卡，其中上述之該測試單元模組更包含四個垂直與環繞設置於該插槽四周以及該子板上的電路板。
4. 如申請專利範圍第3項之探測卡，其中每一該電路板具有一記憶體單元與一電源單元。
5. 如申請專利範圍第1項之探測卡，其中上述之該測試單元模組更包含一位於該插槽上方的冷卻單元。
6. 如申請專利範圍第1項之探測卡更包含一加固件，該印刷電路板設置於該加固件上。
7. 如申請專利範圍第1項之探測卡更包含一次結構，其中該子板係由該次結構支撐並透過該次結構連接至該印刷電路板。
8. 如申請專利範圍第1項之探測卡更包含一設置於該子板上的子結構。
9. 如申請專利範圍第1項之探測卡更包含設置於該子板上之一加固件與一結構。
10. 一種探測卡，該探測卡包含:  一具有複數個連接佈局之印刷電路板;及  一透過複數該連接佈局的其中之一連接該印刷電路板的子板，該子板包含複數個測試單元模組，每一該測試單元模組具有一用於裝上一受測元件的插槽、複數個垂直與環繞設置於該插槽四周以及該子板上的電路板，每一該電路板具有一記憶體單元與一電源單元；  其中每一該連接佈局係用於連接每一預定的子板。
11. 如申請專利範圍第10項之探測卡，其中上述之該插槽與該受測元件包含可程式化閘陣列插槽與可程式化閘陣列受測元件。
12. 如申請專利範圍第10項之探測卡，其中上述之該測試單元模組更包含一位於該插槽上方的冷卻單元。
13. 如申請專利範圍第10項之探測卡更包含一加固件，該印刷電路板設置於該加固件上。
14. 如申請專利範圍第10項之探測卡更包含一次結構，其中該子板係由該次結構支撐並透過該次結構連接至該印刷電路板。
15. 如申請專利範圍第10項之探測卡更包含一設置於該子板上的子結構。
16. 如申請專利範圍第10項之探測卡更包含設置於該子板上之一加固件與一結構。
17. 一種自動測試設備，包含： 一具有一探測卡的測試頭，該探測卡包含： 一具有至少二連接佈局之印刷電路板；及 一透過該二連接佈局的其中之一連接該印刷電路板的子板，該子板包含複數個測試單元模組，每一該測試單元模組具有一用於裝上一受測元件的插槽； 其中每一該連接佈局係用於連接每一預定的子板。
18. 如申請專利範圍第17項之自動測試設備，其中上述之該插槽與該受測元件包含可程式化閘陣列插槽與可程式化閘陣列受測元件。
19. 如申請專利範圍第17項之自動測試設備，其中上述之該測試單元模組更包含四個垂直與環繞設置於該插槽四周以及該子板上的電路板。
20. 如申請專利範圍第19項之自動測試設備，其中每一該電路板具有一記憶體單元與一電源單元。
21. 如申請專利範圍第17項之自動測試設備，其中上述之該測試單元模組更包含一位於該插槽上方的冷卻單元。
22. 如申請專利範圍第17項之自動測試設備，其中上述之該測試單元模組為一用於容納受測元件的3乘3佈局或4乘4佈局陣列。