TW201409945A

TW201409945A - 用於時脈延遲調整的鎖相迴路以及方法

Info

Publication number: TW201409945A
Application number: TW101134029A
Authority: TW
Inventors: Wen-Chang Cheng
Original assignee: Nanya Technology Corp
Priority date: 2012-08-20
Filing date: 2012-09-17
Publication date: 2014-03-01
Also published as: US20140049302A1; TWI472163B; CN103633999A; US8791737B2

Abstract

一種用於時脈延遲調整的鎖相迴路以及其方法。所述方法包括以下步驟。產生參考時脈信號以及時脈信號。通過N分頻器饋送參考時脈信號，以產生頻率為參考時脈信號的1/N的輸出時脈信號。在相位頻率檢測器中，根據輸出時脈信號與耦接到相位頻率檢測器的壓控振盪器所產生的回授信號之間的相位差以及頻率差而產生控制信號。接著，通過電荷泵以及迴路濾波器饋送控制信號，以根據控制信號而產生電壓控制信號。此外，在可調整延遲元件中，根據時脈信號以及電壓控制信號而產生混合延遲信號。

Description

用於時脈延遲調整的鎖相迴路以及方法

本發明是有關於一種鎖相迴路及其方法，且特別是有關於一種用於時脈延遲調整的鎖相迴路及其方法。

隨著技術的發展，具有輸入/輸出(input-output；I/O)電路的高速數位I/O系統成為諸如電信以及資訊處理的應用中所使用的許多電子裝置中的關鍵元件。一般來說，當需要測試諸如第五代繪圖記憶體(Graphics Double Data Rate,version 5；GDDR5)同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory；SDRAM)的電子裝置的高速I/O電路時，需要能夠產生具有大於6 Gbps資料速率的資料樣式的測試設備。

然而，此些測試設備一般過於昂貴，且通常與待測元件分離。此外，測試電路的單位延遲單元通常與製程、電壓和/或溫度(process,voltage,and/or temperature；PVT)相關。因此，藉由提供用於測試與PVT無關的高速I/O電路的改進的系統以及方法可實現多個益處。

本發明提供一種用於時脈延遲調整的鎖相迴路，包括N分頻器、相位頻率檢測器、電荷泵、迴路濾波器、壓控振盪器，以及可調整延遲元件。N分頻器接收參考時脈信號並產生頻率為參考時脈信號的1/N的輸出時脈信號。相位頻率檢測器根據輸出時脈信號與回授信號之間的相位差以及頻率差而產生控制信號。電荷泵接收相位頻率檢測器的控制信號，且迴路濾波器耦接到電荷泵，以用於根據相位頻率檢測器的控制信號而產生電壓控制信號。壓控振盪器耦接到相位頻率檢測器，以用於將回授信號傳輸到相位頻率檢測器。此外，可調整延遲元件根據時脈信號以及電壓控制信號而產生混合延遲信號。

另一方面，本發明提供一種用於時脈延遲調整的方法，包括以下步驟。產生參考時脈信號以及時脈信號。通過N分頻器饋送參考時脈信號，以產生頻率為參考時脈信號的1/N的輸出時脈信號。在相位頻率檢測器中，根據輸出時脈信號與耦接到相位頻率檢測器的壓控振盪器所產生的回授信號之間的相位差以及頻率差而產生控制信號。接著，通過電荷泵以及迴路濾波器饋送控制信號，以根據控制信號而產生電壓控制信號。此外，在可調整延遲元件中，根據時脈信號以及電壓控制信號而產生混合延遲信號。

基於上述，本發明的範例實施例提供用於時脈延遲調整的鎖相迴路以及其方法，使得除了鎖相迴路中所觀察到的可忽略抖動(jitter)以外，實施例中所描述的鎖相迴路以及方法的可調整延遲僅與參考時脈信號相關。換句話說，本發明中的鎖相迴路與製程、電壓和/或溫度(即，PVT)無關。因此，因為可調整延遲與PVT無關，所以可通過所述的鎖相迴路以及方法來實現多種應用，諸如測試高速 I/O電路。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是根據本發明的實施例的用於時脈延遲調整的鎖相迴路的概要方塊圖。參看圖1，用於時脈延遲調整的鎖相迴路100包括N分頻器10、相位頻率檢測器11、電荷泵12、迴路濾波器13、壓控振盪器14、可調整延遲元件15，以及M分頻器16。

在本實施例中，N分頻器10接收參考時脈信號REF_CLK並產生頻率為參考時脈信號REF_CLK的1/N的輸出時脈信號fref/N。相位頻率檢測器11根據輸出時脈信號fref/N與回授信號fvco之間的相位差以及頻率差而產生控制信號Ctrl。電荷泵12接收相位頻率檢測器11的控制信號Ctrl。此外，迴路濾波器13耦接到電荷泵12，且迴路濾波器13根據相位頻率檢測器11的控制信號Ctrl而產生電壓控制信號Vctrl。舉例來說，電壓控制信號Vctrl耦接到可調整延遲元件15以及電容器Cp，所述電容器Cp連接到接地端子。

壓控振盪器14耦接到相位頻率檢測器11，且壓控振盪器14將回授信號fvco通過M分頻器16傳輸到相位頻率檢測器11。然而，無論是N分頻器10或是M分頻器16，並非鎖相迴路100中的必要元件。即，N以及M均可等於1，或者在鎖相迴路100中，可省略N分頻器10以及M分頻器16中的一者或兩者。為了方便說明起見，在圖1中繪示了N分頻器10以及M分頻器16。壓控振盪器14還可將輸出信號PLL_out傳輸到另一電路塊(未繪示)。在本實施例中，回授信號fvco的頻率為來自壓控振盪器14的輸出信號PLL_out的頻率的1/M。在本發明的範例實施例中，壓控振盪器14可包括串聯連接的至少一個單位延遲單元UD。舉例來說，壓控振盪器14中的單位延遲單元可以是反相器，但本發明不限於此。舉例來說，根據本揭露，所屬領域的技術人員可將壓控振盪器14中的單位延遲單元調整為由電阻器以及電容器組成的RC延遲單元(未繪示)。此外，單位延遲單元UD在圖中繪示為反相器以便於描述，但不應解釋為限制本發明的範圍。

可調整延遲元件15根據時脈信號CLK1以及電壓控制信號Vctrl而產生混合延遲信號DB，以鎖存資料佇列(data queue；DQ)回送數據。在本發明的一實施例中，輸入信號REF_CLK以及CLK1可具有適於使用記憶體電路(未繪示)中的鎖相迴路100的頻率。舉例來說，在第五代繪圖記憶體(GDDR5)同步動態隨機存取記憶體(SDRAM)電路中，時脈信號CLK1可在3.2 GHz下操作。

圖2是根據本發明的實施例的可調整延遲元件的示意圖。搭配圖式來說明的實施例中，其類似組件在下文描述中用相同標號來表示。參看圖1以及圖2，可調整延遲元件15包括延遲陣列20以及延遲混合器21。在本實施例中，延遲陣列20接收時脈信號CLK1且根據時脈信號CLK1以及電壓控制信號Vctrl而產生延遲信號D1。延遲混合器21從延遲陣列20接收延遲信號D1，且根據時脈信號CLK1以及延遲信號D1而產生混合延遲信號DB。

在本發明的一實施例中，延遲陣列20可包括壓控振盪器14中串聯連接的單位延遲單元UD中的至少一個。舉例來說，如圖2所示，延遲陣列20具有壓控振盪器14中串聯連接的單位延遲單元UD中的M個級，且用於時脈延遲調整的鎖相迴路100的最大可調整延遲表示為MxT_UD，其中T_UD表示單位延遲單元UD中的每一個的延遲週期。如圖1以及圖2所示，因為壓控振盪器14的單位延遲單元UD用於可調整延遲元件15的延遲陣列20中，所以最大可調整延遲與參考時脈信號REF_CLK的週期成比例。即，除了鎖相迴路100中所觀察到的可忽略抖動以外，用於時脈延遲調整的鎖相迴路100僅與參考時脈信號REF_CLK相關，且因此鎖相迴路100與製程、電壓和/或溫度(PVT)無關。

在本發明的範例實施例中，由延遲混合器21產生的混合延遲信號DB具有時脈信號CLK1與延遲信號D1之間的相位差。在一實施例中，由延遲混合器21產生的混合延遲信號DB所具有的時脈信號CLK1與延遲信號D1之間的相位差可在偶數個實質上相等的級(steps)之間進行選擇。舉例來說，延遲混合器21中可選擇的級的數量可以是16，但本發明不限於此。圖3A是根據本發明的實施例的可調整延遲元件中的延遲混合器的示意圖。參看圖3A，可由切換機制，諸如採用圖3A所示的複用器，來實施混合延遲信號DB的相位選擇，但在延遲混合器21中，可通過所屬領域的技術人員所知的其他方案來實施相位選擇。在圖3A所示的選擇信號Select<0：n+1>的範例中，如果選擇信號Select<0>=1且Select<1：n+1>=0，那麼時脈信號CLK1連接到混合延遲信號DB。其他輸入信號b1、......、bn以及D1也可根據選擇信號Select<0：n+1>連接到混合延遲信號DB。圖3B是根據本發明的實施例的圖3A所描繪的延遲混合器的時序圖。在圖3B中，時脈信號CLK1與延遲信號D1之間的相位差的可選擇延遲間隔繪示為垂直虛線。

另一方面，參考前文描述，可實現一種用於時脈延遲調整的方法。圖4是根據本發明的實施例的用於時脈延遲調整的方法的流程圖。參看圖4，在步驟S401中，產生參考時脈信號以及時脈信號。通過N分頻器饋送參考時脈信號，以產生頻率為參考時脈信號的1/N的輸出時脈信號(步驟S402)。在相位頻率檢測器中，根據輸出時脈信號與耦接到相位頻率檢測器的壓控振盪器所產生的回授信號之間的相位差以及頻率差而產生控制信號(步驟S403)。接著，通過電荷泵以及迴路濾波器饋送控制信號，以根據控制信號而產生電壓控制信號(步驟S404)。此外，在可調整延遲元件中，根據時脈信號以及電壓控制信號而產生混合延遲信號(步驟S405)。

在本發明的一實施例中，在可調整延遲元件中根據時脈信號以及延遲信號而產生混合延遲信號的步驟更包括：在延遲陣列中根據時脈信號以及電壓控制信號而產生延遲信號(步驟S405-1)；以及在延遲混合器中，根據時脈信號以及延遲信號而產生混合延遲信號(步驟S405-3)。

在本發明的另一實施例中，根據時脈信號以及延遲信號而產生混合延遲信號的步驟更包括：在時脈信號與延遲信號之間的偶數個實質上相等的級之間選擇混合延遲信號的相位(步驟S405-2)。雖然步驟S405-2中的相位選擇如圖4所示可在步驟S405-1與S405-3之間執行，但本發明中的用於時脈延遲調整的方法不限於此。舉例來說，混合延遲信號的相位可在步驟S405中產生混合延遲信號之前預定或選定。因為在早先論述鎖相迴路100時已描述用於時脈延遲調整的方法的其他方面的詳細描述，所以下文省略其進一步闡述。

綜上所述，本發明的範例實施例提供用於時脈延遲調整的鎖相迴路以及其方法，使得除了鎖相迴路中所觀察到的可忽略抖動以外，實施例中所描述的鎖相迴路以及方法的可調整延遲僅與參考時脈信號相關。換句話說，本發明中的鎖相迴路與製程、電壓和/或溫度無關。因此，因為可調整延遲與PVT無關，所以可通過所述的鎖相迴路以及方法來實現多種應用，諸如測試高速I/O電路。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧N分頻器

11‧‧‧相位頻率檢測器

12‧‧‧電荷泵

13‧‧‧迴路濾波器

14‧‧‧壓控振盪器

15‧‧‧可調整延遲元件

16‧‧‧M分頻器

20‧‧‧延遲陣列

21‧‧‧延遲混合器

100‧‧‧鎖相迴路

REF_CLK‧‧‧參考時脈信號

fref/N‧‧‧輸出時脈信號

Ctrl‧‧‧控制信號

fvco‧‧‧回授信號

Vctrl‧‧‧電壓控制信號

PLL_out‧‧‧輸出信號

CLK1‧‧‧時脈信號

DB‧‧‧混合延遲信號

Cp‧‧‧電容器

UD‧‧‧單位延遲單元

D1‧‧‧延遲信號

Select<0：n+1>‧‧‧選擇信號

b1、bn‧‧‧輸入信號

S401、S402、S403、S404、S405、S405-1、S405-2、S405-3‧‧‧用於時脈延遲調整的方法的步驟

圖1是根據本發明的實施例的用於時脈延遲調整的鎖相迴路的概要方塊圖。

圖2是根據本發明的實施例的可調整延遲元件的示意圖。

圖3A是根據本發明的實施例的可調整延遲元件中的延遲混合器的示意圖。

圖3B是根據本發明的實施例的圖3A所描繪的延遲混合器的時序圖。

圖4是根據本發明的實施例的用於時脈延遲調整的方法的流程圖。