TW201405820A - 形成於相同塊狀基板上的隔離及塊狀半導體裝置 - Google Patents

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Abstract

形成於相同塊狀基板上的隔離及塊狀半導體裝置以及用以形成此種裝置的方法被描述。舉例來說，一種半導體結構包括具有置於一塊狀基板之上的一第一半導體本體的一第一半導體裝置。第一半導體本體具有有一第一水平面的一最上層表面。半導體結構也包括具有置於一隔離底座之上的一第二半導體本體的一第二半導體裝置。隔離底座置於塊狀基板上。第二半導體本體具有有一最上層表面的一第二水平面。第一與第二水平面是共面的。

Description

形成於相同塊狀基板上的隔離及塊狀半導體裝置
發明的實施例係在半導體裝置的領域中，更明確地是在形成於一相同塊狀基板上的隔離及塊狀半導體裝置以及形成此種裝置方法的領域中。
過去的數十年來，積體電路構造的尺度化已是一不斷增長半導體產業後方的一驅動力。尺度化至更小並更小的構造使在半導體晶片上有限的不動產上能有較多的功能單元密度。舉例來說，將電晶體的尺寸縮小可允許將一較多數量的記憶體裝置結合在一晶片上，導致具有較大容量產品的製造。對於不斷增加容量的驅動，然而，並不是沒有問題的。對每一裝置性能最佳化的必然性變的更加的顯著。
在積體電路裝置的生產中，多閘極電晶體，如三閘極電晶體，已隨著裝置尺寸不斷縮減而變得更加流行。在慣用的程序當中，三閘極電晶體大體上是被製造於塊狀矽基板或者絕緣體上之矽基板上。在一些實例中，塊狀矽基板由於其較低的成本且因為它們允許一較不複雜的三閘極製程而是較佳的。在其他實例中，絕緣體上之矽基板由 於三閘極電晶體改良的短通道特性而是較佳的。
在塊狀矽基板上，三閘極電晶體的製程當將金屬閘極的底部與在電晶體本體底部源極與汲極的延伸端(也就是”鰭片”)校準時與通常會遭遇問題。當三閘極電晶體是形成於一塊狀基板上時，需要適當的校準以獲得最佳的閘門控制以及減少短通道效應。比如，如果源極與汲極的延伸端比金屬閘極來的深，衝穿可能會發生。交替地，如果金屬閘極比源極與汲極的延伸端來的深，結果可能是一不必要的閘極帽寄生效應。即使如此，在一積體電路之內具有至少一些有通道耦接至一塊狀基板的裝置可能會是有用的。
在另一方面，許多不同的技術已被嘗試來製作隔離三維裝置。然而，在此種半導體裝置隔離成型的領域仍然需要顯著的改良。
根據一實施例，一種半導體結構包括具有置於一塊狀基板之上的一第一半導體本體的一第一半導體裝置。第一半導體本體具有有一第一水平面的一最上層表面。半導體結構也包括具有置於一隔離底座之上的一第二半導體本體的一第二半導體裝置。隔離底座置於塊狀基板上。第二半導體本體具有有一最上層表面的一第二水平面。第一與第二水平面是共面的。
100、100’‧‧‧半導體裝置
102‧‧‧塊狀基板
104、104’‧‧‧半導體本體
105’‧‧‧水平面
106、106’‧‧‧源極與汲極區域
108、108’‧‧‧閘極堆疊
116‧‧‧墊片
130‧‧‧電介質層
131、270、670、770‧‧‧隔離底座
H、H’‧‧‧高度
202、402‧‧‧塊狀基板
204、206‧‧‧初始位置
208‧‧‧硬質罩幕層
210‧‧‧墊片
212、214‧‧‧第二位置
212’、512‧‧‧窄化部分
216、218‧‧‧鰭片
220、321、421、520、620、752‧‧‧遮罩層
222、322、422、522、622‧‧‧平坦氧化層
271、573、671、771‧‧‧延伸部分
314‧‧‧摻雜區域
324、424‧‧‧角狀填充
514、612、712‧‧‧部分
572‧‧‧部份隔離底座
610‧‧‧側壁墊片
750‧‧‧平坦氧化物
754‧‧‧植入物
756‧‧‧新遮罩層
790‧‧‧第二平坦氧化層
800‧‧‧計算裝置
802‧‧‧電路板
804‧‧‧處理器
806‧‧‧通訊晶片
圖1A根據本發明一實施例說明一半導體裝置的 平面圖。
圖1B根據本發明一實施例說明圖1A一半導體裝置如沿著軸a-a’畫線的一截面圖。
圖1B’根據本發明另一實施例說明圖1A另一半導體裝置如沿著軸a-a’畫線的一截面圖。
圖2A-2H根據本發明一實施例說明表現一用以製造一半導體結構方法中不同操作的截面圖。
圖3A-3D根據本發明一實施例說明表現一用以製造一半導體結構方法中不同操作的截面圖。
圖4A-4C根據本發明一實施例說明表現一用以製造一半導體結構方法中不同操作的截面圖。
圖5A-5E根據本發明一實施例說明表現一用以製造一半導體結構方法中不同操作的截面圖。
圖6A-6H根據本發明一實施例說明表現一用以製造一半導體結構方法中不同操作的截面圖。
圖7A-7I根據本發明一實施例說明表現一用以製造一半導體結構方法中不同操作的截面圖。
圖8根據本發明一實作例說明一計算裝置。
形成於相同塊狀基板上的隔離及塊狀半導體裝置以及用以形成此種裝置的方法被描述。在以下的描述中，許多具體的細節被闡述，如具體整合和材料型態，藉以提供本發明實施例一完全的理解。將會對本領域技術人員是顯而易見的是本發明實施例不須這些具體細節及可被 實踐。在其他實例中，皆知的特徵，如積體電路設計布局，並不會被詳細描述藉以不使本發明實施例被不必要地變得隱晦。更進一步地，當被理解的是圖式中所示的不同實施例僅是說明性的表示且並不必要按比例繪製。
本發明一或多個實施例係被指向複數個半導體裝置，其具有形成於一塊狀基板，如一塊狀單晶矽基板的三維本體或者主動區(例如鰭片)。複數個裝置中的一或多個被應受一鰭片下氧化(UFO，將在下文更詳細描述)程序以將裝置與下伏塊狀基板隔離，或至少限制。然而，複數個裝置中的其他者並未應受一UFO程序，使多數種類的裝置能形成於一單一塊狀基板上。於是，一或多個實施例包括利用一選擇性(對上全局)UFO程序以為了目標裝置提供選擇性的基板隔離。
一般來說，如果列入半導體裝置的複數個鰭片應受了一UFO程序，則每一鰭片都會被一形成的氧化層與一下伏的塊狀基板隔離。UFO技術被預期同時會有通常與絕緣體上之矽(SOI)或類SOI的基板關聯的優勢與劣勢。特別地，劣勢可能會由於某些裝置的充電及自熱而發生。此外，一些裝置類別，例如靜電放電(ESD)裝置以及熱敏二極體，可能較難從此種基於SOI的基板製造。通常地，一避雷針被用以形成一分接頭接點或者蝕刻環以連接，當有需要時。相比之下，本文中描述的一或多個實施例使一些被與一下伏的塊狀基板隔離(例如，由形成一UFO氧化層的方式)的鰭片能與並未被與下伏的塊狀基板隔離，例如它們被電性連 接，的鰭片一起被製造。因此而言，製造一分接頭接點或者蝕刻環藉以解決充電或其他問題的需要可被避免或至少被緩和。
因此而言，用來將選擇的半導體裝置之半導體本體的通道或源極與汲極區域，或兩者與一下伏的塊狀基板隔離的方法被與結果的結構一同被描述。在一實施例中，一隔離底座被形成於一半導體本體與一塊狀基板之間。隔離底座可被與其他鄰接的隔離材料分別，即使是由相同的材料所組成。本文所描述的方式可被稱為鰭片下氧化(UFO)程序。此種程序可被用來將一結果的半導體裝置的漏電壓制或完全阻隔。
更精確地，在一實施例中，一電晶體製造程序牽涉到一氧化層的形成，該氧化層電性隔離一鰭片的一子鰭片區域。本發明的一或多個實施例使絕緣體上之矽(SOI)類型的鰭片能被與形成於塊狀基板上未被隔離的裝置，起於塊狀基板，如塊狀矽基板實作。在一實施例中，隔離是由在子鰭片主動區下方包括通道區形成一氧化層所達到。本發明的一或多個實施例允許經由基板摻雜獨立促進通道摻雜，既然起始的製造是從一塊狀基板開始。
於塊狀矽基板上三閘極或者鰭式場效電晶體(鰭片-FET)電晶體的慣用程序之下，至少部分結果的裝置上可能會發生子鰭片漏電。此種漏電可能會使得Ioff(關閉狀態的源極與汲極漏電)的定標以及控制變得困難。漏電可被有效地由在鰭片底部具有不佳或無閘控制的區塊加入一絕緣 層壓制。在一實施例中，一絕緣材料的加入也可能夠允許簡單的對通道摻雜減少進行定標以達到一輕摻雜或完全無摻雜的通道裝置。在子鰭片區域具有一埋入氧化層也可舒緩衝突的拘束並同時允許一低摻雜鰭片具備高游離度、極佳的裝置靜電以及去除基板接面的漏電。而且，在源極與汲極區域一氧化層的存在可顯著地減少接面的漏電。
本發明的一或多個實施例提供了一”合算的”解法以改進電晶體的效能以及減少，例如系統單晶片(SOC)極低功率裝置的待機功率，其在待機模式中被接面的漏電所限制。雖然此種好處可由將子鰭片區域非常高度摻雜，此種摻雜難以在不影響通道摻雜以及，故，不衝擊到游離度之下施行。於是，一或多個實施例牽涉到例如，一或多個鰭片FET或者三閘極裝置基於具備一埋入氧化層之鰭片的製造。在一此種實施例中，埋入氧化層將主動鰭片通道與下伏基板隔離。此種方式可能是合算的解法，既然它們可從塊狀基板開始且將主動鰭片與基板的隔離可利用在子鰭片區域中局部氧化來施行。被隔離的裝置可被與未被隔離的裝置(例如，與塊狀基板熱性和/或電性耦合的裝置)藉由僅在部分呈現的裝置上施行隔離來整合。
由此，在一方面，一被隔離的裝置與一未被隔離的裝置被藉由本文所描述的方式製造於一相同的塊狀基板上。在一示例中，圖1A根據本發明一實施例說明半導體裝置100與100’的平面圖。圖1B根據本發明一實施例說明圖1A的半導體裝置100如沿著軸a-a’畫線的一截面圖。圖1B’根據 本發明另一實施例說明圖1A的半導體裝置100’如沿著軸a-a’畫線的一截面圖。
參照圖1A，一半導體裝置100或100’包括一半導體本體104或104’，其置於一塊狀基板之上(在圖1B與1B’中被示為102)。半導體本體104或104’包括一在一閘極堆疊108或108’之下的通道區域。半導體本體104或104’包括以及一對在通道區域兩側的源極與汲極區域106或106’。
參照圖1B，半導體裝置100具有一高度(H)以及含有一水平面105的一最上層表面。參照圖1B’，半導體裝置100’具有一高度(H’)以及含有一水平面105’的一最上層表面。參照圖1B與1B’，半導體裝置100’與100’是形成於同一塊狀基板102之上方。水平面105與105’是共面的。然而，高度H與H’是不同的。由此，在一實施例中，一共同塊狀基板102具有置於其上並具備不同半導體本體高度的裝置。更進一步地，在一實施例中，裝置100’被與共同塊狀基板102隔離，而裝置100並沒有，如在下文被更加詳細描述的。
參照圖1B’，半導體裝置100’被由一隔離底座131與塊狀基板102隔離。隔離底座131可由一適於將至少一部分，若非全部，的半導體本體104’與塊狀基板102電性隔離的材料組成。舉例來說，在一實施例中，隔離底座131是由一介電質材料如但並不限於，氮氧化矽或氮化矽組成。 在一個實施例中，隔離底座131是由塊狀基板102的一氧化層組成。在一此種實施例中，隔離底座延伸至基板中以形 成一隔離底座延伸區域131’，由圖1B’的虛線表示。在一替代實施例中，然而，隔離底座131是由一與塊狀基板102的半導體材料不同的半導體材料組成。值得注意的是，參照圖1B，根據本發明一實施例，半導體本體104並未與塊狀基板102隔離。
在一個實施例中，名詞”隔離底座”是被用來一群在一給定時間形成的一離散隔離結構，例如，一僅在一通道區域之下形成的離散結構、或一對僅在一對源極與汲極區域之下形成的離散結構、或一在一通道區域之下以及在一對源極與汲極區域之下形成的離散結構。在另一實施例中，名詞”隔離底座”是被用來一群在不同時間形成的一離散隔離結構的組合，例如在一通道區域之下形成的一離散結構與在一對源極與汲極區域之下在一不同時間形成之一對離散結構的組合。一”部分隔離底座”是一個並不完全隔離的底座，如下文連同圖5A-5E所更詳細描述的。
參照圖1B與1B’，半導體裝置100’與100’更包括置於塊狀基板102與各半導體閘極108或108’之間的一電介質層130。在一個實施例中，電介質層130是兩裝置功用的，而因此，130有效地跨越一共同基板102。在一個實施例中，電介質層130由一介電質材料如但並不限於，氮氧化矽或氮化矽組成。
塊狀基板102與，故，半導體本體104與104’可由一可耐受一製程且在其中電荷可遷移的半導體材料組成。在一個實施例中，塊狀基板102是由一摻雜有一電荷載子的 晶態矽、矽/鍺或鍺層組成，電荷載子例如但不限於磷、砷、硼或其一組合。在一個實施例中，在塊狀基板102中矽原子的濃度大於97%。在另一實施例中，塊狀基板102是由生長在一不同的結晶基板頂上的一晶膜層組成，例如生長在一不同的摻雜硼的塊狀單晶矽基板頂上的一矽晶膜層。塊狀基板102也可選擇性地由一III-V族材料組成。在一個實施例中，塊狀基板102是由一III-V族材料例如但不限於，氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵，或其一組合組成。在一個實施例中，塊狀基板102是由一III-V族材料組成且電荷載子摻雜劑的雜質原子為例如但不限於，碳、矽、鍺、氧、硫、硒或碲。在另一實施例中，塊狀基板102與，故，半導體本體104與104’為無摻雜或僅為輕摻雜。
在一個實施例中，半導體裝置100或100’是一非平面的裝置例如但不限於，一鰭式場效電晶體或一三閘極電晶體。在一此類實施例中，半導體通道區域是由一三維本體組成或形成於其中。在一此類實施例中，閘極堆疊108或108’圍繞三維本體的至少一上表面以及一對側壁，如圖1B與1B’所述。在其他實施例中，至少通道區域是製成一離散三維本體，例如在一環繞式閘極裝置中。在一此類實施例中，閘極堆疊108或108’完全地圍繞通道區域。
在一三維本體104或104’的狀況中，無論是否被隔離，三維本體104或104’可從一塊狀基板上製造。在一此類實施例中，三維本體104或104’是直接從一塊狀基板上形 成，且局部氧化被用來形成電性絕緣的下伏區域。在另一替代實施例中，裝置100或100’是直接從一塊狀基板上形成，且摻雜被用來形成電性絕緣的主動區域。在一此類實施例中，一omega-FET類型結構被使用。
如上文提及的，參照圖1A、1B與1B’，在一實施例中，半導體裝置100或100’進一步包括個別的閘極堆疊108或108’其至少部分地圍繞裝置的本體104或104’之一部分。在一此類實施例中，每個閘極堆疊108或108’包括一閘介電層以及一閘極層(圖未示)。在一個實施例中，閘極堆疊108或108’是由一金屬閘極組成而閘介電層是由一高K值材料組成。舉例來說，在一實施例中，閘介電層是由一材料例如但不限於，氧化鉿、氮氧化鉿、氧化鑭、氧化鋯、矽酸鋯、五氧化二鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、三氧化二鋁、過氧化鉭鈧、鉛鋅鈮，或其中一組合組成。更進一步地，閘介電層的一部份可包括從由半導體本體104或104’最上幾層形成的一原生氧化層。在一個實施例中，閘介電層是由一上高K值部分與一由一半導體材料的氧化組成的下層組成。在一實施例中，閘介電層是由一氧化鉿上層與一二氧化矽或氮氧化矽下層組成。
在一實施例中，閘極層是由一金屬層，例如但不限於，金屬氮化物、金屬鋁、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物組成。在一特定實施例中，閘極層是由形成於一金屬功函數設置層之上的一非功函數設置植入物材料組成。
在一個實施例中，雖然未示出，半導體裝置100或100’進一步包括一對至少部分地圍繞半導體本體104或104’，例如至少部分地圍繞源極與汲極區域106或106’的觸點。觸點在一實施例中是從一金屬種類所製造的。金屬種類可為一純金屬，如鎳或鈷，或也可為一合金如一金屬-金屬合金或一金屬-半導體合金(例如，如一矽化材料)。在一個實施例中，半導體裝置100或100’進一步包括墊片116(如圖1A所描繪)。墊片116可被置於閘極堆疊108或108’以及一對至少部分地圍繞源極與汲極區域106或106’的觸點之間。在一個實施例中，墊片116是由一絕緣介電材料，例如但不限於，二氧化矽、氮氧化矽或氮化矽組成。
半導體裝置100或100’可為任意結合一閘極、一通道區域以及一對源極/汲極區域的半導體裝置。在一個實施例中，半導體裝置100或100’是其一如但不限於，一金氧半場效電晶體、一記憶體電晶體、或一微機電系統(MEMS)。在一個實施例中，半導體裝置100或100’是一三維金氧半場效電晶體並且是一單獨裝置或是複數個巢狀裝置中的一個。如將被理解對一個典型積體電路而言，N型或P型的電晶體可被製造在一單一基板上以形成一互補金屬氧化物半導體積體電路。
雖然上述的裝置100或100’是對一單一裝置，例如，一N型金氧半導體或一P型金氧半導體，一互補金屬氧化物半導體也可被形成以包括置於相同基板或其上的N型金氧半導體以及P型金氧半導體通道裝置。複數個此種N 型金氧半導體裝置，然而，可被製造成具有不同的半導體本體高度及/或可被與一下伏塊狀基板隔離或耦接。同樣地，複數個此種P型金氧半導體裝置可被製造成具有不同的半導體本體高度及/或可被與一下伏塊狀基板隔離或耦接。在一個實施例中，半導體裝置100或100’形成於一共同塊狀基板上，具有由矽組成的半導體本體，並且都是N型金氧半導體裝置。在另一實施例中，半導體裝置100或100’形成於一共同基板上，具有由矽鍺組成的半導體本體，並且都是P型金氧半導體裝置。
選擇性的半導體本體隔離可，在一個實施例中，由在一塊狀矽基板上啟動製作並且利用一墊片布局技術由選擇性遮罩一欲被蝕刻的區塊來布局一鰭片來達成。鰭片的蝕刻被施行至為一特定結構的子鰭片隔離(例如，一將高度設定為主動的操作)所需的深度。不同的示範方式在下文連同圖2A-2H、圖3A-3D、圖4A-4C、圖5A-5E、圖6A-6H、與圖7A-7I被描述。值得注意的是在這些圖中，塊狀基板與鰭片材料是以一分隔這些層的線條描繪。然而，當被理解的是鰭片材料可用塊狀基板材料形成；在此種實施例中，線條僅是一視覺上的參考點。在其他實施例中，線條是表示兩材料層之間的一區別。
在一第一示範製造方式中，圖2A-2H根據本發明一實施例說明表現一用以製造一半導體結構第一方法中不同操作的截面圖。
參照圖2A，鰭片的初始位置204與206是由利用 一硬質罩幕層208部分地布局一塊狀基板202，例如一塊狀單晶矽基板所形成的。側壁墊片210接著沿著鰭片初始位置204與206的側壁被形成，如圖2B所描繪。參照圖2C，鰭片的第二位置212與214是由進一步地蝕刻塊狀基板202形成，利用鰭片的初始位置204與206、硬質罩幕層208、以及側壁墊片210作為一遮罩。具備一遮罩層220的鰭片218(包括初始位置206與第二位置214)接著被形成，同時鰭片216(包括初始位置204與第二位置212)被暴露，如圖2D所描繪。在一特定實施例中，部分212接著被由一基蝕蝕刻減少大小以提供窄化部分212’，也如圖2D所描繪。參照圖2E，部分212(或212’若被窄化)被由一鰭片下氧化(UFO)程序氧化以形成一隔離底座270。隔離底座將鰭片216的部分204與基板202隔離。在一個實施例中，UFO程序也將基板202一部分氧化以形成隔離底座的一延伸部分271，也如圖2E所描繪。遮罩暴露出鰭片216以及218。層220接著被移除，如圖2F所描繪。參照圖2G，硬質罩幕層208以及墊片210被移除，暴露出鰭片216以及218。一平坦氧化層222接著被形成於鰭片216與218之間並蓋過基板202，如圖2H所描繪。氧化層222可被用於其後將一閘極與基板202的隔離。當被理解的是，可交替地，硬質罩幕層208以及墊片210可在平坦氧化層222的形成中被保存。
再度參照圖2E，在一個實施例中，基板202被暴露的部分被由”鰭片下氧化”(UFO)氧化以形成一中介電介質層270。在一個實施例中，若一相同或類似的材料被氧化 時墊片的利用可能被需求，甚至若非類似的材料被使用時也可被包括。在一個實施例中，一氧化環境或一鄰近的氧化材料UFO所用。然而，在另一實施例中，氧值入被使用。在一些實施例中，一材料的一部分在UFO之前被凹入，其可減少氧化過程中所謂鳥嘴形成的程度。由此，氧化可被直接施行，藉由先凹入，或藉由氧值入，或其中一組合。在另一實施例中，代替UFO，選擇性在鰭片底部移除一材料(例如，先前在一額外鰭片材料澱積前就已澱積在矽晶圓上的一材料，如在一矽基板上的矽鍺)被施行並以一電介質材料取代，如二氧化矽或氮化矽。無論是UFO狀況或者是選擇性材料移除狀況，再氧化或材料取代的施行位置可變化。舉例來說，在一此種實施例中，再氧化或材料移除的被執行是在閘極蝕刻後、在墊片蝕刻後、在一基蝕位置、在一取代閘極操作、在一穿孔接點操作，或其中一組合。
在一第二示範製造方式中，圖3A-3D根據本發明一實施例說明表現一用以製造一半導體結構第二方法中不同操作的截面圖。
參照圖3A，以圖2F為一開始點，一第二遮罩層321被形成以保護鰭片216，同時令鰭片218暴露在外。一角狀植入物(例如，一井植入物)324接著被用來形成摻雜區域214以形成鰭片218的摻雜區域314。遮罩321接著被移除，如圖3B所描繪。參照圖3C，硬質罩幕層208以及墊片210被移除，暴露出鰭片216以及218。一平坦氧化層322接著被形成於鰭片216與218之間並蓋過基板202。氧化層322 可被用於其後將一閘極與基板202的隔離。在一實施例中，連同圖3A-3D被描述的方式提供了一路徑以摻雜一位被隔離的鰭片，例如，以製造二極體。
在一第三示範製造方式中，圖4A-4C根據本發明一實施例說明表現一用以製造一半導體結構第三方法中不同操作的截面圖。
參照圖4A，連同圖2F所描述的結構被提供為一開始點。墊片210以及硬質罩幕層208被移除，且一遮罩層421被形成以保護鰭片216，同時令鰭片218暴露在外，如圖4B所描繪。一角狀植入物(例如，一井植入物)424接著被用來形成摻雜整個鰭片218，也如圖4B所描繪。參照圖4C，遮罩421接著被移除，一平坦氧化層422接著被形成於鰭片216與218之間並蓋過基板402。
在一第四示範製造方式中，圖5A-5E根據本發明一實施例說明表現一用以製造一半導體結構第一方法中不同操作的截面圖。
參照圖5A，以圖2C為一開始點，鰭片218(包括初始位置206以及第二位置214)被一遮罩層520所遮蔽，而鰭片216(包括初始位置204以及第二位置212)。部分212接著被由一基蝕蝕刻減少大小以提供窄化部分512，也如圖5B所描繪。參照圖5C，遮罩520被移除，而後來，部分512與514被由一鰭片下氧化(UFO)程序所氧化。UFO程序被定時以形成一隔離底座270。隔離底座將鰭片216的部分204與基板202隔離。在一個實施例中，UFO程序也將基板202一部 分氧化以形成隔離底座270的一延伸部分271，也如圖5C所描繪。然而，UFO程序也被定時以僅形成一部份隔離底座572。部份隔離底座572僅將鰭片218的部分206與基板202部份地隔離。在一個實施例中，UFO程序也將基板202一部分氧化以形成部份隔離底座572的一延伸部分573，也如圖5C所描繪。硬質罩幕層208以及墊片210接著被移除，如圖5D所描繪。參照圖5E，一平坦氧化層522接著被形成於鰭片216與218之間並蓋過基板202。
在一第五示範製造方式中，圖6A-6H根據本發明一實施例說明表現一用以製造一半導體結構第五方法中不同操作的截面圖。
參照圖6A，以圖2A為一開始點，一遮罩層620被形成以保護部分204以及暴露的部分206。基板202未被遮罩620或部分206(以及硬質罩幕208)所保護的區域被進一步利用蝕刻基板202延長，以形成一延伸鰭片218，如圖6B所描繪。參照圖6C，側壁墊片610接著被形成於鄰近於部分204以及鰭片218的側壁。鰭片218接著被一遮罩層622所遮蔽且基板202部分204以下的區域被基蝕以形成鰭片216的區域612，如圖6D所描繪。參照圖6E，部分612被由一鰭片下氧化(UFO)程序所氧化以形成一隔離底座670。隔離底座670將鰭片216的部分204與基板202隔離。在一個實施例中，UFO程序也將基板202一部分氧化以形成隔離底座670的一延伸部分671，也如圖6E所描繪。遮罩層622接著被移除，如圖6F所描繪。參照圖6G，硬質罩幕208以及墊片210接著 被移除，暴露出鰭片216以及218。一平坦氧化層622接著被形成於鰭片216與218之間並蓋過基板202，如圖6H所描繪。
在一第六示範製造方式中，圖7A-7I根據本發明一實施例說明表現一用以製造一半導體結構第六方法中不同操作的截面圖。
參照圖7A，以圖2C的結構為一開始點，平坦氧化物750接著被形成於鰭片216與218之間。鰭片216剩餘暴露的部份被遮罩層752所遮蔽，且鰭片218的硬質罩幕208被移除，如圖7B所描繪。參照圖7C，一植入物(例如，一井植入物)754接著被用來摻雜鰭片218。遮罩層752接著被移除，一新遮罩層756被形成以保護鰭片218。且平坦氧化物750的一部份被蝕刻以暴露216，如圖7D所描繪。參照圖7E，部分212接著被由一基蝕蝕刻減少大小以提供窄化部分712。部分712接著被由一鰭片下氧化(UFO)程序所氧化，如圖7F所描繪。UFO程序被定時以形成一隔離底座770。隔離底座770將鰭片216的部分204與基板202隔離。在一個實施例中，UFO程序也將基板202一部分氧化以形成隔離底座270的一延伸部分771，也如圖7F所描繪。參照圖7G，遮罩層756接著被移除。剩餘的硬質罩幕層208以及墊片210接著也被移除，如圖7H所描繪。參照圖7I，一第二平坦氧化層790接著被形成於鰭片216與218之間並蓋過基板202。
上文說明的程序方案可被繼續直至最後的裝置製造，例如，閘極形成、源極與汲極區域形成、以及觸點形成。於是，本文所描述的一或多個實施例目標在經由一 由下而上方式達成特定裝置選擇性的隔離。也就是說，每一裝置具有一上主動區表面其與其他裝置的上主動區表面在同一平面上，即使僅有部份裝置可能會經歷與下伏塊狀基板的隔離。至於裝置高度(例如，主動區高度)的裁製，差異出現在每一裝置的主動區底部與一下伏的相同基板有多近似。由下而上方式，與一自上而下移除方式相反，可能證明能夠提供最佳的效能。舉例來說，有限元素法電路依由下而上方式可能展現一延遲與功率上的優勢(例如，經由相對於一完整鰭片的延遲增加或相對於完整鰭片的功率減少。
在一個實施例中，一或多個上文描述的方式使裝置組合的製造能有不同的摻雜方案。舉例來說，在一個實施例中，一被隔離的裝置是無摻雜的並與一未被隔離的且摻雜的裝置形成於一相同塊狀基板上。在另一個實施例中，一被隔離的裝置是被摻雜的並與一未被隔離的且無摻雜的裝置形成於一相同塊狀基板上。在另一個實施例中，一被隔離的裝置是未被摻雜的並與一未被隔離的且無摻雜的裝置形成於一相同塊狀基板上。在一個實施例中，如本文所使用的名詞”無摻雜”是指未有額外的摻雜操作被施行於一鰭片或一鰭片越過提供於起始塊狀基板之摻雜的區域，例如，沒有重摻雜被加於起始塊狀基板的輕或本質摻雜等級。
本文中描述的實施例可容許14奈米節點產品改良的效能並減少待機漏電，例如，具有極嚴格待機功率要 求的14奈米節點系統單晶片(SOC)產品。本文中描述的實施例可允許較好的電池平衡因而Vccmin能夠降低。本文中描述的程序流程可套用到三閘極電晶體及鰭式場效電晶體或其子集，如omega-閘極、pi閘極或具有環繞式閘極電晶體的鰭片。
還有，本發明一或多個實施例包括一鰭片下氧化(UFO)程序方法論的使用以選擇性地將在同一塊狀基板上裝置中選擇裝置的主動擴散區隔離。於塊狀矽基板上三閘極或者鰭式場效電晶體的慣用程序之下，所有結果的裝置之子鰭片漏電可能會發生。此種漏電可能會使得Ioff(關閉狀態的源極與汲極漏電)的定標以及控制變得困難。漏電可被有效地由在鰭片底部具有不佳或無閘控制的區域加入一絕緣層壓制。由此，在一個實施例中，以及如上文所描述，一絕緣材料的加入也可能夠允許簡單的對通道摻雜減少進行定標以達到一輕摻雜或完全無摻雜的通道裝置。在子鰭片區域具有一埋入氧化層也可舒緩衝突的拘束並同時允許一低摻雜鰭片具備高游離度、極佳的裝置靜電以及去除基板接面的漏電。而且，在源極與汲極區域一氧化層的存在可顯著地減少接面的漏電。然而，並非所有的裝置均需要或是應該被隔離。將一些裝置維持與共同的塊狀基板熱性和/或電性接觸可能是可行的，以達成，例如，與塊狀基板電行或熱性的溝通。由此，在一個實施例中，製造是從一市售的晶膜(EPI)塊狀晶圓或者基板然後接著將未電性連接至基板的矽鰭片藉由在子鰭片區塊中提供一氧化整合在一 選取的區塊中。在其他選取的區塊中，具有一與矽基板間連結的矽鰭片被製造。
圖8根據本發明一實作例說明一計算裝置800。計算裝置800收藏一電路板802。電路板802可包括數個元件，包括但不限於一處理器804以及至少一通訊晶片806。處理器804實體地並電性連接至電路板802。在一些實作例中至少一通訊晶片806也實體地並電性連接至電路板802。在進一步的實作例中，通訊晶片806是處理器804的一部分。
取決於其用途，計算裝置800可包括其他可能或可能不是實體地並電性連接至電路板802的元件。這些其他的元件包括，但不限於，依電性記憶體(例如，動態隨機存取記憶體)、非依電性記憶體(例如，唯讀記憶體)、快閃記憶體、一圖形處理器、一數位訊號處理器、一加密處理器、一晶片組、一天線、一觸控螢幕顯示器、一觸控螢幕控制器、一電池、一聲頻編碼解碼器、一視頻編碼解碼器、一功率放大器、一全球定位系統(GPS)裝置、一羅盤、一加速度計、一陀螺儀、一揚聲器、一攝影機、以及一大量儲存裝置(如硬碟機、光碟(CD)、數位通用磁碟(DVD)、依此類推)。
通訊晶片806允許無線通訊以傳送資料至以及從計算裝置800傳送資料。名詞”無線”以及其衍生詞可被使用來描述電路、裝置、系統、方法、技術、通訊通道等，可藉由使用調變的電磁輻射經由一非固態媒介通訊資料。名詞並不蘊含著關聯的裝置不含任何線路，雖然在一些實施 例中它們可能不含。通訊晶片806可實作任一數量的無線標準或協定，包括但不限於Wi-Fi(IEEE802.11家族)、全球互通微波接取(IEEE802.16家族)、IEEE802.20、長期演進技術(LTE)、演進數據優化、高速封包接取、高速下行封包接取、高速上行封包接取、全球行動通信系統增強數據率演進、全球行動通信系統、通用封包無線服務、分碼多重進接、時域多重進接、歐洲數位無線通信、藍芽、其衍生、以及任何指定為3G、4G、5G及超越的其他無線協定。計算裝置800可包括複數個通訊晶片806。譬如，一第一通訊晶片806可被專用於較短距離的無線通訊如Wi-Fi與藍芽，而一第二通訊晶片806可被專用於較長距離的無線通訊如全球定位系統、全球行動通信系統增強數據率演進、通用封包無線服務、分碼多重進接、全球互通微波接取、長期演進技術、演進數據優化以及其他。
計算裝置800的處理器804包括一封裝於處理器804之內的積體電路晶片。在發明的一些實作例中，處理器804的積體電路晶片包括一或多個裝置，如根據發明的一些實作例建成的金氧半場效電晶體。名詞”處理器”可指任意裝置或一裝置可從暫存器和/或記憶體處理電子資料並將該電子資料轉變為其他可被儲存於暫存器和/或記憶體內的部分。
通訊晶片806也包括一封裝於通訊晶片806之內的積體電路晶片。根據發明的另一實作例，通訊晶片的積體電路晶片包括一或多個裝置，如根據發明實作例建成的 金氧半場效電晶體。
在進一步的實作例中，另一收藏於計算裝置800之內的元件可含有包括一或多個裝置，如根據發明實作例建成的金氧半場效電晶體的一積體電路晶片。
在不同的實作例中，計算裝置800可為一膝上型電腦、一輕省筆電、一筆記型電腦、一超極本，一智慧型手機、一平板電腦、一個人數位助理(PDA)、一超級移動電腦、一行動式電話、一桌上型電腦、一伺服器、一印表機、一掃描器、一監視器、一機上盒、一娛樂控制單元、一數位相機、一可攜式音樂播放器，或一數位錄影機。在進一步的實作例中，計算裝置800可為其他處理資料的電子裝置。
由此，本發明之實施例包括形成於相同塊狀基板上的隔離及塊狀半導體裝置以及用以形成此種裝置的方法。
在一實施例中，一半導體結構包括一第一半導體裝置，其具有置於一塊狀基板之上的一第一半導體本體。第一半導體本體具有含有一第一水平面的一最上層表面。半導體結構也包括一第二半導體裝置，其具有置於一隔離底座的之上的一第二半導體本體。隔離底座是置於塊狀基板上。第二半導體本體具有有一最上層表面的一第二水平面。第一與第二水平面是共面的。
在一個實施例中，隔離底座是由一塊狀基板之材料之氧化物組成。
在一個實施例中，塊狀基板是一塊狀單晶矽基板，且隔離底座是由二氧化矽組成。
在一個實施例中，半導體結構更包括一置於塊狀基板內隔離底座下方的隔離底座延伸區域。
在一個實施例中，第一半導體本體為有摻雜的而第二半導體本體為無摻雜的。
在一個實施例中，第一半導體本體為無摻雜的而第二半導體本體為有摻雜的。
在一個實施例中，第一與第二半導體裝置為如，但不限於，三閘極裝置或鰭式場效電晶體裝置的裝置。
在一個實施例中，第一半導體裝置更包括至少部份地圍繞該第一半導體本體一部分的一第一閘極堆疊。第二半導體裝置更包括至少部份地圍繞該第二半導體本體一部分的一第二閘極堆疊。
在一個實施例中，第一與第二閘極堆疊各自包括一高K值閘電介質層以及一金屬閘極層。
在一實施例中，一半導體結構包括一第一半導體裝置，其具有置於一部份隔離底座之上的一第一半導體本體。部份隔離底座置於一塊狀基板之上。第一半導體本體具有有一第一水平面的一最上層表面。半導體結構也包括一第二半導體裝置，其具有置於一隔離底座之上置於一塊狀基板之上的一第二半導體本體。隔離底座置於塊狀基板之上，第二半導體本體具有有一第二水平面的一最上層表面。第一與第二水平面是共面的。
在一個實施例中，隔離底座以及隔離底座是由塊狀基板之材料之一氧化物組成。
在一個實施例中，塊狀基板是一塊狀單晶矽基板，且隔離底座以及部份隔離底座是由二氧化矽組成。
在一個實施例中，半導體結構更包括一置於塊狀基板於隔離底座下方的第一隔離底座延伸區域，以及置於塊狀基板於部份隔離底座下方的一第二隔離底座延伸區域。
在一個實施例中，第一半導體本體為有摻雜的而第二半導體本體為無摻雜的。
在一個實施例中，第一半導體本體為無摻雜的而第二半導體本體為有摻雜的。
在一個實施例中，第一與第二半導體裝置為如，但不限於，三閘極裝置或鰭式場效電晶體裝置的裝置。
在一個實施例中，第一半導體裝置更包括至少部份地圍繞第一半導體本體一部分的一第一閘極堆疊，且第二半導體裝置更包括至少部份地圍繞第二半導體本體一部分的一第二閘極堆疊。
在一個實施例中，第一與第二閘極堆疊各自包括一高K值閘電介質層以及一金屬閘極層。
在一實施例中，一種用來製造一半導體結構的方法包括於一塊狀基板之上形成第一以及第二半導體本體。第一以及第二半導體本體係從塊狀基板被形成。方法也包括從第一半導體本體於第一半導體本體與塊狀基板之間形 成一隔離底座，但不於第二半導體本體與塊狀基板之間形成一隔離底座。方法也包括形成一第一半導體裝置來包括第一半導體本體。方法也包括形成一第二半導體裝置來包括第二半導體本體。
在一個實施例中，形成隔離底座的步驟包括形成塊狀基板材料的一氧化物。
在一個實施例中，塊狀基板是一塊狀單晶矽基板，且隔離底座是由二氧化矽組成。
在一個實施例中，方法更包括在塊狀基板於隔離底座下方形成一隔離底座延伸區域。
在一個實施例中，方法更包括從第二半導體本體於第二半導體本體與塊狀基板之間形成一部份隔離底座。
在一個實施例中，方法更包括將第一半導體本體摻雜但不摻雜第二半導體本體。
在一個實施例中，方法更包括將第二半導體本體摻雜但不摻雜第一半導體本體。
100、100’‧‧‧半導體裝置
102‧‧‧塊狀基板
104、104’‧‧‧半導體本體
105’‧‧‧水平面
106、106’‧‧‧源極與汲極區域
108、108’‧‧‧閘極堆疊
116‧‧‧墊片
130‧‧‧電介質層
131‧‧‧隔離底座
H、H’‧‧‧高度

Claims (25)

  1. 一種半導體結構，其包含：一第一半導體裝置，其包含置於一塊狀基板上的一第一半導體本體，該第一半導體本體具有帶有一第一水平面的一最上層表面；以及一第二半導體裝置，其包含置於一隔離底座上的一第二半導體本體，該隔離底座置於該塊狀基板上，該第二半導體本體具有帶有一第二水平面的一最上層表面，其中該等第一與第二水平面是共面的。
  2. 如請求項1之半導體結構，其中該隔離底座包含該塊狀基板之材料的一氧化物。
  3. 如請求項2之半導體結構，其中該塊狀基板是一塊狀單晶矽基板，且該隔離底座包含二氧化矽。
  4. 如請求項1之半導體結構，其更包含：置於該塊狀基板內於該隔離底座下方的一隔離底座延伸區域。
  5. 如請求項1之半導體結構，其中該第一半導體本體為有摻雜的，而該第二半導體本體為無摻雜的。
  6. 如請求項1之半導體結構，其中該第一半導體本體為無摻雜的，而該第二半導體本體為有摻雜的。
  7. 如請求項1之半導體結構，其中該等第一與第二半導體裝置是從由三閘極裝置以及鰭式場效電晶體裝置組成的群組中選出的裝置。
  8. 如請求項1之半導體結構，其中該第一半導體裝置更包含至少部份地圍繞該第一半導體本體的一部分之一第一閘極堆疊，且該第二半導體裝置更包含至少部份地圍繞該第二半導體本體的一部分之一第二閘極堆疊。
  9. 如請求項8之半導體結構，其中該等第一與第二閘極堆疊各包含一高K值閘電介質層以及一金屬閘極層。
  10. 一種半導體結構，其包含：一第一半導體裝置，其包含置於一部份隔離底座上的一第一半導體本體，該部份隔離底座置於一塊狀基板上，該第一半導體本體具有帶有一第一水平面的一最上層表面；以及一第二半導體裝置，其包含置於一隔離底座上的一第二半導體本體，該隔離底座置於該塊狀基板上，該第二半導體本體具有帶有一第二水平面的一最上層表面，其中該等第一與第二水平面是共面的。
  11. 如請求項10之半導體結構，其中該隔離底座以及該部份隔離底座包含該塊狀基板之材料的一氧化物。
  12. 如請求項11之半導體結構，其中該塊狀基板是一塊狀單晶矽基板，且該等隔離底座以及部份隔離底座包含二氧化矽。
  13. 如請求項10之半導體結構，其更包含：置於該塊狀基板內於該隔離底座下方的一第一隔離底座延伸區域；以及置於該塊狀基板內於該部份隔離底座下方的一第二 隔離底座延伸區域。
  14. 如請求項10之半導體結構，其中該第一半導體本體為有摻雜的，而該第二半導體本體為無摻雜的。
  15. 如請求項10之半導體結構，其中該第一半導體本體為無摻雜的，而該第二半導體本體為有摻雜的。
  16. 如請求項10之半導體結構，其中該第一與第二半導體裝置是從由三閘極裝置以及鰭式場效電晶體裝置組成的群組中選出的裝置。
  17. 如請求項10之半導體結構，其中該第一半導體裝置更包含至少部份地圍繞該第一半導體本體的一部分之一第一閘極堆疊，且該第二半導體裝置更包含至少部份地圍繞該第二半導體本體的一部分之一第二閘極堆疊。
  18. 如請求項17之半導體結構，其中該等第一與第二閘極堆疊各包含一高K值閘電介質層以及一金屬閘極層。
  19. 一種用以製造一半導體結構的方法，該方法包含下列步驟：於一塊狀基板上形成第一以及第二半導體本體，該等第一以及第二半導體本體係從該塊狀基板所形成；從該第一半導體本體於該第一半導體本體與該塊狀基板之間形成一隔離底座，但不於該第二半導體本體與該塊狀基板之間形成一隔離底座；形成包含該第一半導體本體的一第一半導體裝置；以及形成包含該第二半導體本體的一第二半導體裝置。
  20. 如請求項19之方法，其中形成該隔離底座的步驟包含形成該塊狀基板之材料的一氧化物。
  21. 如請求項20之方法，其中該塊狀基板是一塊狀單晶矽基板，且該隔離底座包含二氧化矽。
  22. 如請求項19之方法，更包含：在該塊狀基板內於該隔離底座下方形成一隔離底座延伸區域。
  23. 如請求項19之方法，更包含：從該第二半導體本體於該第二半導體本體與該塊狀基板之間形成一部份隔離底座。
  24. 如請求項19之方法，更包含：摻雜該第一半導體本體但不摻雜該第二半導體本體。
  25. 如請求項19之方法，更包含：摻雜該第二半導體本體但不摻雜該第一半導體本體。
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