TW201401787A - 管線架構類比數位轉換器及其偏移電壓影響校正方法 - Google Patents

Abstract

一種管線架構類比數位轉換器及其偏移電壓影響校正方法，此方法係依據第一輸入電壓，產生第一階級代碼以及第一輸出電壓；依據第一輸出電壓產生第二階級代碼；依據輸出電壓產生確認代碼；參照第一階級代碼以及確認代碼，決定第一校正代碼；當第一階級代碼相異於第一校正代碼時，以第一校正代碼對第一階級代碼進行校正。

Description

管線架構類比數位轉換器及其偏移電壓影響校正方法

本發明是有關於一種類比數位轉換電路，且特別是有關於內含多重數位類比轉換器之類比數位轉換電路。

類比數位轉換器(Analog digital converter；ADC)，顧名思義，係將一類比資料信號轉換為一數位代碼，這個轉換的動作就是在對類比信號進行數位化以及量化。類比數位轉換器是混合信號積體電路中的要角。一旦類比信號被轉換至數位領域，那些複雜的信號處理過程就可以較為簡潔的方式來實現，且雜訊的免疫力也會被提升。在一些狀況當中，以深次微米製程來實現類比數位轉換器，將可減少功率消耗。

類比數位轉換器採用多種功能架構，例如整合、連續漸近(successive approximation)、快閃，以及delta-sigma架構。近來，管線架構的類比數位轉換器已成為類比數位轉換器的主流，可被使用於高速應用當中，例如電荷耦合元件影像處理(CCD imaging)、超音波醫療攝影、數位影像，以及通訊技術，例如覽線數據機(cable modem)，以及高速乙太網路。由於具有高準確度、高輸出率，以及低功率損耗的特性，管線架構的類比數位轉換器已廣泛應用於各種電路系統當中。此外，較之其他種類的類比數位轉換器架構，管線架構通常能夠在既定的功率下提供較佳的性能與較小的面積。

藉著數位錯誤校正功能，管線架構的類比數位轉換器可容忍較大的比較器電壓偏移量(comparator voltage offset)。然而，由於先進製程當中的供應電壓VDD下降，參考電壓難以達成足夠的操作範圍，導致比較器電壓偏移量的容忍度降低。

第1圖與第2圖係繪示帶有以及省略取樣保持放大器(Sample and hold amplifier)的傳統管線架構類比數位轉換器。傳統的管線架構類比數位轉換器一般會採用階級電路101以及取樣保持放大器(sample and hold amplifier；SHA)113，其中，階級電路101通常內含一類比數位轉換器111與一階級式數位類比轉換器(multiplying digital to analog converter；MDAC)103，此階級式數位類比轉換器103具有取樣保持(sample and hold circuit；S/H)電路105、數位類比轉換器107，以及放大器109。為了提供穩定的同步信號給階級電路101內的階級式數位類比轉換器103以及類比數位轉換器111來進行取樣，因此需要採用取樣保持放大器113。然而，取樣保持放大器113會增加功率消耗以及雜訊干擾，因此，在低功率的管線架構類比數位轉換器當中，通常不會採用取樣保持放大器113，使得第2圖當中省略取樣保持放大器的架構成為主流。

然而，由於取樣的不匹配，取樣保持電路105與數位類比轉換器107之間通常存在著無可避免的時序差異，導致隨著扇入/扇出(fin)增加的與信號相關的偏移量增加。如此一來，可被容忍的比較器偏移量將被減少，類比數位轉換器的輸入信號頻寬也會被限制住。

第3圖以及第4圖係繪示管線架構類比數位轉換器當中階級電路的輸出電壓波形示意圖。在第3圖以及第4圖當中，點A與點B代表比較器的偏移量超過正常操作範圍的狀況。由於比較器的偏移量會被後續的電路放大，這將會導致錯誤代碼的產生以及其他嚴重錯誤的發生。

因此，本發明之一態樣是在提供一種偏移電壓影響校正方法，可針對比較器偏移電壓所造成的錯誤代碼以及超出範圍的輸出電壓進行校正，避免整體電路的運作發生錯誤。

依據本發明一實施例，管線架構類比數位轉換器之偏移電壓影響校正方法，係依據一第一輸入電壓，產生一第一階級代碼以及一第一輸出電壓；依據第一輸出電壓產生一第二階級代碼；依據第一輸出電壓產生一確認代碼；參照第一階級代碼以及確認代碼，決定一第一校正代碼；當第一階級代碼相異於第一校正代碼時，以第一校正代碼對第一階級代碼進行校正。

本發明之另一態樣是在提供一種管線架構類比數位轉換器，可自行校正比較器偏移電壓所造成的錯誤代碼以及超出範圍的輸出電壓，避免整體電路的運作發生錯誤。

依據本發明另一實施例，管線架構類比數位轉換器，含有一確認代碼產生器、一代碼校正電路，以及一偏移電壓校正電路。確認代碼產生器依據管線架構類比數位轉換器之一第一階級電路所輸出之一第一輸出電壓，產生一確 認代碼；代碼校正電路接收分別由第一階級電路、一第二階級電路，以及確認代碼產生器所產生之一第一階級代碼、一第二階級代碼，以及確認代碼，代碼校正電路亦參照確認代碼、第一階級代碼，以及第二階級代碼來校正錯誤的第一階級代碼以及第二階級代碼；偏移電壓校正電路依據第二階級代碼與確認代碼，調整第二階級電路之一輸出電壓的大小。

以上實施例之偏移電壓影響校正方法以及管線架構類比數位轉換器，可針對比較器偏移電壓所造成的錯誤代碼以及超出範圍的輸出電壓進行校正，避免整體電路的運作發生錯誤。

以下實施例之偏移電壓影響校正方法以及管線架構類比數位轉換器，可針對比較器偏移電壓所造成的錯誤代碼以及超出範圍的輸出電壓進行校正，避免整體電路的運作發生錯誤。

請參照第5圖，其係繪示本發明一實施方式的管線架構類比數位轉換器之方塊圖。管線架構類比數位轉換器500含有數個階級電路，也就是第一階級電路503、第二階級電路505、第三階級電路507，一直到第N階級電路。管線架構類比數位轉換器500進一步含有確認代碼產生器511、偏移電壓校正電路513，以及代碼校正電路501，其中，代碼校正電路501具有校正碼產生器521以及內建的解碼邏輯電路519。

第一階級電路503接收輸入電壓Vin，並依據輸入電壓Vin產生第一階級代碼C11、C12以及第一輸出電壓Vout1；第二階級電路505依據第一輸出電壓Vout1產生第二階級代碼C22、C23。確認代碼產生器511則依據第一輸出電壓Vout1產生確認代碼C21、C24。

代碼校正電路501接收分別由管線架構類比數位轉換器之第一階級電路503、第二階級電路505，以及確認代碼產生器511所產生之第一階級代碼C11、C12、第二階級代碼C22、C23，以及確認代碼C21、C24。代碼校正電路501參照確認代碼C21、C24以及第一階級代碼C11、C12，來校正錯誤的第一階級代碼C11、C12以及第二階級代碼C22、C23。進一步來說，代碼校正電路501的校正代碼產生電路521會參考第一階級代碼C11、C12、第二階級代碼C22、C23，以及確認代碼C21、C24，來產生校正代碼，然後將校正代碼傳遞給代碼校正電路501的解碼邏輯電路519。最後，代碼校正電路501會據以輸出一數位代碼。

此外，偏移電壓校正電路513依據第二階級代碼C22、C23與確認代碼C21、C24，調整第二階級電路505之輸出電壓Vout2的大小。

請參照第6圖，其係繪示本發明一實施方式的確認代碼產生器之電路示意圖。如同第6圖所繪示的，第一比較器601以及第二比較器607係設置於確認碼產生器當中，第三比較器603以及第四比較器605則設置於第二階級電路當中。此外，第五比較器609以及第六比較器611則設置於第一階級電路內。

第一比較器601具有第一輸入端以及第二輸入端，第一輸入端連接輸入埠來接收輸入電壓Vin，第二輸入端則連接至正參考電壓輸入端來接收正參考電壓Vref。第二比較器607具有第三輸入端以及第四輸入端，第三輸入端連接至輸入埠來接收輸入電壓Vin，第四輸入端則連接至負參考電壓端來接收負參考電壓-Vref。

第一比較器601與第二比較器607比較輸入電壓Vin、正參考電壓Vref以及負參考電壓-Vref，然後據以輸出確認碼C21、C24。

請參照第7圖，其係繪示本發明一實施方式第一階級電路之電路圖。第一階級電路為階級式數位類比轉換器(MDAC)之一部分，此第一階級電路主要內含運算放大器701、第一開關sw1、第一開關sw2、第三開關sw3、第四開關sw4、第五開關sw5、第一電容cs1與第一電容cs2。運算放大器701具有正輸入端+、負輸入端-，以及一輸出端，其中正輸入端+係連接至一接地端。

第一開關sw1連接於負輸入端-與接地端之間；第二開關sw2以及第三開關sw3具有數個第一端點，這些第一端點連接至電壓輸入端來接收輸入電壓Vin。第一電容cs1以及第二電容cs2之一端點係連接至運算放大器701之負輸入端-，第一電容cs1以及第二電容cs2之另一端點則連接至第二開關sw2與第三開關sw3之第二端點；第四開關sw4連接至第二開關sw2之第二端以及運算放大器701之輸出端。第五開關sw5之一端連接至第三開關sw3之第二端，第五開關sw5之另一端則連接至參考電壓輸入端Vdac。

第二開關sw2與第三開關sw3係由第一時脈信號ck1所控制，第四開關sw4與第五開關sw5由第三時脈信號ck3所控制，第一開關sw1則由第二時脈信號ck2所控制。第一時脈信號ck1與第二時脈信號ck2之上升緣係對齊一致，第三時脈信號ck3之一下降緣則對齊第一時脈信號ck1以及第二時脈信號ck2之上升緣。進一步來說，第一時脈信號ck1之高準位週期較第二時脈信號ck2之高準位週期為長。

藉由這樣的架構以及時脈信號時序，當第一階級代碼等於2’b00或2’b11時，自第一階級電路而來的輸出電壓Vout1會直接加減參考電壓。

請參照第8圖，其係繪示本發明一實施方式第二階級電路之電路圖。第二階級電路主要內含運算放大器801、第一開關sw1、第一開關sw2、第三開關sw3、第四開關sw4、第五開關sw5、第六開關sw6、第七開關sw7、第一電容cs1、第一電容cs2以及第三電容cs3。運算放大器801具有正輸入端+、負輸入端-，以及一輸出端，其中正輸入端+係連接至一接地端，第三電容cs3則連接於負輸入端-與運算放大器801的輸出端之間。

第一開關sw1連接於負輸入端-與接地端之間；第二開關sw2以及第三開關sw3具有數個第一端點，這些第一端點連接至電壓輸入端來接收輸入電壓Vout1。第一電容cs1以及第二電容cs2之一端點係連接至運算放大器801之負輸入端-，第一電容cs1以及第二電容cs2之另一端點則連接至第二開關sw2與第三開關sw3之第二端點；第四開關 sw4連接至第二開關sw2之第二端以及第一參考電壓端Vdac1。第五開關sw5之一端連接至第三開關sw3之第二端，第五開關sw5之另一端則連接至第二參考電壓輸入端Vdac2。

第二開關sw2與第三開關sw3係由第一時脈信號ck1所控制，第四開關sw4、第五開關sw5，以及第七開關sw7則由第三時脈信號ck3所控制，第一開關sw1與第六開關則由第一時脈信號ck1所控制。第一時脈信號ck1與第二時脈信號ck2之上升緣係對齊一致，第三時脈信號ck3之下降緣則對齊第一時脈信號ck1以及第二時脈信號ck2之上升緣。進一步來說，第一時脈信號ck1之高準位週期較第二時脈信號ck2之高準位週期為長。

藉由這樣的架構以及時脈信號時序，當第二階級代碼與確認代碼的組合(C21、C22、C23、C24)等於4’b0000、4’b1000、4’b1110，或4’b1111時，自第二階級電路而來的輸出電壓Vout2會直接加減參考電壓。

請參照第9圖，其係繪示本發明一實施方式管線架構類比數位轉換器偏移電壓影響校正方法之流程圖。該方法首先依據第一輸入電壓，產生第一階級代碼以及第一輸出電壓(步驟901)，並依據第一輸出電壓產生第二階級代碼(步驟903)。接著，依據第一輸出電壓產生確認代碼(步驟905)，並參照第一階級代碼以及確認代碼，決定第一校正代碼(步驟907)。

接著，會確認第一階級代碼是否相異於第一校正代碼(步驟909)，當第一階級代碼相異於第一校正代碼時，以第 一校正代碼對第一階級代碼進行校正(步驟911)，並以正參考電壓(+Vref)或是負參考電壓(-Vref)來調整第二階級電路的第二輸出電壓。舉例來說，如果第二輸出電壓太高，第二輸出電壓就會減去參考電壓，來降低第二輸出電壓。

具體來說，確認代碼的產生，是對第一輸出電壓與正參考電壓(+Vref)以及負參考電壓(-Vref)進行比較，如同第10圖的表格以及第11圖的波形所表示的，當第一輸出電壓低於-Vref而超出操作範圍時(也就是第11圖當中的點A)，如果階級代碼與輸出電壓沒有被即時地校正，將會導致錯誤代碼(missing code)的發生。為了避免錯誤代碼的發生，會產生等於2’b00的確認代碼(c21,c24)以及等於2’b00或是2’b01的第一校正代碼(MSB1 LSB1)，來取代錯誤的第一階級代碼。

在其他實施例當中，當第一輸出電壓超過+Vref而超出範圍時(第11圖當中的點B)，會產生等於2’b11的確認碼(c21 c24)與等於2’b01或是2’b10的第一校正碼(MSB1 LSB1)。

第12圖係繪示本發明一實施方式中代表管線架構類比數位轉換器正常與錯誤狀態的真值表，第13圖則繪示本發明一實施方式中階級電路輸出電壓的波形示意圖。在第12圖與第13圖所繪示的實施例當中，進一步考慮輸入電壓在本質上就高於正參考電壓或是低於負參考電壓的狀況，在這些狀況當中，電壓會超出範圍並非起因於比較器的偏移電壓。在第13圖當中，點A、D、E、H之所以會超出範圍，是因為原始的輸入電壓本身就很高，這些點的電 壓並不需要特別修正。

因此，當第一階級碼、確認碼，以及第二階級碼的組合等於6’b001111、6’b100000、6’b101111，以及6’b110000時，等於2’b01的第一校正代碼(MSB2 LSB2)會被用來修正第一階級代碼(c11 c12)。

另一方面，倘若在步驟909當中發現第一階級代碼與第一校正代碼並無二致，那麼第一階級代碼就會維持原狀(步驟913)。進一步來說，還可以參考第一階級代碼、第二階級代碼以及校正代碼來決定第二校正代碼，當第二階級代碼相異於第二校正代碼時，以第二校正代碼來校正第二校正代碼。

根據以上實施例，由於比較器偏移電壓所導致的錯誤階級代碼與超出範圍的輸出電壓可被預先修正，因此可防止錯誤代碼的發生，同時避免輸出電壓超出範圍，降低管線架構的類比數位轉換器操作發生錯誤的機率。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何在本發明所屬技術領域當中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

101‧‧‧階級電路

103‧‧‧階級式數位類比轉換器

105‧‧‧取樣保持電路

107‧‧‧數位類比轉換器

109‧‧‧放大器

111‧‧‧類比數位轉換器

113‧‧‧取樣保持放大器

500‧‧‧管線架構類比數位轉 換器

501‧‧‧代碼校正電路

503‧‧‧第一階級電路

505‧‧‧第二階級電路

507‧‧‧第三階級電路

509‧‧‧第N階級電路

511‧‧‧確認代碼產生器

513‧‧‧偏移電壓校正電路

519‧‧‧解碼邏輯電路

521‧‧‧校正碼產生器

601‧‧‧第一比較器

603‧‧‧第三比較器

605‧‧‧第四比較器

607‧‧‧第二比較器

609‧‧‧第五比較器

611‧‧‧第六比較器

701‧‧‧運算放大器

801‧‧‧運算放大器

901~913‧‧‧步驟

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖與第2圖係繪示帶有以及省略取樣保持放大器 的傳統管線架構類比數位轉換器。

第3圖以及第4圖係繪示管線架構類比數位轉換器當中階級電路的輸出電壓波形示意圖。

第5圖係繪示本發明一實施方式的管線架構類比數位轉換器之方塊圖。

第6圖係繪示本發明一實施方式的確認代碼產生器之電路示意圖。

第7圖係繪示本發明一實施方式第一階級電路之電路圖。

第8圖係繪示本發明一實施方式第二階級電路之電路圖。

第9圖係繪示本發明一實施方式管線架構類比數位轉換器偏移電壓影響校正方法之流程圖。

第10圖係繪示本發明一實施方式管線架構類比數位轉換器的代碼真值表。

第11圖係繪示本發明一實施方式管線架構類比數位轉換器輸入信號與輸出信號的轉換特性曲線。

第12圖係繪示本發明一實施方式中代表管線架構類比數位轉換器代碼的真值表。

第13圖則繪示本發明一實施方式中階級電路輸出電壓的波形示意圖。

500‧‧‧管線架構類比數位轉換器

501‧‧‧代碼校正電路

503‧‧‧第一階級電路

505‧‧‧第二階級電路

507‧‧‧第三階級電路

509‧‧‧第N階級電路

511‧‧‧確認代碼產生器

513‧‧‧偏移電壓校正電路

519‧‧‧解碼邏輯電路

521‧‧‧校正碼產生器

Claims (14)

1. 一種管線架構類比數位轉換器之偏移電壓影響校正方法，該方法包含：依據一第一輸入電壓，產生一第一階級代碼以及一第一輸出電壓；依據該第一輸出電壓產生一第二階級代碼；依據該第一輸出電壓產生一確認代碼；參照該第一階級代碼以及該確認代碼，決定一第一校正代碼；以及當該第一階級代碼相異於該第一校正代碼時，以該第一校正代碼對該第一階級代碼進行校正。
2. 如請求項1所述之管線架構類比數位轉換器之偏移電壓影響校正方法，更包含：當該第一階級代碼相異於該第一校正代碼時，以一正參考電壓或一負參考電壓，調整一第二階級電路之一第二輸出電壓。
3. 如請求項1所述之管線架構類比數位轉換器之偏移電壓影響校正方法，其中係對該第一輸出電壓與一第一正參考電壓以及一第一負參考電壓進行比較，來產生該確認代碼。
4. 如請求項3所述之管線架構類比數位轉換器之偏 移電壓影響校正方法，其中係參照一查詢表所儲存之該第一階級代碼以及該確認代碼，以決定該第一校正碼。
5. 如請求項1所述之管線架構類比數位轉換器之偏移電壓影響校正方法，其中當該第一階級代碼以及該確認代碼之組合對應於4’b1000時，以等於2’b00之該第一校正碼校正該第一階級碼。
6. 如請求項1所述之管線架構類比數位轉換器之偏移電壓影響校正方法，其中當該第一階級代碼以及該確認代碼之組合對應於4’b0011時，以等於2’b01之該第一校正碼校正該第一階級碼。
7. 如請求項1所述之管線架構類比數位轉換器之偏移電壓影響校正方法，其中當該第一階級代碼以及該確認代碼之組合對應於4’b1011時，以等於2’b10之該第一校正碼校正該第一階級碼。
8. 如請求項1所述之管線架構類比數位轉換器之偏移電壓影響校正方法，更包含：參照該第一階級代碼、該第二階級代碼，以及該確認代碼，決定一第二校正代碼；以及當該第二階級代碼相異於該第二校正碼時，以該第二校正代碼校正該第二階級代碼。
9. 一種管線架構類比數位轉換器，包含：一確認代碼產生器，以依據該管線架構類比數位轉換器之一第一階級電路所輸出之一第一輸出電壓，產生一確認代碼；一代碼校正電路，以接收分別由該第一階級電路、一第二階級電路，以及該確認代碼產生器所產生之一第一階級代碼、一第二階級代碼，以及該確認代碼，該代碼校正電路亦參照該確認代碼、該第一階級代碼，以及該第二階級代碼來校正錯誤的該第一階級代碼以及該第二階級代碼；以及一偏移電壓校正電路，以依據該第二階級代碼與該確認代碼，調整該第二階級電路之一輸出電壓的大小。
10. 如請求項9所述之管線架構類比數位轉換器，其中該確認代碼產生器包含：一第一比較器，具有一第一輸入端以及一第二輸入端，該第一輸入端係連接一輸入埠來接收一輸入電壓，該第二輸入端則連接至一正參考電壓輸入端來接收一正參考電壓；以及一第二比較器，具有一第三輸入端以及一第四輸入端，該第三輸入端連接至該輸入埠來接收該輸入電壓，該第四輸入端則連接至一負參考電壓端來接收一負參考電壓。
11. 如請求項9所述之管線架構類比數位轉換器，其中該第一階級電路包含：一運算放大器，具有一正輸入端、一負輸入端，以及一輸出端，其中該正輸入端係連接至一接地端；一第一開關，連接於該負輸入端與該接地端之間；一第二開關以及一第三開關，具有複數個第一端點，該些第一端點連接至一電壓輸入端來接收一輸入電壓；一第一電容以及一第二電容，該第一電容以及該第二電容之一端點係連接至該運算放大器之該負輸入端，該第一電容以及該第二電容之另一端點則連接至該第二開關與該第三開關之複數個第二端點；一第四開關，連接至該第二開關之該第二端以及該運算放大器之該輸出端；以及一第五開關，該第五開關之一端連接至該第三開關之該第二端，該第五開關之另一端則連接至一參考電壓輸入端。
12. 如請求項11所述之管線架構類比數位轉換器，其中該第二開關與該第三開關係由一第一時脈信號所控制，該第四開關與該第五開關由一第三時脈信號所控制，該第一開關則由一第二時脈信號所控制。
13. 如請求項12所述之管線架構類比數位轉換器，其中該第一時脈信號與該第二時脈信號之上升緣係對齊一致，該第三時脈信號之一下降緣則對齊該第一時脈信號以 及該第二時脈信號之該些上升緣。
14. 如請求項13所述之管線架構類比數位轉換器，其中該第一時脈信號之高準位週期較該第三時脈信號之高準位週期為長。