TW201338162A - 積體電路及其製造方法 - Google Patents

Abstract

一種積體電路，包括基底、第一半導體元件、第二半導體元件以及層間介電層。基底具有第一主動區域與第二主動區域，且基底內已形成有隔離結構，位於第一主動區域與第二主動區域之間。第一半導體元件與第二半導體元件分別配置於第一主動區域與第二主動區域上。第一半導體元件包括依序配置在基底上的第一閘絕緣層以及多晶矽閘極，第二半導體元件包括依序配置在基底上的第二閘絕緣層以及金屬閘極。第二閘絕緣層的材質與第一閘絕緣層的材質不同。金屬閘極的厚度大於多晶矽閘極的厚度。層間介電層配置於基底上並覆蓋第一半導體元件。

Description

積體電路及其製造方法

本發明係有關於一種積體電路及其製造方法，且特別是有關於一種整合具有多晶矽閘極之半導體元件與具有高介電常數/金屬閘極(high-k metal gate)之半導體元件的積體電路及其製造方法。

隨著半導體元件之尺寸的日益縮小，閘極結構的尺寸與閘絕緣層的厚度也隨之縮小。然而，以氧化矽為材料的閘絕緣層在厚度減小時會有漏電流(leakage current)的現象。為了減少漏電流的發生，習知的作法是以高介電常數(high dielectric constant,簡稱high-k)材料取代氧化矽來作為閘絕緣層。在使用高介電常數材料作為閘絕緣層的情況下，以多晶矽為材料的閘極會與高介電常數材料反應產生費米能階釘紮(fermi-level pinning)，因而造成臨限電壓(threshold voltage)增大而影響元件效能。因此，目前大多使用金屬閘極來取代多晶矽閘極。

然而，對於高壓元件、靜電防護(electrostatic discharge,ESD)元件、快閃記憶體(flash)元件及非揮發性記憶體(non-volatile memory,NVM)元件而言，其閘絕緣層則需要具有一定的厚度，以避免過高的操作電壓擊穿閘絕緣層。

有鑑於此，本發明提出一種積體電路及其製造方法，以整合具有多晶矽閘極的半導體元件與具有高介電常數/金屬閘極的半導體元件。

本發明提供一種積體電路，包括基底、第一半導體元件、第二半導體元件以及層間介電層。基底具有第一主動區域與第二主動區域，且基底內已形成有至少一個隔離結構，位於第一主動區域與第二主動區域之間。第一半導體元件與第二半導體元件分別配置於第一主動區域與第二主動區域上。第一半導體元件包括第一閘絕緣層以及多晶矽閘極，其中第一閘絕緣層配置於基底上，多晶矽閘極則是配置於第一閘絕緣層上，並具有第一厚度。第二半導體元件包括第二閘絕緣層以及金屬閘極，其中第二閘絕緣層配置於基底上，金屬閘極則是配置於第二閘絕緣層上，並具有第二厚度，且第二厚度小於第一厚度。另外，第二閘絕緣層的材質與第一閘絕緣層的材質不同。層間介電層則是配置於基底上並覆蓋第一半導體元件。

在本發明之一實施例中，上述之第一閘絕緣層具有第一介電常數，第二閘絕緣層具有第二介電常數，且第二介電常數大於第一介電常數。

在本發明之一實施例中，上述之第一半導體元件更包括第一間隙壁，第二半導體元件更包括第二間隙壁。第一間隙壁覆蓋多晶矽閘極之側壁，第二間隙壁覆蓋金屬閘極之側壁。

在本發明之一實施例中，上述之第一半導體元件更包括多個第一源極/汲極，第二半導體元件更包括多個第二源極/汲極。這些第一源極/汲極配置於第一間隙壁兩側之基底內，這些第二源極/汲極配置於該第二間隙壁兩側之基底內。

在本發明之一實施例中，上述之積體電路更包括多個源極金屬矽化物，配置於基底內而位於上述這些第一源極/汲極與第二源極/汲極上。

在本發明之一實施例中，上述之第一半導體元件更包括金屬矽化物圖案，配置於上述之多晶矽閘極上。

在本發明之一實施例中，上述之第一閘絕緣層包括氧化物層及氮化物層至少其中之一。

本發明還提供一種積體電路的製造方法，其係先提供基底，其中基底具有一第一主動區域以及一第二主動區域，且基底內已形成有至少一個隔離結構，其係位於第一主動區域與第二主動區域之間。第一主動區域上已形成有第一堆疊結構，第二主動區域上則形成有第二堆疊結構。接著，在基底上形成層間介電層覆蓋第一堆疊結構與第二堆疊結構，然後再對層間介電層進行平坦化製程，以暴露出第二堆疊結構之上表面，而第一堆疊結構仍為層間介電層所覆蓋。

在本發明之一實施例中，上述第二堆疊結構包括依序形成在基底上的第二閘絕緣層與偽閘極，且在對上述之層間介電層進行平坦化製程後，更包括移除偽閘極以形成一開口，再於此開口內形成金屬閘極。

在本發明之一實施例中，形成上述之第一堆疊結構與第二堆疊結構的方法包括先在基底上形成第二介電材料層，接著在第二介電材料層上形成第一多晶矽層。再來，移除位於第一主動區域上之部分第二介電材料層與部分第一多晶矽層，以暴露出基底之第一主動區域。然後，在基底之第一主動區域上形成第一介電材料層，再於基底上共形地形成第二多晶矽層而與第一多晶矽層構成閘極材料層。其中，第二多晶矽層具有第一厚度，且位於第一主動區域上之部分第二多晶矽層為閘極材料層之第一部位。而第一多晶矽層未被移除之部分與部分之第二多晶矽層係於第二主動區域上堆疊成閘極材料層之第二部位，且此第二部位具有大於第一厚度的第二厚度。之後，圖案化閘極材料層、第一介電材料層與第二介電材料層，以於第一主動區域上形成上述之第一堆疊結構，以及在第二主動區域上形成第二堆疊結構。其中，第一堆疊結構包括依序堆疊在基底上的第一閘絕緣層與多晶矽閘極，第二堆疊結構包括依序堆疊在基底上的第二閘絕緣層與偽閘極。

在本發明之一實施例中，上述之第一介電材料層具有第一介電常數，第二介電材料層具有第二介電常數，且第二介電常數大於第一介電常數。

在本發明之一實施例中，圖案化上述之閘極材料層、第一介電材料層與第二介電材料層之前，更包括在閘極材料層上共形地形成罩幕層，且此罩幕層後續係與閘極材料層、第一介電材料層與第二介電材料層同時被圖案化。

在本發明之一實施例中，於形成上述之層間介電層前，更包括先移除位於上述多晶矽閘極上的部分罩幕層，以暴露出多晶矽閘極，接著再對此多晶矽閘極進行摻雜。

在本發明之一實施例中，更包括在上述之多晶矽閘極的摻雜製程中，同時在上述之偽閘極兩側的基底內形成多個第一源極/汲極以及在多晶矽閘極兩側的基底內形成多個第二源極/汲極。

在本發明之一實施例中，更包括在上述基底內形成多個源極/汲極金屬矽化物而位於上述這些第一源極/汲極與第二源極/汲極上。

在本發明之一實施例中，形成上述第一堆疊結構與第二堆疊結構的方法包括先在基底上依序形成第一介電材料層以及閘極材料層，其中第一介電材料層覆蓋第一主動區域與第二主動區域，而閘極材料層形成於第一介電材料層上，並具有第一部位與第二部位。第一部位位於第一主動區域上方並具有第一厚度，第二部位位於二主動區域上方並具有一第二厚度。其中，第一厚度小於第二厚度。然後，圖案化閘極材料層與第一介電材料層，以於第一主動區域上形成由第一閘絕緣層與多晶矽閘極依序堆疊而成的第一堆疊結構，以及於第二主動區域上形成由圖案化第一介電材料層與偽閘極依序堆疊而成的第二堆疊結構。而且，在對層間介電層進行平坦化製程後，更包括移除偽閘極以形成一開口而暴露出圖案化第一介電材料層，接著將圖案化第一介電材料層移除，並於開口內形成第二閘絕緣層。之後，再於開口內填入金屬閘極。

在本發明之一實施例中，上述之第一介電材料層具有第一介電常數，第二閘絕緣層具有第二介電常數，且第二介電常數大於第一介電常數。

在本發明之一實施例中，形成上述閘極材料層的方法包括先在上述第一介電材料層上形成具有上述第二厚度的多晶矽層，接著再將多晶矽層位於第一主動區域上的部分薄化至上述之第一厚度。

在本發明之一實施例中，在形成上述之層間介電層前，更包括形成第一間隙壁與第二間隙壁，以分別覆蓋上述第一堆疊結構之側壁與第二堆疊結構之側壁。

在本發明之一實施例中，在形成上述之層間介電層前，更包括在第一間隙壁兩側的基底內形成多個第一源極/汲極以及在第二間隙壁兩側的基底內形成多個第二源極/汲極。

在本發明之一實施例中，更包括在多晶矽閘極上形成金屬矽化物圖案。

本發明之積體電路是將具有多晶矽閘極的半導體元件與具有高介電常數絕緣層-金屬閘極的半導體元件整合製作，因而可以低製程成本製作出具有不同型態之半導體元件的積體電路。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖1A至圖1K為本發明之一實施例中積體電路在製程中的剖面示意圖。請先參照圖1A至圖1E，首先提供基底102，其中基底102中已形成有多個隔離結構101，而在基底102上定義出第一主動區域103與第二主動區域105。也就是說，第一主動區域103與第二主動區域105是以隔離結構101相隔。在本實施例中，隔離結構101例如是淺溝槽隔離(shallow trench isolation,STI)結構或是場氧化隔離結構(field oxide)，而基底102可以是矽基底、含矽基底或是絕緣層上覆矽(silicon on insulator,SOI)基底。

另一方面，如圖1E所示，基底102之第一主動區域103上已形成有第一堆疊結構104，而第二主動區域105上已形成有第二堆疊結構104a。其中，第一堆疊結構104例如是由依序形成在基底102上的第一閘絕緣層110a與多晶矽閘極112a所構成，而第二堆疊結構104a例如是由依序形成在基底102上的第二閘絕緣層110b與偽閘極(dummy gate) 112b所構成。

詳細來說，如圖1B所示，形成第一堆疊結構104與第二堆疊結構104a的方法例如是先在基底102上依序形成第二介電材料層107b與第一多晶矽層109a。在本實施例中，第二介電材料層107b具有第二介電常數，且第二介電常數例如是大於4，而第二介電材料層107b的材質包括二氧化鉿(hafnium dioxide,HfO₂)、氧化鋯(zirconium dioxide,ZrO₂)、氧化鋁(aluminum oxide,Al₂O₃)、氮化鋁(AlN)、二氧化鈦(titanium dioxide,TiO₂)、氧化鑭(lanthanum oxide,La₂O₃)、氧化釔(Y2O3)、氧化釓(gadolinium oxide,Gd₂O₃)、氧化鉭(tantalum pentoxide,Ta₂O₅)或其組合。第二介電材料層107b的形成方法例如是進行化學氣相沉積製程。另外，根據本發明之一實施例，第二介電材料層107b可以是單層結構或是多層結構，本發明不在此限定。

請參照圖1C，移除位於第一主動區域103上的部分第一多晶矽層109a以及部分第二介電材料層107b，以暴露出基底102的第一主動區域103，接著再於第一主動區域103上形成第一介電材料層107a。其中，本實施例之第一介電材料層107a例如是具有小於第二介電常數的第一介電常數。

值得一提的是，本實施例例如是先在基底102上形成一層共形之介電材料層(圖未示)，然後再移除此共形之介電材料層位於第一主動區域103之外的部分，以於第一主動區域103上留下第一介電材料層107a。然而，本發明並不限於此。在其他實施例中，此共形之介電材料層位於第一主動區域103之外的部分也可以在後續製程中與其他膜層一併移除。

請參照圖1D，在基底102上共形地形成具有第一厚度h1的第二多晶矽層109b，以與第一多晶矽層109a構成閘極材料層106。其中，第二多晶矽層109b位於第一主動區域103上方的部分為閘極材料層106的第一部位106a，並具有第一厚度h1，而第二多晶矽層109b位於第二主動區域105上方的部分係與第一多晶矽層109a未被移除的部分堆疊成閘極材料層106的第二部位106b，其具有第二厚度h2，且第二厚度h2大於第一厚度h1。在本實施例中，第二厚度h2約為500埃，且其與第一厚度h1之間的差值約略介於100埃至150埃之間，但本發明不限於此。

值得一提的是，本實施例還可以選擇性地在閘極材料層106上共形地形成一層罩幕層108。其中，罩幕層108之材質為與閘極材料層106之間具有足夠高之蝕刻選擇比的材料，例如是氮化矽或氮氧化矽，且罩幕層108的形成方法例如為化學氣相沈積法(chemical vapor deposition,CVD)。

請參照圖1E，對第一介電材料層107a、第二介電材料層107b及閘極材料層106進行圖案化製程，即可在第一主動區域103上形成第一堆疊結構104，並於第二主動區域105上形成第二堆疊結構104a。而且，在圖案化第一介電材料層107a、第二介電材料層107b及閘極材料層106之前，本實施例係先對罩幕層108進行圖案化製程，以分別在第一主動區域103上方及第二主動區域105上方形成罩幕圖案108a與罩幕圖案108b，然後再以同一光罩圖案化第一介電材料層107a、第二介電材料層107b及閘極材料層106。在本實施例中，此處所述之圖案化製程例如是採用一般的微影以及蝕刻製程。

在完成上述之圖案化製程之後，接著可在第一主動區域103中的第一堆疊結構104以及第二主動區域105中的第二堆疊結構104a兩側下方的基底102中形成淡摻雜(lightly doped drain,LDD)區114。舉例來說，若後續在第一主動區域103所形成的是NMOS電晶體，則形成於第一主動區域103內的淺摻雜區114為N型淺摻雜區。若後續在第一主動區域103中所形成的是PMOS電晶體，則形成於第一主動區域103內的淺摻雜區114為P型淺摻雜區。

根據本發明之一實施例，在形成淺摻雜區114之後，可選擇性地在第一堆疊結構104的側壁上形成第一間隙壁116a，並同時在第二堆疊結構104a的側壁上形成第二間隙壁116b。

更詳細來說，第一間隙壁116a是形成在罩幕圖案108a、多晶矽閘極112a以及第一閘絕緣層110a的側壁上。第二間隙壁116b是形成在罩幕圖案108b、偽閘極112b以及第二閘絕緣層110b的側壁上。第一間隙壁116a與第二間隙壁116b的材料例如為氧化矽、氮化矽或氮氧化矽。第一間隙壁116a與第二間隙壁116b的形成方式例如是先以化學氣相沈積製程在基底102上形成一層間隙壁材料層(未繪示)，再以非等向性蝕刻移除部份的間隙壁材料層。第一間隙壁116a與第二間隙壁116b可以是單層間隙壁或是多層間隙壁，在圖式中僅以單層來表示。本發明不限於此。在其他實施例中，亦可以不形成上述之第一間隙壁116a與第二間隙壁116b。

接著，如圖1F所示，於第一堆疊結構104兩側的基底102中形成第一源極/汲極118a，並同時在第二堆疊結構104a兩側的基底102中形成第二源極/汲極118b。在一實施例中，形成第一源極/汲極118a與第二源極/汲極118b的方法例如是對基底102進行離子植入製程。特別的是，本實施例例如是在形成第一源極/汲極118a與第二源極/汲極118b之前，先移除多晶矽閘極112a上的罩幕圖案108a，以便於在形成第一源極/汲極118a與第二源極/汲極118b的離子植入製程中，同時對多晶矽閘極112a進行離子摻雜，但本發明並不限於此。

之後，請參照圖1G，根據本發明之一較佳實施例，更包括在多晶矽閘極112a上形成金屬矽化物圖案120a，並且在偽閘極112b及多晶矽閘極112a兩側下方之基底102表面形成源極/汲極金屬矽化物120b。具體來說，源極/汲極金屬矽化物120b是形成在先前所形成的第一源極/汲極118a及第二源極/汲極118b的表面。形成金屬矽化物圖案120a與源極/汲極金屬矽化物120b之方法例如是先在基底102上形成一金屬層(未繪示出)，之後進行回火製程，以使此金屬層與多晶矽閘極112a以及使金屬層與第一源極/汲極118a與第二源極/汲極118b產生金屬矽化反應，而於多晶矽閘極112a之表面形成金屬矽化物圖案120a並且於第一源極/汲極118a與第二源極/汲極118b之表面形成源極/汲極金屬矽化物120b。最後再移除未反應的金屬層。上述之金屬矽化物圖案120a與源極/汲極金屬矽化物120b之材質例如是矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鎢、矽化鉭、矽化鉬或是其組合。

請參照圖1H，根據本發明之一較佳實施例，可選擇性地先在基底102上形成一保護層130，覆蓋住在第一主動區域103與第二主動區域105內所形成之結構。保護層130之材質例如是氮化矽或是氮氧化矽，且其形成方法例如是化學氣相沈積製程或是物理氣相沈積製程。保護層130是順應性地披覆於形成在基底102上之結構表面且可選擇性地針對NMOS電晶體或PMOS電晶體具有伸張應力或收縮應力。之後，在保護層130上形成層間介電層(inter-layer dielectric layer)140。層間介電層140的材料例如是氧化矽、氮化矽或氮氧化矽或其任意組合，且其形成方法例如是進行化學氣相沈積製程。

請參照圖1I，進行一平坦化製程以移除一部分的層間介電層140以及保護層130，直到偽閘極112b的表面暴露出來。值得一提的是，由於多晶矽閘極112a與偽閘極112b之間具有高度差，因此在進行平坦化製程之後，偽閘極112b的表面會被暴露出來，但多晶矽閘極112a(及金屬矽化物圖案120a)並不會被暴露出來而是依然被保護層130以及層間介電層140所覆蓋。在本實施例中，上述之平坦化製程例如是化學機械研磨製程(chemical mechanical polishing,CMP)。

之後，移除被暴露出來的偽閘極112b，以形成一開口142，如圖1J所示。移除偽閘極112b之方法例如是採用蝕刻製程。由於多晶矽閘極112a被保護層130以及層間介電層140所覆蓋而未暴露出，因此在移除偽閘極112b時，多晶矽閘極112a並不會被移除或發生剝離的情形。

請參照圖1K，在開口142內形成金屬閘極150，此即大致完成積體電路100的製程。在本實施例中，金屬閘極150包含功函數金屬及/或低阻值金屬，材質例如是鈦、鋁化鈦、富含T鈦之氮化鈦、鋁或其組合。形成金屬閘極150之方法例如是先形成一金屬材料層(未繪示)，其覆蓋層間介電層140並填滿開口142。之後以化學機械研磨製程或是回蝕刻製程以移除開口142以外的金屬材料層。如此，即可在基底102上形成第一半導體元件160a以及第二半導體元件160b。特別是，上述第一半導體元件160a可為具有多晶矽閘極112a之電晶體或記憶體元件，且第二半導體元件160b則可以是具有金屬閘極150之MOS電晶體。

之後，可繼續於圖1K之積體電路100上形成多層內連線層(未繪示出)，其覆蓋金屬閘極150以及層間介電層140。上述之多層內連線層包括多層層間介電層以及位於層間介電層中的內連線結構。

依照上述方法所形成的積體電路100如圖1K所示，其包括基底102、第一半導體元件160a、第二半導體元件160b以及層間介電層140。根據一較佳實施例，上述之積體電路100的基底102內已形成有多個隔離結構101，而將基底102劃分為第一主動區域103以及第二主動區域105。

第一半導體元件160a位於基底102之第一主動區域103上。第一半導體元件160a包括第一閘絕緣層110a以及多晶矽閘極112a，較佳的是，第一半導體元件160a更包括第一間隙壁116a。更詳細而言，第一閘絕緣層110a位於基底102上，並具有第一介電常數。多晶矽閘極112a位於第一閘絕緣層110a上，並具有第一厚度h1。第一間隙壁116a覆蓋多晶矽閘極112a的側表面。

第一半導體元件160a更包括淺摻雜區114、第一源極/汲極118a以及源極/汲極金屬矽化物120b。根據本發明之一較佳實施例，第一半導體元件160a更包括金屬矽化物圖案120a。淺摻雜區114位於金屬閘極150兩側下方的基底102中，且第一源極/汲極118a位於第一間隙壁116a兩側之下方的基底102中，其中淺摻雜區114以及第一源極/汲極118a根據第一半導體元件160a之類型可為P型摻雜區或是N型摻雜區。金屬矽化物圖案120a是形成於多晶矽閘極112a上，源極/汲極金屬矽化物120b則是位於第一源極/汲極118a的表面。

第二半導體元件160b位於基底102的第二主動區域105上，且包括第二閘絕緣層110b以及金屬閘極150，較佳的是，第二半導體元件160b更包括第二間隙壁116b。詳細而言，第二閘絕緣層110b位於基底102上。金屬閘極150位於第二閘絕緣層110b上，其中金屬閘極150具有第二厚度h2，其大於第一半導體元件160a之多晶矽閘極112a的第一厚度h1。根據本發明之一較佳實施例，金屬閘極150與第一半導體元件160a之多晶矽閘極112a之間的高度差為100~150埃。換言之，多晶矽閘極112a的上表面與金屬閘極150的上表面相差100~150埃。第二間隙壁116b是形成於基底102上並覆蓋金屬閘極150b的側表面。

第二半導體元件160b更包括淺摻雜區114、第二源極/汲極118b以及源極/汲極金屬矽化物120b。淺摻雜區114位於金屬閘極150兩側下方的基底102中，且第二源極/汲極118b位於第二間隙壁116b兩側之下方的基底102中，其中淺摻雜區114以及第二源極/汲極118b根據第二半導體元件160b之類型可為P型摻雜區或是N型摻雜區。源極/汲極金屬矽化物120b則是位於第二源極/汲極118b的表面。

層間介電層140覆蓋住第一半導體元件160a並且暴露出第二半導體元件160b之金屬閘極150。此外，積體電路100還包括有保護層130，覆蓋第一半導體元件160a且位於層間介電層140與第一半導體元件160a之間。特別是，保護層130覆蓋住第二半導體元件160b之第二間隙壁116b且暴露出第二半導體元件160b之金屬閘極150。

根據本發明之一實施例，在圖1K之結構上更包括多層內連線層(未繪示出)，其覆蓋金屬閘極150以及層間介電層140。上述之多層內連線層包括多層層間介電層以及位於層間介電層中的內連線結構。

由上述可知，第二半導體元件160b為高介電常數絕緣層-金屬閘極(high-k metal gate)電晶體，且其係先在基底102上形成具有高介電常數的第二閘絕緣層110b，之後再移除偽閘極112b並形成金屬閘極150。然而，本發明並不限於此。在另一實施例中，第二半導體元件160b的製程也可以是先移除偽閘極112b，再依序形成第二閘絕緣層110b與金屬閘極150。以下將舉實施例說明之。

圖2A至圖2E為本發明之另一實施例的積體電路在製程中的剖面示意圖。請先參照圖2A，本實施例形成閘極材料層的方法例如是先在基底102上依序形成覆蓋第一主動區域103與第二主動區域105的第一介電材料層107a及多晶矽層206。其中，多晶矽層206具有第二厚度h2。第一介電材料層107a之材質如前述實施例所述，其可以包括氧化物層及氮化物層至少其中之一。

接著，如圖2B所示，移除部份的多晶矽層206，以將多晶矽層206位於第一主動區域103上方的部分薄化至第一厚度h1。如此一來，即形成具有第一部位106a與第二部位106b的閘極材料層106。然後再選擇性地於閘極材料層106上形成罩幕層108。

再來，進行與前述實施例圖1E至圖1I相同之製程，以形成圖2C所示之結構。然後，如圖2D所示，移除偽閘極112b。特別的是，本實施例在移除偽閘極112b的製程中，可利用偽閘極112b下方的第一介電材料層107a做為蝕刻終止層。並且，在移除偽閘極112b之後，再接著移除第一介電材料層107a，以形成開口242暴露出部分之基底102。

請參照圖2E，在開口242內形成高介電常數材料層，以做為第二閘絕緣層210b。具體來說，第二閘絕緣層210b是覆蓋開口242的底部及側壁。最後，再形成金屬閘極250填入開口242內。此即大致完成積體電路200的製程。之後，可繼續於圖2E之積體電路200上形成多層內連線層(未繪示出)，其覆蓋金屬閘極150以及層間介電層140。上述之多層內連線層包括多層層間介電層以及位於層間介電層中的內連線結構。

請同時參照圖1K及圖2E，積體電路200之第二閘絕緣層210b是覆蓋開口242的底部及側壁，而積體電路100之第二閘絕緣層110b則係位於開口142的底部。積體電路200的其他元件均與積體電路100相同或相似，此處不再贅述。

綜上所述，本發明是將多晶矽半導體元件的製程整合至高介電常數絕緣層-金屬閘極(high-k metal gate)電晶體的製程中，以製成具有兩種不同型態之電晶體的積體電路，進而增加積體電路的使用彈性。而且，利用本發明所提供之方法，可有效簡化在同一基底上形成不同高度之閘極的製程步驟，以節省製程成本及其所需花費的時間。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200．．．積體電路

101．．．隔離結構

102．．．基底

103．．．第一主動區域

104．．．第一堆疊結構

104a．．．第二堆疊結構

105．．．第二主動區域

106．．．閘極材料層

106a．．．第一部位

106b．．．第二部位

107a．．．第一介電材料層

107b．．．第二介電材料層

108．．．罩幕層

108a、108b．．．罩幕圖案

109a．．．第一多晶矽層

109b．．．第二多晶矽層

110a、210a．．．第一閘絕緣層

110b．．．第二閘絕緣層

112a．．．多晶矽閘極

112b．．．偽閘極

114．．．淺摻雜區

116a．．．第一間隙壁

116b．．．第二間隙壁

118a．．．第一源極/汲極

118b．．．第二源極/汲極

120a．．．金屬矽化物圖案

120b．．．源極/汲極金屬矽化物

130．．．保護層

140．．．層間介電層

142、242．．．開口

150．．．金屬閘極

h1．．．第一厚度

h2．．．第二厚度

圖1A至圖1K為本發明之一實施例中積體電路在製程中的剖面示意圖。

圖2A至圖2E為本發明之另一實施例的積體電路在製程中的剖面示意圖。

100．．．積體電路

101．．．隔離結構

102．．．基底

103．．．第一主動區域

105．．．第二主動區域

110a．．．第一閘絕緣層

110b．．．第二閘絕緣層

112a．．．多晶矽閘極

114．．．輕摻雜區

116a．．．第一間隙壁

116b．．．第二間隙壁

118a．．．第一源極/汲極

118b．．．第二源極/汲極

120a．．．金屬矽化物圖案

120b．．．源極/汲極金屬矽化物

130．．．保護層

140．．．層間介電層

142．．．開口

150．．．金屬閘極

160a．．．第一半導體元件

160b．．．第二半導體元件

h1．．．第一厚度

h2．．．第二厚度

Claims (22)

1. 一種積體電路，包括：一基底，具有一第一主動區域與一第二主動區域，且該基底內已形成有至少一隔離結構，位於該第一主動區域與該第二主動區域之間；一第一半導體元件，配置於該基底之該第一主動區域上，該第一半導體元件包括：一第一閘絕緣層，配置於該基底上；以及一多晶矽閘極，配置於該第一閘絕緣層上，且該多晶矽閘極具有一第一厚度；一第二半導體元件，配置於該基底上該第二主動區域上，該第二半導體元件包括：一第二閘絕緣層，配置於該基底上，且該第二閘絕緣層的材質與該第一閘絕緣層的材質不同；一金屬閘極，配置於該第二閘絕緣層上，且該金屬閘極具有一第二厚度，而該第二厚度大於該第一厚度；以及一層間介電層，配置於該基底上並覆蓋該第一半導體元件。
2. 如申請專利範圍第1項所述之積體電路，其中該第一閘絕緣層具有一第一介電常數，該第二閘絕緣層具有一第二介電常數，且該第二介電常數大於該第一介電常數。
3. 如申請專利範圍第1項所述之積體電路，其中該第一半導體元件更包括一第一間隙壁，覆蓋該多晶矽閘極之側壁，且該第二半導體元件更包括一第二間隙壁，覆蓋該金屬閘極之側壁。
4. 如申請專利範圍第3項所述之積體電路，其中該第一半導體元件更包括多個第一源極/汲極，配置於該第一間隙壁兩側之該基底內，且該第二半導體元件更包括多個第二源極/汲極，配置於該第二間隙壁兩側之該基底內。
5. 如申請專利範圍第3項所述之積體電路，更包括多個源極/汲極金屬矽化物，配置於該基底內而位於該些第一源極/汲極與該些第二源極/汲極上。
6. 如申請專利範圍第1項所述之積體電路，其中該第一半導體元件更包括一金屬矽化物圖案，配置於該多晶矽閘極上。
7. 如申請專利範圍第1項所述之積體電路，其中該第一閘絕緣層包括氧化物層及氮化物層至少其中之一。
8. 一種積體電路的製造方法，包括：提供一基底，其中該基底具有一第一主動區域以及一第二主動區域，且該基底內已形成有至少一隔離結構，位於該第一主動區域與該第二主動區域之間，且該第一主動區域上已形成有一第一堆疊結構，該第二主動區域上已形成有一第二堆疊結構；於該基底上形成一層間介電層覆蓋該第一堆疊結構與該一第二堆疊結構；以及對該層間介電層進行平坦化製程，以暴露出該第二堆疊結構之上表面，而該第一堆疊結構仍為該層間介電層所覆蓋。
9. 如申請專利範圍第8項所述之積體電路的製造方法，其中該第二堆疊結構包括依序形成於該基底上之一第二閘絕緣層與一偽閘極，且在對該層間介電層進行平坦化製程後，更包括：移除該偽閘極以形成一開口；以及於該開口內形成一金屬閘極。
10. 如申請專利範圍第8項所述之積體電路的製造方法，其中形成該第一堆疊結構與該第二堆疊結構的方法包括：於該基底上形成一第二介電材料層；於該第二介電材料層上形成一第一多晶矽層；移除位於該第一主動區域上之部分該第二介電材料層與部分該第一多晶矽層，以暴露出該基底之該第一主動區域；於該基底之該第一主動區域上形成一第一介電材料層；以及於該基底上共形地形成一第二多晶矽層，以與該第一多晶矽層構成一閘極材料層，其中該第二多晶矽層具有一第一厚度，且位於該第一主動區域上之部分該第二多晶矽層為該閘極材料層之一第一部位，該第一多晶矽層未被移除之部分與部分之該第二多晶矽層係於該第二主動區域上堆疊成該閘極材料層之一第二部位，且該第二部位具有一第二厚度，而該第二厚度大於該第一厚度；以及圖案化該閘極材料層、該第一介電材料層與該第二介電材料層，以於該第一主動區域上形成該第一堆疊結構，以及在該第二主動區域上形成該第二堆疊結構，其中該第一堆疊結構包括依序堆疊在該基底上之一第一閘絕緣層與一多晶矽閘極，該第二堆疊結構包括依序堆疊在該基底上之一第二閘絕緣層與一偽閘極。
11. 如申請專利範圍第10項所述之積體電路的製造方法，其中該第一介電材料層具有一第一介電常數，該第二介電材料層具有一第二介電常數，且該第二介電常數大於該第一介電常數。
12. 如申請專利範圍第10項所述之積體電路的製造方法，其中在圖案化該閘極材料層、該第一介電材料層與該第二介電材料層之前，更包括在該閘極材料層上共形地形成一罩幕層，且該罩幕層係與該閘極材料層、該第一介電材料層與該第二介電材料層同時被圖案化。
13. 如申請專利範圍第12項所述之積體電路的製造方法，其中在形成該層間介電層之前，更包括：移除位於該多晶矽閘極上的部分該罩幕層，以暴露出該多晶矽閘極；以及對該多晶矽閘極進行摻雜。
14. 如申請專利範圍第13項所述之積體電路的製造方法，更包括在該多晶矽閘極的摻雜製程中，同時在該多晶矽閘極兩側之該基底內形成多個第一源極/汲極以及在該偽閘極兩側之該基底內形成多個第二源極/汲極。
15. 如申請專利範圍第14項所述之積體電路的製造方法，更包括在基底內形成多個源極/汲極金屬矽化物而位於該些第一源極/汲極與該些第二源極/汲極上。
16. 如申請專利範圍第8項所述之積體電路的製造方法，其中形成該第一堆疊結構與該第二堆疊結構的方法包括：於該基底上依序形成一第一介電材料層以及一閘極材料層，該第一介電材料層覆蓋該第一主動區域與該第二主動區域，該閘極材料層具有一第一部位與一第二部位，該第一部位位於該第一主動區域上方並具有一第一厚度，該第二部位位於該第二主動區域上方並具有一第二厚度，其中該第一厚度小於該第二厚度；以及圖案化該閘極材料層與該第一介電材料層，以於該第一主動區域上形成由一第一閘絕緣層與一多晶矽閘極依序堆疊而成的該第一堆疊結構，以及於該第二主動區域上形成由一圖案化第一介電材料層與一偽閘極依序堆疊而成的該第二堆疊結構。
17. 如申請專利範圍第16項所述之積體電路的製造方法，其中在對該層間介電層進行平坦化製程後，更包括：移除該偽閘極以形成一開口而暴露出該圖案化第一介電材料層；移除該圖案化第一介電材料層；於該開口內形成一第二閘絕緣層；以及於該開口內填入一金屬閘極。
18. 如申請專利範圍第17項所述之積體電路的製造方法，其中該第一介電材料層具有一第一介電常數，該第二閘絕緣層具有一第二介電常數，且該第二介電常數大於該第一介電常數。
19. 如申請專利範圍第18項所述之積體電路的製造方法，其中形成該閘極材料層的方法包括：於該第一介電材料層上形成一多晶矽層，其中該多晶矽層具有該第二厚度；以及將該多晶矽層位於該第一主動區域上方之部分薄化至該第一厚度。
20. 如申請專利範圍第8項所述之積體電路的製造方法，其中在形成該層間介電層之前，更包括形成一第一間隙壁與一第二間隙壁，以分別覆蓋該第一堆疊結構之側壁與該第二堆疊結構之側壁。
21. 如申請專利範圍第20項所述之積體電路的製造方法，其中在形成該層間介電層之前，更包括在該第一間隙壁兩側的該基底內形成多個第一源極/汲極以及在該第二間隙壁兩側的該基底內形成多個第二源極/汲極。
22. 如申請專利範圍第8項所述之積體電路的製造方法，更包括在該多晶矽閘極上形成一金屬矽化物圖案。